JP4979320B2

JP4979320B2 - 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法

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Publication number: JP4979320B2
Application number: JP2006265873A
Authority: JP
Inventors: 直敬田中; 賢司金光; 隆文菊池; 隆赤沢
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-09-28
Filing date: 2006-09-28
Publication date: 2012-07-18
Anticipated expiration: 2026-09-28
Also published as: JP2008085226A; US20110133336A1; US7897509B2; US20080079152A1; US20100258948A1

Description

本発明は、半導体ウェハならびに半導体装置の製造技術に関し、特に、三次元的に積層された複数の半導体チップの内部に形成された貫通電極の構造およびその製造方法に適用して有効な技術に関する。

近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、各社から多様な実装構造が提案されている。特に、複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。

例えば、特許文献１で開示されているように、三次元に積層された半導体チップと搭載基板間の電気的な接続には主にワイヤボンディングが用いられているため、積層される半導体チップは下段チップより上段チップを小さくする必要があり、同等サイズの半導体チップを積層する場合には、スペーサを間に挟んだ構造にすることによってワイヤボンディングエリアを確保することが必要となる。このようなワイヤボンディングによる電気的な接続は引き回し自由度が高いため、複数の半導体チップの電気的な接続を短ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）かつ低コストで実現するのに非常に有効な方法である。

しかし、ワイヤボンディング接続では、複数のチップ電極からのすべての配線を一旦搭載基板に落としてから一方のチップに再配線することが必要であり、チップ間の配線長が非常に長くなるという問題と、搭載基板の配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留りが悪化し、基板コストの上昇を引き起こす場合がある。

これらのワイヤボンディング接続における課題に対して、チップ内部を貫通した電極を形成し、上下チップ間を接続する方法が提案されている。例えば、特許文献２では、支持体に固定した状態で薄層化された半導体ウェハに対し、ウェハ裏面側からメッキ充填型の貫通電極を形成する方法について開示しており、また、特許文献３では、ウェハ裏面側からメッキ充填しない孔状の貫通電極を形成し、その孔内部に金属バンプを機械的に圧接注入してチップ間を接続する構造を開示している。
特開平１１−２０４７２０号公報特開２００４−３４２９９０号公報特開２００５−３４０３８９号公報

以上説明してきたように、複数の半導体チップを三次元的に積層してパッケージングする方法としては、ワイヤボンディングを用いた方法が主流であるが、将来的には配線長の長さが高速伝送に対して、また、ボンディングエリアの確保が小型、薄型化に対してボトルネックになることが予想される。

これらの課題に対して、貫通電極を用いた最短長配線によるチップ間の三次元接続方法が提案されているが、シリコンに貫通電極を形成するプロセスは、貫通部を形成するドライエッチングプロセスに代表されるように、これまでの実装プロセスにはない新規のプロセス開発が必要となるため、従来のワイヤボンディングを用いた三次元積層パッケージに比較して製造コストが増大し、さらに新規の設備開発やインフラ構築を伴うことが実用化に向けた大きな足かせになっている。

また、前記特許文献２で示された、チップ内のスルーホール部分にメッキ成長によって充填型の電極を形成する方法は、通常、そのメッキ成長にかなりの時間（数時間以上）を要するという問題と、アスペクト比の高いスルーホール部分を含めて一様に成長させることが技術的に困難であるという問題もある。

また、前記特許文献３で示された方法は、メッキ充填を不要とする観点ではプロセスの簡便化が図られているが、ドライエッチングなどの新規のプロセス開発を必要とする点においては同じ課題を抱えている。

以上挙げてきた課題に鑑み、本発明では、ウェハ裏面側から貫通電極を形成する場合において、上記に挙げた課題を最大限クリアし、大口径ウェハに対しても低コストかつ短ＴＡＴで貫通電極形成を可能とする半導体ウェハならびに半導体装置の構造とその製造方法を提供することを目的とするものである。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本発明の半導体ウェハは、シリコンウェハの貫通電極を形成する位置に形成された筒状の溝トレンチと、溝トレンチの内部および上面に埋め込まれた絶縁部材と、絶縁部材の上面に形成された導電性膜と、導電性膜の上面に形成された導電部材と、導電性膜に導電部材を介して電気的に接続されて形成された外部接続電極とを有する。

そして、本発明の半導体ウェハの製造方法は、シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、溝トレンチの内部および上面に絶縁部材を埋め込む工程と、絶縁部材の上面に導電性膜を形成する工程と、導電性膜の上面に導電部材を形成する工程と、導電性膜に導電部材を介して電気的に接続された外部接続電極を形成する工程とを有する。

さらに、本発明の半導体装置の製造方法は、前記半導体ウェハを用い、半導体ウェハを裏面から薄型化して、溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、溝トレンチの内面側のシリコン片を脱落させて導電性膜に達するシリコン孔部を形成する工程とを有する。

あるいは、本発明の半導体装置の製造方法は、シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、溝トレンチの内部および上面に絶縁部材を埋め込む工程と、絶縁部材の上面に導電性膜を形成する工程と、導電性膜の上面に導電部材を形成する工程と、導電性膜に導電部材を介して電気的に接続された外部接続電極を形成する工程と、シリコンウェハを裏面から薄型化して、溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、溝トレンチの内面側のシリコン片を脱落させて導電性膜に達するシリコン孔部を形成する工程と、シリコン孔部の内面およびシリコンウェハの裏面の全面に絶縁膜を成膜する工程と、シリコン孔部の底辺部のみ絶縁膜を除去して、導電性膜を露出させる工程と、シリコン孔部の内面およびシリコンウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、外部接続電極と電気的に接続された貫通電極を形成する工程とを有する。

（２）本発明の半導体ウェハは、シリコンウェハの貫通電極を形成する位置に形成された筒状の溝トレンチと、溝トレンチの内部および上面に埋め込まれた絶縁部材と、絶縁部材の上面に形成された導電性膜と、導電性膜の上面に形成された導電部材と、導電性膜に導電部材を介して電気的に接続されて形成されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線とを有する。

そして、本発明の半導体ウェハの製造方法は、シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、溝トレンチの内部および上面に絶縁部材を埋め込む工程と、絶縁部材の上面に導電性膜を形成する工程と、導電性膜の上面に導電部材を形成する工程と、導電性膜に導電部材を介して電気的に接続されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線を形成する工程とを有する。

あるいは、本発明の半導体装置の製造方法は、シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、溝トレンチの内部および上面に絶縁部材を埋め込む工程と、絶縁部材の上面に導電性膜を形成する工程と、導電性膜の上面に導電部材を形成する工程と、導電性膜に導電部材を介して電気的に接続されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線を形成する工程と、シリコンウェハを裏面から薄型化して、溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、溝トレンチの内面側のシリコン片を脱落させて導電性膜に達するシリコン孔部を形成する工程と、シリコン孔部の内面およびシリコンウェハの裏面の全面に絶縁膜を成膜する工程と、シリコン孔部の底辺部のみ絶縁膜を除去して、導電性膜を露出させる工程と、シリコン孔部の内面およびシリコンウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、外部接続電極と電気的に接続された貫通電極を形成する工程とを有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

本発明によれば、ウェハ裏面側から貫通電極を形成する場合において、大口径ウェハに対しても低コストかつ短ＴＡＴで貫通電極形成を可能とする半導体ウェハならびに半導体装置の構造とその製造方法を提供することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（本発明の実施の形態の概要）
本発明は、ＬＳＩの製造初期段階において、貫通電極を形成する位置に筒状（円筒状等）のトレンチをドライエッチングにより形成する工程と、ＣＶＤ法により形成したトレンチ部分を絶縁材料（ＳｉＯ₂等）で充填すると同時に、基板（Ｓｉ基板等）表面を絶縁する工程と、トランジスタのゲート電極部を形成するＰｏｌｙ−Ｓｉ膜を形成するのと同時に、トレンチ部表面にもＰｏｌｙ−Ｓｉ膜を形成する工程と、その上部に外部接続電極と電気的に接続するための柱状配線ビアが形成する工程からなる。

さらに、前記の絶縁材料（ＳｉＯ₂等）で充填されたトレンチを有する製品ウェハに対して、支持体に固定されたウェハの裏面側から機械研削（バックグラインド等）することによって薄層化させ、上記トレンチ部を裏面側から露出させる工程と、絶縁材料（ＳｉＯ₂等）のエッチャントにより露出したトレンチ内部の絶縁材料をエッチングする工程と、筒状のトレンチ部に囲まれた内部のシリコン片を脱落させることにより、シリコンのドライエッチング加工無しで貫通孔を形成する工程からなる。

次に、前記貫通孔が形成されたウェハ裏面側全面に、例えばＣＶＤ法により絶縁膜（ＳｉＯ₂等）を形成する工程と、前記絶縁膜形成後の孔底部絶縁膜のウェットエッチング処理により、孔底部の絶縁膜のみを除去する工程と、最上層の外部接続電極（Ａｌ電極等）と柱状配線ビアを介して電気的に接続されている前記Ｐｏｌｙ−Ｓｉ膜の露出部分を含む孔底部、側壁部、裏面を含めた領域を裏面メッキ電極として形成することにより、表裏電極を電気的に接続した貫通電極を形成する工程からなる。

以下において、本発明の実施の形態の概要に基づいた、各実施の形態を具体的に説明する。

（実施の形態１）
図１は、本発明の実施の形態１である半導体ウェハの要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。

本実施の形態の半導体ウェハは、この半導体ウェハを用いて製品としての半導体装置を製造する以外に、半導体ウェハの状態でも製品として流通可能となるものである。

本実施の形態の半導体ウェハは、図１に示すように、シリコン（Ｓｉ）基板１に筒状の深溝トレンチ２が形成されており、この深溝トレンチ２の内部および上面（フィールド部３）には、絶縁部材である酸化膜等の絶縁材料４が充填されている。ここで深溝トレンチ２はドライエッチングプロセスにより形成され、絶縁材料４は例えばＣＶＤ法によって筒状トレンチの内部とフィールド部３に埋め込まれる。その上層には、導電性膜として、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜等のゲート電極膜５、さらにタングステン（Ｗ）等の金属膜６が形成され、最上層の例えばアルミ（Ａｌ）電極等の外部接続電極９とは、導電部材である多層（多段）の柱状配線ビア７によって電気的に接続された構造になっている。柱状配線ビア７は、Ａｌ配線形成プロセス、またはＣｕ配線プロセスと同時に形成されるが、すべてが同一材料で形成される必要はなく、タングステン（Ｗ）ビア等の混在でもよい。ここで、深溝トレンチ２を形成するドライエッチングプロセス以外は、柱状配線ビア７の形成に至るまでは、通常のＬＳＩ製造工程で同時に形成されたものである。

図２〜図８は、図１に示した半導体ウェハ（要部）の各製造工程を示す図（平面図、断面図）である。

図２（（ａ）は平面図、（ｂ）はそのＢ−Ｂ切断線による断面図）に示すように、Ｓｉ基板１には、貫通電極を形成する位置に、通常、素子分離領域に形成されるフィールド部（またはアクティブ部）３が同時に形成され、さらに円筒状の深溝トレンチ２が形成される。ここで深溝トレンチ２の外周径は、形成する貫通電極の外周径に相当する。深溝トレンチ２の深さは、５０〜７０μｍ程度で、後述するウェハ薄型化の際にトレンチ部が露出するのに必要な深さがあればよい。外形や幅については、形成する貫通電極のサイズに依存するが、現状では、最外形部の直径が２０〜３０μｍ程度で、トレンチ部の幅は５〜７μｍ程度である。

次に、図３に示すように、例えばＣＶＤ法によって、深溝トレンチ２の内部とフィールド部３に絶縁材料４が埋め込まれ、ＣＭＰ加工によって表面が平坦化される。ここで、絶縁材料４は、深溝トレンチ２の内部に完全に充填されている必要はなく、一部に巣やボイドが残存していてもよい。これは埋め込みの絶縁材料４が後述するエッチング処理により、結果的に溶解されてしまうためである。また、その後のＬＳＩ製造工程で受ける各種熱処理に対しても、部分的に巣やボイドが残存していたほうが、熱処理によって生じる応力を低減することができるためである。

そのため、深溝トレンチ２の形状については、図２のように筒状に形成する場合に限らず、図４（（ａ）は平面図、（ｂ）はそのＢ−Ｂ切断線による断面図）に示すように筒状の深溝トレンチ２ａを二重で形成したり、図５（（ａ）は平面図、（ｂ）はそのＢ−Ｂ切断線による断面図）に示すように十字状の深溝トレンチ２ｂを併せて形成することで、後述するエッチング処理時の溶解率を向上させることに効果的であり、図４及び図５はその具体的な変形例を示したものである。

次に、図６に示すように、素子分離領域にポリシリコン膜でゲート電極膜５を形成すると同時に、貫通電極を形成するフィールド部３にポリシリコン膜を形成する。さらに、図７に示すように、ゲート電極膜５の上部にはタングステン（Ｗ）等の金属膜６を形成する。これら一連のプロセスは、通常のＬＳＩ製造工程の中で同時に行われるものである。

次に、図８に示すように、多層配線の形成プロセスの中で、Ａｌ電極等の外部接続電極９と、下地の金属膜６が電気的に接続されるように、柱状からなる柱状配線ビア７を多数個形成する。これら一連のプロセスも、ＬＳＩ製造プロセスの中で同時に行われるものである。

ここで、柱状配線ビア７は、従来、ワイヤボンディング等で接続されるためのＡｌ電極等の外部接続電極９と電気的に接続された実施の形態として示してあるが、これは既存の配線設計がなされているＬＳＩを前提にした場合であり、従来、ワイヤボンディング等で接続される外部接続電極に対して貫通電極を形成して電気的に接続する設計思想に基づいている。ただし、裏面側からの貫通電極接続を前提した専用設計がなされたＬＳＩの場合には、柱状配線ビア７を介して下地の金属膜６が、従来は外部接続電極９と結線されていた多層配線途中のグローバル配線部と電気的に接続されていればよく、各ＬＳＩの設計形態によって実施の形態が異なってくるのは言うまでもない。

図９〜図１７は、図８に示した半導体ウェハを用いた半導体装置の各製造工程を示す断面図である。すなわち、本実施の形態の半導体ウェハに対して、貫通電極を形成する半導体装置の製造プロセスを示す。

まず、本実施の形態における半導体装置は、図９に示すように、ウェハの裏面側から機械的な研削によって薄型化し、前記深溝トレンチ２を露出させる。その後、ドライポリッシュ等の仕上げ処理を施してもよい。ウェハの最終厚さとしては、３０〜５０μｍ程度であるが、製品形態に応じて適宜変更することも可能である。特にウェハを５０μｍ程度以下に薄型化する際には、事前にガラス等の支持体に貼り付けた状態で実施してもよい。この場合、ウェハ単独では自身が持つ内部応力により大きな反りを生じることがあるため、製造工程における搬送や加工時に平坦度を高めておく必要がある。

次に、図１０に示すように、深溝トレンチ２に埋め込まれた酸化膜等の絶縁材料４を、例えばウェットエッチング処理により溶解させる。ウェハの薄型化により、埋め込まれた絶縁材料４はウェハの裏面側から露出しているため、このウェハ裏面側から絶縁材料４の溶解が進行し、埋め込まれた絶縁材料４がすべて溶解することにより、最終的には図１１に示すように、深溝トレンチ２の内側のシリコン片が浮いた状態になる。

さらに、図１２に示すように、ウェットエッチング後の洗浄工程において、浮いた状態にあるシリコン片１７を脱落させることで、従来のドライエッチングによりシリコン加工を実施することなくシリコン孔（シリコン孔部）が形成される。このシリコン孔の側壁には、ＬＳＩの製造プロセス中の各種熱処理によって熱酸化膜が形成されているが、ウェハ裏面側を含めた電気的な絶縁が必要なため、図１３に示すように、例えばＣＶＤ法によって、シリコン孔の側壁、底辺部を含めたウェハ裏面側に再度絶縁膜１１を形成する。ただし、ガラス等の支持体に接着材等で固定された状態である場合には、ガラスを固定している接着材の耐熱温度以下（例えば２００℃以下）の低温で成膜する必要がある。

次に、図１４に示すように、シリコン孔の底部（底辺部）の絶縁膜のみ除去して、電気的なコンタクト部を形成するため、孔埋めフォトリソグラフィを行い、ウェハ裏面及びシリコン孔の側壁を図示のようにレジストマスク１２でコートする。ウェハ裏面側からフォトリソグラフィプロセスを行うには、裏面側から認識できる位置合わせマークが必要であるが、これについては前述した深溝トレンチを、例えば特定のスクライブエリアに形成しておくことで、薄型化した後に露出したトレンチ横断面形状を認識マークとして利用することができる。これにより、ウェハ回路面側のアライメントマークを認識するような特殊なフォトリソグラフィ設備の必要がなく、従来設備の流用によりウェハ裏面のフォトリソグラフィが可能となる。このレジストマスク１２でコートされた状態でウェットエッチング処理を行うことで、図１５に示すように、底辺部に成膜された絶縁膜１１を溶解し、コンタクト部１３を形成する。

この底辺部の絶縁膜１１の除去については、上記のウェットエッチング処理以外にも、ドライエッチング処理、またはレーザによる溶解処理を行ってもよい。レーザの場合は、ポリシリコン膜のゲート電極膜５も同時に溶解してしまうが、その上層の金属膜６を、例えばタングステン（Ｗ）等の高融点金属で構成することで、レーザ加工深さを制御することができる。エッチング処理においては、シリコン孔底部に成膜された絶縁膜の厚さは、ウェハ裏面平坦部に形成されたそれに比べて十分薄くなるため、エッチングレートを適切に制御することによって、フォトリソグラフィプロセスを用いることなく、底辺部の絶縁膜１１のみを溶解させる方法でもよい。側壁に成膜された絶縁膜１１も孔底部と同様に薄くなってしまうが、元々ＬＳＩ製造工程で形成された熱酸化膜の上にＣＶＤ法によって再度絶縁膜が上塗りで形成されているため、レジストマスク１２を施さなくても、絶縁耐圧を維持することは可能である。

最後に、図１６に示すように、電解メッキを施すためのシード層を形成し、その後、電解メッキ処理によって、シード層と電界メッキ層１４による貫通電極（裏面電極）１８を形成する。ここで、シード層の形成には、スパッタリングまたはメタルＣＶＤ法が用いられ、Ｃｒ、Ｔｉ、ＴｉＮ等のバリア膜の上層に、金メッキ処理を施す場合はＡｕシードが形成される。その後の電解メッキでは、孔内部をメッキ充填する必要はなく、３〜５μｍ程度の薄層メッキを形成するだけでよいため、短いメッキ時間でプロセスは完了できる。

その後、図１７に示すように、外部接続電極９（Ａｌ電極等）には、バンプとして金のスタッドバンプ１５を形成する。このスタッドバンプ１５は、従来のプロセスと同様に、各チップサイズに個片化された後に形成してもよいが、初期の製品ウェハの状態で、すなわち、図１に示す半導体ウェハの状態で、先にスタッドバンプ１５が形成されていてもよい。

（実施の形態２）
図１８，図１９は、本発明の実施の形態２である半導体ウェハの要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。

本実施の形態の半導体ウェハは、図１８に示すように、外部接続電極（Ａｌ電極等）９の直下にＩ／Ｏセル配線１６を配置した構造を示している。チップサイズのシュリンク化を加速する上で、電極パッドの下の領域にもＩ／Ｏセル配線１６を入れ込むことは有効な手段である。図１の断面構造では、電極パッドの下にはＩ／Ｏセル配線構造はなく、深溝トレンチ２の上面に形成された金属膜６と外部接続電極９との間を電気的に接続するために柱状配線ビア７のみで構成されていたが、ここでは、電極パッドの下に、深溝トレンチ２の上面に形成された金属膜６と外部接続電極９との間を電気的に接続した柱状配線ビア７に加え、ＬＳＩ内部のＩ／Ｏ配線、電源配線、グランド配線等のＩ／Ｏセル配線１６の構造が混載した構造となっている。

なお、前述したように、ここでの実施の形態においても、既存のＬＳＩ配線設計に基づいて貫通電極を形成する設計思想となっているため、外部接続電極９と電気的に接続された柱状配線ビア７を構成しているが、裏面側からの貫通電極接続を前提とした専用設計がなされたＬＳＩの場合には、柱状配線ビア７を介して下地の金属膜６が、従来は外部接続電極９と結線されていた多層配線途中のグローバル配線部と電気的に接続されていればよく、各ＬＳＩの設計形態によってその実施の形態が異なってくるのは言うまでもない。

図１９は、外部接続電極９上に、貫通電極を形成するウェハレベルの段階で金のスタッドバンプ１５を形成した構造を示す。スタッドバンプ１５は、通常、電極パッドの中央に形成されるが、スタッドバンプ１５の形成時に機械的な負荷によって応力発生のポテンシャルが大きい柱状配線ビア７の直下領域を避けてボンディングするのが望ましい。

（実施の形態３）
図２０〜図２６は、本発明の実施の形態３である半導体ウェハを用いた半導体装置の各製造工程を示す図（平面図、断面図）である。

本実施の形態では、例えば表裏１層配線の外部接続電極９を有するインターポーザ用ウェハ等に、前記実施の形態１と同様に貫通電極を形成して、インターポーザチップを製造する場合の製造方法を示す。図２０に示すように、深溝トレンチ２および外部接続電極９が形成された状態のシリコンウェハに対して、シリコンウェハの裏面研削（図２１）、シリコン片の脱落（図２２）、絶縁膜１１の形成（図２３）、シード層と電解メッキ層１４の形成（図２４）、スタッドバンプの形成（図２５，図２６）の一連のプロセスは、前記実施の形態１で示した製品ＬＳＩの場合と同等であるが、図２４に示すように、金のスタッドバンプ１５の形成部が、表層の外部接続電極９と薄層の絶縁膜のみの構成となり、スタッドバンプ形成時のボンディング負荷に対してダメージを生じる可能性がある。

このため、図２５に示すように、裏面表層部に対して貫通電極１８の孔底部のメッキ成長を加速させる触媒を工夫することにより、孔底部のみでシード層と電解メッキ層１４が厚膜となるようなメッキ成長を施すことで電極強度を向上させる。または、図２６に示すように、金のスタッドバンプ１５を一方にオフセットして形成することで応力低減を図ることが望ましい。この場合のオフセット量は、スタッドバンプ１５の中央部が、貫通電極１８にかからない程度以上とする。または、ウェハを機械研削により薄型化する前のウェハレベルの段階で、必要な外部接続電極９に事前に金のスタッドバンプ１５を形成しておいてもよい。これにより、インターポーザチップの形成において、バンプ形成時の機械的負荷に対するダメージ発生を回避することができる。

（実施の形態１〜３と通常のＬＳＩ製造プロセスの比較）
図２７は、前記実施の形態１〜３によるＬＳＩ製造プロセスと通常のＬＳＩ製造プロセスとを比較して示す図である。

前述した実施の形態１〜３によるＬＳＩ製造プロセスにおいて、半導体ウェハの製造プロセスは、図２７に示すように、フィールド形成、深溝トレンチ形成、酸化膜充填、ＣＭＰ平坦化、ｐｏｌｙ−Ｓｉ膜形成、金属膜形成、柱状配線ビア形成、最上層外部接続電極形成の順に行われる。以降の半導体ウェハを用いた半導体装置の製造プロセス（後工程）は、ウェハ裏面研削（ＢＧ、ＤＰ）、酸化膜ウェット処理（シリコン片脱落）、絶縁膜形成（ＣＶＤ）、孔底部絶縁膜除去（エッチングまたはレーザー）、メッキシード膜形成、電界メッキ処理、裏面電極パターン処理の順に行われる。

図２７に示すように、深溝トレンチ形成は、素子分離パターン形成プロセスと対応し、その後のプロセスもすべて通常のＬＳＩ製造プロセス工程との対応で実現できるものであり、新規のプロセスをほとんど必要としないのが特徴である。ＬＳＩ製造工程で事前に深溝トレンチを形成しておくことで、後工程となるウェハを薄型化した後に、貫通電極を形成するためのドライエッチングプロセスが不要となり、大口径ウェハに対応した新規設備開発を実施することなく、従来のウェットエッチングプロセスやメッキプロセス技術の範疇で、大口径ウェハに対応した貫通電極形成を安価でかつ簡便な方法で提供することが可能になる。

（実施の形態１〜３によるチップの電気的接続構造）
図２８，図２９は、前記実施の形態１〜３により形成された、貫通電極並びに金のスタッドバンプを有するＬＳＩチップやインターポーザチップを電気的に接続する方法を示す図である。

図２８に示すように、下段側には、貫通電極を形成したＬＳＩチップ（前記実施の形態１で形成）２１が配置され、上段側にはインターポーザチップ（前記実施の形態３で形成）２２が配置され、上段側のインターポーザチップ２２に形成した金のスタッドバンプ１５を、下段側のＬＳＩチップ２１に形成した貫通電極１８の孔部に押し込むことにより、金のスタッドバンプ１５が塑性変形を起こして貫通電極１８の内部に装填され、機械的にかしめることによって、図２９に示すように、積層されたＬＳＩチップ２１とインターポーザチップ２２間を電気的に接続することができる。

このように、本実施の形態によれば、貫通電極１８並びに金のスタッドバンプ１５を形成したＬＳＩチップ２１やインターポーザチップ２２を積層接続する際に、例えば常温で荷重を印加するだけで電気的に接続することが可能となり、従来のバンプ間の金属接合のように、２００〜３００℃に加熱して積層チップ間を接続する方法に比べても、非常に簡便であり、環境負荷も小さくできる。

（実施の形態１〜３の効果）
以上説明したように、前記実施の形態１〜３によれば、以下のような効果を得ることができる。

（１）貫通電極を形成する位置に、ＬＳＩ製造工程段階で深溝トレンチ２を形成することで、薄型化したウェハ裏面側からのシリコン、層間絶縁膜等のドライエッチングプロセスが不要となり、従来のプロセスの範疇で、１２インチ等の大口径ウェハに対しても貫通電極を形成することを可能とし、製造コストの大幅な低減を図ることができる。

（２）多層、厚膜で形成された層間絶縁膜部の表層の外部接続電極９に達するまでのエッチングプロセスが不要となり、層間絶縁膜部の加工レート差によってその制御が困難な外部接続電極部での寸止めプロセスを回避することができ、プロセス難易度が軽減され、大幅に短ＴＡＴなプロセスで表裏電極間の電気的導通を達成することができる。

（３）ウェハレベルで先にスタッドバンプ１５を形成しておくことで、貫通電極形成後のバンプ形成時に生じる機械的負荷によって貫通電極部が損傷することを回避できると同時に、エッチングやレーザ加工時の加工止め部材に用いることで、プロセス難易度を大幅に低減することができる。

（４）ウェハ裏面側から貫通電極を形成する場合において、大口径ウェハに対しても低コストかつ短ＴＡＴで貫通電極形成を可能とする半導体ウェハならびに半導体装置の構造とその製造方法を提供することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明による半導体ウェハならびに半導体装置の製造技術は、三次元的に積層された複数の半導体チップの内部に形成された貫通電極の構造およびその製造方法に利用可能である。

本発明の実施の形態１である半導体ウェハの要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。本発明の実施の形態１である半導体ウェハ（要部）の製造工程を示す平面図（ａ）と、そのＢ−Ｂ切断線による断面図（ｂ）である。本発明の実施の形態１である半導体ウェハ（要部）の製造工程（図２に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハ（変形例、要部）の製造工程を示す平面図（ａ）と、そのＢ−Ｂ切断線による断面図（ｂ）である。本発明の実施の形態１である半導体ウェハ（他の変形例、要部）の製造工程を示す平面図（ａ）と、そのＢ−Ｂ切断線による断面図（ｂ）である。本発明の実施の形態１である半導体ウェハ（要部）の製造工程（図３に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハ（要部）の製造工程（図６に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハ（要部）の製造工程（図７に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図９に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１０に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１１に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１２に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１３に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１４に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１５に続く）を示す断面図である。本発明の実施の形態１である半導体ウェハを用いた半導体装置（要部）の製造工程（図１６に続く）を示す断面図である。本発明の実施の形態２である半導体ウェハの要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。本発明の実施の形態２である半導体ウェハ（変形例）の要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程を示す断面図である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２０に続く）を示す断面図である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２１に続く）を示す断面図である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２２に続く）を示す断面図である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２３に続く）を示す、半導体装置の要部を示す平面図（ａ）と、そのＡ−Ａ切断線による断面図（ｂ）である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２４に続く）を示す断面図である。本発明の実施の形態３である半導体ウェハを用いた半導体装置の製造工程（図２４に続く変形例）を示す断面図である。本発明の実施の形態１〜３によるＬＳＩ製造プロセスと通常のＬＳＩ製造プロセスとを比較して示す図である。本発明の実施の形態１〜３により形成された、貫通電極並びに金のスタッドバンプを有するＬＳＩチップやインターポーザチップを電気的に接続する方法を示す図である。本発明の実施の形態１〜３により形成された、貫通電極並びに金のスタッドバンプを有するＬＳＩチップやインターポーザチップを電気的に接続する方法（図２８に続く）を示す図である。

符号の説明

１…Ｓｉ基板、２，２ａ，２ｂ…深溝トレンチ、３…フィールド部、４…絶縁材料、５…ゲート電極膜、６…金属膜、７…柱状配線ビア、８…層間絶縁膜、９…外部接続電極、１０…パッシベーション膜、１１…絶縁膜、１２…レジストマスク、１３…コンタクト部、１４…シード層と電解メッキ層、１５…スタッドバンプ、１６…Ｉ／Ｏセル配線、１７…シリコン片、１８…貫通電極、２１…ＬＳＩチップ、２２…インターポーザチップ。

Claims

シリコンウェハの貫通電極を形成する位置に形成された筒状の溝トレンチと、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に埋め込まれた絶縁部材と、
前記絶縁部材の上面に形成された導電性膜と、
前記導電性膜の上面に形成された導電部材と、
前記導電性膜に前記導電部材を介して電気的に接続されて形成された外部接続電極とを有することを特徴とする半導体ウェハ。
請求項１記載の半導体ウェハにおいて、
前記導電性膜は、半導体製造プロセス中に形成された複数の導電性膜からなり、
前記導電部材は、前記半導体製造プロセス中の多層配線や層間絶縁膜の成膜過程において形成された多段の柱状配線ビアからなることを特徴とする半導体ウェハ。
シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に絶縁部材を埋め込む工程と、
前記絶縁部材の上面に導電性膜を形成する工程と、
前記導電性膜の上面に導電部材を形成する工程と、
前記導電性膜に前記導電部材を介して電気的に接続された外部接続電極を形成する工程とを有することを特徴とする半導体ウェハの製造方法。
請求項３記載の半導体ウェハの製造方法において、
前記導電性膜を形成する工程は、半導体製造プロセス中に複数の導電性膜を形成し、
前記導電部材を形成する工程は、前記半導体製造プロセス中の多層配線や層間絶縁膜の成膜過程において多段の柱状配線ビアを形成することを特徴とする半導体ウェハの製造方法。
請求項１記載の半導体ウェハを用いた半導体装置の製造方法であって、
前記半導体ウェハを裏面から薄型化して、前記溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、
前記溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、
前記溝トレンチの内面側のシリコン片を脱落させて前記導電性膜に達するシリコン孔部を形成する工程とを有することを特徴とする半導体装置の製造方法。
請求項５記載の半導体装置の製造方法であって、
前記シリコン孔部の内面および前記半導体ウェハの裏面の全面に絶縁膜を成膜する工程と、
前記シリコン孔部の底辺部の前記絶縁膜を除去して、前記導電性膜を露出させる工程と、
前記シリコン孔部の内面および前記半導体ウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、前記外部接続電極と電気的に接続された貫通電極を形成する工程とをさらに有することを特徴とする半導体装置の製造方法。
請求項５記載の半導体装置の製造方法において、
前記絶縁部材を露出させる工程から前記シリコン孔部を形成する工程は、前記半導体ウェハを支持体に貼り付けた状態で実施し、製造終了後に前記半導体ウェハは前記支持体から分離されることを特徴とする半導体装置の製造方法。
シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に絶縁部材を埋め込む工程と、
前記絶縁部材の上面に導電性膜を形成する工程と、
前記導電性膜の上面に導電部材を形成する工程と、
前記導電性膜に前記導電部材を介して電気的に接続された外部接続電極を形成する工程と、
前記シリコンウェハを裏面から薄型化して、前記溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、
前記溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、
前記溝トレンチの内面側のシリコン片を脱落させて前記導電性膜に達するシリコン孔部を形成する工程と、
前記シリコン孔部の内面および前記シリコンウェハの裏面に絶縁膜を成膜する工程と、
前記シリコン孔部の底辺部のみ前記絶縁膜を除去して、前記導電性膜を露出させる工程と、
前記シリコン孔部の内面および前記シリコンウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、前記外部接続電極と電気的に接続された貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
シリコンウェハの貫通電極を形成する位置に形成された筒状の溝トレンチと、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に埋め込まれた絶縁部材と、
前記絶縁部材の上面に形成された導電性膜と、
前記導電性膜の上面に形成された導電部材と、
前記導電性膜に前記導電部材を介して電気的に接続されて形成されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線とを有することを特徴とする半導体ウェハ。
請求項９記載の半導体ウェハにおいて、
前記導電性膜は、半導体製造プロセス中に形成された複数の導電性膜からなり、
前記導電部材は、前記半導体製造プロセス中の多層配線や層間絶縁膜の成膜過程において形成された多段の柱状配線ビアからなることを特徴とする半導体ウェハ。
シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に絶縁部材を埋め込む工程と、
前記絶縁部材の上面に導電性膜を形成する工程と、
前記導電性膜の上面に導電部材を形成する工程と、
前記導電性膜に前記導電部材を介して電気的に接続されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線を形成する工程とを有することを特徴とする半導体ウェハの製造方法。
請求項１１記載の半導体ウェハの製造方法において、
前記導電性膜を形成する工程は、半導体製造プロセス中に複数の導電性膜を形成し、
前記導電部材を形成する工程は、前記半導体製造プロセス中の多層配線や層間絶縁膜の成膜過程において多段の柱状配線ビアを形成することを特徴とする半導体ウェハの製造方法。
請求項９記載の半導体ウェハを用いた半導体装置の製造方法であって、
前記半導体ウェハを裏面から薄型化して、前記溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、
前記溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、
前記溝トレンチの内面側のシリコン片を脱落させて前記導電性膜に達するシリコン孔部を形成する工程とを有することを特徴とする半導体装置の製造方法。
請求項１３記載の半導体装置の製造方法であって、
前記シリコン孔部の内面および前記半導体ウェハの裏面の全面に絶縁膜を成膜する工程と、
前記シリコン孔部の底辺部のみ前記絶縁膜を除去して、前記導電性膜を露出させる工程と、
前記シリコン孔部の内面および前記半導体ウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、前記外部接続電極と電気的に接続された貫通電極を形成する工程とをさらに有することを特徴とする半導体装置の製造方法。
請求項１３記載の半導体装置の製造方法において、
前記絶縁部材を露出させる工程から前記シリコン孔部を形成する工程は、前記半導体ウェハを支持体に貼り付けた状態で実施し、製造終了後に前記半導体ウェハは前記支持体から分離されることを特徴とする半導体装置の製造方法。
シリコンウェハの貫通電極を形成する位置に筒状の溝トレンチを形成する工程と、
前記溝トレンチの内部および前記溝トレンチで囲まれたシリコンウェハの上面に絶縁部材を埋め込む工程と、
前記絶縁部材の上面に導電性膜を形成する工程と、
前記導電性膜の上面に導電部材を形成する工程と、
前記導電性膜に前記導電部材を介して電気的に接続されたＬＳＩ内部のＩ／Ｏ配線、または電源配線、またはグランド配線を形成する工程と、
前記シリコンウェハを裏面から薄型化して、前記溝トレンチの内部に埋め込まれた絶縁部材を露出させる工程と、
前記溝トレンチの内部および上面の絶縁部材をウェットエッチング処理により溶解させる工程と、
前記溝トレンチの内面側のシリコン片を脱落させて前記導電性膜に達するシリコン孔部を形成する工程と、
前記シリコン孔部の内面および前記シリコンウェハの裏面の全面に絶縁膜を成膜する工程と、
前記シリコン孔部の底辺部のみ前記絶縁膜を除去して、前記導電性膜を露出させる工程と、
前記シリコン孔部の内面および前記シリコンウェハの裏面の所定の領域に電解メッキのためのシード層、並びに電解メッキ膜を形成して、前記外部接続電極と電気的に接続された貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
請求項１記載の半導体ウェハにおいて、
前記外部接続電極上にウェハレベルで形成された金バンプをさらに有することを特徴とする半導体ウェハ。
請求項１記載の半導体ウェハにおいて、
前記シリコンウェハのスクライブエリア内に形成された溝トレンチと、
前記溝トレンチの内部および上面に埋め込まれた絶縁部材とをさらに有することを特徴とする半導体ウェハ。
請求項６記載の半導体装置の製造方法において、
前記貫通電極が形成された前記半導体ウェハを各チップサイズに個片化する工程と、
前記個片化した各チップの外部接続電極上に金バンプを形成する工程とを有し、
前記貫通電極を有する第１のチップ上に、前記金バンプを有する第２のチップを積層する際には、前記第２のチップの金バンプを前記第１のチップの貫通電極の内部に押し込み、機械的にかしめることによって、積層チップ間を電気的に接続することを特徴とする半導体装置の製造方法。