JP4987259B2

JP4987259B2 - 半導体装置の製造方法

Info

Publication number: JP4987259B2
Application number: JP2005203321A
Authority: JP
Inventors: 志昌南
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2005-07-12
Filing date: 2005-07-12
Publication date: 2012-07-25
Anticipated expiration: 2025-07-12
Also published as: JP2007027200A

Description

本発明は、半導体装置の製造方法に関し、特にＳＯＩ基板における半導体薄膜の膜厚のばらつきに起因する閾値変動を抑制する完全空乏型ＳＯＩトランジスタの製造方法に関する。

従来のＳＯＩ構造をもつ半導体装置の製造方法の模式的断面図を図５から図７に示す。図５（a）のように支持基板２０１上に埋め込み絶縁膜２０２が形成されており、埋め込み絶縁膜２０２上に半導体薄膜(ＳＯＩ層)２０３が形成されているＳＯＩ構造基板のＳＯＩ層２０３にＬＯＣＯＳ法によりフィールド絶縁膜２０４、例えば膜厚数千Åの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部１０６を形成する。その後、図５（ｂ）に示すように、犠牲酸化膜２１３をＳＯＩ層１０３上に例えば1５ｎｍ成長させた後、チャネル形成部２０６へ閾値調整するためのイオン注入を行う。次に、図６（ａ）に示すように、犠牲酸化膜２１３をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜２０５を例えば数十ｎｍ成長させ、ゲート絶縁膜２０５上に多結晶シリコンを堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２０７が形成される。続いて、図６（ｂ）に示すように多結晶シリコンゲート２０７の両端にドレインおよびソース高濃度領域２０８、２０９に、例えばＡｓを、シート抵抗を低減するため、好ましくは１×１０¹⁴〜１×１０¹⁶atoms／cm²の濃度でイオン注入する。図７において、続いて、層間絶縁膜２１０を２００ｎｍ〜８００ｎｍ程度の膜厚を堆積させ、ソース高濃度領域２０９およびドレイン高濃度領域２０８領域と配線の接続をとるためのコンタクトホール２１1を形成する。次に、配線メタルをスパッタ等で形成、パターニングを行うと、メタル２１２とドレインおよびソース高濃度領域２０８、２０９表面がコンタクトホール２１１を通して接続される。

上記の製造方法において、ＳＯＩ構造を用いることによって素子間同士の完全分離が容易となり、またソフトエラーやＣＭＯＳトランジスタに特有なラッチアップの抑制が可能である。またＳＯＩ層２０３をさらに１００ｎｍ程度にまで薄くし、チャネルの不純物濃度も比較的低い状態に制御して、ほぼＳＯＩ層２０３全体が空乏化するような条件にすることによって、完全空乏型ＳＯＩトランジスタとなり、拡散層容量の低減のみならず、サブスレショルド領域での急峻なドレイン電流の立ち上がり等のさらに優れた特性を有することを可能とした。

さらに、従来のＳＯＩ技術では、埋め込み絶縁膜２０２界面付近において寄生チャネルがオンするのを防止する為にＳＯＩ層２０３／埋め込み絶縁膜２０２界面付近にチャネル形成部２０６に導入される不純物の濃度のピークをもってきている(例えば、特開平１１−０２６７６９を参照)。また、さらに埋め込み酸化膜２０２を厚くしたりすることで寄生チャネルがオンし、リーク電流が増大するのを抑制している。
特開平１１−０２６７６９

ところが、チャネルへ導入する不純物の濃度によって、完全空乏型ＳＯＩトランジスタの閾値を制御しようとした場合、閾値は導入された不純物の総量によって決定されることになる。その結果、次の問題が生じる。すなわち、従来の技術では、寄生チャネルがオンするのを防止する為にＳＯＩ層／埋め込み酸化膜界面付近にチャネル形成部に導入される不純物の濃度のピークをもってきている。そのため、工程ばらつきによりＳＯＩ層膜厚がばらつくと、チャネル形成部に導入される不純物総量と埋め込み絶縁膜に導入される不純物総量の割合が大きく変化してしまい、閾値およびリーク電流に影響を及ぼす課題を有していた。これは特に完全空乏型ＳＯＩＮＭＯＳトランジスタで起こり易い。本発明は、以上のような点に着目してなされたもので、本発明は、完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、寄生チャネルを防止しつつ、閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合にも、閾値のＳＯＩ層膜厚依存性が抑制される完全空乏型ＳＯＩトランジスタの製造方法を提供することを目的とする。

上記課題を解決するために、本発明は次の手段を用いた。
１．半導体支持基板上に形成された絶縁膜と絶縁膜上に形成された半導体薄膜層から構成されるＳＯＩ(Silicon On Insulator)基板の半導体薄膜層上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法のチャネルを形成する工程において半導体薄膜層と絶縁膜との界面に加速エネルギーを変えて不純物濃度量を分割して第１導電型の不純物注入を複数回行うことを特徴とする完全空乏型ＳＯＩトランジスタの製造方法とした。
２．第１導電型の不純物注入を、犠牲酸化膜を介して行う製造方法した。
３．第１導電型の不純物注入を、ゲート絶縁膜を介して行う製造方法とした。
４．第１導電型の不純物注入を、トランジスタのゲート電極を介して行う製造方法とした。

以上述べたように本発明は、完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタの製造方法におけるチャネル形成工程において、チャネル形成部へ閾値調整のためのイオン注入をＳＯＩ層/埋め込み絶縁膜との界面に、加速エネルギーを変えてドーズ量を分割して複数回行うことで、以下の効果を得ることができる。
１．閾値は、ＳＯＩ層膜厚のばらつきがあってもほぼ一定に揃えられる。
２．寄生チャネルを防止することが可能である。

以下、本発明の実施の形態を図に基づいて説明する。先ず、本実施形態に係る完全空乏型ＳＯＩＮＭＯＳトランジスタの製造方法の概要を図１に基づいて説明する。図１（ａ）に示すように、例えばＳＯＩ層１０３の厚さ１００〜４００ｎｍ、埋め込み酸化膜１０２の厚さ１００〜４００ｎｍ、支持基板１０１の抵抗率ｐ型２０〜３０Ω・ｃｍのＳＯＩ構造基板のＳＯＩ層１０３上にＬＯＣＯＳ法によりフィールド絶縁膜１０４、例えば膜厚数千Åの熱酸化膜を形成して、ＳＯＩ層１０３を素子間分離して、その後ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部１０６を形成する。

その後、図１（ｂ）に示すように、犠牲酸化膜１１３をＳＯＩ層１０３上に例えば1５ｎｍ成長させた後、チャネル形成部１０６へ閾値調整のためのイオン注入をＳＯＩ層１０３/埋め込み絶縁膜１０２との界面に、通常１回で例えばイオン種：ボロンイオン（Ｂ⁺）、加速エネルギー：３０ｋｅＶ、注入角度：７°、ドーズ量：１.８×１０¹²atom/ｃｍ^-2で行うところ、加速エネルギーを変えてドーズ量を分割して複数回、例えば以下の条件にて行う。ただし、２回目、３回目のドーズ量は微調整のため、１回目のドーズ量よりも少なくすることが好ましい。
1回目：イオン種：Ｂ⁺、加速エネルギー：３０ｋｅＶ、注入角度：７°、ドーズ量：通常の１０〜２０％減
２回目：イオン種：Ｂ⁺、加速エネルギー：１回目の３〜１０％減、注入角度：７°、ドーズ量：通常の８０〜９０％減
３回目：イオン種：Ｂ⁺、加速エネルギー：１回目の３〜１０％増、注入角度：７°、ドーズ量：通常の８０〜９０％減
このように上記の様な条件にてイオン注入をＳＯＩ層１０３／埋め込み絶縁膜１０２界面付近に行うことによって、図４に示すようにチャネルに導入される不純物濃度のピーク幅を幅広くすることができるので、ＳＯＩ層膜厚１０３のばらつきによるチャネル形成部１０６に導入される不純物総量と埋め込み絶縁膜１０３に導入される不純物総量の割合の変化を緩和することができる。つまりＮＭＯＳトランジスタの閾値は、ＳＯＩ層膜厚２０３のばらつきがあってもほぼ一定に揃えられることになる。

さらにチャネル形成のためのイオン注入はＳＯＩ層１０３／埋め込み絶縁膜１０２界面付近にチャネル形成部に導入される不純物濃度のピークをもってきているため従来どおり寄生チャネルがオンするのを防止することができる。ここでは、例としてイオン注入回数を３回としたが加速エネルギーおよびドーズ量を調整して行えば、注入回数は変更可能である。

次に、図２（ａ）に示すように、犠牲酸化膜１１３をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜１０５を例えば数十ｎｍ成長させ、続いて多結晶シリコンゲート１０７となるＰｏｌｙＳｉを例えば１５０ｎｍ堆積、多結晶シリコンゲート１０７に不純物（リン等）を導入した後、パターニングする。

次に、図２（ｂ）に示すように、ドレインおよびソース高濃度領域１０８、１０９となる拡散層に不純物として、例えばＡｓを、シート抵抗を低減するため、好ましくは１×１０¹⁴〜１×１０¹⁶atoms／cm²の濃度でイオン注入した後、不純物の活性化のための熱処理を例えば以下の条件にて行う。

９５０℃、１０秒、Ｎ₂雰囲気中、ＲＴＡ処理
その後は、通常の半導体装置の製造工程によって、２００ｎｍ〜８００ｎｍ程度の層間絶縁膜１１０の堆積とコンタクトホール１１１の形成、スパッタ法によりメタル１１２形成を順次行い、図３に示すような完全空乏型ＳＯＩＮＭＯＳトランジスタ１を構成する。

このような製造方法により、完全空乏型ＳＯＩトランジスタ１が形成され、各全空乏型ＳＯＩトランジスタ１の閾値は、ＳＯＩ層膜厚のばらつきがあってもほぼ一定に揃えられることになる。

本実施形態では、犠牲酸化膜１１３を通して、イオン注入を複数回行い、不純物の総量の変化を抑制しているが、犠牲酸化膜を堆積させずにゲート絶縁膜１０５を用いて行っても良いし、その後の多結晶シリコンゲート１０７を堆積させ、多結晶シリコンゲート１０７のパターニング前後で行っても良い。

本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図(続き) 本発明による半導体装置の製造方法の第一の実施例を示す工程順模式的断面図(続き) 本発明と従来のチャネル形成における不純物の濃度プロファイルの比較図従来の半導体装置の製造方法の工程順模式的断面図従来の半導体装置の製造方法の工程順模式的断面図(続き) 従来の半導体装置の製造方法の工程順模式的断面図(続き)

符号の説明

１０１、２０１支持基板
１０２、２０２埋め込み絶縁膜
１０３、２０３ＳＯＩ層
１０４、２０４フィールド絶縁膜
１０５、２０５ゲート絶縁膜
１０６、２０６チャネル形成部
１０７、２０７多結晶シリコンゲート(ゲート電極)
１０８、２０８ドレイン高濃度領域
１０９、２０９ソース高濃度領域
１１０、２１０層間絶縁膜
１１１、２１１コンタクトホール
１１２、２１２メタル
１１３、２１３犠牲酸化膜

Claims

半導体支持基板上に形成された絶縁膜と前記絶縁膜上に形成された半導体薄膜層とから構成されるＳＯＩ(Silicon On Insulator)基板の前記半導体薄膜層上に形成された完全空乏型ＳＯＩトランジスタを有する半導体装置の製造方法におけるチャネルを形成する工程において、
チャネルを形成するために導入される不純物のピーク幅を広くするために、前記半導体薄膜層と前記絶縁膜との界面に、第１導電型の不純物量を分割して加速エネルギーを変え、前記第１導電型の不純物の注入を複数回行う工程を有し、
前記第１導電型の不純物の注入を複数回行う工程では、２回目以降のドーズ量は、１回目のドーズ量よりも少なく、注入された前記第１導電型の不純物は前記半導体薄膜層と前記絶縁膜との界面付近に濃度のピークを有することを特徴とする半導体装置の製造方法。
前記第１導電型の不純物の注入を、犠牲酸化膜を介して行うことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１導電型の不純物の注入を、ゲート絶縁膜を介して行うことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１導電型の不純物の注入を、トランジスタのゲート電極を介して行うことを特徴とする請求項１記載の半導体装置の製造方法。
前記チャネルはＮ型トランジスタのチャネルであり、前記第１導電型の不純物はボロンであることを特徴とする請求項１記載の半導体装置の製造方法。