JP4995834B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特にカルコゲナイド材料に代表される相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。特に高密度にメモリセルを配置し、高速に駆動する事が出来る構造に関する。

携帯電話などのモバイル機器には半導体不揮発メモリが多用されているが、近年、その市場はますます拡大している。現在、もっとも活用されている半導体不揮発メモリはＦＬＡＳＨメモリであるが、書き換え速度が本質的に遅いために、もっぱらプログラマブルなＲＯＭ、あるいは頻繁に書き換えを行わないスチルカメラの情報記憶素子等として用いられている。またＦＬＡＳＨメモリは書き換え時に消費する電力が大きく、携帯端末機器にとって重要である電池の消耗の低減という観点から大きな課題を抱えている。

一方、作業用のメモリとしては、高速なＲＡＭが必要であり、携帯端末機器には、ＦＬＡＳＨとＤＲＡＭの両方のメモリが搭載されている。これら２つのメモリの特徴を具備した素子が実現できれば、ＦＬＡＳＨとＤＲＡＭを１チップに統合することが可能となるばかりでなく、全ての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。

低消費電力で書き換え速度が速く携帯端末機器の作業用メモリとしても適した素子を実現する候補の一つが、相変化膜を用いた不揮発性メモリである。

既に知られているように、相変化メモリは、ある相から他の相に可逆的に切り替え可能な材料を用いている。これらの相状態は電気特性の違いにより読み出すことが可能である。例えば、これらの材料は、非晶質状態の乱れた相と、結晶状態の規則正しい相との間で変化し得る。非晶質状態は、結晶状態より電気抵抗が高く、この電気抵抗の差を利用して情報を記憶することができる。

相変化メモリセルに適した材料はカルコゲナイドと呼ばれる硫黄、セレン、テルルのうちの少なくとも１元素を含む合金である。現在、もっとも有望なカルコゲナイドは、ゲルマニウム、アンチモン、そしてテルルからなる合金（Ｇｅ_２Ｓｂ_２Ｔｅ_５）であり、既に書き換え可能な光ディスクの情報記憶部に広く用いられている。

相変化メモリでは、情報の記憶は、カルコゲナイドの相状態の違いを利用して行う。結晶状態から非晶質状態、あるいはこの逆の非晶質状態から結晶状態への相変化は、カルコゲナイドの温度を局所的に昇温することにより得ることができる。相変化材料、組成等により異なるが、一般的に約１３０℃以下では、両相ともに安定しており、安定的に情報が保持される。また、カルコゲナイドが２００℃以上の結晶化温度で十分な時間保持されると、相が変化し結晶状態になる。結晶化時間はカルコゲナイドの組成や保持する温度により異なる。Ｇｅ_２Ｓｂ_２Ｔｅ_５の場合は、例えば１５０ナノ秒である。カルコゲナイドを非晶質状態に戻すには、温度を融点（約６００℃）以上に昇温し、急冷する。

昇温方法としては、カルコゲナイドに電流を流し、カルコゲナイド内部もしくは近接する電極から発生するジュール熱により加熱する。以後、相変化メモリセルのカルコゲナイドを結晶化させることをｓｅｔ（セット）動作、アモルファス化させることをｒｅｓｅｔ（リセット）動作と呼ぶ。また、相変化部が結晶化している状態をｓｅｔ状態、アモルファス（非晶質）化している状態をｒｅｓｅｔ状態と呼ぶ。ｓｅｔ時間は例えば１５０ナノ秒、ｒｅｓｅｔ時間は例えば５０ナノ秒である。

読出方法は以下の通りである。電圧をカルコゲナイドに印加し、それを通過する電流を測定することによってカルコゲナイドの抵抗値を読み取り、情報を識別する。このときにカルコゲナイドがｓｅｔ状態であれば、結晶化温度まで昇温したとしても、もともと結晶化していたため、ｓｅｔ状態が保たれる。しかし、ｒｅｓｅｔ状態の場合は、情報が破壊される。そこで、結晶化を生じさせないように、読出電圧を例えば０．３Ｖ程度の微小な電圧にしなければならない。相変化メモリの特長は、結晶か非結晶状態かに応じて相変化部の抵抗値が２桁から３桁も変化し、この抵抗値の高低を２進情報“０”と“１”に対応させて読み出すので、抵抗値の差が大きい分だけ、センス動作が容易であり、読み出しが高速である点である。以下、読出動作をｒｅａｄ（リード）動作と呼ぶ。

図２に示す様に、従来から知られている相変化メモリセル２００の構成は、情報記憶部２０７と選択トランジスタ２０８からなることが多いが、選択トランジスタを有しないクロスポイント型のメモリセルも考えられる。情報記憶部２０７は一般的にカルコゲナイド２０１とそれを挟む上部電極２０３とプラグ電極２０２を有する。通常、プラグ電極２０２は上部電極２０３よりもカルコゲナイドとの接触面積が小さなプラグ構造を取ることが多いが、非特許文献１に示すように薄膜を電極にすることもある。なお、２０４はワード線（ＷＬ）、２０５はソース線、２０６はビット線（ＢＬ）である。

一般的な相変化メモリの動作は非特許文献２に記載されている。ｒｅｓｅｔ動作は、ワード線を立ち上げ、２０〜５０ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。ｓｅｔ動作は、ワード線を立ち上げ、６０〜２００ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。ｒｅａｄ動作は、ワード線を立ち上げ、２０〜１００ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。ｒｅｓｅｔ動作、ｓｅｔ動作、ｒｅａｄ動作に用いる電流パルスの向きは、全ての動作においてビット線からソース線に向けて流れるか、もしくは全ての動作においてソース線からビット線に向けて流れる。

結晶化温度まで昇温すればよいｓｅｔ動作に比べて、より温度の高い融点以上に加熱する必要のあるｒｅｓｅｔ動作には、より大きな電流が必要とされる。ｒｅｓｅｔ動作電流を低減することにより、選択素子の面積が縮小され、メモリ高集積化が可能となる。
特開２００４−２７２９７５号公報 ワイ・エイチ・ハ（Ｙ．Ｈ Ｈａ）、外６名、「アン・エッジ・コンタクト・タイプ・セル・フォア・フェイズ・チェンジ・ラム・フューチャリング・ベリィ・ロウ・パワ・コンサンプション（Ａｎ Ｅｄｇｅ Ｃｏｎｔａｃｔ Ｔｙｐｅ Ｃｅｌｌ ｆｏｒ Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ Ｆｅａｔｕｒｉｎｇ Ｖｅｒｙ Ｌｏｗ Ｐｏｗｅｒ Ｃｏｎｓｕｍｐｔｉｏｎ）」、２００３ シンポジウム・オン・ブイ・エル・エス・アイ・テクノロジ・ダイジェスト・オブ・テクニカル・ペーパーズ（２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ）、（米国）、２００３年、ｐ．１７５−１７６ エイチ・ホリイ（Ｈ．Ｈｏｒｉｉ）、外７名、「ア・ノウベル・セル・テクノロジ・ユージング・エヌ・ドープト・ゲルマニウム・アンチモン・テルル・フィルムズ・フォア・フェイズ・チェンジ・ラム（Ａ Ｎｏｖｅｌ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｎ−ｄｏｐｅｄ ＧｅＳｂＴｅ Ｆｉｌｍｓ ｆｏｒ Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）」、２００３ シンポジウム・オン・ブイ・エル・エス・アイ・テクノロジ・ダイジェスト・オブ・テクニカル・ペーパーズ（２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ）、（米国）、２００３年、ｐ．１７７−１７８

背景技術で述べた様に、現在広く普及している半導体不揮発メモリであるＦＬＡＳＨ（フラッシュ）メモリに比べ、相変化メモリは高速低消費電力の書き換えが可能であるが、高集積化という点においてＦＬＡＳＨメモリに比べ劣っている。例えば、図２に示した従来型の相変化メモリセルでメモリアレイを構成した場合、最小加工寸法をＦとすると理想的に設計した場合でも１セル当たりの面積は８Ｆ^２となる。これに比べもっとも先進的なＮＡＮＤ型のＦＬＡＳＨメモリでは１セル当たりの面積は４Ｆ^２であり、さらに多値化の技術を用いる事で１ビット当たりの専有面積は２Ｆ^２迄に小さくなっている。

主に、携帯情報端末機器等に活用される半導体不揮発メモリは急速に高集積化が進んでおり、また低電力化へのニーズも高い。ＦＬＡＳＨメモリの低消費電力化には限界があると予測されており、低電力・高集積の半導体不揮発メモリを実現する為には、現状では高集積化に不利な相変化メモリの高集積化技術を開発する必要がある。

そこで、本発明の目的は、相変化メモリ等の半導体記憶装置において、高集積化を実現することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体記憶装置は、電気的抵抗の低い結晶状態と電気的抵抗の高いアモルファス状態との２つの安定相を持つ相変化薄膜と、前記相変化薄膜の一方に設けられた第１及び第２の電極と、前記相変化薄膜の他方に設けられた第３の電極と、ドレイン端子が前記第１の電極に接続され、ソース端子が前記第３の電極に接続され、ゲート端子が第１のワード線に接続された第１のトランジスタと、ドレイン端子が前記第２の電極に接続され、ソース端子が前記第３の電極に接続され、ゲート端子が第２のワード線に接続された第２のトランジスタとを有し、第１のメモリセルは、前記第１の電極と前記第３の電極に挟まれた前記相変化薄膜中の第１の相変化領域と、前記第１のトランジスタとから成り、第２のメモリセルは、前記第２の電極と前記第３の電極に挟まれた前記相変化薄膜中の第２の相変化領域と、前記第２のトランジスタとから成り、前記第１のメモリセルへの書き込み時に、前記第１のトランジスタをオフにし、前記第１の電極から前記第３の電極へ電流を流し、前記第２のメモリセルへの書き込み時に、前記第２のトランジスタをオフにし、前記第２の電極から前記第３の電極へ電流を流すことを特徴とするものである。

また、本発明による半導体記憶装置は、複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子とトランジスタとをそれぞれ含む複数のメモリセルと、前記複数のワード線の配置の合間に一定の間隔で配置された複数の階層スイッチと、共通データ線と、前記複数のビット線と前記共通データ線との間に配置され、前記複数のビット線の１つを選択して前記共通データ線に接続するためのスイッチ回路と、前記共通データ線に接続された書換え回路とを備え、前記複数の階層スイッチのうちの第１の階層スイッチは、前記複数のビット線のうちの第１のビット線および接地電圧端子と前記複数のメモリセルのうちの第１のメモリセルとの間に挿入され、前記複数の階層スイッチのうちの第２の階層スイッチは、前記第１のビット線および接地電圧端子と前記複数のメモリセルのうちの第２のメモリセルとの間に挿入されていることを特徴とするものである。

また、本発明による半導体記憶装置は、電気的抵抗の低い結晶状態と電気的抵抗の高いアモルファス状態との２つの安定相を持つ第１及び第２の相変化薄膜と、前記第１の相変化薄膜の一方に設けられた第１の電極と、前記第１の相変化薄膜の他方に設けられた第２の電極と、ドレイン端子が前記第１の電極に接続され、ソース端子が前記第２の電極に接続され、ゲート端子が第１のワード線に接続された第１のトランジスタと、前記第２の電極に接続され、前記第２の相変化薄膜の一方に設けられた第３の電極と、前記第２の相変化薄膜の他方に設けられた第４の電極と、ドレイン端子が前記第３の電極に接続され、ソース端子が前記第４の電極に接続され、ゲート端子が第２のワード線に接続された第２のトランジスタとを有し、第１のメモリセルは、前記第１の電極と前記第２の電極に挟まれた前記相変化薄膜中の第１の相変化領域と、前記第１のトランジスタとから成り、第２のメモリセルは、前記第３の電極と前記第４の電極に挟まれた前記相変化薄膜中の第２の相変化領域と、前記第２のトランジスタとから成り、前記第１のメモリセルへの情報書き込み動作時に、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにし、前記第１の電極から前記第４の電極へ電流を流し、前記第２のメモリセルへの情報書き込み動作時に、前記第１のトランジスタをオンにし、前記第２のトランジスタをオフにし、前記第１の電極から前記第４の電極へ電流を流すことを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）本発明の技術を用いた半導体集積回路装置を用いれば、高速に読み出し可能な、大容量の不揮発性半導体記憶装置を実現することが出来る。

（２）また、この装置は、半導体論理演算装置と同一の基板上に混載することにより、信頼性の高い高機能組込型マイコンを提供することが出来る。

（３）また、この装置は単体チップとして提供することも出来る。

（ａ）〜（ｅ）は、本発明の実施の形態１による半導体記憶装置において、情報記憶部の構造、回路模式図、動作方式を示す図である。 （ａ）〜（ｂ）は、従来方式の構造、回路を示す図である。 （ａ）〜（ｄ）は、本発明の実施の形態１において、情報記憶部主部の平面構造を示す図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態１に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部レイアウト図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態２に関する情報記憶部の要部断面図である。 本発明の実施の形態３による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 本発明の実施の形態３による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 （ａ）〜（ｂ）は、本発明の実施の形態３による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 図１７の相変化メモリアレイの書き込み動作におけるタイミング・ダイアグラムの一例を示す図である。 図１７の相変化メモリアレイの読出し動作におけるタイミング・ダイアグラムの一例を示す図である。 本発明の実施の形態４による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 本発明の実施の形態４による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 （ａ）〜（ｂ）は、本発明の実施の形態４による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 図１８の相変化メモリアレイの書き込み動作におけるタイミング・ダイアグラムの例を示す図である。 図１８の相変化メモリアレイの読出し動作におけるタイミング・ダイアグラムの一例を示す図である。 本発明の実施の形態５による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 本発明の実施の形態５による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 （ａ）〜（ｃ）は、本発明の実施の形態５による半導体記憶装置において、相変化メモリアレイの構成例を示す図である。 図２７の相変化メモリアレイの書き込み動作におけるタイミング・ダイアグラムの一例を示す図である。 図２７の相変化メモリアレイの書き込み動作におけるタイミング・ダイアグラムの一例を示す図である。 図２７の相変化メモリアレイの書き込み動作におけるタイミング・ダイアグラムの一例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１（ａ），（ｂ）及び図１（ｃ）に、本発明の半導体記憶装置で用いる情報記憶部列の構造を示す。相変化薄膜（カルコゲナイド）１０１は上部プラグ電極１０２と下部電極１０４に挟まれている。相変化薄膜１０１の組成はＧｅ_２Ｓｂ_２Ｔｅ_５であり、上部プラグ電極１０２および下部電極１０４の組成は、タングステンである。プラグ寸法１３１は直径１６０ｎｍである。プラグ寸法は使用する半導体プロセスの世代により異なる。上部プラグ電極１０２の組成としてはタングステンが用いられることが多いが、導電性のものであればよい。

図１（ｄ）及び図１（ｅ）に、図１（ｃ）の回路を構成するメモリセルに書き込み、読み出しを行う際の手順を示す。まず全てのワード線電圧を１．５Ｖに設定し、全ての選択トランジスタをＯＮ状態にする。次に、書き込み、読み出しを行うセルの選択トランジスタ１１４のワード線１０５（ＷＬ１）に書き込み・読み出し時間に応じて０Ｖのパルスを印加して選択トランジスタ１１４をＯＦＦ状態にする。その後、端子Ａ，Ｂにｒｅｓｅｔ，ｓｅｔ，ｒｅａｄに応じた電流パルスを印加して書き込み、読み出しを行う。０Ｖが印加されている間選択トランジスタ１１４はＯＦＦ状態となる為、端子Ａ，Ｂに印加した電圧は、ほぼ全て選択セルの相変化領域（相変化記憶部）１１１両端に印加される。このようにする事で、所望のメモリセルに書き込み・読み出しを行う事が出来る。

すでに、図１（ｅ）を用いて説明した様に、相変化領域１１１に隣り合う相変化領域（相変化記憶部）１１２への書き込み動作は、図１（ｃ）に示す様に端子Ａ，Ｂ間に相変化領域１１１への書き込み時とは反対の極性の電圧を印加して行う事が出来る。

以上述べた様に、相変化領域１１１と選択トランジスタ１１４あるいは相変化領域（相変化記憶部）１１２と選択トランジスタ１１５は一つのメモリセルを構成する事が分かる。

相変化記憶部に２００μＡ以上の大きな電流を約５０ｎｓ程度の短時間流すと、結晶化状態からアモルファス状態に書き換える事が出来る。これをｒｅｓｅｔ動作と呼ぶが、この電流条件は相変化材料の組成や素子構造、サイズ等により変化する。同様にｓｅｔ動作に必要な電流条件も、作製する素子ごとに最適化する必要がある。メモリセルを構成する選択トランジスタは、理想的にはＯＮ抵抗がゼロ、ＯＦＦ抵抗が無限大のスイッチである事が望ましいが、実際にはＯＮ／ＯＦＦ状態とも有限の抵抗値を持つ。そこで、相変化領域１１１に図１（ｄ）で示す様な最適な電流パルスを印加した時、図１（ｃ）の回路を構成する全てのトランジスタと相変化記憶部にも電流が流れる。いま、トランジスタのＯＮ抵抗をＲ_ＯＮ、ＯＦＦ抵抗をＲ_ＯＦＦ、相変化記憶部のｓｅｔ抵抗をＲ_ｓｅｔ、ｒｅｓｅｔ抵抗をＲ_{ｒｅｓｅｔ}とし、図１（ｃ）の回路を構成する直列に接続されたメモリセルの数をＮとし、Ａ，Ｂ間に流れる電流値をＩ_ＡＢとすると、選択されたメモリセルの相変化記憶部がｓｅｔ状態にあり、これにｒｅｓｅｔ電流Ｉ_{ｒｅｓｅｔ}を流した時、同じ列に属し非選択セルのｓｅｔ状態にある相変化記憶部に流れる電流Ｉ_１は、次のようになる。

Ｉ_１＝Ｉ_{ｒｅｓｅｔ}×（Ｒ_ＯＮ／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_ｓｅｔ）） （１）
このＩ_１は低抵抗状態にある非選択セルの相変化記憶部に流れるもっとも大きな電流値である。同様に高抵抗状態（ｒｅｅｓｔ状態）にある非選択セルの相変化記憶部に流れるもっとも大きな電流値Ｉ_２は、次の式で表される。

Ｉ_２＝Ｉ_{ｒｅｓｅｔ}×（Ｒ_ＯＮ／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_{ｒｅｓｅｔ}）） （２）
Ｉ_１，Ｉ_２ともにｓｅｔ動作に用いる電流Ｉ_ｓｅｔに比べ、無視出来ないほど大きくなった場合、繰り返しの電流パルス印加により高抵抗状態の低抵抗化（ｒｅｓｅｔ状態からｓｅｔ状態への遷移）あるいは低抵抗状態（ｓｅｔ状態）への書き込みによる低抵抗状態の固定化など非選択セルの情報擾乱が起こる。したがって、少なくとも
Ｉ_１＜ Ｉ_ｓｅｔ （３）
Ｉ_２＜ Ｉ_ｓｅｔ （４）
理想的には
Ｉ_１＜ １０×Ｉ_ｓｅｔ （５）
Ｉ_２＜ １０×Ｉ_ｓｅｔ （６）
が成り立つ様、選択トランジスタを設計しなければならない。

ｒｅａｄ動作の時端子Ａ，Ｂ間に掛かる電圧Ｖ_ＡＢと高抵抗状態（ｒｅｓｅｔ状態）にある選択セルの相変化記憶部に流れる電流値Ｉ_ｒｅａｄとの間には、次の関係が成り立つ。

Ｖ_ＡＢ／Ｉ_ｒｅａｄ＝Ｒ_{ｒｅｓｅｔ}＋（Ｎ−１）×（Ｒ_ＯＮ ^２／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_ｓｅｔ）） （７）
（７）式の右辺第２項は非選択セルによる寄生抵抗である。この寄生抵抗部分がｒｅｓｅｔ抵抗よりも十分小さい、即ち
（Ｎ−１）×（Ｒ_ＯＮ ^２／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_ｓｅｔ））＜＜ Ｒ_{ｒｅｓｅｔ} （８）
理想的には
（Ｎ−１）×（Ｒ_ＯＮ ^２／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_ｓｅｔ））＜ １０×Ｒ_{ｒｅｓｅｔ} （９）
を満たす様、トランジスタを設計しなければ相変化記憶部に蓄えた情報を読み出す事が困難になる。つまり、（９）式を満たす様相変化記憶部の特性に合わせてセル選択トランジスタの性能を決めなければならない。但し、（１）〜（９）式を用いた以上の議論は簡単の為、全ての電流値を正として扱っている。ここではメモリセル列を構成する相変化記憶部及びＭＯＳトランジスタの抵抗値の大きさのみを取り扱っているため、電流値の正負は議論の結果には何ら影響を及ぼさない。

次に、メモリセル主部の平面構造について述べる。

図３は、図１（ａ）の断面構造を有する相変化メモリ列の平面レイアウトを、素子作製プロセスを追って示したものである。まず図３（ａ）ではアクティブ領域（素子活性領域）３０１とＭＯＳトランジスタのワード線３０２及びＭＯＳトランジスタのソース、ドレイン領域となる拡散層に接続されたプラグ３０３が示されている。この状態は図１（ａ）の断面図でプラグ１０６迄が完成した状態に対応する。

図３（ｂ）にはプラグ３０３上に形成された下部電極と相変化膜との積層膜を加工して得られた領域３０４が示されている。図１（ａ）ではプラグ１０６上に下部電極１０４と相変化薄膜１０１が形成されその積層膜の加工が完了した状態に対応する。

図３（ｃ）には図３（ｂ）で加工が完了した相変化膜上にプラグ３０５若しくはプラグ３０６を形成し、併せてＭＯＳトランジスタ拡散層に接続されたプラグ３０７が示されている。プラグ３０５と３０６は図３（ｂ）で加工が完了した同一の相変化領域に接続されている。図３（ｃ）の構造は図１（ａ）ではワード線（配線層）１０８を除く全ての構造が完成した状態に対応する。

図３（ｄ）では最後にプラグ３０５，３０６，３０７に接続する配線層を形成し加工が完了したメモリセル主部の完成した状態を示す。即ち３０８が拡散層に接続されたプラグ３０７と相変化膜に接続されたプラグ３０５，３０６を接続する配線部分であり、図１（ａ）では１０８に対応する。

以上を以て図１（ａ）の断面構造を持ち、図１（ｃ）の等価回路を持つ相変化メモリセル列の主部が完成する。図には一つのメモリセル領域３０９が示されているが、ＮＡＮＤ型の構造とする事で１トランジスタ＋１相変化素子の構成でも従来型の相変化メモリセルの約半分のセル面積が実現出来る事が分かる。

次に、メモリセルの製造方法を述べる。

まず、通常の半導体工程を用いて図４の要部断面図に示す構造を作製する。ゲート電極４０３は、ゲート絶縁膜４０１、サイドウォール４０２、金属シリサイド４０４と接する。コンタクト４０６と層間絶縁膜４０８との密着性を高め、剥離を防ぐために、密着層４０５が形成されている。

次に、図５の要部断面図に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層５０２及び、プラグ５０１を形成する。密着層５０２の組成としてはＴｉＮ、プラグ材料の組成としてはＷを用いることができる。

さらに、図６の要部断面図に示すように、下部電極６０１、カルコゲナイド６０２をスパッタもしくは真空蒸着により成膜し、層間絶縁膜６０３を形成する。カルコゲナイドの組成としては、記録型光ディスクにおいて幅広い実績を持つ、Ｇｅ−Ｓｂ−Ｔｅの合金、もしくは、その合金に添加物を加えたものが適する。

次に、図７の要部断面図に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層７０２、相変化膜への上部電極プラグ７０１を形成する。上部電極プラグの材料としてはＷを用いる事が出来る。

さらに、図７の要部断面図に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層７０４、相変化膜への上部電極プラグ７０１とトランジスタの拡散層を接続する為のコンタクトプラグ７０３を形成する。

さらに、図８の要部断面図に示すように、密着層８０２、上部電極プラグとトランジスタ拡散層を接続する接続層８０１を形成する。

さらに、図９の要部断面図に示すように、ビット線へのコンタクト９０１及びその密着層９０２を形成後、接着層９０３を形成し、ビット線９０４をスパッタする。続いて、層間絶縁膜９０５を形成し、さらに上部配線を形成することで、所望のメモリを作製することが可能である。

本実施の形態１は、通常のＣＭＯＳロジック混載設計ルールに準じて製造することが可能であり、ロジック混載メモリの製造に適する。

図１で明らかな様に、本実施の形態１を用いれば情報記憶部に接続されたトランジスタのソース電極は隣のメモリセルのドレイン電極を兼ねており、図２に示す従来構造のメモリセルが一つのトランジスタを占有する構造に比べ高集積化に有利である。図２の従来構造でのもっとも高集積化されたメモリセルの大きさは、最小加工寸法をＦとすると８Ｆ^２となる。これに対し本実施の形態１では、一つのトランジスタを隣のメモリセルと共有する事が可能なため、理論上もっとも高集積化した場合のメモリセル面積は４Ｆ^２にまで低減出来る。すなわち本実施の形態１の構造を用いる事で高集積化に適したメモリセルを実現出来る。

本実施の形態１による半導体記憶装置の概要は、次のとおりである。

図１（ｃ）に示す相変化領域（情報記憶部）１１１と選択トランジスタ１１４からなるメモリセルにおいて、相変化領域１１１は、図１（ｂ）に示すように相変化薄膜１０１が、上部プラグ電極（第１の電極）１０２と下部電極（第３の電極）１０４に挟まれた構造を持つ素子で形成される。また相変化領域１１１は隣の相変化領域１１２と下部電極１０４を共有する対になった一体構造の素子で形成され、図１（ｂ）に示す１１３の様にプラグ１０６を中心とした対称な構造をしている。相変化領域１１１は、書き込み電流を上部プラグ電極１０２と下部電極１０４を通じて相変化薄膜１０１に流す事により、上部プラグ電極１０２直下に形成される。またこの代表例の構造では、上部プラグ電極１０２は上部プラグ電極１０３を第２の電極とする隣のセルと、下部電極１０４及び相変化薄膜１０１を共用する形になる。相変化領域１１１と同様、隣のセルの相変化領域１１２は隣のセルの上部プラグ電極１０３直下に形成される。

図１（ｃ）に示す選択トランジスタ１１４は図１（ａ）では拡散層１０９，１１０とそれらに接続されたプラグ１０７，１０６及びワード線（ゲート電極）１０５で構成され、拡散層とプラグはそれぞれ隣のセルを構成する選択トランジスタと共用する構造となっている。

図１（ａ），（ｃ）に示されたワード線１０５（ＷＬ１）に接続された選択トランジスタ１１４を含むメモリセルの動作は以下の様になる。まず、図１（ｄ）の電圧パルスはワード線１０５（ＷＬ１）に印加する電圧パルスのタイミングチャートである。また電流（Ｃ→Ｄ）は図１（ｃ）のＣ，Ｄ間にＣからＤ方向へ流れる電流値を示している。

始めに、ワード線１０５（ＷＬ１）を含む全てのワード線を選択トランジスタのＯＮ状態である１．５Ｖに保ち、全ての相変化記憶部両端に電圧が掛からない状態にする。次に相変化領域１１１にデータを書き込むため、１１１とメモリセルを構成する選択トランジスタ１１４のゲート電極に接続されたワード線１０５（ＷＬ１）に図１（ｄ）に示す電圧パルスを印加する。選択トランジスタ１１４のゲート電圧が０Ｖに戻ると選択トランジスタ１１４はＯＦＦ状態となり、これと並列に接続された相変化領域（相変化記憶部）１１１の両端Ｃ，Ｄ間に電流（Ｃ→Ｄ）が流れｓｅｔ及びｒｅｓｅｔの書き込み動作が行われる。上記動作の結果、ｓｅｔ動作は及びｒｅｓｅｔ動作時には、図１（ａ）に示す上部プラグ電極１０２から下部電極１０４に電流が流れる。これにより上部プラグ電極１０２直下の相変化薄膜１０１内に相変化領域１１１が形成され、ｓｅｔ動作後には相変化領域１１１は結晶化した低抵抗状態、ｒｅｓｅｔ動作後には相変化領域１１１は非晶質の高抵抗状態となり情報”１”，“０”が書き込まれる。この抵抗値を図１（ｄ）に示したｒｅａｄ動作により読み取る。

相変化領域（相変化記憶部）１１１の隣のセル、即ち相変化領域１１２と選択トランジスタ１１５からなるメモリセルに書き込み動作を行う場合のパルスの印加手順を図１（ｅ）に示す。１１１への書き込み時同様、始めに全てのワード線を１．５Ｖに保ち、全ての相変化記憶部両端には電圧が掛からない状態を実現する。その後、ワード線１０８（ＷＬ２）へ図１（ｅ）の電圧（ＷＬ２）に示す電圧パルスを印加する。その後、相変化領域１１２の両端の端子Ｄ，Ｅ間に流れる電流（Ｄ→Ｅ）が図１（ｅ）に示す電流パルスと一致する様に端子Ａ，Ｂを用いてメモリセル列に電流を流す。図１（ｅ）に示す様に、端子Ａ，Ｂ間には相変化領域１１１への書き込み時と逆方向の電流が流れる。

相変化領域（相変化記憶部）１１２への書き込み動作を上記の様に行う事により、相変化領域１１２へは上部プラグ電極１０３から下部電極１０４に電流が流れ、実際のセルの構造上は相変化領域１１１と同様の条件下で書き込み動作が行われる。

図１（ｄ），（ｅ）の電流パルスの高さ、即ち書き込み読み出し電流の大きさは、選択セルのワード線に印加する電圧パルスの高さを一定に保ち図１（ｃ）に示したメモリセル列の両端の端子Ａ，Ｂに加える電圧の大きさで調節する方法がある。

書き込み時に端子Ａ，Ｂ間に流れる電流は、隣接セル同士を比較すると逆方向になるが、読み出し時にＡ，Ｂ間に流れる電流は同一方向であっても良い。

好ましくは、選択トランジスタのＯＮ抵抗は相変化記憶部の低抵抗状態の抵抗値に比べ無視しうる程度に低い値である。

好ましくは、相変化素子の材料は、カルコゲナイドである。

（実施の形態２）
前記実施の形態１と同じ等価回路の構成でありながら、隣接するセルを選択し書き込み動作を行う際に電流を流す方向を切り替える必要の無い構造を持つメモリセルについて、以下説明を行う。

図１０に、本実施の形態２におけるメモリセル要部のレイアウトを示す。アクティブ領域１００１内にワード線１００３を跨ぎカルコゲナイド１００４と接触するプラグ１００５とトランジスタ拡散層に接触するプラグ１００２が配線層１００６で接続された構造を作製し、一つのメモリセルを形成している。最小加工寸法をＦとしたときに、ワード線の間隔は２Ｆである。

上記メモリセルは同一のアクティブ領域１００１内に作製された隣の配線層１００７を含むメモリセルと拡散層を介して直列に接続されており、Ｇ−Ｇ’で示された経路を辿り図１（ｂ）に示した等価回路に等しいメモリセル列を形成している。

図１０に示した要部レイアウト図のＦ−Ｆ’で示した箇所の要部断面図を図１１〜図１５に示す。縦方向には図５に示した断面と同じ構造を有するプロセスを用いてプラグ５０１を形成した後、カルコゲナイド層１１０１及び上部電極１１０２をスパッタ若しくは真空蒸着法で形成する。本実施の形態では実施の形態１と異なり、プラグ５０１は相変化記憶部の下部電極を構成している。

図１２では相変化膜と上部電極を加工しその上に配線層とのコンタクト用プラグ１２０１を形成した構造を、図１３では相変化膜を介さずに拡散層に接続する為のプラグ１３０１を形成した構造を示す。その後、図１４に示す様に接着層１４０１及び配線層１４０２を形成し、図１５に示す様にこれを加工後、保護膜１５０１を形成してメモリセル主部の構造が完成する。なお図１１〜１５に示した構造を作製する為のプロセスは実施の形態１の構造を作製する為に用いたものと同様の技術であり、その詳細は割愛した。

図１６に、図１０のワード線１００３方向の断面Ｈ−Ｈ’で示した断面構造を示す。拡散層１６０２とメモリセル列のアクティブ領域を分離する素子分離用ＳＧＩ（シャロー・グルーブ・アイソレーション）構造１６０１が基板に作製されている事が確認出来る。メモリセルの主要部としては１６０３が相変化膜、１６０４が相変化膜に接続された下部電極プラグ、１６０５が上部電極で１６０６が相変化記憶部を接続する為の配線層である。

前記実施の形態１と実施の形態２のメモリセルの構造の違いは、図９及び図１５を比較する事で明らかとなる。実施の形態１の構造では図９に示す様に、隣接セル同士は双方の境界線を中心に物理的に対称の構造である事が分かる。この対称の構造が図１（ｃ）に示した様に、隣接セルに書き込み動作を行う際極性が反対の電流パルスを印加する必要が生じる理由であった。これに対し、本実施の形態２の構造では図１５に示す様に隣接メモリセル同士は全く同一の構造をしているため、隣接セルごとに書き込みの電流の極性を変化させる必要が無くなる。

以上述べた様に本実施の形態２の構造を用いれば、実施の形態１で示した構造に比べメモリセルの集積度では劣るものの、書き込み動作を単純化する事が可能となり、メモリセルを駆動する回路構成が簡略化出来る。したがって、実施の形態１に比べてやや低いメモリ容量の素子に適した構造である。

一方、本実施の形態２では、図１０に示したレイアウト図から明らかな様に、１トランジスタ＋１相変化素子で１セルを構成する従来の相変化メモリセルでは必要である１メモリセルごとの素子分離が不要となる。通常素子分離の為のＳＧＩ（シャロー・グルーブ・アイソレーション）構造をメモリセル間に作製する為には最小加工寸法をＦとした時、１メモリセル毎に２Ｆ^２程の面積が必要であり、その分１メモリセル当たりの専有面積が大きくなってしまう。したがって本実施の形態２の構造を用いると、従来の構造を持つメモリに対して高集積化を実現した安価な変化メモリを製造することが可能になる。

さらに図１０の平面配置図で明らかな様に、本実施の形態２の構造によればＭＯＳトランジスタのゲート幅を通常のメモリセル列の配列に比べ２倍以上の大きさとする事が出来る。即ち、実施の形態１の構造では、図３に示す様にＭＯＳトランジスタのゲート幅はメモリセルのアクティブ領域３０１の幅となる。このゲート幅は図２に示した従来構造のメモリセル列に一般的に用いられる配列でも同じ大きさとなる。これに対し、図１０ではアクティブ領域１００１の幅は図３に示されたアクティブ領域３０１の２倍以上であり、その分ＭＯＳトランジスタのゲート幅は太くなりＯＮ抵抗を小さくする事が可能となる。即ち本実施の形態２の構造を用いれば、微細なメモリセルを高集積に作製した場合でも（９）式で定められたＭＯＳトランジスタに求められるＯＮ抵抗の制約を他の構造に比べ容易に満足する事が可能となる。

また、図２に示す様な従来構造のメモリセルでは高集積化した時に１メモリセル当たりのＭＯＳトランジスタの電流駆動能力が問題となり、その結果、ＭＯＳトランジスタの寸法を小さくする事が出来ず、メモリセル全体の微細化が困難となる可能性が指摘されている。これに対し、本実施の形態２の構造によれば、同じ微細化技術で同じ相変化素子を用いながら、１メモリセル当たりの専有面積を小さくさせながら、ＭＯＳトランジスタの電流駆動能力を逆に２倍以上に高める事が可能となる。即ち、本実施の形態２の構造を用いると、将来微細化技術が進んだ際に深刻となる選択ＭＯＳトランジスタの電流駆動能力の問題を解決する有望な手段となる事が分かる。

（実施の形態３）
図１７に本実施の形態３による相変化メモリの構成の略図を示す。即ち、当該相変化メモリは、メモリアレイとマルチプレクサＭＵＸ、ロウ（行）デコーダＸＤＥＣ、カラム（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書換え回路ＰＲＧＭ０で構成される。メモリアレイは、複数のメモリセルで構成されたメモリブロックＭＢ００〜ＭＢｍｎで構成される。同図では、一例として８つのメモリセルＭＣ０〜ＭＣ７で構成されたメモリブロックが示されている。メモリセルの各々は、ビット線ＢＬ０〜ＢＬｎとソース線（ここでは、ＳＬ１２やＳＬ３４）との間で、ロウ・デコーダＸＤＥＣ０の出力信号であるワード線ＷＬ００〜ＷＬ０７、…、ＷＬｍ０〜ＷＬｍ７とビット線ＢＬ０〜ＢＬｎとの各交点にそれぞれ配置される。ソース線の各々は、隣接するメモリブロックで共有される。メモリブロックは、ビット線とメモリセルとの間に挿入された階層スイッチＨＳ０をさらに有する。階層スイッチＨＳ０は、ロウ・デコーダＸＤＥＣ０の出力信号であるメモリブロック選択信号ＭＢＳ０〜ＭＢＳｍの中の一つがゲート電極に接続されたＮＭＯＳトランジスタＱＭＨで構成されており、ドレイン−ソース間の電流経路がビット線とメモリセルとの間の電流経路に含まれるように接続される。

マルチプレクサＭＵＸは、カラム選択スイッチ列ＣＳＷＡと放電回路ＤＣＫＴとで構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ０〜ＢＬｎと共通データ線ＣＤとの間に各々挿入されたＣＭＯＳ伝達ゲートＣＳＷ０〜ＣＡＷｎで構成される。ＣＭＯＳ伝達ゲートＣＳＷ０〜ＣＡＷｎのゲート電極には、カラムデコーダＹＤＥＣの出力信号であるカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）がそれぞれ接続される。カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）のうちの一つが活性化されることにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ０〜ＢＬｎのうちの一つが共通データ線ＣＤに接続される。放電回路ＤＣＫＴは、ビット線ＢＬ０〜ＢＬｎと接地電圧ＶＳＳ端子との間にそれぞれ挿入されたＮＭＯＳトランジスタＭＮ０〜ＭＮｎで構成される。ＮＭＯＳトランジスタＭＮ０〜ＭＮｎのゲート電極には、カラム選択線ＹＳ０Ｂ〜ＹＳｎＢがそれぞれ接続される。待機時において、カラム選択線ＹＳ０Ｂ〜ＹＳｎＢが電源電圧ＶＤＤに保持されることにより、ＮＭＯＳトランジスタＭＮ０〜ＭＮｎが導通して、ビット線ＢＬ０〜ＢＬｎが接地電圧ＶＳＳに駆動される。前述の共通データ線ＣＤには、読出し回路ＲＣ、書換え回路ＰＲＧＭ０が夫々接続される。また、書換え回路ＰＲＧＭ０には、ロウ・デコーダＸＤＥＣ０の出力であるロウ・アドレス判別信号ＸＦＬＧが接続される。

図１８に、図１７に示したメモリブロックおよびメモリセル構成の具体例を示す。メモリセルＭＣ０〜ＭＣ７の各々は、記憶素子ＲＭと選択トランジスタＱＭが並列接続された構成である。そして、各々が、直列接続されている。ここで、図１及び図１５の構造に対応させるために、記憶素子ＲＭの二つの端子を上部電極ＴＥと下部電極ＢＥと名づけて区別した。隣接セルの接続が、記憶素子ＲＭの上部電極ＴＥ同士、あるいは下部電極同士となる（具体的な構造は、後述する。）。

図１９（ａ）は、図１８に示したメモリブロックのレイアウト図を示している。本レイアウトの特徴は、ビット線およびソース線とメモリブロックとを接続するビアおよびコンタクトが、隣接するメモリブロック間で共有されている点にある。ＡＡは、ＮＭＯＳトランジスタの電流経路となる活性化領域を示すパターンである。ＦＧは、ＮＭＯＳトランジスタのゲート電極を示すパターンであり、図１８の回路図ではメモリブロック選択信号ＭＢＳ１やワード線ＷＬ１０〜ＷＬ１７に相当する。ＦＭは、第一金属層を示すパターンであり、ソース線ＳＬ１２に相当する。ＳＭは、第二金属層を示すパターンであり、ビット線ＢＬ０に相当する。ＦＶは、第一金属層と第二金属層とを繋ぐ第一ビアを示すパターンである。ＣＬは、カルコゲナイド膜を示すパターンであり、記憶素子ＲＭに相当する。ＴＣは、カルコゲナイド膜の上部に形成される上部コンタクトを示すパターンである。なお、同図では、カルコゲナイド膜の下部に形成されるコンタクトを示すパターンは、簡単のために省略されている。

図１９（ｂ）には、さらに、レイアウト図に対応した断面構造が示されている。１８００はｐ型半導体基板もしくはｐウェル、１９０１はＮＭＯＳトランジスタのゲート電極、１９０２はＮＭＯＳトランジスタのソースおよびドレイン電極となるｎ型拡散層である。１９１０は第一金属層、１９１１は第二金属層である。１９２０は、カルコゲナイド膜である。１９３０は第一金属層と第二金属層とを繋ぐための第一ビア、１９３１は、第一金属層とカルコゲナイド膜とを繋ぐための上部コンタクトを示している。１９３２は、上部コンタクトまたはカルコゲナイド膜とＮＭＯＳトランジスタのソースまたはドレイン電圧とを繋ぐための下部コンタクトである。隣接するメモリセルにおいて、カルコゲナイド膜（すなわち記憶素子ＲＭ）は、第一金属層またはＮＭＯＳトランジスタのｐ型拡散層を介して接続される。この特徴に基づいて図１８に示す回路図では、隣接セルの接続が、記憶素子ＲＭの上部電極ＴＥ同士、あるいは下部電極同士となっている。

以上のレイアウトと断面構造では、ビット線およびソース線とメモリブロックとを接続するビアおよびコンタクトが、隣接するメモリブロック間で共有されている。このような構造により、メモリアレイ内の素子分離領域を除くことが可能となり、メモリアレイ面積を抑制することができる。

図２０は、図１７に示したメモリアレイの書き込み動作を示している。以下では、メモリブロックＭＢＳ１０内のメモリセルが選択されるものと仮定して説明する。まず、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）に対応するカラム選択スイッチＣＳＷ０が導通することにより、ビット線ＢＬ０と共通データ線ＣＤが接続される。次に、ロウ・アドレスＸＡＤＤの遷移に応じて、ロウ系の選択動作が行われる。同図に示すように奇数番地のアドレスに対応するワード線ＷＬ１１が選択された場合、電源電圧ＶＤＤとなっているワード線ＷＬ１１が接地電圧ＶＳＳに駆動されることにより、メモリセルＭＣ１における選択トランジスタＱＭがカットオフされて、非選択メモリセルＭＣ０およびＭＣ２〜ＭＣ７内の選択トランジスタＱＭと選択メモリセルＭＣ１内の記憶素子ＲＭを介した電流経路が形成される。続いて、接地電圧ＶＳＳとなっているメモリブロック選択信号ＭＢＳ１が電源電圧ＶＤＤに駆動されることにより、階層スイッチＨＳ０内のＮＭＯＳトランジスタＱＭＨが導通して、ビット線とメモリブロックＭＢ１が接続されて、選択メモリセルＭＣ１内の記憶素子に書換え電流が流れる。ここで、奇数番地のアドレスに応じて、接地電圧ＶＳＳとなっているロウ・アドレス判別信号ＸＦＬＧが電源電圧ＶＤＤに駆動されることにより、書換え回路ＰＲＧＭ０からビット線ＢＬ０を介してソース線ＳＬ１２の向きに電流が印加される。この書換え電流は、電流値とその印加時間が記憶情報に応じた値となるように設計されている。例えば、記憶情報が‘０’の場合に、大きなリセット電流ＩＲを短時間印加する。一方、記憶情報が‘１’の場合に、リセット電流ＩＲよりも小さなセット電流ＩＳを、リセット電流よりも長い時間印加する。最後に、電源電圧ＶＤＤとなっているメモリブロック選択信号ＭＢＳ１を接地電圧ＶＳＳ、接地電圧ＶＳＳとなっているワード線ＷＬ１１を電源電圧ＶＤＤに夫々駆動し、カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態としてトランジスタＭＮ０を導通させることにより、ビット線ＢＬ０を接地電圧ＶＳＳに駆動して、待機状態に戻る。このような制御により、奇数番目のロウ・アドレスで選択されるセル（ここでは、メモリセルＭＣ１）内の記憶素子ＲＭには、上部電極ＴＥから下部電極ＢＥの向きに電流を印加することができる。

図２０には、さらに、偶数番地のアドレスに対応するワード線ＷＬ１０が選択された場合の書換え動作も示されている。電源電圧ＶＤＤとなっているワード線ＷＬ１０が接地電圧ＶＳＳに駆動されることにより、メモリセルＭＣ０における選択トランジスタＱＭがカットオフされて、選択メモリセルＭＣ０内の記憶素子ＲＭと非選択メモリセルＭＣ１〜ＭＣ７内の選択トランジスタＱＭを介した電流経路が形成される。ここで、偶数番地のアドレスに応じて、ロウ・アドレス判別信号ＸＦＬＧが接地電圧ＶＳＳに保持されることにより、ソース線ＳＬ１２からビット線ＢＬ０を介して書換え回路ＰＲＧＭ０の向きに電流が印加される。このような制御により、偶数番目のロウ・アドレスで選択されるセル（ここでは、メモリセルＭＣ０）内の記憶素子ＲＭにも、上部電極ＴＥから下部電極ＢＥの向きに電流を印加することができる。よって、全ての記憶素子ＲＭ（すなわち、カルコゲナイド膜）において、相変化する領域を下部電極ＢＥ（すなわち、下部コンタクト）側に揃えることが可能となり、抵抗値のばらつきを抑制することができる。

図２１は、図１７に示したメモリアレイにおける読出し動作のタイミング・ダイアグラムを示している。以下でも、図２０と同様に、メモリブロックＭＢ１０内のメモリセルが選択されるものと仮定して説明する。まず、カラムデコーダＹＤＥＣで選択されたカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）に対応するカラム選択スイッチＣＳＷ０が導通することにより、共通データ線ＣＤとビット線ＢＬ０が接続されて、読出し回路ＲＣによってビット線ＢＬ０が読出し電圧ＶＲＤにプリチャージされる。この読出し電圧ＶＲＤは記憶情報の破壊が起こらないように、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設計される。さらに、ロウ・デコーダＸＤＥＣで選択されたワード線上の選択トランジスタがカットオフされることにより、選択メモリセル内の記憶素子ＲＭを介した電流経路が形成されて、ビット線ＢＬ０および共通データ線ＣＤに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通データ線ＣＤに出力される電圧は記憶情報によって差が出る。ここでは、記憶情報が‘１’の場合に、メモリセル内の抵抗値が低く、ビット線ＢＬ０および共通データ線ＣＤが接地電圧ＶＳＳに向かって放電されて、参照電圧ＶＲＥＦよりも低い電圧になる。一方、記憶情報が‘０’の場合に、メモリセル内の抵抗値が高く、ビット線ＢＬ０および共通データ線ＣＤがプリチャージ状態、すなわち読出し電圧ＶＤＲに保持される。この差を読出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。最後に、カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態としてトランジスタＭＮ０を導通させることにより、ビット線ＢＬ０を接地電圧ＶＳＳに駆動して、待機状態に戻る。

最後に、本実施の形態３による効果をまとめる。本実施の形態３では図１９に示したように、ビット線およびソース線とメモリブロックとを接続するビアおよびコンタクトを隣接するメモリブロック間で共有することにより、メモリアレイ内の素子分離領域を除くことが可能となり、メモリアレイ面積を抑制することができる。また、図１７および図２０に示したように、ロウ・アドレス判別信号ＸＦＬＧを用いてロウ・アドレスに応じた向きにビット線に流れる書換え電流の向きを制御することにより、全ての記憶素子ＲＭにおいて、相変化する領域を下部電極ＢＥ（すなわち、下部コンタクト）側に揃えることが可能となり、抵抗値のばらつきを抑制することができる。

（実施の形態４）
本実施の形態４では、メモリアレイの別の構成と動作を説明する。図２２に本実施の形態４による相変化メモリの構成の略図を示す図である。図１７との相違は、大きく二つある。第一に、ロウ・デコーダＸＤＥＣ１と書換え回路ＰＲＧＭ１との結線を排し、ロウ・アドレス判別回路ＸＦＬＧを取り除いた。第二に、ロウ・デコーダＸＤＥＣ１に、メモリブロックとビット線との接続を制御するための信号をメモリブロックあたり２つ発生する機能を追加した。

図２３は、本実施の形態４によるメモリブロックの構成を示している。同図では、一例として、メモリブロックＭＢ１０が示されている。図１８に示したメモリブロックとの相違は、二組の階層スイッチＣＨＳ０、ＣＨＳ１を有する点にある。各々の階層スイッチは、二組のＮＭＯＳトランジスタＱＭＨ、ＱＭＳとで構成される。トランジスタＱＭＨは、図１８に示した階層スイッチと同様に、ビット線ＢＬ０とメモリセルＭＣ０〜メモリセルＭＣ０との間に挿入され、ビット線ＢＬ０とメモリセルＭＣ０〜ＭＣ７との接続を制御する。トランジスタＱＭＳは、メモリセルＭＣ０〜ＭＣ７と接地電圧端子ＶＳＳとの間に挿入され、メモリセルＭＣ０〜ＭＣ７と接地電圧端子ＶＳＳとの接続を制御する。階層スイッチＣＨＳ０内のトランジスタＱＭＳと階層スイッチＣＨＳ１内のトランジスタＱＭＨのゲート電極には、メモリブロック選択信号ＭＢＳ１０が夫々接続される。階層スイッチＣＨＳ１内のトランジスタＱＭＳと階層スイッチＣＨＳ０内のトランジスタＱＭＨのゲート電極には、メモリブロック選択信号ＭＢＳ１１が夫々接続される。

図２４は、図２３に示したメモリブロックのレイアウト図を示している。本レイアウトの特徴は、以下のように二つある。第一に、接地電圧ＶＳＳの給電線に相当するパターンをメモリブロック内に二箇所配置する点にある。第二に、ビット線とメモリセルとの接続に用いるコンタクトおよびビアを隣接メモリブロック間で共有する点にある。

ＡＡは、ＮＭＯＳトランジスタの電流経路となる活性化領域を示すパターンである。ＦＧは、ＮＭＯＳトランジスタのゲート電極を示すパターンであり、図２３の回路図ではメモリブロック選択信号ＭＢＳ１０、ＭＢＳ１１やワード線ＷＬ１０〜ＷＬ１７に相当する。ＦＭは、第一金属層を示すパターンであり、接地電圧ＶＳＳの給電線に用いられる。ＳＭは、第二金属層を示すパターンであり、メモリセルの接続に用いられる。ＴＭは、第三金属層を示すパターンであり、ビット線ＢＬ０に用いられる。ＦＶは、第一金属層と第二金属層とを繋ぐ第一ビアを示すパターンである。ＳＶは、第二金属層と第三金属層とを繋ぐ第二ビアを示すパターンである。ＣＬは、カルコゲナイド膜を示すパターンであり、記憶素子ＲＭに相当する。ＴＣは、カルコゲナイド膜の上部に形成される上部コンタクトを示すパターンである。なお、同図では、カルコゲナイド膜の下部に形成されるコンタクトを示すパターンは、簡単のために省略されている。

図２４には、さらに、レイアウト図に対応した断面構造が示されている。２４００はｐ型半導体基板もしくはｐウェル、２４０１はＮＭＯＳトランジスタのゲート電極、２４０２はＮＭＯＳトランジスタのソースおよびドレイン電極となるｎ型拡散層、２４０３は素子分離領域である。２４１０は第一金属層、２４１１は第二金属層、２４１２は第三金属層である。２４２０は、カルコゲナイド膜である。２４３０は第一金属層と第二金属層とを繋ぐための第一ビア、２４３３は第二金属層と第三金属層とを繋ぐための第二ビア、２４３１は、第一金属層とカルコゲナイド膜とを繋ぐための上部コンタクトを示している。２４３２は、上部コンタクトまたはカルコゲナイド膜とＮＭＯＳトランジスタのソースまたはドレイン電圧とを繋ぐための下部コンタクトである。隣接するメモリセルにおいて、カルコゲナイド膜（すなわち記憶素子ＲＭ）は、第一金属層またはＮＭＯＳトランジスタのｐ型拡散層を介して接続される。

以上のレイアウトと断面構造では、第一および第二金属層を用いてビット線および接地電圧ＶＳＳ給電線とメモリブロックとを接続することにより、ビット線を最小ピッチで配置することが可能となり、メモリアレイ面積を抑制することができる。

図２５は、図２２に示したメモリアレイの書き込み動作を示している。同図では、メモリブロックＭＢＳ１０内のメモリセルが選択されるものと仮定したタイミング・ダイアグラムが示されている。図２０に示した相違は、以下の二つである。第一に、ワード線ＷＬ１１などのように、奇数番地のロウ・アドレスに対応するメモリセルを選択する場合に、接地電圧ＶＳＳとなっているメモリブロック選択信号ＭＢＳ１１を電源電圧ＶＤＤに駆動することにより、ビット線ＢＬ０とメモリセルＭＣ０〜ＭＣ７を接続して、電流経路を形成する点にある。第二に、ワード線ＷＬ１０などのように、偶数番地のロウ・アドレスに対応するメモリセルを選択する場合に、接地電圧ＶＳＳとなっているメモリブロック選択信号ＭＢＳ１０を電源電圧ＶＤＤに駆動することにより、ビット線ＢＬ０とメモリセルＭＣ０〜ＭＣ７を接続して、電流経路を形成する点にある。図２６は、図２２に示したメモリアレイの読出し動作を示している。本動作においても、図２５に示した書換え動作を同じような選択動作が行われる。

以上の構成と動作により、ビット線ＢＬ０に流れる書換え電流の向きが同じでありながら、各メモリセル内の記憶素子ＲＭには上部電極ＴＥから下部電極ＢＥの向きに電流を印加することが可能となる。よって、全ての記憶素子ＲＭにおいて、相変化する領域を下部電極ＢＥ（すなわち、下部コンタクト）側に揃えることが可能となり、抵抗値のばらつきを抑制することができる。また、図２２に示した書換え回路ＰＲＧＭ１の構成と動作が簡易化され、回路ブロック面積を抑制することができる。

最後に、本実施の形態４による効果をまとめる。本実施の形態４では図２３に示したように、二組の階層スイッチＣＨＳ０、ＣＨＳ１を用いてビット線およびソース線とメモリブロックとの接続を制御することにより、各メモリセル内の記憶素子ＲＭには上部電極ＴＥから下部電極ＢＥの向きに書換え電流を印加することが可能となる。また、書換え回路ＰＲＧＭ１は、一方向に電流を駆動すればよいので、その回路構成が簡易化され、回路ブロック面積を抑制することが可能となる。

（実施の形態５）
本実施の形態５では、メモリアレイのさらに別の構成と動作を説明する。図２７は、本実施の形態５によるメモリアレイおよびメモリブロックの構成を示している。本実施の形態５によるメモリアレイは、選択ワード線に接続されるメモリブロックにおける非選択メモリセルへの微小電流の流入を阻止するために、二つのビット線を用いてメモリセルの電流経路を形成することに特徴がある。また、回路構成の特徴は、次の四点である。

第一の特徴は、メモリブロックが隣接する二本のビット線に接続される構成とした点にある。すなわち、メモリブロックＭＢ１（２ｋ）を例に図２８に従って説明すると、メモリブロックの両端に配置した階層スイッチＨＳ１０、ＨＳ１１を介してメモリセルＭＣ０〜ＭＣ７とビット線ＢＬ（２ｋ）、ＢＬ（２ｋ＋１）とを夫々接続する。階層スイッチＨＳ１０、ＨＳ１１の各々は、ＮＭＯＳトランジスタＱＭＨで構成され、ロウ・デコーダＸＤＥＣ２の出力信号であるメモリブロック選択信号ＭＢＳ１０によって制御される。

第二の特徴は、各ワード線が交わるメモリブロックを１ブロックおきにビット線対に接続する点にある。メモリブロックＭＢ１（２ｋ）とメモリブロックＭＢ１（２ｋ＋１）に注目すると、メモリブロックＭＢ１（２ｋ）のように偶数番地のカラム・アドレスに対応するメモリブロックは、メモリブロック選択信号ＭＢＳ１０を用いてビット線対（ＢＬ（２ｋ）、ＢＬ（２ｋ＋１））に接続される。一方、メモリブロックＭＢ１（２ｋ＋１）のように奇数番地のカラム・アドレスに対応するメモリブロックは、メモリブロック選択信号ＭＢＳ１１を用いてビット線対（ＢＬ（２ｋ＋１）、ＢＬ（２ｋ＋２））に接続される。

第三の特徴は、隣接するビット線対毎に読み出し回路と書換え回路を配置した点にある。同図では、ビット線対（ＢＬ（２ｋ）、ＢＬ（２ｋ＋１））については、後述するマルチプレクサＭＵＸ１と共通データ線ＣＤ０ｋとを介して、読み出し回路ＲＣｋと書換え回路ＰＲＧＭ１ｋが配置される。また、ビット線対（ＢＬ（２ｋ＋２）、ＢＬ（２ｋ＋３））については、マルチプレクサＭＵＸ１と共通データ線ＣＤ０（ｋ＋１）とを介して、読み出し回路ＲＣ（ｋ＋１）、書換え回路ＰＲＧＭ１（ｋ＋１）が配置される。これらの読み出し回路群と書換え回路群は、読み書き回路列ＰＳＡ０と明示している。一方、ビット線対（ＢＬ（２ｋ−１）、ＢＬ（２ｋ））については、マルチプレクサＭＵＸ１と共通データ線ＣＤ１（ｋ−１）とを介して、読み出し回路ＲＣ（ｋ−１）と書換え回路ＰＲＧＭ１（ｋ−１）が配置される。また、ビット線対（ＢＬ（２ｋ＋１）、ＢＬ（２ｋ＋２））については、マルチプレクサＭＵＸ１と共通データ線ＣＤ１ｋとを介して、読み出し回路ＲＣｋ、書換え回路ＰＲＧＭ１ｋが配置される。これらの読み出し回路群と書換え回路群は、読み書き回路列ＰＳＡ１と明示している。

第四の特徴は、マルチプレクサＭＵＸ１が、二つのカラム選択スイッチ列ＣＳＷＡ０、ＣＳＷＡ１と放電回路ＤＣＣＫＴとで構成され、カラム・アドレスおよびロウ・アドレスに応じてアレイ制御回路ＡＣＴＬから出力される信号を用いて制御される点にある。カラム選択スイッチ列ＣＳＷＡ０、ＣＳＷＡ１の各々は、図１７に示したカラム選択スイッチ列ＣＳＷＡと同じ構成である。但し、簡単のため、ＣＭＯＳ伝達ゲートがスイッチ記号で示されている。一方のカラム選択スイッチ列ＣＳＷＡ０は、ビット線と読み書き回路列ＰＳＡ０とを接続するための回路ブロックである。ＣＳＷ（２ｋ）やＣＳＷ（２ｋ＋２）などのように偶数番目のカラム・アドレスに対応するビット線に配置されたカラムスイッチは、グローバル・メモリブロック選択信号ＧＭＢＳ０１によって制御される。ＣＳＷ（２ｋ＋１）などのように奇数番目のカラム・アドレスに対応するビット線に配置されたカラムスイッチは、グローバル・メモリブロック選択信号ＧＭＢＳ００によって制御される。他方のカラム選択スイッチ列ＣＳＷＡ１は、ビット線と読み書き回路列ＰＳＡ１とを接続するための回路ブロックである。ＣＳＷ（２ｋ）やＣＳＷ（２ｋ＋２）のように偶数番目のカラム・アドレスに対応するビット線に配置されたカラムスイッチは、グローバル・メモリブロック選択信号ＧＭＢＳ１０によって制御される。ＣＳＷ（２ｋ＋１）などのように奇数番目のカラム・アドレスに対応するビット線に配置されたカラムスイッチは、グローバル・メモリブロック選択信号ＧＭＢＳ１１によって制御される。また、放電回路ＤＣＣＫＴにおいて、ＭＮ（２ｋ）やＭＮ（２ｋ＋２）のように偶数番目のカラム・アドレスに対応するビット線に配置されたＮＭＯＳトランジスタは、放電起動信号ＤＣＥ０によって制御される。ＭＮ（２ｋ＋１）などのように奇数番目のカラム・アドレスに対応するビット線に配置されたＮＭＯＳトランジスタは、放電起動信号ＤＣＥ１によって制御される。

図２９は、図２８に示したメモリブロックのレイアウト図を示している。本レイアウトの特徴は、第一金属層を用いてメモリセルを接続すると共に、第二金属層を用いてメモリブロックとビット線とを接続する点にある。

ＡＡは、ＮＭＯＳトランジスタの電流経路となる活性化領域を示すパターンである。ＦＧは、ＮＭＯＳトランジスタのゲート電極を示すパターンであり、図２８の回路図ではメモリブロック選択信号ＭＢＳ１０、ＭＢＳ１１やワード線ＷＬ１０〜ＷＬ１７に相当する。ＦＭは第一金属層を示すパターン、ＳＭは第二金属層を示すパターンである。ＴＭは、第三金属層を示すパターンであり、ビット線ＢＬ（２ｋ）、ＢＬ（２ｋ＋１）に用いられる。ＦＶは、第一金属層と第二金属層とを繋ぐ第一ビアを示すパターンである。ＳＶは、第二金属層と第三金属層とを繋ぐ第二ビアを示すパターンである。ＣＬは、カルコゲナイド膜を示すパターンであり、記憶素子ＲＭに相当する。ＴＣは、カルコゲナイド膜の上部に形成される上部コンタクトを示すパターンである。なお、同図では、カルコゲナイド膜の下部に形成されるコンタクトを示すパターンは、簡単のために省略されている。

図２９には、さらに、レイアウト図に対応した断面構造が示されている。２９００はｐ型半導体基板もしくはｐウェル、２９０１はＮＭＯＳトランジスタのゲート電極、２９０２はＮＭＯＳトランジスタのソースおよびドレイン電極となるｎ型拡散層、２９０３は素子分離領域である。２９１０は第一金属層、２９１１は第二金属層、２９１２は第三金属層である。２９２０は、カルコゲナイド膜である。２９３０は第一金属層と第二金属層とを繋ぐための第一ビア、２９３３は第二金属層と第三金属層とを繋ぐための第二ビア、２９３１は、第一金属層とカルコゲナイド膜とを繋ぐための上部コンタクトを示している。２９３２は、上部コンタクトまたはカルコゲナイド膜とＮＭＯＳトランジスタのソースまたはドレイン電圧とを繋ぐための下部コンタクトである。隣接するメモリセルにおいて、カルコゲナイド膜（すなわち記憶素子ＲＭ）は、第一金属層またはＮＭＯＳトランジスタのｐ型拡散層を介して接続される。

以上のレイアウトと断面構造では、第二金属層を用いてビット線とメモリブロックとを接続することにより、ビット線を最小ピッチで配置しながら、メモリセルから見たビット線とソース線を最小ピッチで配置されたビット線対を用いて同一方向に形成する事が可能となる。よって、選択ワード線に接続されるメモリブロックにおける非選択メモリセルへの微小電流の流入を阻止することが可能となり、非選択メモリセルの素子特性劣化や記憶情報破壊を回避することができる。

図３０は、図２７に示したメモリアレイの書き込み動作を示している。同図では、メモリブロックＭＢＳ１（２ｋ）内のメモリセルが選択されるものと仮定したタイミング・ダイアグラムが示されている。まず、ワード線ＷＬ１１上のメモリセルＭＣ１に記憶情報を書く動作を説明する。この場合、図２０に示した動作との相違は、以下の二つである。第一に、電源電圧ＶＤＤとなっている放電起動信号ＤＣＥ１を接地電圧ＶＳＳに駆動して、放電回路ＤＣＣＫＴ内のトランジスタＭＮ（２ｋ）をカットオフすると共に、接地電圧ＶＳＳとなっているグローバル・メモリブロック選択信号ＧＭＢＳ０１を電源電圧ＶＤＤに駆動することにより、カラムスイッチを活性化させて、ビット線ＢＬ（２ｋ）と読み書き回路列ＰＳＡ０内の書換え回路ＰＲＧＭ０ｋとを接続する点にある。第二に、接地電圧ＶＳＳとなっているメモリブロック選択信号ＭＢＳ１０を電源電圧ＶＤＤに駆動することにより、階層スイッチを活性化させて、ビット線対（ＢＬ（２ｋ）、ＢＬ（２ｋ＋１））とメモリセルＭＣ０〜ＭＣ７を接続する点にある。このような選択動作により、読み書き回路列ＰＳＡ０内の書換え回路ＰＲＧＭ０ｋからビット線ＢＬ（２ｋ）、メモリブロックＭＢ１（２ｋ）、ビット線ＢＬ１（２ｋ＋１）、放電回路ＤＣＣＫＴ内のトランジスタＭＮ（２ｋ＋１）を介して接地電圧ＶＳＳ端子への電流経路が形成される。よって、ＭＣ１のように奇数番目のロウ・アドレスに対応するメモリセル内の記憶素子ＲＭには、上部電極ＴＥから下部電極ＢＥの向きに書換え電流を印加することが可能となる。

次に、ワード線ＷＬ１０上のメモリセルＭＣ０に記憶情報を書く動作を説明する。この場合も先の説明と同様に、電源電圧ＶＤＤとなっている放電起動信号ＤＣＥ０を接地電圧ＶＳＳに駆動して、放電回路ＤＣＣＫＴ内のトランジスタＭＮ（２ｋ＋１）をカットオフすると共に、接地電圧ＶＳＳとなっているグローバル・メモリブロック選択信号ＧＭＢＳ００を電源電圧ＶＤＤに駆動することにより、カラムスイッチを活性化させて、ビット線（ＢＬ（２ｋ＋１））と読み書き回路列ＰＳＡ０内の書換え回路ＰＲＧＭ０ｋとを接続する。続いて、接地電圧ＶＳＳとなっているメモリブロック選択信号ＭＢＳ１０を電源電圧ＶＤＤに駆動することにより、階層スイッチを活性化させて、ビット線対（ＢＬ（２ｋ）、ＢＬ（２ｋ＋１））とメモリセルＭＣ０〜ＭＣ７を接続する。このような選択動作により、読み書き回路列ＰＳＡ０内の書換え回路ＰＲＧＭ０ｋからビット線ＢＬ（２ｋ＋１）、メモリブロックＭＢ１（２ｋ）、ビット線ＢＬ１（２ｋ）、放電回路ＤＣＣＫＴ内のトランジスタＭＮ（２ｋ）を介して接地電圧ＶＳＳ端子への電流経路が形成される。よって、ＭＣ０のように偶数番目のロウ・アドレスに対応するメモリセル内の記憶素子ＲＭにも、上部電極ＴＥから下部電極ＢＥの向きに書換え電流を印加することが可能となる。

また、ＭＢＳ１（２ｋ＋１）のように奇数番目のカラム・アドレスに対応するメモリブロック内のメモリセルを選択する場合は、グローバル・メモリブロック選択信号ＧＭＢＳ１０、ＧＭＢＳ１１とメモリブロック選択信号ＭＢＳ１１を用いて、読み書き回路列ＰＳＡ１内の書換え回路ＰＲＧＭ０ｋ、ビット線対（ＢＬ（２ｋ＋１）、ＢＬ（２ｋ＋２））、メモリブロックを接続する。この動作を図３１に示した。

図３２は、図２７に示したメモリアレイの読み出し動作を示している。同図では、メモリブロックＭＢＳ１（２ｋ）内のメモリセルが選択されるものと仮定し、一例としてメモリセルＭＣ１、ＭＣ０の順に読出しを行う際のタイミング・ダイアグラムが示されている。これらの動作において、メモリセルの選択動作は、図３０に示した書換え動作と同様に行われる。

最後に、以上の構成と動作による効果をまとめる。本実施の形態５では図２７に示したように、二組の階層スイッチＨＳ０、ＨＳ１を用いてビット線対とメモリブロックを接続することにより、実施の形態３や実施の形態４と同様に、各メモリセル内の記憶素子ＲＭには上部電極ＴＥから下部電極ＢＥの向きに書換え電流を印加することが可能となる。したがって、記憶素子の同じ位置に相変化領域を形成することが可能となり、抵抗値のばらつきを抑制することができる。また、メモリセルから見たビット線とソース線がビット線対で形成されるので、選択ワード線上の非選択セルへの電流の流入を回避することが可能となる。したがって、非選択セルの素子特性の劣化や記憶情報の破壊を回避することができる。これらの効果から、高集積、高信頼の相変化メモリを実現することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

携帯機器の顕著な普及にともない、不揮発性メモリの需要が伸びている。特に、論理回路との混載が容易であり、高速に書き込みが可能であり、書込可能な回数が大きく、駆動電圧が低いメモリが求められている。相変化メモリは、これら全ての特徴を併せ持つメモリとして期待する素子である。

相変化メモリの安定した書き込みを実現する本発明は、相変化メモリの実用化に大きく貢献する。特に不揮発メモリ混載マイコン、ＩＣカードにおいて、幅広く使われる可能性が極めて高い。

Claims (9)

1. 第１の抵抗値を有する結晶状態と前記第１の抵抗値よりも高い抵抗値を有するアモルファス状態との２つの安定相を持つ相変化薄膜と、
   前記相変化薄膜の一方に設けられた第１及び第２の電極と、
   前記相変化薄膜の他方に設けられた第３の電極と、
   ドレイン端子が前記第１の電極に接続され、ソース端子が前記第３の電極に接続され、ゲート端子が第１のワード線に接続された第１のトランジスタと、
   ドレイン端子が前記第２の電極に接続され、ソース端子が前記第３の電極に接続され、ゲート端子が第２のワード線に接続された第２のトランジスタとを有し、
   第１のメモリセルは、前記第１の電極と前記第３の電極に挟まれた前記相変化薄膜中の第１の相変化領域と、前記第１のトランジスタとを具備して成り、
   第２のメモリセルは、前記第２の電極と前記第３の電極に挟まれた前記相変化薄膜中の第２の相変化領域と、前記第２のトランジスタとを具備して成り、
   前記第１のメモリセルへの書き込み時に、前記第１のトランジスタをオフにし、前記第１の電極から前記第３の電極へ電流を流し、
   前記第２のメモリセルへの書き込み時に、前記第２のトランジスタをオフにし、前記第２の電極から前記第３の電極へ電流を流すことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   さらに、前記第１のメモリセルと前記第２のメモリセルと直列に接続された電流制御用トランジスタを有することを特徴とする半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記第１及び前記第２のメモリセルが繰り返し複数個直列に接続され、
   直列に接続されたメモリセル列内のメモリセル数をＮとしたとき、
   前記メモリセルを構成するトランジスタのオン抵抗Ｒ_ＯＮ、オフ抵抗Ｒ_ＯＦＦ、前記メモリセルを構成する相変化薄膜がアモルファス状態である時の抵抗値Ｒ_{ｒｅｓｅｔ}、及び結晶状態である時の抵抗値Ｒ_ｓｅｔが、
   （Ｎ−１）×（Ｒ_ＯＮ ^２／Ｒ_ＯＦＦ）×（（Ｒ_ＯＦＦ＋Ｒ_ｓｅｔ）／（Ｒ_ＯＮ＋Ｒ_ｓｅｔ））＜１０×Ｒ_{ｒｅｓｅｔ}
   の条件を満たすことを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   読み出し時に、選択されたメモリセルのトランジスタのみをオフとし、非選択のメモリセルのトランジスタをオンとすることにより選択された相変化領域の両電極に読み出し電圧を印加し、選択された前記メモリセルのデータを読み出し、
   書き込み時に、選択されたメモリセルのトランジスタのみをオフとし、非選択のメモリセルのトランジスタをオンとすることにより選択された相変化領域の両電極に書き込み電圧を印加し、選択された前記相変化領域に対して書き込み電流を印加することを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   選択されたメモリセルへの書き込みを行うに当たり、直列に接続されたメモリセルのうち、隣接するメモリセルの書き込みには互いに反対の極性を持つ電流を印加することにより書き込むことを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、
   同じ数のメモリセルを直列に接続したメモリセル列を複数本並べて配置し、それらメモリセル列と直行する方向にワード線を配置した配列を形成して、前記メモリセル列と前記ワード線との組み合わせにより、書き込み、読み出しのメモリセルを選択することを特徴とする半導体記憶装置。
7. 請求項６記載の半導体記憶装置において、
   前記第１のメモリセルに情報を書き込む際、選択した前記第１のメモリセルを構成する前記第１のトランジスタのゲート電極に接続された第１のワード線を介して前記第１のトランジスタをオフ状態にし、選択した第１のメモリセルを含む直列に接続されたメモリセル列に第１の電流パルスを印加して書き込みを行い、
   第１のワード線に隣接する第２のワード線を介し前記第１のメモリセルに隣接する前記第２のメモリセルに書き込みを行う際、前記第１及び第２のメモリセルを含むセル列に対して前記第１の電流パルスと逆方向の第２の電流パルスを印加することを特徴とする半導体記憶装置。
8. 請求項１記載の半導体記憶装置において、
   選択されたメモリセルの読み出しを行うに当たり、直列に接続されたメモリセルの両端に印加する読み出し電圧は、全ての読み出しメモリセルに対し常に同じ条件でのパルスを用いることを特徴とする半導体記憶装置。
9. 複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のビット線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子とトランジスタとをそれぞれ含む複数のメモリセルと、
   前記複数のワード線の配置の合間に一定の間隔で配置された複数の階層スイッチと、
   共通データ線と、
   前記複数のビット線と前記共通データ線との間に配置され、前記複数のビット線の１つを選択して前記共通データ線に接続するためのスイッチ回路と、
   前記共通データ線に接続された書換え回路とを備え、
   前記複数の階層スイッチのうちの第１の階層スイッチは、前記複数のビット線のうちの第１のビット線および接地電圧端子と前記複数のメモリセルのうちの第１のメモリセルとの間に挿入され、前記複数の階層スイッチのうちの第２の階層スイッチは、前記第１のビット線および接地電圧端子と前記複数のメモリセルのうちの第２のメモリセルとの間に挿入され、
   前記第１の階層スイッチにおいて、前記第１のビット線と前記第１のメモリセルが接続され、
   かつ、前記第２の階層スイッチにおいて、前記接地端子と前記第２のメモリセルが接続された時、前記第１および前記第２のメモリセルには第１の方向に電流が流れ、前記第１の階層スイッチにおいて、前記接地端子と前記第１のメモリセルが接続され、
   かつ、前記第２の階層スイッチにおいて、前記第１のビット線と前記第２のメモリセルが接続された時、前記第１および前記第２のメモリセルには第２の方向に電流が流れ、前記第１の電流の向きと前記第２の電流の向きは互いに逆向きであり、
   前記複数のメモリセルの各々は、前記記憶素子と前記トランジスタとが並列接続され、
   前記記憶素子は、カルコゲナイド材料を含む材料であることを特徴とする半導体記憶装置。

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