JP4966311B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に抵抗値の差を利用して記憶情報を弁別するメモリセル、例えば、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関する。

携帯電話に代表されるモバイル機器の需要に牽引された、不揮発メモリの市場の伸びは著しい。その代表がＦＬＡＳＨメモリであるが、本質的に速度が遅いために、プログラマブルなＲＯＭとして用いられている。一方、作業用のメモリとしては、高速なＲＡＭが必要であり、携帯機器には、ＦＬＡＳＨとＤＲＡＭの両方のメモリが搭載されている。これら２つのメモリの特徴を具備した素子が実現できれば、ＦＬＡＳＨとＤＲＡＭを１チップに統合することが可能となるばかりでなく、全ての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。

その素子を実現する候補のひとつが、相変化膜を用いた不揮発メモリである。相変化メモリは、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、またはＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）と呼ばれることもある。既に知られているように、相変化メモリセルはある相から他の相に可逆切替可能な材料を用いている。これらの相状態は電気特性の異なりにより読み出すことが可能である。例えば、これらの材料は、アモルファス状態の乱れた相と、結晶状態の規則正しい相との間で変化し得る。アモルファス状態は、結晶状態より電気抵抗が高く、この電気抵抗の差を利用して情報を記憶することができる。相変化メモリセルに適した材料はカルコゲナイドと呼ばれる硫黄、セレン、テルルのうちの少なくとも１元素を含む合金である。現在、もっとも有望なカルコゲナイドは、ゲルマニウム、アンチモンそしてテルルからなる合金（Ｇｅ_２Ｓｂ_２Ｔｅ_５）であり、既に書き換え可能な光ディスクにおいて情報記憶部に幅広く使用されている。

前述したように情報の記憶は、カルコゲナイドの相状態の違いを利用して行う。相変化は、カルコゲナイドの温度を局所的に昇温することにより得る。７０℃以下もしくは１３０℃以下では、両相ともに安定しており、情報が保持される。カルコゲナイドの１０年間データ保持温度は、組成に依存するが、一般に７０〜１３０℃である。この温度以上で１０年間保持すると、アモルファス状態から熱力学的に安定な結晶状態への相変化が生じる。カルコゲナイドが２００℃以上の結晶化温度で十分な時間保持されると、相が変化し結晶状態になる。結晶化時間はカルコゲナイドの組成や保持する温度により異なる。Ｇｅ２Ｓｂ２Ｔｅ５の場合は、例えば１５０ナノ秒である。カルコゲナイドをアモルファス状態に戻すには、温度を融点（約６００℃）以上に昇温し、急冷する。

昇温方法としては、カルコゲナイドに電流を流し、カルコゲナイド内部もしくは近接する電極から発生するジュール熱により加熱する方法がある。以後、相変化メモリセルのカルコゲナイドを結晶化させることをセット（ｓｅｔ）動作、アモルファス化させることをリセット（ｒｅｓｅｔ）動作と呼ぶ。また、相変化部が結晶化している状態をセット（ｓｅｔ）状態または結晶状態、アモルファス化している状態をリセット（ｒｅｓｅｔ）状態またはアモルファス状態と呼ぶ。ｓｅｔ時間は例えば１５０ナノ秒、ｒｅｓｅｔ時間は例えば５０ナノ秒である。

読出動作（以降、リード（ｒｅａｄ）動作と呼ぶ）は以下の通りである。電圧をカルコゲナイドに印加し、それを通過する電流を測定することによってカルコゲナイドの抵抗を読み取り、情報を識別する。このときにカルコゲナイドがｓｅｔ状態であれば、結晶化温度まで昇温したとしても、もともと結晶化していたため、ｓｅｔ状態が保たれる。しかし、ｒｅｓｅｔ状態の場合は、情報が破壊される。そこで、結晶化を生じさせないように、読出電圧を例えば０．３Ｖなどの微小な電圧にしなければならない。相変化メモリの特長は、相変化部の抵抗値が結晶か非結晶状態かに応じて２桁から３桁も変化し、この抵抗値の高低を２進情報‘０’と‘１’に対応させて読み出すので、抵抗差が大きい分だけ、センス動作が容易であり、読み出しが高速である点である。さらに、３進以上の情報に対応させることで、多値記憶を行うことも可能である。

また、相変化メモリセルの構造は、通常、情報記憶部と選択トランジスタからなることが多いが、選択トランジスタを有しないクロスポイント型のメモリセルも考えられる。情報記憶部は、カルコゲナイドとそれを挟む上部電極と下部電極を有する。一般的に下部電極は、上部電極よりもカルコゲナイドとの接触面積が小さなプラグ構造を取る。

非特許文献１には、前述したような相変化メモリセルの一般的な動作が記載されている。ｒｅｓｅｔ動作は、ワード線を立ち上げ、２０〜５０ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。ｓｅｔ動作は、ワード線を立ち上げ、６０〜２００ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。ｒｅａｄ動作は、ワード線を立ち上げ、２０〜１００ナノ秒のパルス幅を持つ電流パルスをビット線に印加して行う。なお、このような動作に際し、特許文献１の図８などに記載されているように、ワード線を用いてｒｅｓｅｔ電流を制御する方法が提案されている。また、非特許文献２には、アモルファス半導体のような不規則系固体の特性は、ＣＴＲＷ（ｃｏｎｔｉｎｕｏｕｓ−ｔｉｍｅ ｒａｎｄｏｍ−ｗａｌｋ）近似に基づく等価回路で表せることが記載されている。
特開２００５−２６００１４号公報 「２００４年・アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（2004 IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、ｐ．４０−４１ 「乱れた系における動的電気伝導の普遍性」、応用物理、１９９６年、第６５巻、第３号、ｐ．２５６−２６０

前述したような相変化メモリのメモリセルは、例えば図１６のような構成となっている。図１６は、本発明の前提として検討した半導体集積回路装置において、そのメモリセル周りの構成例を示す回路図である。メモリセルＭＣは、選択素子ＳＷと相変化素子Ｒからなる。選択素子ＳＷとしては、マイコン混載用メモリとしてプロセス適合性の良く、駆動能力が大きなＮＭＯＳトランジスタを用いられるのが良い。ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比べて駆動電流が大きい。このとき相変化素子Ｒを流れる電流はビット線ＢＬからソース線ＳＬに向かって流れる。

図１６では、相変化素子Ｒは選択素子ＳＷとビット線ＢＬの間に置いている。選択素子ＳＷを相変化素子Ｒとビット線ＢＬの間に置いた場合には、ＳＷのソース電位がソース線ＳＬに比べて上昇するため、ＳＷの電流駆動能力は図１６の配置よりも低下する。その場合、同じｒｅｓｅｔ電流を確保するためには、選択素子ＳＷのゲート幅を大きくせざるを得ないため、メモリセル面積が大きくなる問題がある。よって、相変化素子Ｒは選択素子ＳＷとビット線ＢＬの間に置くのがよい。

図１７は、図１６の半導体集積回路装置の動作の一例を示す波形図である。図１７では、例えば、メモリセルＭＣ００を選択して、ｒｅｓｅｔ動作、ｓｅｔ動作およびｒｅａｄ動作を行っており、メモリセルＭＣ０１は非選択となっている。ところが、ＭＣ００の動作の際にビット線ＢＬ０に矩形波形状のパルスを印加することが、同じビット線ＢＬ０に接続されたメモリセルＭＣ０１に影響を与えてしまう。

すなわち、ＭＣ０１に接続されたワード線ＷＬ１の電圧は０Ｖであり非選択となっている。そのため選択素子ＳＷ０１はオフとなり、そのドレイン電流ＩＤ０１は流れない。しかし、ＭＣ０１の相変化素子Ｒ０１がｒｅｓｅｔ状態であるならば、Ｒ０１の等価回路は、非特許文献２に記載されたＣＴＲＷ近似を用いて、図１８に示すような容量と抵抗のペアが直列に接続された回路となる。そのため、Ｒ０１は電荷を蓄積し、結果として、図１７に示すように、ビット線ＢＬ０の立ち上がり／立ち下がりの際にＲ０１に対して電流ＩＢＬ０１が生じる。また、実際上のプロセスにおいて、相変化素子Ｒと選択素子ＳＷとの間に容量性の界面層を形成する場合があるが、この場合も同様に電流ＩＢＬ０１が生じてしまう。

このような電流ＩＢＬ０１が生じると、メモリセルＭＣ０１のデータ保持特性は低下する。半導体メモリには、一般に７０〜１２０℃の温度で１０年間データを保持することが要求される。それに対して、アモルファスカルコゲナイドの１０年間データ保持温度は、組成に依存するが、一般に７０〜１３０℃であり、高温側で１０℃分マージンが少ない。そのため、データ保持特性を確保するためには、リセット状態の非選択メモリセルに流れる電流を最低限に抑える必要がある。

図１９および図２０は、非選択メモリセルのディスターブの影響を調査するため、本発明者等が実施した実験内容を説明する図である。環境温度を室温とし、図１９に示すような回路を備えたＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に対して、図２０に示すような動作を行った。図１９に示すメモリセルＭＣは、選択素子ＳＷと相変化素子Ｒからなり、ソース線ＳＬは０Ｖ、ワード線ＷＬは０．１Ｖにした。選択素子ＳＷは、ＮＭＯＳトランジスタであり、その閾値電圧は０．２〜０．４Ｖであり、オフとなっている。通常、選択素子ＳＷのドレインに３Ｖが印加されたときに流れる電流は１００ナノアンペア以下であり、この程度の電流を印加しても相変化素子Ｒの抵抗に変化は生じない。

そこで、ビット線ＢＬに対して、図２０に示すように、振幅３Ｖ、パルス幅３０ナノ秒、立ち上がり幅２ナノ秒、立ち下がり幅２ナノ秒のパルスを印加した。立ち上がり時間と立ち下がり時間の定義には複数の種類があるが、ここでは、パルス振幅が１０％（０．３Ｖ）から９０％（２．７Ｖ）に遷移するまでの時間と、パルス振幅が９０％（２．７Ｖ）から１０％（０．３Ｖ）に遷移するまでの時間である。そして、このようなパルスを連続的に１０万回印加した。

図２１は、図１９および図２０の実験結果の一例を示す図である。図２１では、リセットした直後のＴＥＧの抵抗値と１０万回のパルスを印加するディスターブ試験を行った後のＴＥＧの抵抗値とを示している。ディスターブ試験を行うことにより、一桁以上の抵抗値の上昇が生じる結果となった。抵抗上昇後にはｓｅｔ動作に要する電圧が高くなり、通常のｓｅｔ動作ではｓｅｔ状態に遷移させることが困難となる。また、相変化素子Ｒに電流が流れることで、高温における相変化メモリのデータ保持特性が低下し、容易にｒｅｓｅｔ状態が破壊され、ｓｅｔ状態に変化することで、情報が失われることもある。このように、ビット線ＢＬを矩形波形状パルスにて駆動すると、当該ビット線に接続された非選択メモリセルＭＣに電流が流れることにより、相変化メモリの信頼性が低下することが懸念される。

本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体集積回路装置は、ワード線およびビット線と、ビット線に一端が接続された相変化素子（記憶素子）と、記憶素子の他端に接続されワード線によって制御される第１トランジスタとを備え、記憶素子を高抵抗状態に書き込む際に、ビット線の立ち上がり／立ち下がり時間がワード線のそれよりも長いことが特徴となっている。これによって、同一ビット線に接続された非選択の記憶素子に対するディスターブが低減され、相変化メモリの信頼性を向上させることが可能となる。また、記憶素子を低抵抗状態に書き込む際にも、同様に、ビット線の立ち上がり／立ち下がり時間を長くすることで、相変化メモリの信頼性を向上させることが可能となる。

なお、記憶素子を高抵抗状態に書き込む際には、記憶素子を急冷させる必要があるが、この急冷は、ワード線の立ち下がりを用いることで実現することが可能である。また、ビット線の立ち上がり／立ち下がり時間を長くするための具体的手段としては、例えば、ビット線からビット線選択スイッチ（第２トランジスタ）を介して接続される書き込み回路内に容量素子を設け、書き込みを行う際にこの容量素子を接続することでＣＲ遅延を生じさせる方式が挙げられる。また、他の一例として、この書き込み回路の駆動能力を低く設計する方式が挙げられる。後者を用いると、前者に比べて回路面積を低減できる。

後者の場合、より具体的には、例えば、書き込み回路内に設けられ、書き込み時に電圧または電流を出力する書き込みスイッチ（第３トランジスタ）の駆動能力（例えばゲート幅）を、ビット線選択スイッチ（第２トランジスタ）の駆動能力（例えばゲート幅）よりも小さくするとよい。これによって、読み出し動作時の高速性を維持すると共に、同一ビット線に接続された非選択の記憶素子に対するディスターブを低減されることで、書き込み動作時の信頼性を向上させることができる。なお、この非選択の記憶素子に対するディスターブは、この記憶素子の第１トランジスタ側の接続部に熱効率を高めるための容量性の界面層が形成されている場合に、より顕在化するため、このような構成に対して前述したような構成を適用すると一層効果的となる。

また、前述したように書き込み回路の駆動能力の調整によってビット線の立ち上がり／立ち下がり時間を長くする方式では、記憶素子を高抵抗状態にする際と低抵抗状態にする際とで、同一の書き込み回路を用いて、当該ビット線に向けて同一の電圧値を出力させることができる。この場合、高抵抗状態にする場合と低抵抗状態にする場合とでは、異なるワード線の電圧値を用いることで、異なる大きさの電流を記憶素子に流せばよい。このように、高抵抗状態の書き込みと低抵抗状態の書き込みを共通の書き込み回路で実現することで、より回路面積の低減が可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、相変化メモリの信頼性を向上させることが可能となる。

本発明の実施の形態１による半導体集積回路装置において、そのメモリセル周りの一部の構成例を示す回路図である。 図１の半導体集積回路装置の動作の一例を示す波形図である。 図１のメモリセルを含むメモリセルアレイの構成例を示す要部レイアウト図である。 図３のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図３のＸ−Ｘ’間の構成例を示す要部断面図である。 図３のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図３のＸ−Ｘ’間の構成例を示す要部断面図である。 図３のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図３のＸ−Ｘ’間の構成例を示す要部断面図である。 図３のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図３のＸ−Ｘ’間の構成例を示す要部断面図である。 本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。 図８の半導体集積回路装置の動作の一例を示す波形図である。 本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。 図１０の半導体集積回路装置の動作の一例を示す波形図である。 本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示す回路図である。 図１２の半導体集積回路装置の動作の一例を示す波形図である。 本発明の実施の形態５による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。 本発明の実施の形態６による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。 本発明の前提として検討した半導体集積回路装置において、そのメモリセル周りの構成例を示す回路図である。 図１６の半導体集積回路装置の動作の一例を示す波形図である。 アモルファス状態の記憶素子を表す等価回路図である。 非選択メモリセルのディスターブの影響を調査するため、本発明者等が実施した実験内容を説明する図である。 非選択メモリセルのディスターブの影響を調査するため、本発明者等が実施した実験内容を説明する図である。 図１９および図２０の実験結果の一例を示す図である。

以下、本発明に係わる半導体装置の好適ないくつかの事例につき、図面を用いて説明する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。なお、図面において、ＭＯＳトランジスタの基板電位の接続は特に明記しないが、ＭＯＳトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、本明細書では、ｒｅｓｅｔ状態をロウレベル‘Ｌ’（または‘０’）、ｓｅｔ状態をハイレベル‘Ｈ’（または‘１’）とするが、勿論、ｒｅｓｅｔ状態を‘Ｈ’、ｓｅｔ状態を‘Ｌ’とすることも可能である。

（実施の形態１）
前述したように、非選択メモリセルのディスターブが生じる原因は、ビット線の電圧が変化するときに、同じビット線に接続され、ワード線が異なるメモリセルに電流が流れることである。この解決策として、本実施の形態１では、ビット線の電圧変化の速度を低下させることで、相変化素子に含まれる容量成分の充放電の時間を長くする。これによって、ピーク電流を低減されることができるため、熱拡散により非選択メモリセルの発熱が減り、ディスターブの影響を小さくできる。

図１は、本発明の実施の形態１による半導体集積回路装置において、そのメモリセル周りの一部の構成例を示す回路図である。図１に半導体集積回路装置は、ビット線ＢＬ０と、このＢＬ０に対応する複数のワード線ＷＬ０，ＷＬ１と、これらのワード線とビット線の交点にそれぞれ配置されたメモリセルＭＣ００，ＭＣ０１とを含んでいる。メモリセルＭＣ００は、選択素子ＳＷ００と相変化素子Ｒ００を備えている。相変化素子Ｒ００は、選択素子ＳＷ００とビット線ＢＬ０の間に接続され、ワード線ＷＬ０によりＳＷ００がオンに制御されることで、ＢＬ０からＲ００を介してＳＷ００の一端となるソース線ＳＬ０までの電流パスが形成される。同様に、メモリセルＭＣ０１は、選択素子ＳＷ０１と相変化素子Ｒ０１を備え、Ｒ０１は、選択素子ＳＷ０１とビット線ＢＬ０の間に接続され、選択素子ＳＷ０１は、ワード線ＷＬ１によって制御される。

図２は、図１の半導体集積回路装置の動作の一例を示す波形図である。ここでは、メモリセルＭＣ００を動作させる場合を例としている。このとき、ビット線ＢＬ０とワード線ＷＬ０を駆動し、その他のビット線とワード線は立ち下げたままである。ｒｅｓｅｔ動作を行うときには、まずビット線ＢＬ０を立ち上げる。このときの立ち上がり時間ｔｒｂは、後述するワード線ＷＬ０の立ち上がり時間ｔｒｗよりも長くする。次に、ワード線ＷＬ０を立ち上げ、相変化素子Ｒ００に電流を流し、溶融させる。その後に、ワード線ＷＬ０を立ち下げることで、Ｒ００を急冷し、アモルファス化させる。このときのワード線ＷＬ０の立ち下がり時間ｔｆｗは、急冷させる都合上、短くする必要がある。その後に、ビット線ＢＬ０を立ち下げる。このときの立ち下がり時間ｔｆｂは、ワード線ＷＬ０の立ち下がり時間ｔｆｗよりも長くする。ビット線を立ち下げることで相変化素子の急冷を行わないため、ビット線の立ち下がり時間が短い必要はない。

このように、ビット線ＢＬ０の立ち上がり時間および立ち下がり時間を長くすることによって、非選択メモリセルＭＣ０１の相変化素子Ｒ０１に流れる充放電電流ＩＢＬ０１を低減することが可能となる。また、ワード線ＷＬ０の立ち下げを用いてｒｅｓｅｔ動作に必要な急冷を行うため、ビット線ＢＬ０の立ち下がり時間を長くしてもｒｅｓｅｔ動作を問題なく行うことができる。したがって、確実なメモリ動作を保証した上でディスターブの影響を低減でき、相変化メモリの信頼性を向上させることが可能となる。

なお、通常、ビット線ＢＬ０に流れる電流は、ｒｅｓｅｔ動作時において最も大きくなるため、特にｒｅｓｅｔ動作時のＢＬ０の立ち上がり／立ち下がり時間を長くすることが、充放電電流ＩＢＬ０１の低減に最も効果的であるが、勿論、同様にｓｅｔ動作時の立ち上がり／立ち下がり時間を長くすることも有益である。図２では、ｒｅｓｅｔ動作時と同様に、ｓｅｔ動作時においても、ビット線ＢＬ０の立ち上がり／立ち下がり時間を、ワード線ＷＬ０の立ち上がり／立ち下がり時間よりも長くしている。この場合、ｓｅｔ動作に伴って相変化素子Ｒ００に電圧が印加されるタイミングは、ワード線ＷＬ０によって規定してもビット線ＢＬ０によって規定してもよい。また、相変化素子Ｒ００に印加される電圧値は、ここでは、ビット線ＢＬ０の電圧値によって決めている。

図３は、図１のメモリセルを含むメモリセルアレイの構成例を示す要部レイアウト図である。図３に示すメモリアレイは、複数のワード線ＷＬが平行に配置され、それと直行する方向に、複数のビット線ＢＬが平行に配置されている。あるワード線ＷＬを挟んで、一方の側にはプラグ電極ＰＬＧが設けられ、他方の側にはソース線ＳＬが設けられる。このプラグ電極ＰＬＧは、断面構造で見るとビット線ＢＬの下部に位置し、このプラグ電極ＰＬＧに対しては、図示しない相変化素子が接続されている。ソース線ＳＬ並びにビット線ＢＬの間隔は、メモリセルの駆動電流に応じて、最適な距離を選択する。

次に、図３のメモリセルアレイの製造方法の一例について説明する。図４〜図７は、図３のメモリセルアレイの製造工程を段階的に示すものであり、各段階での図３のＸ−Ｘ’間の構成例を示す要部断面図である。まず、通常の半導体製造工程を用いて図４の要部断面図に示す構造を作製する。図４の示す構造は、フィールド酸化膜ＩＳＬ１により、拡散層ＤＦが分離されている。ゲート電極ＧＴは、ゲート絶縁膜ＩＳＬ２、サイドウォールＳＤＷ、金属シリサイドＳＳと接する。コンタクトＣＮＴ１と層間絶縁膜ＩＳＬ３との密着性を高め、剥離を防ぐために、密着層（バリア層）ＢＲ１が形成されている。また、コンタクトＣＮＴ１の上部にはメタル配線層Ｍ１が形成されている。

次に、層間絶縁膜ＩＳＬ３に対してメタル配線層Ｍ１に向けたコンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層ＢＲ２及び、プラグ電極ＰＬＧを形成する。プラグ電極ＰＬＧは、カルコゲナイドとの間に、非オーミックな接触を形成する材料を選択する。また、熱抵抗の高いプラグ材料を用いることで、プラグからのジュール熱の拡散を防止し、書き換えに必要な電力を低減することができる。密着層ＢＲ２の組成としてはＴｉＮ（窒化チタン）、プラグ電極ＰＬＧの組成としてはＷ（タングステン）を用いることができる。

続いて、図５に示すように、プラグ電極ＰＬＧならびに密着層ＢＲ２とカルコゲナイドＣＮとの間に界面層Ｌを形成するとよい。界面層Ｌは、プラグ電極ＰＬＧよりも高い電気抵抗を持ち、書き換え動作時にヒーターとして電流をジュール熱に効率的に変換する。また、界面層Ｌは、接着層としても用いることが出来る。界面層Ｌは層間絶縁膜ＩＳＬ３、プラグ電極ＰＬＧおよびカルコゲナイドＣＮと良好な接着力を持ち、製造工程でのカルコゲナイドの剥離、カルコゲナイド中の空乏部の発生ならびにメモリセル動作中のカルコゲナイド中の空乏部の発生を防止することが出来る。その結果、製造時の歩留まりと書き換えに伴う信頼性が向上する。界面層Ｌとしては、例えば、Ｔａ_２Ｏ_５（酸化タンタル）などの容量性の材料が挙げられる。

さらに、相変化素子となるカルコゲナイドＣＮと、上部電極Ｕとをスパッタもしくは真空蒸着により成膜し、層間絶縁膜ＩＳＬ４を形成する。カルコゲナイドＣＮの組成としては、例えば、記録型光ディスクにおいて幅広い実績を持つ、Ｇｅ−Ｓｂ−Ｔｅの合金、もしくは、その合金に添加物を加えたものが適する。

その後、図６に示すように、コンタクトホールを形成し、化学的気相成長法（ＣＶＤ）により、密着層ＢＲ３、及びビット線とのコンタクトＣＮＴ２を形成する。さらに、図７に示すように、密着層ＢＲ４を形成し、ビット線ＢＬをスパッタにより形成する。続いて、層間絶縁膜ＩＳＬ５を形成し、さらに上部配線を形成することで、所望のメモリを作製することが可能である。

このような製造方法は、通常のＣＭＯＳロジック混載設計ルールに準じて製造することが可能であり、ロジック混載メモリの製造にも適する。また、図５で述べたように、界面層Ｌを形成した場合、前述した非選択メモリセルの相変化素子に流れる充放電電流がより大きくなることが考えられる。したがって、このような界面層を備えた構成に対して、図２で述べたような立ち上がり／立ち下がり時間を長くする動作を適用すると、より有益な効果が得られる。

以上、本実施の形態１の半導体集積回路装置を用いることで、相変化メモリの信頼性を向上させることが可能となる。特に、相変化メモリが、カルコゲナイドとプラグ電極との間に界面層を備えている場合、その相変化メモリの信頼性を向上させることが可能となる。

（実施の形態２）
本実施の形態２では、実施の形態１で説明した立ち上がり／立ち下がり時間を長くする機能を実現する回路構成の一例について説明する。図８は、本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。図８に示す半導体集積回路装置は、メモリアレイ部ＡＲＹと、Ｘ系アドレスデコーダＸ−ＤＥＣと、Ｙ系アドレスデコーダＹ−ＤＥＣと、読み出し・書き込み回路ＲＷＣにより構成される。メモリアレイ部ＡＲＹは、複数のワード線ＷＬ０〜ＷＬｎと、複数のビット線ＢＬ０〜ＢＬｍと、各ワード線と各ビット線の交点にそれぞれ設けられた複数のメモリセルＭＣ００〜ＭＣｎｍから構成される。なお、実際には、これに加えて例えば複数のビット線ＢＬ０〜ＢＬｍと対になる形で複数のソース線ＳＬ０〜ＳＬｍが含まれる場合もあるが、ここでは省略してソース線ＳＬをグラウンドＧＮＤとしている。

各メモリセルＭＣ００〜ＭＣｎｍは、それぞれ対応するワード線およびビット線が異なる以外は同様の構成であるため、ここではメモリセルＭＣ００を例として構成を説明する。メモリセルＭＣ００は、選択素子ＭＮ００と記憶素子Ｒ００で構成される。記憶素子Ｒ００は、相変化素子であり、結晶状態では例えば１ｋΩ〜１０ｋΩの低い抵抗となり、また、アモルファス状態では、例えば１００ｋΩ〜１００ＭΩの高い抵抗となる。選択素子ＭＮ００は、ＮＭＯＳトランジスタである。選択素子ＭＮ００のゲート電極はワード線ＷＬ０に接続され、ドレイン電極は記憶素子Ｒ００の一端に接続され、ソース電極はソース線（グラウンドＧＮＤ）に接続されている。また、記憶素子Ｒ００の他端は、ビット線ＢＬ０に接続される。ここでは、選択素子ＭＮ００としてＭＯＳトランジスタを用いているが、その代わりにバイポーラトランジスタを用いてもよい。この場合、マイコンのロジック回路と同時に相変化メモリセルの選択素子を形成できないため、マイコン混載メモリとしては製造コストが上昇する問題があるものの、選択素子の面積当たりの駆動能力が大きいため、メモリセル面積を縮小できる利点がある。

各ワード線ＷＬ０〜ＷＬｎは、Ｘ系アドレスデコーダＸ−ＤＥＣに接続されており、Ｘ−ＤＥＣが発生するＸ系アドレス信号によって、一本のワード線ＷＬが選択される。また、ビット線ＢＬの一端にはＹ系アドレスデコーダＹ−ＤＥＣが接続されており、Ｙ−ＤＥＣが発生するＹ系アドレス信号によってビット線選択スイッチＹＳ０〜ＹＳｍの内の一つが選択され、当該ビット線ＢＬがノードＮ１を経て後述のＲＷＣに接続される。なお、ここでは、メモリアレイ部ＡＲＹ毎に、読み出し・書き込み回路ＲＷＣが一つ設置されているが、もちろん複数のＲＷＣを設置しても良い。その場合、複数ビットに同時に書き込み・読み出し動作が行えるため、高速な動作が可能となる効果がある。

読み出し・書き込み回路ＲＷＣは、読み出し用電流源Ｉｒｄおよび読み出しスイッチＲＳＷと、ｓｅｔ用電流源ＩｓｅｔおよびｓｅｔスイッチＳＳ−ＳＷと、ｒｅｓｅｔ用電流源ＩｒｓｔおよびｒｅｓｅｔスイッチＲＳ−ＳＷと、センスアンプＳＡとを含んでいる。そして更に、ＲＷＣは、容量Ｃｗｔおよび容量付加スイッチＷＣ−ＳＷと、グラウンドスイッチＧＳＷとを備えている。ＲＳＷ、ＳＳ−ＳＷおよびＲＳ−ＳＷは、それぞれ、Ｉｒｄ、ＩｓｅｔおよびＩｒｓｔをノードＮ１に接続するスイッチであり、このノードＮ１は、ビット線選択スイッチＹＳが選択された際に、対応するビット線に接続される。なお、Ｉｒｄ、ＩｓｅｔおよびＩｒｓｔのスイッチ側と異なる一端には、それぞれ、電圧Ｖｒｄ、ＶｓｅｔおよびＶｒｓｔが供給されている。センスアンプＳＡは、センスアンプイネーブル信号ＳＥが活性化した際に、選択されたビット線の読み出し信号を参照電圧ＲＥＦと比較して増幅し、データ出力線Ｄに出力する。

容量付加スイッチＷＣ−ＳＷは、容量ＣｗｔをノードＮ１に接続するスイッチである。Ｃｗｔは、例えばＭＯＳトランジスタを利用して形成される。グラウンドスイッチＧＳＷは、ノードＮ１をグラウンドＧＮＤに接続するスイッチである。ＷＣ−ＳＷ、ＣｗｔおよびＧＳＷは、後述するようにビット線ＢＬの立ち上がり／立ち下がり時間を長くするための手段である。

次に、メモリセルＭＣ００を動作させる場合を例として、ＭＣ００と同一のビット線ＢＬ０に接続されたＭＣｎ０が受ける影響について述べる。図９は、図８の半導体集積回路装置の動作の一例を示す波形図である。図９に示すように、ｒｅｓｅｔ動作（ＲＥＳＥＴ）は、次のように行われる。読み出しスイッチＲＳＷ、ｓｅｔスイッチＳＳ−ＳＷ、およびグラウンドスイッチＧＳＷはオフ状態とする。まず、容量付加スイッチＷＣ−ＳＷをオンにし、Ｙ−ＤＥＣおよびＹＳ０によりＢＬ０を選択してから、ｒｅｓｅｔスイッチＲＳ−ＳＷをオンにする。そうすると、ＢＬ０等の配線容量に加えて容量Ｃｗｔにも電荷が蓄積されるため、瞬時にはＢＬ０の電圧は上昇せず、後述するワード線ＷＬ０よりも立ち上がり時間を長くすることができる。

その後、Ｘ−ＤＥＣによりＷＬ０を選択することで、メモリセルＭＣ００に後述するｓｅｔ電流よりも大きな電流を流す。電流を一定時間流した後に、ワード線ＷＬ０を立ち下げる。これにより記憶素子Ｒ００は、溶融状態から急冷されることで、アモルファス状態になる。その後、ｒｅｓｅｔスイッチＲＳ−ＳＷをオフにして、グラウンドスイッチＧＳＷをオンにする。これにより、ＢＬ０等の配線容量に加えて容量Ｃｗｔからも電荷が放出されるため、瞬時にはＢＬ０の電圧は低下せず、前述したワード線ＷＬ０よりも立ち下がり時間を長くすることができる。ＢＬ０が立ち下がった後は、ＹＳ０、ＧＳＷおよびＷＣ−ＳＷをオフにする。このようなｒｅｓｅｔ動作を行うと、メモリセルＭＣｎ０の記憶素子Ｒｎ０は、それが接続されているビット線ＢＬ０の電圧変化の速度が遅いため、その電圧変化の影響を殆ど受けない。その結果、Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることが可能となる。

また、ｓｅｔ動作（ＳＥＴ）は、次のように行われる。読み出しスイッチＲＳＷとｒｅｓｅｔスイッチＲＳ−ＳＷはオフ状態とする。まず、容量付加スイッチＷＣ−ＳＷをオンにして、Ｙ−ＤＥＣおよびＹＳ０によりＢＬ０を選択する。次に、ｓｅｔスイッチＳＳ−ＳＷをオンにする。そうすると、ＢＬ０等の配線容量に加えて容量Ｃｗｔにも電荷が蓄積されるため、ＢＬ０の電圧は瞬時には上昇せず、後述するワード線ＷＬ０よりも立ち上がり時間を長くできる。

続いて、Ｘ−ＤＥＣによりＷＬ０を選択することで、メモリセルＭＣ００に前述のｒｅｓｅｔ動作よりも小さな電流を流す。前述のリセット動作よりも長い間、電流を流した後に、ｓｅｔスイッチＳＳ−ＳＷをオフにして、グラウンドスイッチＧＳＷをオンにする。そうすると、ＢＬ０等の配線容量に加えて容量Ｃｗｔからも電荷が放出されるため、ＢＬ０の電圧は瞬時には低下せず、前述したワード線ＷＬ０よりも立ち下がり時間を長くできる。また、これにより記憶素子Ｒ００は結晶化する。このようなｓｅｔ動作を行うと、メモリセルＭＣｎ０の記憶素子Ｒｎ０は、それが接続されているビット線ＢＬ０の電圧変化の速度が遅いため、その電圧変化の影響を殆ど受けない。その結果、Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることが可能となる。

また、ｒｅａｄ動作（ＲＥＡＤ）は、次のように行われる。ｒｅｓｅｔスイッチＲＳ−ＳＷ、グラウンドスイッチＧＳＷ、ｓｅｔスイッチＳＳ−ＳＷ、容量付加スイッチＷＣ−ＳＷはオフとする。Ｘ−ＤＥＣおよびＹ−ＤＥＣによりメモリセルＭＣ００を選択し、読み出しスイッチＲＳＷをオンとする。一定時間後、読み出しスイッチＲＳＷをオフにする。この際に、記憶素子Ｒ００では抵抗値に応じた電流が流れることになる。すなわち、記憶素子Ｒ００が高抵抗状態（アモルファス状態）であれば、ビット線ＢＬ０は低抵抗状態（結晶状態）の時よりも高電圧に充電される。センスアンプイネーブル信号ＳＥをオンにすることで、この電位差がセンスアンプＳＡにより増幅され、データ出力線Ｄから、データを得ることができる。

ｒｅａｄ動作では、容量付加スイッチＷＣ−ＳＷがオフのため、ビット線の容量は小さく、高速かつ省電力の読み出しが可能である。すなわち、ｒｅａｄ動作においては、ｓｅｔ動作またはｒｅｓｅｔ動作と異なり用いる電圧が低いため、容量付加スイッチＷＣ−ＳＷをオフにしても、非選択メモリセルの記憶素子は影響を受けにくく、その情報は破壊されにくい。

以上、本実施の形態２の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態１で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、実際上、読み出し・書き込み回路ＲＷＣ内に容量Ｃｗｔなどを設けても、面積オーバーヘッドの影響は少ない。すなわち、図８のように、複数のビット線ＢＬ０〜ＢＬｍに対して一つの容量Ｃｗｔを設ければよく、その容量値もある程度は配線容量で賄うことができる。

さらに、読み出し・書き込み回路ＲＷＣ内に容量Ｃｗｔを設けることで、書き込み時のビット線容量を安定させる効果がある。すなわち、ビット線から見たメモリセルの容量は、ｓｅｔ状態に比べ、ｒｅｓｅｔ状態のメモリセルの方が大きい。そのため、ビット線にｒｅｓｅｔ状態のメモリセルが多数接続される場合と、ｓｅｔ状態のメモリセルが多数接続される場合を比較すると、前者の方が、ビット線容量は多くなる。この各メモリセルの記憶状態に依存したビット容量の変化は、書き込み時のビット線の遷移タイミングに影響を及ぼすため、安定な書き込みが困難となる。そこで、容量Ｃｗｔを用いることで、書き込み時のビット線容量をある一定の値以上に保つことが可能となり、相対的なビット線容量の変化を少なくできる。その結果、メモリセルの記憶状態によらず、安定した書き込みが可能となる。

（実施の形態３）
本実施の形態３では、実施の形態１で説明した立ち上がり／立ち下がり時間を長くする機能を実現する、実施の形態２とは異なる回路構成の一例について説明する。図１０は、本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。図１０に示す半導体集積回路装置は、メモリアレイ部ＡＲＹａと、Ｘ系アドレスデコーダＸ−ＤＥＣａと、Ｙ系アドレスデコーダＹ−ＤＥＣａと、読み出し・書き込み回路ＲＷＣａにより構成される。

メモリアレイ部ＡＲＹａは、前述した図８と同様の構成であり、複数のサブワード線ＳＷＬ０〜ＳＷＬｎと、複数のビット線ＢＬ０〜ＢＬｍと、各サブワード線と各ビット線の交点にそれぞれ設けられた複数のメモリセルＭＣ００〜ＭＣｎｍから構成される。ここでも、図８と同様にソース線は省略し、グラウンドＧＮＤとしている。各メモリセルＭＣ００〜ＭＣｎｍも、図８と同様の構成であり、例えば、ＭＣ００は、選択素子ＭＮ００と記憶素子Ｒ００で構成され、選択素子ＭＮ００は、例えばＮＭＯＳトランジスタである。選択素子ＭＮ００のゲート電極はサブワード線ＳＷＬ０に接続され、ドレイン電極は記憶素子Ｒ００の一端に接続され、ソース電極はソース線（グラウンドＧＮＤ）に接続されている。また、記憶素子Ｒ００の他端は、ビット線ＢＬ０に接続される。

各サブワード線ＳＷＬ０〜ＳＷＬｎは、Ｘ系アドレスデコーダＸ−ＤＥＣａに接続される。Ｘ−ＤＥＣａは、各サブワード線ＳＷＬ０〜ＳＷＬｎをそれぞれ駆動するサブワード線ドライバＸＤＲ０〜ＸＤＲｎと、ＸＤＲ０〜ＸＤＲｎのオン／オフを制御するメインワード線ＭＷＬ１〜ＭＷＬｐと、ＸＤＲ０〜ＸＤＲｎがオンとなった際のＳＷＬ０〜ＳＷＬｎの駆動電圧を設定するＦＸドライバＦＸＤＲ１〜ＦＸＤＲ８などから構成される。例えば、ＸＤＲ０がオンとなった際には、ＦＸＤＲ１の出力電圧ＦＸＯが、ＸＤＲ０内のワード線駆動トランジスタＸＴＲを介してＳＷＬ０に出力される。また、ＦＸＤＲ１の出力電圧ＦＸＯは、制御信号ＦＸＩに対応して電源電圧ＶＤＤとなり、制御信号ＦＸＢに対応してグラウンドＧＮＤとなる。

各ビット線ＢＬ０〜ＢＬｍは、Ｙ系アドレスデコーダＹ−ＤＥＣａに接続される。Ｙ−ＤＥＣａは、複数のビット線ＢＬ０〜ＢＬｍのいずれかを選択してノードＮ１に接続するビット線選択スイッチＹＳ０〜ＹＳｍを備える。例えば、ＹＳ０はビット線接続トランジスタＹＴＲ０を含み、このＹＴＲ０は、ビット線選択信号ＢＬＳＷ０を活性化した際にＢＬ０とＮ１とを接続する。ここで、ＹＴＲ０は、例えばＭＯＳトランジスタで構成する。同様に、ＹＳｍ内のビット線接続トランジスタ（図示せず）は、ビット線選択信号ＢＬＳＷｍを活性化した際にＢＬｍとＮ１とを接続する。

このノードＮ１には、読み出し・書き込み回路ＲＷＣａが接続される。ＲＷＣａは、ｒｅｓｅｔ用電流源ＩｒｓｔおよびｒｅｓｅｔスイッチＲＳ−ＳＷと、ｓｅｔ用電流源ＩｓｅｔおよびｓｅｔスイッチＳＳ−ＳＷと、読み出し回路とを含んでいる。読み出し回路は、ビット線プリチャージ用の電圧源Ｖｐｒｅと、ＶｐｒｅをノードＮ１に接続するためのプリチャージスイッチＰＲＥおよび読み出しスイッチＴＧと、ＴＧとＰＲＥの間のノードに接続されたセンスアンプＳＡとを含んでいる。なお、ＩｒｓｔおよびＩｓｅｔのスイッチ側と異なる一端には、それぞれ、電圧Ｖｒｓｔおよび電圧Ｖｓｅｔが供給されている。また、ＲＳ−ＳＷやＳＳ−ＳＷは、例えばＭＯＳトランジスタで構成する。

このような構成において、本実施の形態３では、書き込み動作時のビット線の立ち上がり／立ち下がり時間を、ｒｅｓｅｔスイッチＲＳ−ＳＷや、ｓｅｔスイッチＳＳ−ＳＷの駆動能力を低くすることによって長くする。具体的には、例えば、リセットスイッチＲＳ−ＳＷやｓｅｔスイッチＳＳ−ＳＷのゲート幅を、サブワード線ドライバＸＤＲ内のワード線駆動トランジスタＸＴＲのゲート幅に比べて小さくする。また、例えば、リセットスイッチＲＳ−ＳＷやｓｅｔスイッチＳＳ−ＳＷのゲート幅を、ビット線選択スイッチＹＳ内のビット線接続トランジスタＹＴＲのゲート幅よりも小さくする。

図１１は、図１０の半導体集積回路装置の動作の一例を示す波形図である。ここでは、メモリセルＭＣ００に対して動作を行う場合を例として説明する。図１１に示すように、ｒｅｓｅｔ動作（ＲＥＳＥＴ）を行う場合、ｒｅｓｅｔスイッチＲＳ−ＳＷとビット線選択スイッチＹＳ０内のビット線接続トランジスタＹＴＲ０をオンにすることで、ビット線ＢＬ０を選択し、立ち上げる。このとき、ＲＳ−ＳＷの駆動能力は低いため、ＢＬ０の立ち上がり時間は長くなる。そのため、同じビット線ＢＬ０に接続されている、例えばメモリセルＭＣ１０の記憶素子Ｒ１０に流れる電流Ｉｃｅｌ１０を小さくすることができる。

その後、ＦＸドライバＦＸＤＲ１に対する制御信号ＦＸＩとメインワード線ＭＷＬ１を選択し、制御信号ＦＸＢを非選択とすることで、サブワード線ＳＷＬ０を立ち上げる。記憶素子Ｒ００が融点まで加熱されるのに十分な時間経過後、ＦＸＩとＭＷＬ１を非選択とし、制御信号ＦＸＢを選択することでＳＷＬ０を立ち下げる。この際に、ワード線駆動トランジスタＸＴＲを含むサブワード線ドライバＸＤＲ０内の各トランジスタは駆動能力が高く設計されており、ＳＷＬ０を急速に立ち下げることが可能となっている。そして、これによって記憶素子Ｒ００は、急冷され、アモルファス状態となる。続いて、ＲＳ−ＳＷとＹＴＲ０をオフにすることで、ＢＬ０を立ち下げる。この際も、ＲＷ−ＳＷの駆動能力が低く設計されているため、ＢＬ０の立ち下がり時間は長くなる。したがって、例えば記憶素子Ｒ１０に流れる電流Ｉｃｅｌ１０を小さくすることができる。

また、ｓｅｔ動作（ＳＥＴ）を行う場合、ｓｅｔスイッチＳＳ−ＳＷとビット線選択スイッチＹＳ０内のビット線接続トランジスタＹＴＲ０をオンにすることで、ビット線ＢＬ０を選択し、立ち上げる。このとき、ＳＳ−ＳＷの駆動能力は低いため、ＢＬ０の立ち上がり時間は長くなり、例えば記憶素子Ｒ１０に流れる電流Ｉｃｅｌ１０を小さくすることができる。その後、ｒｅｓｅｔ動作時と同様にしてサブワード線ＳＷＬ０を立ち上げ、記憶素子Ｒ００に対してｒｅｓｅｔ動作時よりも小さい電流をｒｅｓｅｔ動作時よりも長い時間が流した後、ＳＷＬ０を立ち下げる。また、ＳＷＬ０の立ち下げと共に、ＳＳ−ＳＷとＹＴＲ０をオフにすることで、ＢＬ０を立ち下げる。この際、ＳＳ−ＳＷの駆動能力が低く設計されているため、ＢＬ０の立ち下がり時間は長くなる。これによって、記憶素子Ｒ００は結晶状態となり、さらに、例えば記憶素子Ｒ１０に流れる電流Ｉｃｅｌ１０を小さくすることができる。

また、ｒｅａｄ動作（ＲＥＡＤ）を行う場合、読み出しスイッチＴＧおよびプリチャージスイッチＰＲＥとビット線接続トランジスタＹＴＲ０をオンにすることで、ビット線ＢＬ０を選択し、ＢＬ０に対して電圧源Ｖｐｒｅの電圧をプリチャージする。この際、プリチャージ電圧は低いため、例えば記憶素子Ｒ１０にディスターブとして流れる電流Ｉｃｅｌ１０は小さく、非選択メモリセルへのディスターブの影響は小さい。その後、ＰＲＥをオフにして、ｒｅｓｅｔ動作時と同様にしてサブワード線ＳＷＬ０を立ち上げる。そうすると、ＢＬ０の電圧は、記憶素子Ｒ００がアモルファス状態の場合にはほぼプリチャージ電圧に維持され、結晶状態の場合にはグラウンドＧＮＤに向けて放電される。したがって、このＢＬ０の電圧の違いをセンスアンプＳＡで感知することで読み出しが可能となる。読み出しデータが確定した後は、ＴＧとＹＴＲ０をオフにする。

ところで、一般的には、ビット線ＢＬに対する電流または電圧の供給／停止を高速に行うため、ｒｅｓｅｔスイッチＲＳ−ＳＷまたはｓｅｔスイッチＳＳ−ＳＷの駆動能力（ゲート幅）はある程度大きく設計される。特に、ｒｅｓｅｔ動作における急冷を、ビット線ＢＬに対する電流を停止することによって実現する方式では、ＲＳ−ＳＷのゲート幅を十分に大きくしなければならない。また、一般的に、ビット線接続トランジスタＹＴＲは、ＲＳ−ＳＷまたはＳＳ−ＳＷと異なり各ビット線毎に設ける必要があり、トランジスタ数が多くなるため、通常、ＲＳ−ＳＷまたはＳＳ−ＳＷよりもゲート幅が小さく設計される。

一方、本実施の形態３の回路では、これとは逆の大小関係となり、回路面積が許容可能な範囲でできるだけ大きなゲート幅を備えたビット線接続トランジスタＹＴＲを設計し、このＹＴＲよりもゲート幅が小さくなるようにＲＳ−ＳＷまたはＳＳ−ＳＷを設計する。そうすると、ｒｅａｄ動作時において、ビット線接続トランジスタＹＴＲのゲート幅がある程度大きく設計されているため、高速な読み出し動作が可能となる。更に、ｒｅｓｅｔ動作時またはｓｅｔ動作時においては、ＲＳ−ＳＷまたはＳＳ−ＳＷのゲート幅を小さく設計したため、書き込み動作時のビット線の遷移時間を長くでき、非選択メモリセルへのディスターブの影響を低減することが可能となる。そして、ＲＳ−ＳＷのゲート幅を小さく設計した場合でも、ｒｅｓｅｔ動作時の急冷はワード線ＷＬの立ち下げによって行うため問題は生じない。

また、一般的に、リセット時に大きな電流を流す必要がある相変化メモリにおいては、サブワード線ドライバＸＤＲ内のワード線駆動トランジスタＸＴＲなどのゲート幅は、ｒｅｓｅｔスイッチＲＳ−ＳＷまたはｓｅｔスイッチＳＳ−ＳＷのゲート幅よりも小さく設計される。この理由は、サブワード線ＳＷＬ毎に存在するＸＴＲに比べて、複数のビット線ＢＬに１つだけ存在するＲＳ−ＳＷまたはＳＳ−ＳＷの数が少ないためである。一方、本実施の形態３の回路では、ワード線ＷＬの立ち下げでｒｅｓｅｔ動作の急冷を行うのに十分なＸＴＲのゲート幅を確保した上で、このＸＴＲよりも小さいゲート幅を備えたＲＳ−ＳＷまたはＳＳ−ＳＷを設けることで、非選択メモリセルへのディスターブの影響を低減する。すなわち、前述した一般的な構成とは逆の大小関係になり得る。

以上、本実施の形態３の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態１で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、ｒｅｓｅｔスイッチＲＳ−ＳＷまたはｓｅｔスイッチＳＳ−ＳＷのトランジスタサイズを小さくできるため、小さい回路面積で相変化メモリの信頼性を向上させることできる。

（実施の形態４）
本実施の形態４では、実施の形態１で説明した立ち上がり／立ち下がり時間を長くする機能を実現する、実施の形態２，３とは異なる回路構成の一例について説明する。図１２は、本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示す回路図である。図１２に示す半導体集積回路装置は、メモリアレイ部ＡＲＹｂと、Ｘ系アドレスデコーダＸ−ＤＥＣｂと、Ｙ系アドレスデコーダＹ−ＤＥＣｂと、読み出し・書き込み回路ＲＷＣｂにより構成される。図１２の構成例は、実施の形態３で述べた図１０の構成例を変形したものであり、以下、図１０の構成例と異なる箇所に着目して説明を行う。

図１２に示すＡＲＹｂおよびＹ−ＤＥＣｂは、前述した図１０のＡＲＹａおよびＹ−ＤＥＣａと同様の構成である。図１２のＸ−ＤＥＣｂは、図１０のＸ−ＤＥＣａとはＦＸドライバの構成が異なっており、それ以外は同様である。すなわち、図１０のＦＸドライバＦＸＤＲが電源電圧ＶＤＤまたはグラウンドＧＮＤの２値を出力するドライバであるのに対して、図１２のＦＸドライバＦＸｂＤＲは、セット用電源電圧ＶＷｓｅｔまたはリセット用電源電圧ＶＷｒｓｔまたはグラウンドＧＮＤの３値を出力するドライバとなっている。ＦＸｂＤＲの出力電圧ＦＸＯは、制御信号ＦＸＳＥＴに対応してＶＷｓｅｔとなり、制御信号ＦＸＲＳＴに対応してＶＷｒｓｔとなり、制御信号ＦＸＢに対応してグラウンドＧＮＤとなる。そして、この出力電圧ＦＸＯは、図１０と同様に、サブワード線ドライバＸＤＲに供給され、メインワード線ＭＷＬが選択された際に、ＸＤＲ内のワード線駆動トランジスタＸＴＲを介してサブワード線ＳＷＬの駆動電圧となる。

また、図１２に示す読み出し・書き込み回路ＲＷＣｂは、図１０の読み出し・書き込み回路ＲＷＣａと異なり、書き込み制御信号ＷＴによって制御される書き込み用トランジスタＷＴＲと、読み出し制御信号ＲＤによって制御される読み出し用トランジスタＲＴＲと、センスアンプＳＡとを備えた構成となっている。図１２のＲＷＣｂは、図１０のＲＷＣａがｒｅｓｅｔ動作用のスイッチおよび電流源とｓｅｔ動作用のスイッチおよび電流源を備えていたのに対して、ｒｅｓｅｔ動作とｓｅｔ動作で共通のトランジスタＷＴＲおよび電圧源Ｖｗｔを有することが特徴となっている。なお、ＷＴＲは、例えばＭＯＳトランジスタで構成する。

このような構成において、本実施の形態４では、実施の形態３と同様に、書き込み動作時のビット線の立ち上がり／立ち下がり時間を、ＷＴＲの駆動能力を低くすることによって長くする。具体的には、例えば、ＷＴＲのゲート幅を、ビット線選択スイッチＹＳ内のビット線接続トランジスタＹＴＲのゲート幅よりも小さくする。

図１３は、図１２の半導体集積回路装置の動作の一例を示す波形図である。図１３の動作は、図１１の動作と異なり、ｓｅｔ動作とｒｅｓｅｔ動作でサブワード線の駆動電圧を変えることが特徴となっている。以下、メモリセルＭＣ００に対して動作を行う場合を例として動作例を説明する。図１３に示すように、ｒｅｓｅｔ動作（ＲＥＳＥＴ）を行う場合、書き込み制御信号ＷＴによってＷＴＲを導通し、ビット線選択スイッチＹＳ０内のビット線接続トランジスタＹＴＲ０をオンにすることで、ビット線ＢＬ０を選択し、ＢＬ０に電圧Ｖｗｔを供給する。このとき、ＷＴＲの駆動能力は低いため、ＢＬ０の立ち上がり時間は長くなる。そのため、同じビット線ＢＬ０に接続されている、例えばメモリセルＭＣｎ０の記憶素子Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることができる。

その後、ＦＸドライバＦＸｂＤＲ１に対する制御信号ＦＸＲＳＴとメインワード線ＭＷＬ１を選択し、制御信号ＦＸＢを非選択とすることで、サブワード線ＳＷＬ０を立ち上げる。この際には、ＦＸｂＤＲ１によってリセット用電源電圧ＶＷｒｓｔが出力され、この電圧がワード線駆動トランジスタＸＴＲを介してサブワード線ＳＷＬ０の駆動電圧となる。記憶素子Ｒ００が融点まで加熱されるのに十分な時間経過後、ＦＸＲＳＴとＭＷＬ１を非選択とし、制御信号ＦＸＢを選択することでＳＷＬ０を立ち下げる。この際に、ワード線駆動トランジスタＸＴＲを含むサブワード線ドライバＸＤＲ０内の各トランジスタは駆動能力が高く設計されており、ＳＷＬ０を急速に立ち下げることが可能となっている。そして、これによって記憶素子Ｒ００は、急冷され、アモルファス状態となる。続いて、ＷＴＲとＹＴＲ０をオフにすることで、ＢＬ０を立ち下げる。この際も、ＷＴＲの駆動能力が低く設計されているため、ＢＬ０の立ち下がり時間は長くなる。したがって、例えば記憶素子Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることができる。

また、ｓｅｔ動作（ＳＥＴ）を行う場合、書き込み制御信号ＷＴによってＷＴＲを導通し、ビット線接続トランジスタＹＴＲ０をオンにすることで、ビット線ＢＬ０を選択し、ＢＬ０にｒｅｓｅｔ動作時と同様の電圧Ｖｗｔを供給する。このとき、ＷＴＲの駆動能力は低いため、ＢＬ０の立ち上がり時間は長くなり、例えば記憶素子Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることができる。その後、ＦＸドライバＦＸｂＤＲ１に対する制御信号ＦＸＳＥＴとメインワード線ＭＷＬ１を選択し、制御信号ＦＸＢを非選択とすることで、サブワード線ＳＷＬ０を立ち上げる。この際には、ＦＸｂＤＲ１によってＶＷｒｓｔよりも電圧値が小さいセット用電源電圧ＶＷｓｅｔが出力され、この電圧がＸＴＲを介してＳＷＬ０の駆動電圧となる。

このＳＷＬ０の駆動電圧の違いを用いて、記憶素子Ｒ００に対してｒｅｓｅｔ動作時よりも小さい電流をｒｅｓｅｔ動作時よりも長い時間が流した後、ＳＷＬ０を立ち下げる。また、ＳＷＬ０の立ち下げと共に、ＷＴＲとＹＴＲ０をオフにすることで、ＢＬ０を立ち下げる。この際、ＷＴＲの駆動能力が低く設計されているため、ＢＬ０の立ち下がり時間は長くなる。これによって、記憶素子Ｒ００は結晶状態となり、さらに、例えば記憶素子Ｒｎ０に流れる電流Ｉｃｅｌｎ０を小さくすることができる。

また、ｒｅａｄ動作（ＲＥＡＤ）を行う場合、読み出し制御信号ＲＤによって読み出しトランジスタＲＴＲを導通させ、ビット線接続トランジスタＹＴＲ０をオンにすることでビット線ＢＬ０を選択し、ＢＬ０に対して読み出し用の電圧Ｖｒｄを印加する。この際、読み出し用の電圧または電流は小さいため、例えば記憶素子Ｒｎ０に流れる電流Ｉｃｅｌｎ０も小さい。その後、例えばｒｅｓｅｔ動作時と同様に制御信号ＦＸＲＳＴを用いてサブワード線ＳＷＬ０を立ち上げる。これによって、記憶素子Ｒ００では、その状態に応じた放電が発生し、その放電状態の違いをセンスアンプＳＡで感知および増幅する。読み出しデータが確定した後は、サブワード線ＳＷＬ０を立ち下げ、読み出しトランジスタＲＴＲとＹＴＲ０をオフにする。

この図１２の構成例では、図１０の構成例と同様に、ビット線接続トランジスタＹＴＲ０よりも書き込みトランジスタＷＴＲのゲート幅を小さく設計することで、ｒｅａｄ動作の高速化を実現でき、また、ｒｅｓｅｔ動作時またはｓｅｔ動作時における非選択メモリセルへのディスターブを低減できる。更に、ここでは、サブワード線ＳＷＬの駆動電圧を変えることで、ｓｅｔ動作時とｒｅｓｅｔ動作時の書き込み回路の共通化を実現しているため、図１０の構成例と比べて更に回路面積の低減が可能となる。

以上、本実施の形態４の半導体集積回路装置を用いることで、読み出し速度を維持した上で、前述した実施の形態１で述べたように、相変化メモリの信頼性を向上させることが可能となる。また、本実施の形態３の半導体集積回路装置よりも更に回路面積の低減が実現可能となる。

（実施の形態５）
本実施の形態５の半導体集積回路装置は、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図１４は、本発明の実施の形態５による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図１４のメモリセルＭＣは、選択素子ＳＷと記憶素子（相変化素子）Ｒに加えてダイオードＤを備えている。選択素子ＳＷは、例えばＮＭＯＳトランジスタであり、ゲートがワード線ＷＬに接続され、ソースがソース線ＳＬに接続され、ドレインが相変化素子Ｒの一端に接続される。相変化素子Ｒの他端は、ダイオードＤのカソードに接続され、ダイオードＤのアノードは、ビット線ＢＬに接続される。

このような構成を用いると、ダイオードＤによって逆方向へ流れる電流を防止できるため、非選択メモリセルのディスターブの影響を半減させることができる。このダイオードＤは、例えば、拡散層を用いて形成することができる。

（実施の形態６）
本実施の形態６の半導体集積回路装置は、実施の形態５と同様に、非選択メモリセルに対するディスターブを、メモリセルの構成によって防止するものである。図１５は、本発明の実施の形態６による半導体集積回路装置において、それに含まれるメモリセルの構成例を示す回路図である。図１５のメモリセルＭＣは、２つの選択素子ＳＷａ，ＳＷｂと、その間に接続された記憶素子（相変化素子）Ｒとを備えている。選択素子ＳＷａ，ＳＷｂは、例えばＮＭＯＳトランジスタである。ＳＷａは、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが相変化素子Ｒの一端に接続される。ＳＷｂは、ゲートがワード線ＷＬに接続され、ドレインが相変化素子Ｒの他端に接続され、ソースがソース線ＳＬに接続される。

このような構成を用いると、メモリセルＭＣが非選択の際には、選択素子ＳＷａによってビット線ＢＬと相変化素子Ｒが遮断されるため、ディスターブの影響が殆ど生じない。なお、選択素子ＳＷａは、選択素子ＳＷｂに比べて閾値電圧が低く設計されており、リーク電流は大きくなるが、十分な駆動力を備えている。したがって、書き込み時の電流量などは、実質、ＳＷｂの設計によって調整される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体集積回路装置は、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリなどに広く適用可能であり、このような製品が高温条件下で用いられる場合に更に有益なものとなる。

Claims (14)

1. 複数のワード線と、
   前記複数のワード線と交差する方向に延在する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルとを含み、
   前記複数のメモリセルのそれぞれは、
   前記複数のビット線のいずれかに一端が接続され、高抵抗状態または低抵抗状態に書き込まれることで情報を記憶する相変化素子と、
   前記相変化素子の他端に一端が接続され、前記複数のワード線のいずれかによってオン／オフが制御される第１トランジスタとを備え、
   前記相変化素子を高抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、更に、
   前記相変化素子を低抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記複数のビット線は、アドレスデコーダからの選択信号によってオン／オフが制御される第２トランジスタを介して書き込み回路に接続され、
   前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記書き込み回路内に設けられた容量素子を用いて、前記複数のビット線の立ち上がり時間／立ち下がり時間を長くすることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記複数のビット線は、アドレスデコーダからの選択信号によってオン／オフが制御される第２トランジスタを介して書き込み回路に接続され、
   前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際の駆動能力が低く設計されることによって、前記複数のビット線の立ち上がり時間／立ち下がり時間を長くすることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、
   前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、
   前記相変化素子の前記第１トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。
7. 請求項４記載の半導体集積回路装置において、
   前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第３トランジスタを介して電圧信号または電流信号を出力し、
   前記第３トランジスタは、前記第２トランジスタよりも駆動能力が小さいことを特徴とする半導体集積回路装置。
8. 請求項１記載の半導体集積回路装置において、
   前記複数のビット線は、アドレスデコーダからの選択信号によってオン／オフが制御される第２トランジスタを介して書き込み回路に接続され、
   前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで同一の回路を用いて同一レベルの電圧値を出力し、
   前記複数のワード線は、前記相変化素子を高抵抗状態に書き込む際に第１レベルの電圧値を出力し、前記相変化素子を低抵抗状態に書き込む際に第２レベルの電圧値を出力するワード線駆動回路によって駆動されることを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際と低抵抗状態に書き込む際とで第４トランジスタを介して同一レベルの電圧値を出力し、
   前記第４トランジスタは、前記第２トランジスタよりも駆動能力が小さいことを特徴とする半導体集積回路装置。
10. 請求項８記載の半導体集積回路装置において、
    前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。
11. 請求項８記載の半導体集積回路装置において、
    前記相変化素子の前記第１トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。
12. 複数のワード線と、
    前記複数のワード線と交差する方向に延在する複数のビット線と、
    前記複数のワード線と前記複数のビット線の交点にそれぞれ配置された複数のメモリセルとを含み、
    前記複数のメモリセルのそれぞれは、
    前記複数のビット線のいずれかに一端が接続され、高抵抗状態または低抵抗状態に書き込まれることで情報を記憶する相変化素子と、
    前記相変化素子の他端に一端が接続され、前記複数のワード線のいずれかによってオン／オフが制御される第１トランジスタとを備え、
    前記複数のビット線は、アドレスデコーダからの選択信号によってオン／オフが制御される第２トランジスタを介して書き込み回路に接続され、
    前記書き込み回路は、前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第３トランジスタを介して電圧信号または電流信号を出力し、
    前記第３トランジスタの駆動能力は、前記第２トランジスタの駆動能力に比べて小さく、
    前記書き込み回路は、前記相変化素子を低抵抗状態に書き込む際、前記相変化素子に対応するビット線に向けて第５トランジスタを介して電圧信号または電流信号を出力し、
    前記第５トランジスタの駆動能力は、前記第２トランジスタの駆動能力に比べて小さく、
    前記相変化素子を高抵抗状態または低抵抗状態に書き込む際、前記複数のビット線の立ち上がり時間は、前記複数のワード線の立ち上がり時間よりも長い、又は、前記複数のビット線の立ち下がり時間は、前記複数のワード線の立ち下がり時間より長いことを特徴とする半導体集積回路装置。
13. 請求項１２記載の半導体集積回路装置において、
    前記相変化素子を高抵抗状態に書き込む際、前記相変化素子に対応するワード線の立ち下がりを用いて前記相変化素子を急冷させることを特徴とする半導体集積回路装置。
14. 請求項１２記載の半導体集積回路装置において、
    前記相変化素子の前記第１トランジスタ側の接続部には、前記相変化素子に対して効率的に熱を伝達するための容量性の界面層が形成されていることを特徴とする半導体集積回路装置。