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JP5031809B2 - 半導体装置 - Google Patents
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Description

本発明は、半導体装置に関し、より詳細には、三次元半導体であるsurrounding gate transistor(SGT)の半導体装置に関する。
プレーナ型トランジスタによる微細化より、低消費電力で安価、高い情報処理能力を持つマイクロプロセッサや、ＡＳＩＣ、マイコン、安価で大容量なメモリとしてコンピュータや通信、計測機器、自動制御装置、生活機器の広い分野で用いられている。しかし、半導体基板上に平面に形成するプレーナ型トランジスタは平面的に形成される、つまりソースとゲート、ドレインがシリコン基板表面に水平に構成されるのに対して、ＳＧＴはソースとゲート、ドレインがシリコン基板に対して垂直方向に配置されており、ゲートが凸状半導体層を取り囲む構造である（例えば、非特許文献1、図９４）。従って、ＳＧＴはプレーナ型トランジスタに比べて専有面積が大きく縮小される（例えば、非特許文献２、図９４）。
現在までプレーナ型トランジスタにおいて、高速動作と低消費電力を実現することが求められてきたように、SGTにおいても同様のことが求められる。しかし、SGTの構造はその作成プロセスにより大きく影響を受ける。例えば、SGTを実際に作成する場合、ドライエッチングの特性によりそのシリコン柱は台形の形をする。（例えば、特許文献１ 図９４）よって、この台形の形をしたシリコン柱を用いた場合のSGTについて高速動作と低消費電力を実現することが求められる。
特開2007-123415号公報
H.Takato el.al IEEE transaction on electron device vol.38 No.3 March 1991 p573~578 S.Watanabe IEEE Transaction on electron device vol.50 Oct 2003 p2073~p2080
上述した従来のSGT構造はドライエッチングの特性により台形のシリコン柱を用いているが、実際はドライエッチングの特性を利用して、ソース側のシリコン柱の直径がドレイン側のシリコン柱の直径より小さい台形のシリコン柱を用いたSGT構造が望ましい。
本発明は上記課題に鑑みなされたものであり、 SGT構造のオン電流の増加により高速動作する半導体装置を提供することを目的とする。
本発明によれば、ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子が提供される。
本発明に係る半導体装置を示す平面図である。 図１の半導体装置のa―a’断面図である。 図２の半導体装置のb―b’断面図である。 図２の半導体装置のc―c’断面図である。 図２の半導体装置のd―d’断面図である。 図２のId−Vg特性の図である。 図２のId−Vg特性の図である。 NAND回路の図である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第一の概略上面図である。 図９の半導体装置のa―a’である。 図９の半導体装置のb―b’である。 図９の半導体装置のｃ―ｃ’である。 図９の半導体装置のｄ―ｄ’である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第一に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第二の概略上面図である。 図２６の半導体装置のa―a’である。 図２６の半導体装置のb―b’である。 図２６の半導体装置のｃ―ｃ’である。 図２６の半導体装置のｄ―ｄ’である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第二に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第三の概略上面図である。 図３８の半導体装置のa―a’である。 図３８の半導体装置のb―b’である。 図３８の半導体装置のｃ―ｃ’である。 図３８の半導体装置のｄ―ｄ’である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第三に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第四の概略上面図である。 図５５の半導体装置のa―a’である。 図５５の半導体装置のb―b’である。 図５５の半導体装置のｃ―ｃ’である。 図５５の半導体装置のｄ―ｄ’である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示す上面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すa−a’断面図である。 本発明の実施の形態第四に係る半導体装置の製造例を示すｂ−ｂ’断面図である。 本発明に係る半導体装置を示す平面図である。 図６７の半導体装置のa―a’断面図である。 図６７の半導体装置のb―b’断面図である。 図６７の半導体装置のc―c’断面図である。 図６７の半導体装置のd―d’断面図である。 図６７のId−Vg特性の図である。 図６７のId−Vg特性の図である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第五の概略上面図である。 図７４の半導体装置のa―a’である。 図７４の半導体装置のb―b’である。 図７４の半導体装置のｃ―ｃ’である。 図７４の半導体装置のｄ―ｄ’である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第六の概略上面図である。 図７９の半導体装置のa―a’である。 図７９の半導体装置のb―b’である。 図７９の半導体装置のｃ―ｃ’である。 図７９の半導体装置のｄ―ｄ’である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第七の概略上面図である。 図８４の半導体装置のa―a’である。 図８４の半導体装置のb―b’である。 図８４の半導体装置のｃ―ｃ’である。 図８４の半導体装置のｄ―ｄ’である。 本発明に係る半導体装置を用いてSiウェハー上にNAND回路を配置した実施の形態第八の概略上面図である。 図８９の半導体装置のa―a’である。 図８９の半導体装置のb―b’である。 図８９の半導体装置のｃ―ｃ’である。 図８９の半導体装置のｄ―ｄ’である。 従来のSGTの一例を示す鳥瞰図とそのA―A’断面図である。 従来のSGTの一例を示す断面図である。 従来のSGTの一例を示す断面図である。 従来のSGTの一例を示す断面図である。
以下に、本発明の半導体装置を、図面を参照にして詳細に説明する。
実施の形態例１：半導体装置
図１は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図２は図１のカットラインＡ−Ａ'における概略断面図であり、図３は図２のカットラインB−B'における概略断面図であり、図４は図２のカットラインC−C'における概略断面図であり、図５は図２のカットラインD−D'における概略断面図である。高抵抗領域のシリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０１０の下部にドレインのシリコン柱１４１０、上部にソースのシリコン柱１３１０からなる。
本実施例ではオン電流を大きくするために、高抵抗領域のシリコン柱１０１０とドレインのシリコン柱１４１０の接触面の直径であるTdより高抵抗領域のシリコン柱１０１０とソースのシリコン柱１３１０の接触面の直径であるTｓが十分大きいことが望ましい。
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第二シリコン柱８２０、第三シリコン柱８３０の高さが１００nmを備えており、一つの構造はTs＜Tdで、高抵抗領域のシリコン柱１０１０とドレインのシリコン柱１４１０の接触面の直径であるTdが１００nm、高抵抗領域のシリコン柱１０１０とソースのシリコン柱１３１０の接触面の直径であるTｓが８０nmであり、もうひとつの構造はTｄ＜Tsで、高抵抗領域のシリコン柱１０１０とドレインのシリコン柱１４１０の接触面の直径であるTdが８０nm、高抵抗領域のシリコン柱１０１０とソースのシリコン柱１３１０の接触面の直径であるTｓが１００nmの場合を考える。その構造のsimulation結果として、図６にドレイン電流とゲート電圧の電気特性の構造依存性を示す。このときオン電流であるVd＝Vg＝１．２Vにおけるドレイン電流はTd<Tsの構造より、Ts<Tdの方が大きいことがわかる。また、図７にドレイン電流（log表示）とゲート電圧の電気特性の構造依存性を示す。図７よりオフリーク電流であるVd=1.2V、Vg=0V時のドレイン電流はTd<Tsの構造とTs<Tdの構造共にほぼ同じであることがわかる。よって、図６と図７よりTd<Tsの構造より、Ts<Tdの構造の方がオン電流が大きいため、高速動作が可能な回路を形成するためにはTs<Tdの構造のSGTを用いる必要がある。
回路の例として、図８にNAND回路を示す。NAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。ここでTd<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なのはNAND回路に限ることではなく、すべての回路に対して適用できる。図９に図８のNAND回路をTs<TdのSGT構造を用いてSiウェハー上に配置した概略上面図を示す。図１０は図９のカットラインａ−ａ'における概略断面図であり、図１１は図９のカットラインｂ−ｂ'における概略断面図である。図１２は図９のカットラインｃ−ｃ'における概略断面図である。図１３は図９のカットラインｄ−ｄ'における概略断面図である。図９ではSGTを４つ用いているが、それぞれのSGTについてシリコン柱の周囲長がチャネル幅となる。回路を最適化する目的で、SGTのチャネル幅を大きくするために、シリコン柱の直径を大ききするとリーク電流が大きくなり、回路の消費電力が大きくなったり回路が動作しなくなる。そこで、図９の各々のSGTをシリコン柱の直径を変えずに、図９の１つのSGTを基板上に並列にゲート同士、ドレイン同士、ソース同士接続した２つ以上のSGTに置き換えることにより、リーク電流を大きくすることなく、チャネル幅を大きくして回路を最適化できる。このチャネル幅をシリコン柱の直径をかえずに、SGTを並列に接続することにより大きくする方法はNAND回路に限らず、他のすべての回路に適用できる。
一行一列目にある第一のSGTは高抵抗領域のシリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０１０の下部にp+高濃度不純物領域４１０（ドレイン領域）、上部にp＋高濃度不純物領域５１０（ソース領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５１０の上部にシリサイド領域７１０、シリサイド領域７１０の上部にコンタクト１２８０を備える。前記第一のSGTは高抵抗のシリコン柱１０１０とp+高濃度不純物領域５１０の接触断面の直径Ts１の方が高抵抗のシリコン柱１０１０とp+高濃度不純物領域４１０の接触断面の直径Tｄ１の方より小さいとする。
二行一列目にある第二のSGTは高抵抗領域のシリコン柱１０２０と、その側面を囲む第一の絶縁体３２０とその絶縁体３２０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０２０の下部にp+高濃度不純物領域４１０（ドレイン領域）、上部にp+高濃度不純物領域５２０（ソース領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５２０の上部にシリサイド領域７２０、シリサイド領域７２０の上部にコンタクト１２３０、コンタクト１２３０の上部にあるメタル配線１１３０は第一のSGTのコンタクト１２８０と電源電位Vccに接続し、p+高濃度不純物領域４１０の下にNウェル８１０を備える。前記第二のSGTは高抵抗のシリコン柱１０２０とp+高濃度不純物領域５２０の接触断面の直径Ts２の方が高抵抗のシリコン柱１０２０とp+高濃度不純物領域４１０の接触断面の直径Tｄ２の方より小さいとする。
二行二列目にある第三のSGTは高抵抗領域のシリコン柱１０３０と、その側面を囲む第一の絶縁体３３０とその絶縁体３３０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０３０の下部にn+高濃度不純物領域４２０（ドレイン領域）、上部にn+高濃度不純物領域５３０（ソース領域）、n+高濃度不純物領域４２０の上部にシリサイド領域６１０、n+高濃度不純物領域５３０の上部にシリサイド領域７３０、シリサイド領域７３０の上部にコンタクト１２４０を備える。前記第三のSGTは高抵抗のシリコン柱１０３０とn+高濃度不純物領域５３０の接触断面の直径Ts３の方が高抵抗のシリコン柱１０３０とn+高濃度不純物領域４１０の接触断面の直径Tｄ３の方より小さいとする。
一行二列目にある第四のSGTは高抵抗領域のシリコン柱１０４０と、その側面を囲む第一の絶縁体３４０とその絶縁体３４０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０４０の下部にn+高濃度不純物領域４２０（ソース領域）、上部にn+高濃度不純物領域５４０（ドレイン領域）、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５４０の上部にシリサイド領域７４０、シリサイド領域７４０の上部にコンタクト１２７０、コンタクト１２７０の上部にあるメタル配線１１４０は第三のSGTのコンタクト１２４０に接続し、ｎ+高濃度不純物領域４２０の下にPウェル８２０を備える。前記第四のSGTは高抵抗のシリコン柱１０４０とn+高濃度不純物領域４２０の接触断面の直径Ts４の方が高抵抗のシリコン柱１０４０とn+高濃度不純物領域５４０の接触断面の直径Tｄ４の方より小さいとする。
また、第一のSGTのゲート２１０の上部にコンタクト１２１０、コンタクト１２１０の上部にメタル配線１１１０があり入力電位Vinbに接続する。第二のSGTのゲート２２０の上部にコンタクト１２２０、コンタクト１２２０の上部にメタル配線１１２０があり入力電位Vinaに接続する。第三のSGTのｎ+高濃度不純物領域４２０の上部にコンタクト１２５０、コンタクト１２５０の上部にメタル配線１１５０があり出力電位Voutに接続する。第四のSGTのn+高濃度不純物領域４２０の上部にコンタクト１２６０、コンタクト１２６０の上部にメタル配線１１６０があり接地電位Vssに接続する。第一のSGTのｐ＋高濃度不純物領域４１０に接続するシリサイド領域６１０は第二のSGTのｐ＋高濃度不純物領域４１０と第三のSGTのn+高濃度不純物領域４２０に接続する。また、p+高濃度不純物領域４１０とn+高濃度不純物領域４２０の側面に素子分離絶縁膜９１０が形成される。
また、第一、第二、第三のSGTのドレイン領域は、シリコン柱より基板側に配置されており、第四のSGTのソース領域は、シリコン柱より基板側に配置されており、
第一と第四のSGTのゲート２１０は互いに接続されており、第二と第三のSGTのゲート２２０は互いに接続されており、第一と第二、第三のSGTのドレイン領域は、互いにシリサイド領域６１０を介して接続されており、第三のSGTのソース領域は、第四のSGTのドレイン領域と接続されている半導体装置。
前記のようにTs<TdのSGTを配置したNAND回路を用いることにより高速動作が可能となる。
また、図１４から図２５に前記のSGTを配置したNAND回路の製造方法を示す。
図１４を参照して、Si基板１００上にBOX層１２０を形成し、その上にSOI層１１０を形成する。SOI層１１０上にパッド酸化膜１２１を成膜し、続いて窒化膜１３０を成膜する。
図１５を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、柱状シリコンを形成する箇所に円筒状のレジストパターン１４１，１４２，１４３，１４４を形成する。続いてドライエッチングにより前記の円筒状のレジストパターンを用いて、円筒状の窒化膜１３１，１３２，１３３、１３４と酸化膜１２１，１２２，１２３、１２４を形成する。続いてレジストを除去する。
図１６を参照して、円筒状の窒化膜１３１，１３２，１３３，１３４を用いてシリコン柱１１１，１１２，１１３，１１４を形成する。
図１７を参照して、窒化膜１３５を成膜し、続いてレジストを塗布して、リソグラフィによりパターニングを行い、レジストパターン１４６を形成する。
図１８を参照して、レジストパターン１４６を用いて、エッチングにより窒化膜１３９を形成する。続いてレジストを除去する。
図１９を参照して、窒化膜１３５，１３９を用いて、ドライエッチングにより逆テーパー型シリコン柱１１８を形成する。
図２０を参照して、酸化膜を成膜し、CMPを用いて酸化膜１２５を形成する。
図２１を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、レジストパターン１４５を形成する。
図２２を参照して、前記レジストパターン１４５を用いて、酸化膜と窒化膜のエッチングを行い、窒化膜１３６，１３７，１３８を形成する。続いてレジストパターンを除去する。
図２３を参照して、窒化膜１３６，１３７，１３８を用いて、ドライエッチングにより、順テーパー型シリコン柱１１５，１１６，１１７を形成する。
図２４を参照して、窒化膜１３６，１３７，１３８，１３９と酸化膜１２１，１２２，１２３，１２４を除去する。
図２５を参照して、分離９１０、ゲート電極２１０，２２０、コンタクト１２１０〜１２８０、配線１１１０〜１１６０を形成する。
実施の形態例２：半導体装置
実施の形態１の図８のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
本実施例として、図２６に図８のNAND回路をTd<TsのSGT構造を用いずにTs<TdのSGT構造のみを用いてSiウェハー上に配置した概略上面図を示す。図２７は図２６のカットラインａ−ａ'における概略断面図であり、図２８は図２６のカットラインｂ−ｂ'における概略断面図である。図２９は図２６のカットラインｃ−ｃ'における概略断面図である。図３０は図２６のカットラインｄ−ｄ'における概略断面図である。
一行一列目にある第一のSGTは高抵抗領域のシリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記シリコン柱１０１０の下部にp+高濃度不純物領域４１０（ドレイン領域）、上部にp＋高濃度不純物領域５１０（ソース領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５１０の上部にシリサイド領域７１０、シリサイド領域７１０の上部にコンタクト１２８０を備える。前記第一のSGTはシリコン柱１０１０とp+高濃度不純物領域５１０の接触断面の直径Ts１の方がシリコン柱１０１０とp+高濃度不純物領域４１０の接触断面の直径Tｄ１の方より小さいとする。
二行一列目にある第二のSGTは高抵抗領域のシリコン柱１０２０と、その側面を囲む第一の絶縁体３２０とその絶縁体３２０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０２０の下部にp+高濃度不純物領域４１０（ドレイン領域）、上部にp+高濃度不純物領域５２０（ソース領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５２０の上部にシリサイド領域７２０、シリサイド領域７２０の上部にコンタクト１２３０、コンタクト１２３０の上部にあるメタル配線１１３０は第一のSGTのコンタクト１２８０と電源電位Vccに接続する。前記第二のSGTはシリコン柱１０２０とp+高濃度不純物領域５２０の接触断面の直径Ts２の方が高抵抗のシリコン柱１０２０とp+高濃度不純物領域４１０の接触断面の直径Tｄ２の方より小さいとする。
二行二列目にある第三のSGTは高抵抗領域のシリコン柱１０３０と、その側面を囲む第一の絶縁体３３０とその絶縁体３３０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０３０の下部にn+高濃度不純物領域４３０、上部にn+高濃度不純物領域５３０、n+高濃度不純物領域４３０の上部にシリサイド領域６１０、n+高濃度不純物領域５３０の上部にシリサイド領域７３０、シリサイド領域７３０の上部にコンタクト１２４０、ｎ+高濃度不純物領域４２０の下にNウェル８１０を備える。前記第三のSGTは高抵抗のシリコン柱１０３０とn+高濃度不純物領域５３０の接触断面の直径Ts３の方が高抵抗のシリコン柱１０３０とn+高濃度不純物領域４１０の接触断面の直径Tｄ３の方より小さいとする。
一行二列目にある第四のSGTは高抵抗領域のシリコン柱１０４０と、その側面を囲む第一の絶縁体３４０とその絶縁体３４０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０４０の下部にn+高濃度不純物領域４２０（ドレイン領域）、上部にn+高濃度不純物領域５４０（ソース領域）、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５４０の上部にシリサイド領域７４０、シリサイド領域７４０の上部にコンタクト１２７０、コンタクト１２７０の上部にあるメタル配線１１４０は接地電位Vssに接続する。前記第四のSGTは高抵抗のシリコン柱１０４０とn+高濃度不純物領域５４０の接触断面の直径Ts４の方が高抵抗のシリコン柱１０４０とn+高濃度不純物領域４２０の接触断面の直径Tｄ４の方より小さいとする。
また、第一のSGTのゲート２１０の上部にコンタクト１２１０、コンタクト１２１０の上部にメタル配線１１１０は第二入力電位Vinbに接続する。第二のSGTのゲート２２０の上部にコンタクト１２２０、コンタクト１２２０の上部にメタル配線１１２０は第一入力電位Vinaに接続する。第三のSGTのn+高濃度不純物領域４３０の上部のシリサイド領域６１０はコンタクト１２５０と接続し、コンタクト１２５０の上部のメタル配線１１４０は出力電位Voutに接続する。第四のSGTのｎ+高濃度不純物領域４２０の上部のシリサイド領域６２０とコンタクト１２６０が接続し、コンタクト１２６０の上部のメタル配線１１５０は第三のSGTのコンタクト１２４０に接続する。第一のSGTのｐ＋高濃度不純物領域に接続するシリサイド６１０は第二のSGTのｐ＋高濃度不純物領域と第三のSGTのn＋高濃度不純物領域に接続する。また、p+高濃度不純物領域４１０とn+高濃度不純物領域４２０の側面に素子分離絶縁膜９１０からなる。
前記のようにTs<TdのSGTを配置したNAND回路を用いることにより高速動作が可能となる。
また、図３１から図３７に前記のSGTを配置したNAND回路の製造方法を示す。
図３１を参照して、Si基板１００上にBOX層１２０を形成し、その上にSOI層１１０を形成する。SOI層１１０上にパッド酸化膜１２１を成膜し、続いて窒化膜１３０を成膜する。
図３２を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、柱状シリコンを形成する箇所に円筒状のレジストパターン１４１，１４２，１４３，１４４を形成する。続いてドライエッチングにより前記の円筒状のレジストパターンを用いて、円筒状の窒化膜１３１，１３２，１３３、１３４と酸化膜１２１，１２２，１２３、１２４を形成する。続いてレジストを除去する。
図３３を参照して、円筒状の窒化膜１３１，１３２，１３３，１３４を用いてシリコン柱１１１，１１２，１１３，１１４を形成する。
図３４を参照して、窒化膜１３５を成膜し、エッチングを行う。
図３５を参照して、窒化膜１３６，１３７，１３８、１３９を用いて、ドライエッチングにより順テーパー型シリコン柱１１５，１１６，１１７、１１８を形成する。
図３６を参照して、窒化膜１３６，１３７，１３８，１３９と酸化膜１２１，１２２，１２３，１２４を除去する。
図３７を参照して、分離９１０、ゲート電極２１０，２２０、コンタクト１２１０〜１２８０、配線１１１０〜１１６０を形成する。
実施の形態例３：半導体装置
実施の形態１の図８のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
本実施例として、図３８に図８のNAND回路をTd<TsのSGT構造を用いずにTs<TdのSGT構造のみを用いてSiウェハー上に配置した概略上面図を示す。図３９は図３８のカットラインａ−ａ'における概略断面図であり、図４０は図３８のカットラインｂ−ｂ'における概略断面図である。図４１は図３８のカットラインｃ−ｃ'における概略断面図である。図４２は図３８のカットラインｄ−ｄ'における概略断面図である。
一行一列目にある第一のSGTは高抵抗領域のシリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０１０の下部にp+高濃度不純物領域４１０（ソース領域）、上部にp＋高濃度不純物領域５１０（ドレイン領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５１０の上部にシリサイド領域７１０、シリサイド領域７１０の上部にコンタクト１２７０、p+高濃度不純物領域４１０の下にNウェル８１０を備える。前記第一のSGTは高抵抗のシリコン柱１０１０とp+高濃度不純物領域４１０の接触断面の直径Ts１の方が高抵抗のシリコン柱１０１０とp+高濃度不純物領域５１０の接触断面の直径Tｄ１の方より小さいとする。
二行一列目にある第二のSGTは高抵抗領域のシリコン柱１０２０と、その側面を囲む第一の絶縁体３２０とその絶縁体３２０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０２０の下部にp+高濃度不純物領域４１０（ソース領域）、上部にp+高濃度不純物領域５２０（ドレイン領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５２０の上部にシリサイド領域７２０、シリサイド領域７２０の上部にコンタクト１２３０、p+高濃度不純物領域４１０の下にNウェル８１０を備える。前記第二のSGTは高抵抗のシリコン柱１０２０とp+高濃度不純物領域４１０の接触断面の直径Ts２の方が高抵抗のシリコン柱１０２０とp+高濃度不純物領域５２０の接触断面の直径Tｄ２の方より小さいとする）。
二行二列目にある第三のSGTは高抵抗領域のシリコン柱１０３０と、その側面を囲む第一の絶縁体３３０とその絶縁体３３０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０３０の下部にn+高濃度不純物領域４２０、上部にn+高濃度不純物領域５３０、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５３０の上部にシリサイド領域７３０、シリサイド領域７３０の上部にコンタクト１２５０、コンタクト１２５０の上部にメタル配線１１３０は第一のSGTのコンタクト１２７０と第二のSGTのコンタクト１２３０と出力電位Voutに接続し、ｎ+高濃度不純物領域４２０の下にNウェル８１０を備える。前記第三のSGTは高抵抗のシリコン柱１０３０とn+高濃度不純物領域４１０の接触断面の直径Ts３の方が高抵抗のシリコン柱１０３０とn+高濃度不純物領域５３０の接触断面の直径Tｄ３の方より小さいとする。
一行二列目にある第四のSGTは高抵抗領域のシリコン柱１０４０と、その側面を囲む第一の絶縁体３４０とその絶縁体３４０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０４０の下部にn+高濃度不純物領域４２０（ドレイン領域）、上部にn+高濃度不純物領域５４０（ソース領域）、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５４０の上部にシリサイド領域７４０、シリサイド領域７４０の上部にコンタクト１２６０、コンタクト１２６０の上部にメタル配線１１５０は接地電位Vssに接続し、ｎ+高濃度不純物領域４２０の下にPウェル８２０を備える。前記第四のSGTは高抵抗のシリコン柱１０４０とn+高濃度不純物領域５４０の接触断面の直径Ts４の方が高抵抗のシリコン柱１０４０とn+高濃度不純物領域４２０の接触断面の直径Tｄ４の方より小さいとする。
また、第一のSGTのゲート２１０の上部にコンタクト１２１０、コンタクト１２１０の上部にメタル配線１１１０は第二出力電位Vinbに接続する。第二のSGTのゲート２２０の上部にコンタクト１２２０があり、コンタクト１２２０の上部のメタル配線１１２０は第一出力電位Vinaに接続する。第二のSGTのn+高濃度不純物領域４１０の上部にシリサイド領域６１０があり、前期シリサイド領域６１０の上部のコンタクト１２４０の上部にあるメタル配線１１４０は電源電位Vccに接続する。第一のSGTのｐ＋高濃度不純物領域４１０に接続するシリサイド領域６１０は第二のSGTのP+高濃度不純物領域に接続する。第３のSGTのn+高濃度不純物領域４２０に接続するシリサイド領域６２０は第四のSGTのn+高濃度不純物領域に接続する。また、p+高濃度不純物領域４１０とn+高濃度不純物領域４２０の側面に素子分離絶縁膜９１０からなる。
前記のようにTs<TdのSGTを配置したNAND回路を用いることにより高速動作が可能となる。
また、図４３から図５４に前記のSGTを配置したNAND回路の製造方法を示す。
図４３を参照して、Si基板１００上にパッド酸化膜１２１を成膜し、続いて窒化膜１３０を成膜する。
図４４を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、柱状シリコンを形成する箇所に円筒状のレジストパターン１４１，１４２，１４３，１４４を形成する。続いてドライエッチングにより前記の円筒状のレジストパターンを用いて、円筒状の窒化膜１３１，１３２，１３３、１３４と酸化膜１２１，１２２，１２３、１２４を形成する。続いてレジストを除去する。
図４５を参照して、円筒状の窒化膜１３１，１３２，１３３，１３４を用いてシリコン柱１１１，１１２，１１３，１１４を形成する。
図４６を参照して、窒化膜１３５を成膜し、続いてレジストを塗布して、リソグラフィによりパターニングを行い、レジストパターン１４６を形成する。
図４７を参照して、レジストパターン１４６を用いて、エッチングにより窒化膜１３９を形成する。続いてレジストを除去する。
図４８を参照して、窒化膜１３５，１３９を用いて、ドライエッチングにより順テーパー型シリコン柱１１８を形成する。
図４９を参照して、酸化膜を成膜し、CMPを用いて酸化膜１２５を形成する。
図５０を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、レジストパターン１４５を形成する。
図５１を参照して、前記レジストパターン１４５を用いて、酸化膜と窒化膜のエッチングを行い、窒化膜１３６，１３７，１３８を形成する。続いてレジストパターンを除去する。
図５２を参照して、窒化膜１３６，１３７，１３８を用いて、ドライエッチングにより、逆テーパー型シリコン柱１１５，１１６，１１７を形成する。
図５３を参照して、窒化膜１３６，１３７，１３８，１３９と酸化膜１２１，１２２，１２３，１２４を除去する。
図５４を参照して、分離９１０、ゲート電極２１０，２２０、コンタクト１２１０〜１２７０、配線１１１０〜１１５０を形成する。
実施の形態例４：半導体装置
実施の形態１の図８のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
本実施例として、図５５に図８のNAND回路をTd<TsのSGT構造を用いずにTs<TdのSGT構造のみを用いてSiウェハー上に配置した概略上面図を示す。図５６は図５５のカットラインa−a'における概略断面図であり、図５７は図５５のカットラインb−b'における概略断面図である。図５８は図５５のカットラインｃ−ｃ'における概略断面図である。図５９は図５５のカットラインｄ−ｄ'における概略断面図である。
一行一列にある第一のSGTは高抵抗領域のシリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０１０の下部にp+高濃度不純物領域４１０（ソース領域）、上部にp＋高濃度不純物領域５１０（ドレイン領域）、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５１０の上部にシリサイド領域７１０、シリサイド領域７１０の上部にコンタクト１２９０、コンタクト１２９０の上部にメタル配線１１３０、p+高濃度不純物領域４１０の下にNウェル８１０を備える。前記第一のSGTは高抵抗のシリコン柱１０１０とp+高濃度不純物領域４１０の接触断面の直径Ts１の方が高抵抗のシリコン柱１０１０とp+高濃度不純物領域５１０の接触断面の直径Tｄ１の方より小さいとする。
二行一列にある第二のSGTは高抵抗領域のシリコン柱１０２０と、その側面を囲む第一の絶縁体３２０とその絶縁体３２０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０２０の下部にp+高濃度不純物領域４１０、上部にp+高濃度不純物領域５２０、p+高濃度不純物領域４１０の上部にシリサイド領域６１０、p+高濃度不純物領域５２０の上部にシリサイド領域７２０、シリサイド領域７２０の上部にコンタクト１２３０、コンタクト１２３０の上部にメタル配線１１３０、p+高濃度不純物領域４１０の下にNウェル８１０を備える。前記第二のSGTは高抵抗のシリコン柱１０２０とp+高濃度不純物領域４１０の接触断面の直径Ts２の方が高抵抗のシリコン柱１０２０とp+高濃度不純物領域５２０の接触断面の直径Tｄ２の方より小さいとする。
二行二列にある第三のSGTは高抵抗領域のシリコン柱１０３０と、その側面を囲む第一の絶縁体３３０とその絶縁体３３０を囲むゲート２２０があり、前記高抵抗のシリコン柱１０３０の下部にn+高濃度不純物領域４２０、上部にn+高濃度不純物領域５３０、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５３０の上部にシリサイド領域７３０、シリサイド領域７３０の上部にコンタクト１２５０、コンタクト１２５０の上部にメタル配線１１３０、ｎ+高濃度不純物領域４２０の下にNウェル８１０を備える。前記第三のSGTは高抵抗のシリコン柱１０３０とn+高濃度不純物領域４２０の接触断面の直径Ts３の方が高抵抗のシリコン柱１０３０とn+高濃度不純物領域５３０の接触断面の直径Tｄ３の方より小さいとする。
一行二列にある第四のSGTは高抵抗領域のシリコン柱１０４０と、その側面を囲む第一の絶縁体３４０とその絶縁体３４０を囲むゲート２１０があり、前記高抵抗のシリコン柱１０４０の下部にn+高濃度不純物領域４２０、上部にn+高濃度不純物領域５４０、n+高濃度不純物領域４２０の上部にシリサイド領域６２０、n+高濃度不純物領域５４０の上部にシリサイド領域７４０、シリサイド領域７４０の上部にコンタクト１２７０、コンタクト１２７０の上部にメタル配線１１５０、ｎ+高濃度不純物領域４２０の下にPウェル８２０を備える。前記第四のSGTは高抵抗のシリコン柱１０４０とn+高濃度不純物領域５４０の接触断面の直径Ts４の方が高抵抗のシリコン柱１０４０とn+高濃度不純物領域４２０の接触断面の直径Tｄ４の方より小さいとする。
また、第一のSGTのゲート２１０の上部にコンタクト１２１０、コンタクト１２１０の上部にメタル配線１１１０を備える。第二のSGTのゲート２２０の上部にコンタクト１２２０、コンタクト１２２０の上部にメタル配線１１２０を備える。第二のSGTのｐ+高濃度不純物領域４１０の上部にコンタクト１２４０、コンタクト１２４０の上部にメタル配線１１４０を備える。第四のSGTのn+高濃度不純物領域４２０の上部にコンタクト１２７０、コンタクト１２７０の上部にメタル配線１１５０を備える。第四のSGTのn+高濃度不純物領域４２０の上部にコンタクト１２８０、コンタクト１２８０の上部にメタル配線１１５０を備える。また、p+高濃度不純物領域４１０とn+高濃度不純物領域４２０の側面に素子分離絶縁膜９１０からなる。
また、第一、第二、第三、第四のSGTのソース領域は、シリコン柱より基板側に配置されており、
第一と第四のSGTのゲートは互いに接続されており、
第二と第三のSGTのゲートは互いに接続されており、
第一、第二、第三のドレイン領域は、互いにコンタクトを介して接続されており、
第三のSGTのソース領域は、第四のSGTのドレイン領域とシリサイドとコンタクトを介して接続されている。
前記のようにTs<TdのSGTを配置したNAND回路を用いることにより高速動作が可能となる。
また、図６０から図６６に前記のSGTを配置したNAND回路の製造方法を示す。
図６０を参照して、Si基板１００上にBOX層１２０を形成し、その上にSOI層１１０を形成する。SOI層１１０上にパッド酸化膜１２１を成膜し、続いて窒化膜１３０を成膜する。
図６１を参照して、レジストを塗布して、リソグラフィによりパターニングを行い、柱状シリコンを形成する箇所に円筒状のレジストパターン１４１，１４２，１４３，１４４を形成する。続いてドライエッチングにより前記の円筒状のレジストパターンを用いて、円筒状の窒化膜１３１，１３２，１３３、１３４と酸化膜１２１，１２２，１２３、１２４を形成する。続いてレジストを除去する。
図６２を参照して、円筒状の窒化膜１３１，１３２，１３３，１３４を用いてシリコン柱１１１，１１２，１１３，１１４を形成する。
図６３を参照して、窒化膜１３５を成膜し、エッチングを行う。
図６４を参照して、窒化膜１３６，１３７，１３８、１３９を用いて、ドライエッチングにより逆テーパー型シリコン柱１１５，１１６，１１７、１１８を形成する。
図６５を参照して、窒化膜１３６，１３７，１３８，１３９と酸化膜１２１，１２２，１２３，１２４を除去する。
図６６を参照して、分離９１０、ゲート電極２１０，２２０、コンタクト１２１０〜１２９０、配線１１１０〜１１６０を形成する。
実施の形態例５：半導体装置
図６７は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図６８は図６７のカットラインａ−ａ'における概略断面図であり、図６９は図６７のカットラインｂ−ｂ'における概略断面図であり、図７０は図６７のカットラインｃ−ｃ'における概略断面図であり、図７１は図６７のカットラインｄ−ｄ'における概略断面図である。第一シリコン柱１０１０と、その側面を囲む第一の絶縁体３１０とその絶縁体３１０を囲むゲート２１０があり、前記第一シリコン柱１０１０の下部に第二シリコン柱１７１０があり、ドレイン領域１８１０は第二シリコン柱１７１０を覆う。さらに、前記第一シリコン柱１０１０の上部に第三シリコン柱１５１０があり、ソース領域１６１０は第三シリコン柱１５１０を覆う。
本実施例ではオン電流を大きくするために、第一シリコン柱１０１０と第二シリコン柱１４１０の接触面の直径であるTdより第一シリコン柱１０１０と第三シリコン柱１３１０の接触面の直径であるTｓが小さいことが必要であり、かつ、オフリーク電流を小さくするために、第一シリコン柱１０１０と第二シリコン柱１４１０に備わる１７１０の接触面の直径Td'が０よりも大きく、第一シリコン柱１０１０と第三シリコン柱１３１０に備わる高抵抗領域１５１０の接触面の直径Ts'が０よりも大きいことが必要であり、かつTd'>Ts'である。
具体的にはゲート２１０の長さが１００nmでゲート絶縁膜の膜厚が２nm、第二シリコン柱１４１０、第三シリコン柱１３１０の高さが１００nmを備えており、一つの台形SGT構造は図１のTs＜Tdで、高抵抗領域の第一シリコン柱１０１０とドレインのシリコン柱１４１０の接触面の直径であるTdが１００nm、高抵抗領域のシリコン柱１０１０とソースのシリコン柱１３１０の接触面の直径であるTｓが８０nmであり、もうひとつの凹型ソースドレインSGT構造は図２１のTｓ＜Tｄで、高抵抗領域の第一シリコン柱１０１０と第二シリコン柱１４１０の接触面の直径であるTdが１００nm、第一シリコン柱１０１０と第二シリコン柱１４１０に備わる高抵抗領域１７１０の接触面の直径Td'が８０nm、高抵抗領域の第一シリコン柱１０１０と第三シリコン柱１３１０の接触面の直径であるTｓが８０nm、第一シリコン柱１０１０と第三シリコン柱１３１０に備わる高抵抗領域１５１０の接触面の直径Ts'が６０nmの場合を考える。その構造のsimulation結果として、図７２にドレイン電流（log表示）とゲート電圧の電気特性の構造依存性を示す。このときオフリーク電流であるVd＝１．２V、Vg=０Vにおけるドレイン電流は凹型ソースドレイン構造により、台形SGT構造より凹型ソースドレインSGT構造の方が小さいことがわかる。また、図７３にドレイン電流とゲート電圧の電気特性の構造依存性を示す。図７３よりオン電流であるVd=Vg=1.2V時のドレイン電流は台形SGT構造と凹型ソースドレインSGT構造共にほぼ同じであることがわかる。よって、図７２と図７３よりTs<Tdの台形型SGT構造を用いてオン電流を増加させるだけでなく、さらに凹型ソースドレインSGT構造を用いることによりオフリーク電流を低減できるため、高速動作かつ低消費電力が可能な回路を形成するためにはTs<Tdの凹型ソースドレイン台形SGT構造がさらによいことがわかる。
回路の例として、実施例１と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図７４に図８のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図７５は図７４のカットラインａ−ａ'における概略断面図であり、図７６は図７４カットラインｂ−ｂ'における概略断面図である。図７７は図７４のカットラインｃ−ｃ'における概略断面図であり、図７８は図７４カットラインｄ−ｄ'における概略断面図である。
第一の実施例と異なるのは、４つ配置されたSGT構造がすべて凹型ソースドレイン構造になっていることである。
前記のようにTs<Tdで、かつ凹型ソースドレインSGTを配置したNAND回路を用いることにより高速動作で低消費電力が可能となる。
また、台形型シリコン柱を作成する製造方法は第一の実施例と同じである。
実施の形態例６：半導体装置
実施例２と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図７９に図８のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図８０は図７９のカットラインａ−ａ'における概略断面図であり、図８１は図７９のカットラインｂ−ｂ'における概略断面図である。図８２は図７９のカットラインｃ−ｃ'における概略断面図であり、図８３は図７９のカットラインｄ−ｄ'における概略断面図である。
第一の実施例と異なるのは、４つ配置されたSGT構造がすべて凹型ソースドレイン構造になっていることである。
前記のようにTs<Tdで、かつ凹型ソースドレインSGTを配置したNAND回路を用いることにより高速動作で低消費電力が可能となる。
また、台形型シリコン柱を作成する製造方法は第二の実施例と同じである。
実施の形態例７：半導体装置
実施例３と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図８４に図８のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図８５は図８４のカットラインａ−ａ'における概略断面図であり、図８６は図８４のカットラインｂ−ｂ'における概略断面図である。図８７は図８４のカットラインｃ−ｃ'における概略断面図であり、図８８は図８４のカットラインｄ−ｄ'における概略断面図である。
第一の実施例と異なるのは、４つ配置されたSGT構造がすべて凹型ソースドレイン構造になっていることである。
前記のようにTs<Tdで、かつ凹型ソースドレインSGTを配置したNAND回路を用いることにより高速動作で低消費電力が可能となる。
また、台形型シリコン柱を作成する製造方法は第三の実施例と同じである。
実施の形態例８：半導体装置
実施例４と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図８９に図８のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図９０は図８９のカットラインa−a'における概略断面図であり、図９１は図８９のカットラインb−b'における概略断面図である。図９２は図８９のカットラインｃ−ｃ'における概略断面図であり、図９３は図８９のカットラインｄ−ｄ'における概略断面図である。
第一の実施例と異なるのは、４つ配置されたSGT構造がすべて凹型ソースドレイン構造になっていることである。
前記のようにTs<Tdで、かつ凹型ソースドレインSGTを配置したNAND回路を用いることにより高速動作で低消費電力が可能となる。
また、台形型シリコン柱を作成する製造方法は第四の実施例と同じである。
１００ 半導体基板
１１０ SOI層
１１１ １１２ １１３ １１４ １１５ １１６ １１７ １１８ シリコン柱
１２０ 酸化膜
１２１ １２２ １２３ １２４ １２５ 酸化膜
１３０ １３１ １３２ １３３ １３４ １３５ １３６ １３７ １３８ １３９ 窒化膜
１４１ １４２ １４３ １４４ １４５ １４６ レジスト
２１０ ２２０ ゲート
３１０ ３２０ ３３０ ３４０ ゲート絶縁膜
４１０ シリコン柱下のｐ＋高濃度不純物領域
４２０ ４３０ シリコン柱下のｎ＋高濃度不純物領域
５１０ ５２０ シリコン柱上のｐ＋高濃度不純物領域
５３０ ５４０ シリコン柱上のｎ＋高濃度不純物領域
６１０ ６２０ ６３０ シリコン柱下のシリサイド領域
７１０ ７２０ ７３０ ７４０ シリコン柱上のシリサイド領域
８１０ Nウェル
８２０ Pウェル
９１０ 素子分離絶縁膜
１０１０ １０２０ １０３０ １０４０ シリコン柱
１１１０ １１２０ １１３０ １１４０ １１５０ １１６０ メタル配線部
１２１０ １２２０ １２３０ １２４０ １２５０ １２６０ １２７０ １２８０ １２９０ コンタクト
１３１０ ソース
１４１０ ドレイン
１５１０ 高抵抗領域
１６１０ ソース
１７１０ 高抵抗領域
１８１０ ドレイン
２１１０ P型不純物拡散層
２２１０ N型不純物拡散層

Claims (8)

  1. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、 前記半導体素子は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
    一行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域とコンタクトを介して接続されている半導体装置。
  2. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、 前記半導体素子は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    前記半導体素子の全ては、ドレイン領域がシリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。
  3. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、 前記半導体素子は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    一行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
    一行一列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイド領域を介して接続されている半導体装置。
  4. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、 前記半導体素子は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    一行一列目、一行二列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。
  5. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記半導体素子は、
    第１のシリコン柱と、
    前記第1のシリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記第1のシリコン柱の上部又は下部に配置される第２のシリコン柱であって、前記第1のシリコン柱が有する第１の接触面の内側で前記第１のシリコン柱と接続される第２のシリコン柱と、
    前記第1のシリコン柱の上部又は下部に、且つ、前記２のシリコン柱とは反対側に配置される第３のシリコン柱であって、前記第1のシリコン柱が有する第２の接触面の内側で前記第１のシリコン柱と接続される第３のシリコン柱と、
    前記第1のシリコン柱が有する前記第１の接触面のうち、前記第２のシリコン柱と接しない部分を覆うと共に、前記第２のシリコン柱を覆うソース領域と、
    前記第1のシリコン柱が有する第２の接触面のうち、前記第３のシリコン柱と接しない部分を覆うと共に、前記第３のシリコン柱を覆うドレイン領域とを備え、
    前記第１のシリコン柱が有する前記第１の接触面は、前記第1のシリコン柱が有する第２の接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
    一行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してコンタクトを介して接続されている半導体装置。
  6. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記半導体素子は、
    第１のシリコン柱と、
    前記第1のシリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記第1のシリコン柱の上部又は下部に配置される第２のシリコン柱であって、前記第1のシリコン柱が有する第１の接触面の内側で前記第１のシリコン柱と接続される第２のシリコン柱と、
    前記第1のシリコン柱の上部又は下部に、且つ、前記２のシリコン柱とは反対側に配置される第３のシリコン柱であって、前記第1のシリコン柱が有する第２の接触面の内側で前記第１のシリコン柱と接続される第３のシリコン柱と、
    前記第1のシリコン柱が有する前記第１の接触面のうち、前記第２のシリコン柱と接しない部分を覆うと共に、前記第２のシリコン柱を覆うソース領域と、
    前記第1のシリコン柱が有する第２の接触面のうち、前記第３のシリコン柱と接しない部分を覆うと共に、前記第３のシリコン柱を覆うドレイン領域とを備え、
    前記第１のシリコン柱が有する前記第１の接触面は、前記第1のシリコン柱が有する第２の接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    前記半導体素子の全ては、ドレイン領域がシリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。
  7. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記半導体素子は、
    第１のシリコン柱と、
    前記第1のシリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記第1のシリコン柱の上部又は下部に配置される第２のシリコン柱であって、前記第1のシリコン柱が有する第１の接触面の内側で前記第１のシリコン柱と接続される第２のシリコン柱と、
    前記第1のシリコン柱の上部又は下部に、且つ、前記２のシリコン柱とは反対側に配置される第３のシリコン柱であって、前記第1のシリコン柱が有する第２の接触面の内側で前記第１のシリコン柱と接続される第３のシリコン柱と、
    前記第1のシリコン柱が有する前記第１の接触面のうち、前記第２のシリコン柱と接しない部分を覆うと共に、前記第２のシリコン柱を覆うソース領域と、
    前記第1のシリコン柱が有する第２の接触面のうち、前記第３のシリコン柱と接しない部分を覆うと共に、前記第３のシリコン柱を覆うドレイン領域とを備え、
    前記第１のシリコン柱が有する前記第１の接触面は、前記第1のシリコン柱が有する第２の接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    一行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
    一行一列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイド領域を介して接続されている半導体装置。
  8. ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子を基板上に行列状に二行二列として配列することによりＮＡＮＤ回路を構成する半導体装置であって、
    前記半導体素子は、
    第１のシリコン柱と、
    前記第1のシリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記第1のシリコン柱の上部又は下部に配置される第２のシリコン柱であって、前記第1のシリコン柱が有する第１の接触面の内側で前記第１のシリコン柱と接続される第２のシリコン柱と、
    前記第1のシリコン柱の上部又は下部に、且つ、前記２のシリコン柱とは反対側に配置される第３のシリコン柱であって、前記第1のシリコン柱が有する第２の接触面の内側で前記第１のシリコン柱と接続される第３のシリコン柱と、
    前記第1のシリコン柱が有する前記第１の接触面のうち、前記第２のシリコン柱と接しない部分を覆うと共に、前記第２のシリコン柱を覆うソース領域と、
    前記第1のシリコン柱が有する第２の接触面のうち、前記第３のシリコン柱と接しない部分を覆うと共に、前記第３のシリコン柱を覆うドレイン領域とを備え、
    前記第１のシリコン柱が有する前記第１の接触面は、前記第1のシリコン柱が有する第２の接触面より小さくなっており、
    各々の前記半導体素子のゲートは互いに接続されており、
    各々の前記半導体素子のドレイン領域は互いに接続されており、
    各々の前記半導体素子のソース領域は互いに接続されており、
    前記半導体素子の全ては、ソース領域がシリコン柱より基板側に配置されており、
    一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
    二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
    一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
    二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。
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