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JP7655853B2 - 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法 - Google Patents
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JP7655853B2 - 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法 - Google Patents

垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法 Download PDF

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Description

本発明は、低欠陥濃度を有する薄膜トランジスタに関する。詳細には、本発明は、３次元メモリアレイの、低欠陥濃度を有する薄膜トランジスタの使用方法に関する。
非仮特許出願には、半導体基板の平坦な表面上に作製された薄膜ストレージトランジスタの３次元アレイ（「３次元メモリアレイ」）が開示されている。本明細書では、参照の利便性を目的として、平坦な表面に対して垂直をなす方向を「Ｚ方向」と呼称する一方で、平坦な表面に対して平行をなし、かつ互いに直交する２つの方向を、それぞれ「Ｘ方向」及び「Ｙ方向」と呼称する。１枚の半導体基板上に多数の３次元メモリアレイが形成されてもよい。
３次元メモリアレイは、Ｘ方向に沿って一定間隔をもって互いに離間された複数のＮＯＲメモリストリングのスタックを含む。ＮＯＲメモリストリングの各スタックは、互いに重畳して（すなわち、Ｚ方向に沿って）配置された複数のＮＯＲメモリストリングの層を有し、かつ該層により互いに分離されている。一実装例では、各スタックに８層のＮＯＲメモリストリングが設けられ、かつ、このようなスタックが、Ｘ方向に沿って８つ設けられている。各スタックにおけるＮＯＲメモリストリングの各層は、チャネル材料含有ストリップにより互いに分離された、ｎ型又はｐ型ポリシリコン層を含む第１のストリップ及び第２のストリップを含む。チャネル材料含有ストリップは、第１のストリップ及び第２のストリップのポリシリコン層と接触するポリシリコン層を含む。チャネル材料含有ストリップ中のこれらのポリシリコン層は、低ドープポリシリコンであってもよく、好ましくは、第１のストリップ及び第２のストリップのポリシリコン層と互いに異なる導電型でドープされているとよい。第１のストリップ、第２のストリップ、及びチャネル材料含有ストリップの各々は、その長さ方向がＹ方向に沿って延在し、かつＸ方向に沿って狭い幅を有している。第１のストリップ及び第２のストリップのポリシリコン層は、ＮＯＲメモリストリングの層のための共通ソース領域及び共通ドレイン領域を形成する。
非仮特許出願に開示されているように、各チャネル材料含有ストリップは、スタックの互いに対向する側壁に露出された２つのポリシリコン層を有し、かつ両ポリシリコン層は、絶縁性材料により互いに分離されている。ポリシリコン層は、スタックの互いに対向する側に、２つの薄膜ストレージトランジスタのチャネル領域を形成する。互いに隣接するスタック同士の間には、Ｚ方向に延びる導体ピラー（例えば、高ドープポリシリコン）が、Ｙ方向に沿って一定の間隔をもって設けられており、スタックの垂直側壁を覆う電荷トラップ材料（例えば、酸化物－窒化物－酸化物の三重層）によって、互いに隣接する各スタックから互いに絶縁されている。各導体ピラーは、ゲート電極として機能する。導体ピラー（「ローカルワード線」）が、チャネル領域のうちの１つ、並びにそれに隣接する共通ソース領域及び共通ドレイン領域に重なっている部分には、薄膜ストレージトランジスタ、及び該チャネル領域に隣接する電荷トラップ材料が形成されている。このようにして、２つのＮＯＲメモリストリングが、各スタックのＮＯＲメモリストリングの各層の互いに対向する側に形成される。
非仮特許出願には、３次元メモリアレイの下の半導体基板上に形成された、メモリ動作用のＣＭＯＳ補助回路（例えば、種々の電源回路、アドレスデコーダ、及びセンスアンプ）が開示されている。一実装例では、モジュラリティを提供するために、半導体基板の上の各３次元メモリアレイを補助するメモリ動作用回路は、３次元メモリアレイ自体の下に形成されている。
３次元メモリアレイの共通ドレイン領域（「ビット線」）（いくつかの実装では共通ソース領域も同様）は、３次元メモリアレイの両側面（「アレイ領域」）を越えてＹ方向に沿って「階段領域」に延びている。各階段領域では、各スタックのＮＯＲメモリストリングの各層のビット線（又はソース線）がＹ方向に異なる範囲に延びて階段状の構造を形成している。ここで、最も範囲が広いのは半導体基板に最も近いＮＯＲメモリストリングの層であり、最も範囲が狭いのは半導体基板から最も遠いＮＯＲメモリストリングの層である。非仮特許出願の様々な実施形態に示されているように、階段構造体は、各ビット線とそれに対応するメモリ動作用回路（例えばセンスアンプ）との間の電気的接続を容易にする。
本発明の一実施形態によれば、メモリ回路は、（ｉ）その内部にメモリ動作用回路が形成された、平坦な表面を有する半導体基板と、（ｉｉ）第１の導体層を含むメモリ構造体中に形成されたメモリアレイをなす、前記平坦状表面の上側に形成されたメモリセルのアレイであって、前記メモリ構造体の前記第１の導体層が、各々が前記平坦な表面に対して実質的に平行をなす第１の方向に沿って延在する１以上の導体を有し、かつ前記メモリセルに対して、又は、前記メモリセルから、電気信号を伝送する、該メモリアレイと、（ｉｉｉ）導体層の前記導体のうちの対応するものの上側、横側、又は下側の位置であって、かつ半導体基板の平坦な表面より上側の位置に形成された１以上のトランジスタと、含み、各トランジスタが、（ａ）それぞれが半導体材料からなる、第１のドレイン領域又はソース領域、第２のドレイン領域又はソース領域、及びゲート領域を有し、第１のドレイン領域又はソース領域、第２のドレイン領域又はソース領域、又はゲート領域は、金属ケイ化物上に形成され、かつ、（ｂ）第１の導体層内の対応する導体を、メモリ動作用回路に選択的に接続する。
一実施形態では、金属ケイ化物層が、ケイ化チタン又はケイ化ニッケルを含む。
一実施形態では、メモリ回路は、第２の導体層を更に含み、各トランジスタの第１のドレイン領域又はソース領域が、第２の導体層の導体のうちの１つに接続され、各トランジスタの第２のドレイン領域又はソース領域が、第１の導体層の導体のうちの１つに接続されている。該メモリ回路は、相互接続線のセットを更に含み、各トランジスタのゲート端子が、相互接続線のうちの１つに接続されてもよい。
一実施形態では、トランジスタのチャネル領域に電流が存在する場合に、電流が、平坦な表面に対して実質的に垂直をなす方向に流れる。
一実施形態では、メモリアレイが、各々が複数のＮＯＲメモリストリングを有する複数のレベルを含み、第１の導体層の導体が、ＮＯＲメモリストリングの共通ビット線を形成する。共通ビットの一部は、メモリアレイの一方の側又は両方の側から延びた階段構造体に設けられてもよい。更に、階段構造体の各段差が、対応するメモリストリングのレベルの共通ビット線を含み、階段構造体の各段差において共通ビット線に接続されたトランジスタが、対応する共通ビット線のためのビット線セレクタを形成してもよい。各ビット線セレクタのトランジスタは、第１の群及び第２の群を形成し、ビット線セレクタが、第１の群のトランジスタのうちの１つ及び第２の群のトランジスタのうちの１つから、互いに隣接するビット線を選択し、第１の群のトランジスタへのコンタクトが、第２の群のうちのトランジスタへのコンタクトに対して、互い違いに配置されている。
本発明に係る一実施形態によれば、トランジスタを作製するための第１の方法は、（ｉ）平坦な表面を有する半導体基板を設けるステップと、（ｉｉ）半導体基板の平坦な表面上に、第１の導電型及び第１のドーピング濃度を有する第１の半導体層を設けるステップと、（ｉｉｉ）第１の半導体層上にモールド誘電体層を設けるステップと、（ｉｖ）モールド誘電体層をエッチングすることにより、平坦な表面に対して実質的に垂直をなし、かつ第１の半導体層の表面を露出させるトレンチを形成するステップと、（ｖ）トレンチを、第１の導電型と異なる第２の導電型、又は、第１のドーピング濃度よりも低い第２のドーピング濃度を有し、かつ非晶質の状態を有する第２の半導体層で充填するステップと、（ｖｉ）第２の半導体層の一部を、第１の導電型、又は、第２のドーピング濃度よりも高い第３のドーピング濃度を有する、第３の半導体層に変換するステップと、（ｖｉｉ）第３の半導体層上に金属層を設けるステップと、（ｖｉｉｉ）金属層をアニールすることにより、金属層を金属ケイ化物層に変換するステップと、を含む。
第１の方法は、保護層を設けた後に、（ｉ）平坦な表面に対して実質的に垂直をなすモールド誘電体層内に、第２の半導体の一部を露出させる第２のトレンチを形成するステップと、（ｉｉ）第２の半導体の露出部上に絶縁体を設けるステップと、（ｉｉｉ）絶縁体によって第２の半導体層から絶縁された導電性材料を設けることにより、第２のトレンチを充填するステップとを、更に含んでもよい。導電性材料は、トランジスタに対してゲート電極を提供してもよい。
本発明に係る一実施形態によれば、トランジスタを作製するための第２の方法は、（ｉ）平坦な表面を有する半導体基板を設けるステップと、（ｉｉ）半導体基板の平坦な表面上に、第１の導電型及び第１のドーピング濃度を有する第１の半導体層を設けるステップと、（ｉｉｉ）第１の半導体層上にモールド誘電体層を設けるステップと、（ｉｖ）モールド誘電体層をエッチングすることにより、平坦な表面に対して実質的に垂直をなし、かつ第１の半導体層の表面を露出させるトレンチを形成するステップと、（ｖ）第１の半導体層の露出表面及びトレンチの側壁をコーティングする導電性材料を設けるステップと、（ｖｉ）導電性材料をコーティングする絶縁体を設けるステップと、（ｖｉｉ）第１の半導体層の表面を露出させるために、いかなる導電性材料、又は、トレンチ内の絶縁性材料の任意の部分を、異方的エッチングで除去するステップと、（ｖｉｉｉ）トレンチを、第１の導電型と異なる第２の導電型、又は、第１のドーピング濃度よりも低い第２のドーピング濃度を有し、かつ非晶質の状態を有する第２の半導体層で充填するステップと、（ｉｘ）第２の半導体層の一部を、第１の導電型、及び、第２のドーピング濃度よりも高い第３のドーピング濃度を有する、第３の半導体層に変換するステップと、（ｘ）第３の半導体層上に金属層を設けるステップと、（ｘｉ）金属層をアニールすることにより、金属層を金属ケイ化物層に変換するステップとを含む。
第１の方法及び第２の方法において、第２の半導体層の一部を第３の半導体層に変換するステップは、ガス拡散又はイオン注入を含んでもよい。
本発明に係る一実施形態によれば、トランジスタを作製するための第３の方法は、（ｉ）平坦な表面を有する半導体基板を設けるステップと、（ｉｉ）平坦な表面上に第１の半導体層を設けるステップと、（ｉｉｉ）第１の半導体層上に第１の絶縁層を設けるステップと、（ｉｖ）第３の半導体層が第１の半導体層から分離されるべく、第１の絶縁層上に第３の半導体層を設けるステップと、（ｖ）第１の半導体層及び第３の半導体層の両方に接触し、かつその一部が第３の半導体層の上側に設けられた第２の半導体を設けるステップと、（ｖｉ）第２の半導体層上に第２の絶縁層を設けるステップと、（ｖｉｉ）第２の絶縁層上に導電性材料を設けるステップと、（ｖｉｉｉ）導電性材料、第２の絶縁層、第２の半導体層、第３の半導体層、第１の絶縁層、及び第１の半導体層を取り囲むパシベーション層を設けるステップと、（ｉｘ）パシベーション層をエッチングすることにより、導電性材料の一部を露出させるビアを形成するステップと、（ｘ）導電性材料の露出部上、又は、第３の半導体層の露出部上に、金属層を設けるステップと、（ｘｉ）金属層をアニールすることにより、金属層を金属ケイ化物層に変換するステップと、を含む。
第３の方法は、第２の半導体層、第２の絶縁層、及び導体層をエッチングすることにより、第３の半導体層、第１の絶縁層、及び第１の半導体層の周囲にライン構造体を形成するステップを更に含んでもよい。
本発明に係る一実施形態によれば、トランジスタを作製するための第４の方法は、（ａ）半導体基板の平坦な表面上に第１の導電型を有する第１の半導体層を設けるステップと、（ｂ）第１の半導体層上に誘電体材料を設けるステップと、（ｃ）誘電体材料に、第１の半導体層に達する、キャビティの第１の部分及び第２の部分を形成するステップであって、該キャビティの第２の部分が、対応するキャビティの第１の部分の幅よりも大幅に小さい幅を有する、該ステップと、（ｄ）キャビティの側壁にコンフォーマルにエッチング停止層をコンフォーマルに設けるステップと、（ｅ）キャビティの第１の部分の側壁のエッチング停止層上に、キャビティの第２の部分の大部分を充填すべき厚さを有する犠牲層をコンフォーマルに設けるステップと、（ｆ）犠牲層及びエッチング停止層に異方的なエッチングを行うことにより、キャビティの第１の部分の底部において、第１の半導体層の一部を露出させるステップと、（ｇ）アモルファス半導体材料を設けることにより、キャビティの第１の部分を充填するステップと、（ｈ）アモルファス半導体材料上に金属層を設けるステップと、（ｉ）金属層をアニールすることにより、半導体材料の合金を形成するステップと、（ｊ）半導体材料のうちの結晶化した部分にイオン注入を行うことにより、第１の導電型を有する半導体材料の領域に変換するステップと、（ｋ）キャビティの第１の部分及び第２の部分から犠牲層を除去するステップと、（ｌ）キャビティの第１の部分及び第２の部分の側壁に、ゲート誘電体材料をコンフォーマルに設けるステップと、（ｍ）キャビティの第１の部分及び第２の部分をゲート誘電体材料で充填するステップと、を含む。
第１の方法、第２の方法、第３の方法、及び第４の方法のいずれにおいても、金属ケイ化物は、ケイ化チタン及びケイ化ニッケルのうちの１以上を含んでもよい。金属層がチタンを含む場合、アニールは、５５０℃より高い温度下で、１秒間～２４時間行われる。特に、金属層がチタンである場合、アニールは、（ａ）５５０～６００℃の範囲の温度下で、１２～２４時間、（ｂ）６００～７５０℃の範囲の温度下で、５分間～１２時間、（ｃ）７５０～８００℃の範囲の温度下で、１～５分間、又は、（ｄ）８００～１０００℃の範囲の温度下で、１秒間～１分間行われる。金属層がニッケルを含む場合、アニールは、３５０～４５０℃の範囲の温度下で行われる。
第１の方法、第２の方法、第３の方法、及び第４の方法のいずれにおいても、アモルファス半導体材料は、アニールによって結晶性半導体材料に変換される。この結晶化プロセスは、アモルファス半導体層に隣接する金属ケイ化物によって促進される。
本発明は、添付の図面と併せて、詳細な説明を参照することにより、より良く理解できるであろう。
図１Ａは、３次元メモリアレイの一方の側における、８つのＮＯＲメモリストリングの層をなす８つのビット線を含む、８層階段構造体１００－Ｌを示す図である。 図１Ｂは、それぞれ、階段構造体１００－Ｌ、１００－ＲのＸ－Ｚ平面における側面図である。 図１Ｃは、３次元メモリアレイの８つのスタックにまたがる或る選択レベルにおける、８ビット式ビット線セレクタ１５０（例えば、図１Ａのビット線１０６－０のためのビット線セレクタ）を示す上面図である。 図１Ｄは、８ビット式ビット線セレクタ１５０の概略的な回路図を示す図である。 図１Ｅは、階段構造体の下にある半導体基板において、センスアンプが４つの８ビット式ビット線セレクタに接続されている様子を示す図であり、該８ビット式ビット線セレクタは、それぞれ、３次元メモリアレイの、ＮＯＲメモリストリングの４つのレベルのうちの対応するものの共通ビット線に接続されている。 図２Ａは、本発明の一実施形態に係る、垂直型ＴＦＴを提供する方式２０１、２０２、２０３を示しており、これらの方式では、垂直型薄膜トランジスタ（垂直型ＴＦＴ）が、階段構造体２００の上側、下側、及び横側のうちのそれぞれ対応する位置に設けられる。 図２Ｂは、本発明の一実施形態に係る垂直型ＴＦＴ３３０を示す断面図である。 図２Ｃは、本発明の一実施形態に係る垂直型ＴＦＴ３５０を示す断面図である。 図３は、本発明の一実施形態に係る、階段構造体３２０の上に設けられた垂直型ＴＦＴを用いて形成されたビット線セレクタ３００を示す図である。 図４は、本発明の一実施形態に係る、図３の階段構造体３２０の、奇数ビット線を通るＹ－Ｚ平面断面図である。 図５は、階段構造体３２０において、ビット線選択信号が、グローバルワード線１０３－０、１０３－４、１０３－１、１０３－５を用いて、それぞれ対応する垂直型ＴＦＴ ＴＲ０、ＴＲ４、ＴＲ１、ＴＲ５のゲート端子２３３に接続され、かつ、垂直型ＴＦＴ ＴＲ０、ＴＲ４、ＴＲ１、ＴＲ５のドレイン端子２３１ａが、それぞれ導体層２１２を用いて接続されている様子を示す図である。 図６は、本発明の一実施形態に係る、階段構造体４０及び垂直型ＴＦＴの上側に相互接続導体が形成される前の、複数の垂直型ＴＦＴ（例えば、垂直型ＴＦＴ５）及び階段構造体４０を示す等角図である。 図７Ａは、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｂ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｂ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｃは、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｄ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｄ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｅ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｅ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｆ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｆ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｇ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｇ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｈ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｈ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｉは、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｊ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｊ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｋ－１は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｋ－２は、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図７Ｌは、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。 図８は、本発明の一実施形態に係る垂直型ＴＦＴ８５０を示す図である。 図９Ａは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｂは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｃは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｄは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｅは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｆは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｇは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図９Ｈは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。 図１０は、本発明の一実施形態に係る垂直型ＴＦＴ２８０を示す図である。 図１１Ａは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１１Ｂは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１１Ｃは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１１Ｄは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１１Ｅは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１１Ｆは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を形成するプロセスを示す図である。 図１２Ａは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｂは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｃは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｄは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｅは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｆは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｇは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｈは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｉは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｊは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１２Ｋは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。 図１３は、明瞭化のために、図１２Ａ～図１２Ｋの垂直型ＴＦＴにおいて一部の誘電体層を除去したものを示す図である。
図１Ａは、３次元メモリアレイの一方の側においてＮＯＲメモリストリングの８つのレベルをなす８つのビット線を含む、８層階段構造体１００－Ｌを示す図である。図１Ａに示すように、階段構造体１００－Ｌは、Ｙ方向に沿って延在するビット線１０６－０、・・・、１０６－７を含み、このビット線１０６－０、・・・、１０６－７は、その配置位置がＺ方向について大きくなるにつれ、その長さが減少する。ビット線１０６－０、１０６－２、１０６－４、１０６－６は、それぞれ対応する導体充填ビア１０５－０、１０５－２、１０５－４、１０５－６によって、それぞれ対応する導体層１０１－１、１０１－２、１０１－３、１０１－４の導体に電気的に接続されている。階段構造体１００－Ｌに対応する階段構造体１００－Ｒ（図１Ａには示されていない）では、ビット線１０６－１、１０６－３、１０６－５、１０６－７が、それぞれ対応する導体充填ビア１０５－１、１０５－３、１０５－５、１０５－７によって、それぞれ対応する、上述と同じ導体層１０１－１、１０１－２、１０１－３、１０１－４の導体に電気的に接続されている。導体層１０１－１、１０１－２、１０１－３、１０１－４の導体は、それぞれ、第１の相互接続導体の垂直セット（「第１のグローバルワード線」）に電気的に接続されている。
階段構造体１００－Ｌ（及び１００－Ｒ）の第１のグローバルワード線は、それぞれ、半導体基板内の補助回路と、３次元メモリアレイ内のＮＯＲメモリストリングの同様レベル層内の選択ビット線（selected bit line）との間で、電気信号をルーティングする。本明細書における「同様レベル」とは、平坦な半導体基板の上の、互いにほぼ同じレベルに位置するＮＯＲメモリストリングの層を意味する。図１Ａに示すように、第１のグローバルワード線１０３－６は、ビア１０１－６によって、ビット線１０６－６に電気的に接続された導体層１０１－４の導体に接続されている。第１のグローバルワード線１０３－６は、導体ピラー又はローカルワード線１０４－６によって、導体１０７－６とビアとを介して、埋設コンタクト１０８－６に接続されている。導体１０７－６は、３次元メモリアレイの下を第１のグローバルワード線と実質的に平行をなす方向に沿って延在する第２の相互接続導体のセット（「第２のグローバルワード線」）の導体をなす。埋設コンタクト１０８－６は、ビット線セレクタ回路（図１Ａには示されていないが、図１Ｃと併せて後述する）を介して、ビット線１０６－６をサーブするセンスアンプに接続されている。第２のグローバルワード線１０７－６は、他の回路（例えばバイアス電圧源）がビット線１０６－６に接続することを可能にする。
図１Ａにおいて、第１のグローバルワード線１０３－４は、第１のグローバルワード線１０３－６と同様に、ビア１０２－４によって、ビット線１０６－２に電気的に接続された導体層１０１－３の導体に接続されている。第１のグローバルワード線１０３－４は、ローカルワード線１０４－４によって、第２のグローバルワード線１０７－４と導体充填ビアとを介して、埋設コンタクト１０８－４に接続されている。埋設コンタクト１０８－４は、ビット線セレクタ回路を介して、ビット線１０６－４をサーブするセンスアンプに接続されている。第２のグローバルワード線１０７－６は、他の回路（例えばバイアス電圧源）がビット線１０６－６に接続することを可能にする。
図１Ｂは、それぞれ、階段構造体１００－Ｌ、１００－ＲのＸ－Ｚ平面における側面図である。図１Ｂは、ビット線１０６－０、１０６－２、１０６－４、１０６－６が、図１Ａを参照して既に上述した方法で、階段構造体１００－Ｌのそれぞれ対応する埋設コンタクト１０８－０、１０８－４、１０８－６、１０８－８に接続されている様子を示す。図１Ｂはまた、ビット線１０６－１、１０６－３、１０６－５、１０６－７が、同様の方法で、階段構造体１００－Ｒのそれぞれ対応する埋設コンタクト１０８－１、１０８－３、１０８－５、１０８－７に接続されている様子も示す。図１Ｂはまた、埋設コンタクト１０８－０、・・・、１０８－６、１０８－７が、それぞれ、３次元メモリアレイの８つのスタックにまたがる同様レベルの８つのビット線のうちの１つを選択する８入力選択回路を介して接続されていることを模式的に示す。
したがって、図１Ａ及び図１Ｂに示す接続方法では、８つのレベルを有する３次元メモリアレイの場合、更に４つの追加導体層（すなわち、導体層１０１－１、１０１－２、１０１－３、１０１－４）が必要となる。一般に、図１Ａ及び図１Ｂの接続方法では、３次元メモリアレイのレベル数の半分の追加導体層が必要となる。また、３次元メモリアレイのレベル数が増加するにつれて、該３次元メモリアレイの下における、ビット線セレクタ用のシリコン占有面積（real estate）も比例的に増加する。図１Ｃは、３次元メモリアレイの８つのスタックにまたがる或る選択レベルにおける、８ビット式ビット線セレクタ１５０（例えば、図１Ａのビット線１０６－０のためのビット線セレクタ）を示す上面図である。
図１Ｃに示すように、ビット線ＢＬ０＜０＞、ＢＬ０＜１＞、・・・、ＢＬ０＜７＞は、それぞれ、半導体基板のビット線セレクタ１５０を形成する８つのＣＭＯＳトランジスタのドレイン端子のうちの対応するものに接続されている。同様に、ＢＬ１＜０＞、ＢＬ１＜１＞、・・・、ＢＬ１＜７＞、及びＢＬ２＜０＞、ＢＬ２＜１＞、・・・、ＢＬ２＜７＞、及びＢＬ３＜０＞、ＢＬ３＜１＞、・・・、ＢＬ３＜７＞は、それぞれ、別の３つの８ビット式ビット線セレクタのうちの１つに接続されている。４つの８ビット式ビット線セレクタにおける、３２個のＣＭＯＳトランジスタのソース端子は、全て共通に、３２本すべてのビット線をサーブするセンスアンプの端子１５１に接続されている（すなわち、３２本のビット線は、階段構造体の４つの選択レベルにおける各８本のビット線に対応している）。ビット線セレクタ１５０では、選択信号ＳＥＬ＜０＞、ＳＥＬ＜１＞、・・・、ＳＥＬ＜７＞が、８つのＣＭＯＳトランジスタのゲート電極のうちの対応するものに供給される。このように、選択信号のうちの１つがアクティベートされると、対応するＣＭＯＳトランジスタが導通状態となり、これにより、対応するビット線がセンスアンプの端子１５１に接続される。
図１Ｄは、８ビット式ビット線セレクタ１５０の概略的な回路図を示す図である。図１Ｄにおいて、ビット線セレクタ１５０の８つのＣＭＯＳトランジスタは、４つのトランジスタ・ペアにグループ分けされており、各トランジスタ・ペアのうちの２つのＣＭＯＳトランジスタは、それぞれ、互いに共通ソース領域を共有している。
図１Ｅは、階段構造体の下にある半導体基板において、センスアンプが４つの８ビット式ビット線セレクタに接続されている様子を示す図であり、該８ビット式ビット線セレクタは、それぞれ、３次元メモリアレイの、ＮＯＲメモリストリングの４つのレベルのうちの対応するもののビット線に接続されている。
図１Ａ～図１Ｅの方法に係る一実装例では、８つのレベルを有する３次元メモリアレイの場合、各階段構造体の下にある４つのビット線セレクタ（例えば、ビット線セレクタ１５０）には、約３５μｍ２の半導体基板面積が必要となる。これは、各３次元メモリアレイのフットプリントの下にある半導体基板面積の、約２８％を占める。３次元メモリアレイのレベル数が増加するにつれて、ビット線セレクタ用の半導体面積も比例的に増加する。１６以上のレベルを有する３次元メモリアレイのビット線セレクタに必要な半導体面積は、３次元メモリアレイのフットプリント自体を上回ることとなる。
本発明の一実施形態によれば、ビット線をセンスアンプに接続するための、半導体基板内のビット線セレクタを、階段構造体の上側、下側、又は横側に作製された薄膜トランジスタ（「垂直型ＴＦＴ」）を用いて実装することにより、該ビット線セレクタが排除されている。垂直型ＴＦＴは、ビット線の接続に必要な追加導体層（例えば、図１Ａ及び図１Ｂの導体層１０１－１、１０１－２、１０１－３、１０１－４）を１つに減らすことを可能にする。垂直型ＴＦＴという名称は、いくつかの好ましい実施形態において、そのチャネル電流がＺ方向に沿って流れることに起因して名付けられている。垂直型ＴＦＴの「垂直」という呼称は、この詳細な説明の中における単なる利便的な命名規則に過ぎないことをよく理解されたい。以下の説明で明らかとなるように、垂直型ＴＦＴのチャネル電流は、そのフットプリントを最小化することを目的として、Ｚ方向に沿って流れることが好ましいが、意図通りの機能を発揮するためにＺ方向に沿って流れる必要があるわけではない。
図２Ａは、垂直型ＴＦＴを提供する方式２０１、２０２、２０３を示しており、これらの方式では、垂直型ＴＦＴが、階段構造体２００の上側、下側、及び横側のうちのそれぞれ対応する位置に設けられる。図２Ａに示すように、方式２０１では、３次元メモリアレイのＮＯＲメモリストリングの同一レベルにおけるビット線が、導体充填ビア（例えば、図１Ａの導体充填ビア１０５－０、１０５－２、１０５－４、１０５－６）を介して、階段構造体２００の上側に作製された垂直型ＴＦＴのうちの対応するものに接続される（例えば、垂直型ＴＦＴ２１１－１、２１１－３、２１１－５、２１１－７は、それぞれ、レベル１、３、５、７のうちの対応するビット線を接続する）。垂直型ＴＦＴがオンに切り替えられると、垂直型ＴＦＴは、対応するビット線を、単一の導体層２１２の対応する導体に接続する。導体層２１２の導体は、階段構造体２００内の他の導体（例えば、導体ピラー又はローカルワード線）によって、半導体基板内の補助回路（例えば、センスアンプ２１４）に接続されてもよい。
方式２０２では、３次元メモリアレイのＮＯＲメモリストリングの同一レベルにおけるビット線が、利用可能な導体によって、導体充填ビア（例えば、図１Ａの導体充填ビア１０５－０、１０５－２、１０５－４、１０５－６）を介して、階段構造体２００の下側に作製された垂直型ＴＦＴのうちの対応するものに接続される（例えば、垂直型ＴＦＴ２１７－１、２１７－３、２１７－５、２１７－７は、それぞれ、レベル１、３、５、７のうちの対応するビット線を接続する）。各ビット線について、このような利用可能な導体は、対応する、第１のグローバルワード線のショートセクション（例えば、図１Ａのグローバルワード線１０３－４）、及び、対応する、ローカルワード線（例えば、ローカルワード線１０４－４）のショートセクションを含んでもよい。垂直型ＴＦＴがオンに切り替えられると、垂直型ＴＦＴは、対応するビット線を、単一の導体層２１５の対応する導体に接続する。導体層２１５の導体は、半導体基板内の補助回路（例えば、センスアンプ２１４）に選択的に接続されてもよい。
方式２０３では、３次元メモリアレイのＮＯＲメモリストリングの同一レベルにおけるビット線が、他の導体によって、導体充填ビア（例えば、図１Ａの導体充填ビア１０５－０、１０５－２、１０５－４、１０５－６）を介して、階段構造体２００の横側に作製された垂直型ＴＦＴのうちの対応するものに接続される（例えば、垂直型ＴＦＴ２１８－１、２１８－３、２１８－５、２１８－７は、それぞれ、レベル１、３、５、７のうちの対応するビット線を接続する）。各ビット線について、このような利用可能な導体は、対応する、第１のグローバルワード線のショートセクション（例えば、図１Ａのグローバルワード線１０３－４）、及び、対応する、ローカルワード線（例えば、ローカルワード線１０４－４）のショートセクションを含んでもよい。垂直型ＴＦＴがオンに切り替えられると、垂直型ＴＦＴは、対応するビット線を、単一の導体層２１６の対応する導体に接続する。この導体は、半導体基板内の補助回路（例えば、センスアンプ２１４）に接続される。
図２Ｂは、本発明の一実施形態に係る垂直型ＴＦＴ３３０を示す断面図である。図２Ｂに示すように、垂直型ＴＦＴ３３０は、半導体構造体を囲む環状ゲート電極２３３（例えば、ポリシリコンゲート）を含み、該半導体構造体は、環状ゲート酸化物２３５によって、環状ゲート電極２３３から分離されている。本明細書における「環状」という用語は、円形のリングという意味だけでなく、任意形状の閉じた外層の意味も含む。該半導体構造体は、Ｎ＋ドープドレイン領域２３１ａ、Ｎ－ドープドレイン領域２３１ｂ、チャネル領域２３６、Ｎ－ドープソース領域２３４ｂ、及びＮ＋ドープソース領域２３４ａを含む。チャネル領域２３６は、例えば、ｐ型ボディ領域であってもよい。ゲート電極２３３の電圧が垂直型ＴＦＴ３３０のしきい電圧値を超えると、垂直型ＴＦＴ３３０が導通状態となり、Ｎ＋ドープドレイン領域２３１ａとＮ＋ドープソース領域２３４ａとの間に、低抵抗の電流経路が提供される。
図２Ｃは、本発明の一実施形態に係る垂直型ＴＦＴ３５０を示す断面図である。図２Ｃに示すように、垂直型ＴＦＴ３５０は、半導体構造体を囲む環状ゲート電極２３３（例えば、ポリシリコンゲート）を含み、該半導体構造体は、環状ゲート酸化物２３５によって、環状ゲート電極２３３から分離されている。垂直型ＴＦＴ３５０の半導体構造体は、図２Ｂの垂直型ＴＦＴ３３０と同様に、Ｎ＋ドープドレイン領域２３１ａ、Ｎ－ドープドレイン領域２３１ｂ、Ｎ－ドープソース領域２３４ｂ、及びＮ＋ドープソース領域２３４ａを含む。しかし、図２Ｂの垂直型ＴＦＴ３３０とは異なり、垂直型ＴＦＴ３５０のチャネル又はｐ型ボディ領域２３６は、酸化物コア２３７を囲む環状をなす。ゲート電極２３３の電圧が垂直型ＴＦＴ３５０のしきい電圧値を超えると、垂直型ＴＦＴ３５０が導通状態となり、Ｎ＋ドープドレイン領域２３１ａとＮ＋ドープソース領域２３４ａとの間に、低抵抗の電流経路が提供される。
図２Ｂ及び図２Ｃは、縮尺通りに図示されていない。一実施形態では、ゲート酸化物２３５の厚さは２０ｎｍであり、ゲート電極２３３の厚さは４０ｎｍであり、ｐ型ボディ領域２３６のチャネル長（すなわち、Ｚ方向に沿った長さ）は５００ｎｍである。ｐ型ボディ２３６のフットプリントを１５０ｎｍ×１００ｎｍ（それぞれＸ方向及びＹ方向）とすることにより、フットプリントの外周を用いて近似したチャネル幅もが５００ｎｍとなるようにしてもよい。これらの寸法で、ゲート・ソース間電圧（ＶＧＳ）をしきい電圧値プラス８ボルトで駆動し、かつドレイン・ソース間電圧（ＶＤＳ）を０．５ボルトで駆動した場合、垂直型ＴＦＴのドレイン・ソース間電流（ＩＤＳ）の電流能力は、約２．２５μＡとなる。後述するように、チャネル領域が高品質の結晶性半導体である場合（例えば、金属ケイ化物によって結晶化が促進された場合）、上述した寸法において、電流能力を大幅に増大させることができる（例えば１５μＡ）。
図３は、本発明の一実施形態に係る、階段構造体３２０の上に設けられた垂直型ＴＦＴ（すなわち方式２０１）を用いて形成されたビット線セレクタ３００を示す図である。図３に示すように、ビット線セレクタ３００は、階段構造体３２０のレベル１、３、５、７のビット線に接続するための垂直型ＴＦＴを提供する。以下に説明するように、スペースを効率的に利用するために、各レベルのビット線に対して２つの垂直型ＴＦＴセットが提供される。一方の垂直型ＴＦＴセットは奇数のビット線に接続するために提供され、他方の垂直型ＴＦＴセットは偶数のビット線に接続するために提供される。例えば、垂直型ＴＦＴ ＴＲ０は、レベル７の奇数ビット線３０２－１、３０２－３、３０２－５、３０２－７に接続し、垂直型ＴＦＴ ＴＲ４は、レベル７の偶数ビット線３０２－０、３０２－２、３０２－４、３０２－６に接続する。同様に、垂直型ＴＦＴ ＴＲ１、ＴＲ２、ＴＲ３は、それぞれ、レベル５、３、１のうちの対応する奇数ビット線に接続し、垂直型ＴＦＴ ＴＲ５、ＴＲ６、ＴＲ７は、それぞれ、レベル５、３、１のうちの対応する偶数ビット線に接続する。この配置により、隣接するビット線をサーブする垂直型ＴＦＴを、互い違いに配置することができる。
一実施形態では、各ビット線は５０ｎｍの幅を有し、かつ互いに隣接するビット線は８０ｎｍの間隔をもって配置されている。これにより、ビット線のピッチは１３０ｎｍをなす。互いに隣接するビット線をサーブするセンスアンプ（例えば、レベル１、３、５、及び７の各々において、互いに隣接するビット線３０２－０、３０２－１をサーブするセンスアンプ３０１－０）は、ビット線のピッチの２倍（すなわち２６０ｎｍ）の間に設けられる。この実施形態では、所望の駆動を提供する垂直型ＴＦＴは、１５０ｎｍ×１００ｎｍのフットプリント（及び５００ｎｍの垂直チャネル長）を有する。したがって、ビット線セレクタ３００において、各レベルをサーブする、２つの垂直型ＴＦＴセットは、Ｙ方向に沿って並んで配置されている。しかし、垂直型ＴＦＴのコンタクトは、互いに隣接するビット線をサーブする垂直型ＴＦＴが２６０ｎｍ（すなわち、ビット線のピッチの２倍）以内に収まるように、互い違いに配置されている。具体的には、一実施形態では、各垂直型ＴＦＴのフットプリントは、Ｘ方向及びＹ方向の両方において、ビット線のピッチを超えている。互いに隣接する垂直型ＴＦＴ ＴＲ０、ＴＲ４を互い違いに配置することにより、互いに隣接する２つの垂直型ＴＦＴのフットプリントの合計が、３２０ｎｍ（Ｙ方向）×２６０ｎｍ（Ｘ方向）の領域内に収まることとなる。アレイ長（すなわち、各ＮＯＲメモリストリングのＹ方向に沿った長さ）が１６０μｍである、８つのレベルを有する３次元メモリアレイの場合、階段構造体３２０は、本発明のビット線セレクタ３００を収容するために、Ｙ方向に沿って２μｍ延びるだけでよい。
図４は、本発明の一実施形態に係る、図３の階段構造体３２０の、奇数ビット線を通るＹ－Ｚ平面断面図である。図４では、単に説明の目的のために、垂直型ＴＦＴ ＴＲ０、ＴＲ１は、図２Ｂの垂直型ＴＦＴ３３０で説明した種類の垂直型ＴＦＴにより実装されている。図４ではまた、垂直型ＴＦＴ ＴＲ２、ＴＲ３は、図２Ｃの垂直型ＴＦＴ３５０で説明した種類の垂直型ＴＦＴにより実装されている。本明細書に開示される任意の垂直型ＴＦＴは、図４に示す垂直型ＴＦＴ ＴＲ０、ＴＲ１、ＴＲ２、ＴＲ３のうちのいずれの実装に対しても好適である。更に、図４の各垂直型ＴＦＴには、良好な電気的コンタクトを提供するために、Ｎ＋ドープソース領域２３４ａ上に、窒化チタン（ＴｉＮ）の薄層３３２が形成されている。また、Ｎ＋ドープドレイン領域２３１ａに隣接する各垂直型ＴＦＴ上には、Ｃ４９ケイ化チタン（ＴｉＳｉ２）層３３１が形成されている。以下に説明するように、例えば、ＴｉＳｉ２層を形成するアニールステップでは、ＴｉＳｉ２層が、隣接する非晶質半導体材料の結晶化を惹き起こすシード層を提供することにより、隣接する任意の非晶質半導体材料が結晶化されることとなる。このようにして形成された結晶性半導体材料は、シード層の存在なしに結晶化された半導体層と比較して、欠陥が少なく、かつ高いキャリア移動度を有する。或いは、半導体層は、ケイ化ニッケルなどの金属ケイ化物を用いて結晶化されてもよい。この代替方法では、金属ケイ化物は、金属ケイ化物層の波面（wave-front）の後ろに、欠陥が少なく、かつ高い移動度を有する結晶化半導体を残す。
図５は、階段構造体３２０において、ビット線選択信号が、グローバルワード線１０３－０、１０３－４、１０３－１、１０３－５を用いて、それぞれ対応する垂直型ＴＦＴ ＴＲ０、ＴＲ４、ＴＲ１、ＴＲ５のゲート端子に接続され、かつ、垂直型ＴＦＴ ＴＲ０、ＴＲ４、ＴＲ１、ＴＲ５のドレイン端子が、導体層２１２を用いて接続されている様子を示す図である。なお、図５には、Ｘ－Ｙ平面及びＹ－Ｚ平面の両方における断面図が示されている。図５に示すように、垂直型ＴＦＴ ＴＲ０、ＴＲ４への選択信号は、第１のグローバルワード線１０３－０、１０３－４を介して階段構造体３２０のレベル７のビット線に接続され、垂直型ＴＦＴ ＴＲ１、ＴＲ５への選択信号は、第１のグローバルワード線１０３－１、１０３－５を介して階段構造体３２０のレベル５のビット線に接続されている。また、図５は、第１のグローバルワード線が、３次元メモリアレイのアレイ部分において、通常、導体ピラーとして設けられているローカルワード線に接続するために使用されることを示している。垂直型ＴＦＴ ＴＲ０、ＴＲ４、ＴＲ１、ＴＲ５（及び、他のレベルでは、垂直型ＴＦＴ ＴＲ２、ＴＲ６、ＴＲ３、ＴＲ７）のドレイン端子（例えば、ドレイン端子２３１ａ）は、同一のセンスアンプにより提供され、かつ導体層２１２内の共通導体に接続されている。このように、図１Ａ～図１Ｅで示した、３次元メモリアレイのレベルの半分に等しい数の追加導体層を必要とする方法とは異なり、図２～図５の方法では、垂直型ＴＦＴを用いて、単に１つの追加導体層のみを必要とする。
本明細書で説明する垂直型ＴＦＴの大きな利点のうちの１つは、電流が、Ｚ方向に、すなわち半導体基板に対して実質的に垂直をなす方向に流れることにより、下側の半導体基板の表面に投影されるフットプリントが小さくなることである。本明細書における「フットプリント」とは、垂直型ＴＦＴを上面視したときに半導体基板上に投影される面積を意味する。一般に、垂直型ＴＦＴが「オン」又は導電状態にあるときに流れる電流は、そのチャネル領域の電荷キャリア移動度に比例する。メモリセル動作に垂直型ＴＦＴを組み込むためには、より大きな「オン」電流が望まれるため、垂直型ＴＦＴの電荷キャリアが高い移動度を有することが望ましい。
以下の説明では、上述したか否かに関わらず、本発明の範囲内にある垂直型ＴＦＴの様々な実施形態、及びそのような垂直型ＴＦＴを形成する方法を示す。本明細書の一実施形態で説明されたプロセスステップは、それらのステップが他の実施形態における文脈で明示的に説明されていない場合であっても、該他の実施形態に使用することができる。本明細書において２以上の特定のステップの方法について言及する場合、本明細書に別段の記載がない限り、又は文脈で要求されない限り、そのような特定のステップは、任意の順序で実施されてもよいし、又は、同時に実施されてもよい。同様に、このような方法は、特定のステップの前、又は特定のステップの後、若しくは任意の特定の２つのステップ間に実施される、１以上の他のステップを含んでもよい。
図６は、本発明の一実施形態に係る、階段構造体を含むメモリ構造体４０及び垂直型ＴＦＴの上側に相互接続導体が形成される前の、複数の垂直型ＴＦＴ（例えば、垂直型ＴＦＴ５）及びメモリ構造体４０を示す等角図である。メモリ構造体４０の階段構造体は、各々が３次元メモリアレイの各レベルのビット線（すなわち、共通ドレイン領域）に接続された多数の導体充填ビア（例えば、導体充填ビア１７）を含む。図６では、垂直型ＴＦＴが、（図２Ａの方式２０３に関して上述したように）階段構造体４０の横側に示されている。図６に示すように、垂直型ＴＦＴ５は、その底部において、導電性素子１５により電気的に接続されており、この導電性素子１５は、ＮＯＲメモリストリング（すなわち、抵抗を低減するために金属層にストラップされ得るドープ半導体層）の共通ドレイン領域と同じ材料から形成されてもよい。これにより、同じマスキング及びエッチングステップ中に、導電性素子１５を、ビット線と同時に形成することができる。図６に示すように、垂直型ＴＦＴ５は、ゲート酸化物層１００及びゲート電極層１１０により同心円状に囲まれた半導体ピラー９０を含む。半導体ピラー９０は、垂直型ＴＦＴ５のためのチャネル領域（図示せず）及びソース領域（図示せず）を含む。導電性素子１５は、垂直型ＴＦＴ５のドレイン領域を形成する。半導体基板の表面に対して実質的に垂直をなす半導体ピラー９０は、垂直方向に沿った電流の流れを提供し、これにより、半導体基板上の面積を大幅に低減することができる。以下の説明は、結果として生じる垂直型ＴＦＴのチャネル領域において、半導体ピラー９０が低結晶欠陥密度及び高電荷キャリア移動度を有することを可能にし、それによって、改善された電流能力を提供するプロセスステップを含む。
図７Ａ～図７Ｌは、本発明の一実施形態に係る垂直型ＴＦＴを形成するための作製プロセスを示す図である。図７Ａに示すように、先ず、導電性の相互接続１０が、半導体基板の上側に、半導体基板に対して実質的に平行をなすように形成される。相互接続１０のための適切な材料としては、モリブデン、コバルト、タングステン、窒化チタン、窒化タンタル、タンタル、チタン、上述したものの１つ又は複数の組み合わせ、及び他の適切な導電性材料のうちのいずれかが挙げられる。相互接続１０は、階段構造体（例えば、図６のメモリ構造体４０の階段構造体）のビット線への接続を可能にする導体充填ビア２０を含む。導体充填ビア２０中の導電性材料は、相互接続１０に用いられるものと同じであってもよい。
相互接続１０及び導体充填ビア２０は、当業者に知られているように、例えば、フォトリソグラフィプロセスにより導電性材料を堆積及び画定するサブトラクティブ法などの、任意の適切な方法を用いて形成される。導電性材料は、例えば、蒸着、スパッタリング、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、又は電気化学的堆積法、若しくは他の適切な方法などの、任意の適切な方法を用いて堆積される。フォトリソグラフィプロセス中のエッチングは、例えば、ウェットな酸又は塩基、腐食性ガス（例えば、塩素、臭素、又はフッ素）、若しくは任意の適切な腐食剤などの、任意の適切な方法を用いて達成される。或いは、相互接続１０及び導体充填ビア２０は、当業者に知られているダマシンプロセスを用いて形成されてもよい。ダマシンプロセスでは、誘電体層（例えば、酸化ケイ素又は窒化ケイ素）にトレンチを形成し、その中に適切な導電性材料を堆積させる。その後、誘電体層上及び他の部分上に堆積された余分な導電材料を、例えば、腐食性ガス、ウェットな酸又は塩基、化学機械研磨法（ＣＭＰ）を用いたエッチバックなどの、任意の適切な方法を用いて選択的に除去する。このための方法としては、ＣＭＰが最も好ましい。トレンチは、例えば異方的エッチングなどの、任意の適切な方法を用いて形成されてもよい。
図７Ｂ－１を参照すると、相互接続１０及び導体充填ビア２０を形成した後、任意の適切な技術（例えば、ＣＶＤ、ＡＬＤ、又はスパッタリング）を用いて、第１のｎ型又はｐ型半導体層３０（例えば、シリコン、ゲルマニウム、又はシリコンゲルマニウム）を、非晶質半導体層として堆積する。第１の半導体層３０は、その後形成されることとなる垂直型ＴＦＴ５のソース領域又はドレイン領域として予約されているため、以下では、第１の半導体層３０を「第１のソース層又はドレイン層３０」と呼称する。図７Ｂ－２は、図７Ｂ－１の構造を別の視点から示したものである。後述するように、その後、第１のソース層又はドレイン層３０を結晶化する。一実施形態では、第１のソース層又はドレイン層３０は、ＮＯＲメモリストリングの共通ドレイン領域と同時に形成されてもよい（すなわち、共通ドレイン領域と同じ層の半導体材料から形成される）。図７Ｃは、部分４０Ｂ及び３次元メモリ構造体４０Ａ（メモリアレイ及び１以上の階段の両方を含む）に、垂直型ＴＦＴ５を、堆積された複数の半導体層及び絶縁層から形成する中間ステップを示す図である。３次元メモリ構造体（例えば、メモリ構造体４０Ａ）の形成法は、例えば、非仮特許出願に開示されている。この中間ステップでは、垂直型ＴＦＴ部分４０Ｂに対する処理が、メモリ構造体部分４０Ａに対する処理から分離されている。適切なマスキング及びエッチングステップを使用することにより、垂直型ＴＦＴ部分４０Ｂの上層を除去し、これは第１のソース層又はドレイン層３０で停止する。他の層（例えば、第１のソース層又はドレイン層３０にストラップされた金属層４６など）が存在してもよい。図７Ｂ－１の構造は、図７Ｃの垂直型ＴＦＴ部分４０Ｂから上部層を除去することによって生じることとなる。
その後、図７Ｄ－１の等角図及び図７Ｄ－２の断面図に示すように、第１のソース層又はドレイン層３０を形成した後、ＣＶＤ、ＡＬＤ、又はスピンオンなどの任意の適切な方法を用いて、第１のソース層又はドレイン層３０上にモールド誘電体層５０（例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、炭化ケイ素、酸素水素炭化ケイ素、フッ素ドープ酸化ケイ素、ホウ素ドープ酸化ケイ素、又はリンドープ酸化ケイ素、若しくはこれらの材料の任意の組み合わせ）を堆積させる。
モールド誘電体層５０をマスキングし、パターニングし、エッチングすることにより、第１のソース層又はドレイン層３０を露出させるビアを形成する。その後、図７Ｅ－１の等角図及び図７Ｅ－２の断面図に示すように、エッチバック又はＣＭＰなどの任意の適切なプロセス、最も好ましくはＣＭＰを用いてモールド誘電体層５０の表面から過剰な半導体材料を除去した後、第２の半導体層６０（例えば、シリコン、ゲルマニウム、又はシリコンゲルマニウム）を、任意の適切な技術（例えば、ＣＶＤ、ＡＬＤ、又はスパッタリング）を用いてビア内に堆積させる。第２の半導体層６０は、その後形成されることとなる垂直型ＴＦＴ５のチャネル領域として予約されているため、以下では、第２の半導体層６０をチャネル層６０と呼称する。半導体層６０は、好ましくは、アモルファス半導体材料として堆積される。
チャネル層６０は、第１のソース層又はドレイン層３０と同じ導電型又は異なる導電型で、ｉｎ ｓｉｔｕでドープされてもよい。次に、図７Ｆ－１の等角図及び図７Ｆ－２の断面図に示すように、チャネル層６０の一部は、第３の半導体層７０を作成するために、ｉｎ ｓｉｔｕでないドーピングステップ（例えば、ガス拡散又はイオン注入）を使用してドープされてもよい。最も好ましくは、第３の半導体層７０は、第１のソース層又はドレイン層３０と同じ導電型でドープされる。第３の半導体層７０は、その後形成されることとなる垂直型ＴＦＴ５の別のソース又はドレイン領域として予約されているため、以下では、第３の半導体層７０を第２のソース層又はドレイン層７０と呼称する。
第１のソース層又はドレイン層３０、チャネル層６０、及び第２のソース層又はドレイン層７０が、as depositedにアモルファスシリコンを含む場合、次に、薄いチタン（Ｔｉ）層７２（例えば、約１０ｎｍの厚さ）が、チタン層７２上に保護層７４（例えば、窒化チタン又は他の任意の適切な材料）が堆積されているか否かに関わらず、第２のソース層又はドレイン層７０上に堆積される。図７Ｇ－１の等角図及び図７Ｇ－２の断面図には、結果として得られた、保護層７４を堆積した構造が示されている。保護層７４は、チタン層７２の堆積の直後に堆積されることが好ましい。次に、結果として得られた構造体を、不活性雰囲気（例えば、窒素又はアルゴン）中で、アモルファスシリコンの結晶化に適した温度（例えば、５５０～１０００℃の範囲の温度下で、１秒間～２４時間）でアニールを行う。或いは、５５０℃で２４時間、６００℃で１２時間、７５０℃で５分間、又は８００℃で１分間アニールを行ってもよいし、若しくは、シリコンが高品質の単結晶シリコン又は多結晶シリコンに結晶化する任意の適切な温度下で、任意の適切な時間アニールを行ってもよい。
アニール処理の間、チタン層７２は、下側のシリコンと反応することにより、ケイ化チタン８０を形成する。これにより、第１のソース層又はドレイン層３０、チャネル層６０、及び第２のソース層又はドレイン層７０における低欠陥濃度を有する結晶シリコンの形成に適した結晶性テンプレートが提供される（図７Ｈ－１及び図７Ｈ－２を参照）。このようにして得られた低欠陥濃度を有する結晶シリコンは、高欠陥濃度であることが知られている従来の多結晶半導体材料よりも高い移動度を有するキャリアを含む。
第２の実施形態によれば、第２のソース層又はドレイン層７０に、チタン層７２ではなく、薄いニッケル層が堆積される。ニッケルの堆積後、この構造体は低温（例えば、約３５０℃～約４５０℃の間）でアニールされる。アニール中、ケイ化ニッケル膜が形成され、このケイ化ニッケル膜が第２のソース層又はドレイン層７０、チャネル層６０、及び第１のソース層又はドレイン層３０中を拡散することにより、これらの半導体層内のアモルファスシリコンが、低欠陥濃度の形態へと結晶化すべく誘導される。ケイ化ニッケル膜が構造体のシリコンの外側の境界に到達すると、プロセスが完了する。
図７Ｈ－１の等角図及び図７Ｈ－２の断面図に示すように、次に、チタン層７２及び保護層７４は、選択性ウェットエッチング（例えば、過酸化水素及び硫酸の組み合わせ）によって除去される。ケイ化チタン膜８０は残されたままとなるが、いくつかの実施形態では、他の手段を用いてケイ化チタン膜８０が除去される。いくつかの実施形態では、結晶性半導体層の形成は、作製シーケンスの後のステップで行われる。
この時点で、半導体ピラー９０（すなわち、ケイ化チタン膜８０、結晶化されたチャネル層６０、結晶化された第１のソース層又はドレイン層３０、及び第２のソース層又はドレイン層７０の組み合わせ）の大部分が完成している。次に、図７Ｉに示すように、半導体層９０の周りのモールド誘電体層５０をエッチングすることにより、半導体ピラー９０の長さの大部分に亘って延びるトレンチを形成する。次に、図７Ｊ－１の等角図及び図７Ｊ－２の断面図に示すように、半導体ピラー９０の露出面及びトレンチの底部に、ゲート酸化物１００を、任意の適切な技術（例えば、ＣＶＤ、ＡＬＤ、又は熱酸化）を用いてコンフォーマルに堆積させる。ゲート酸化物１００は、例えば、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ハフニウムシリコン、又はこれらの材料の２つ以上の任意の組み合わせなどの、任意の適切な材料とすることができる。
その後、ゲート電極層１１０（例えば、窒化チタン、窒化タンタル、タングステン、又はこれらの２つ以上の任意の組み合わせ、若しくは任意の適切な材料）をゲート酸化物１００上に堆積させることにより、トレンチの残部をゲート電極層１１０で完全に充填し、かつゲート電極層１１０を任意の露出領域上に堆積させる。トレンチの外側の露出領域にある任意のゲート電極及びゲート酸化物材料は、例えばエッチバック又はＣＭＰなどの、任意の適切な技術を用いて選択的に除去される。図７Ｋ－１の等角図及び図７Ｋ－２の断面図に示すように、ゲート電極層１１０及びゲート酸化物１００を選択的に除去した後、半導体ピラー９０の表面１３０及びゲート電極層１１０の表面１２０が露出する。
誘電体層は、まず、ゲート電極層１１０の露出部上、ゲート酸化物１００上、及び第２のソース層又はドレイン層７０上に堆積される。その後、誘電体層をパターニング及びエッチングすることにより、ゲート電極層１１０の表面１２０及び第２のソース層又はドレイン層７０の表面１３０を露出させるビアを形成すると共に、相互接続導体のためのトレンチを提供する。次に、図７Ｌに示すように、ビア及びトレンチを導電材料で充填することにより、導体充填ビア１４０を介してゲート電極層１１０及び第２のソース層又はドレイン層７０を電気的に接続する相互接続１５０を形成する。この時点で、垂直型ＴＦＴ１３５の大部分が完成している。チャネル層６０は、金属ケイ化物層の存在下で結晶化されているため、チャネル層６０は、従来の多結晶半導体層と比較して、結晶欠陥濃度が低く、かつ高いキャリア移動度を有する。チャネル内におけるキャリア移動度の向上は、導電状態の垂直型ＴＦＴにおける大電流化を可能にする。
図８は、本発明の一実施形態に係る垂直型ＴＦＴ８５０を示す図である。Ｘ－Ｙ平面において長方形の断面を有する図７Ｌの垂直型ＴＦＴ１３５とは異なり、垂直型ＴＦＴ８５０は、Ｘ－Ｙ平面において円形の断面を有する。垂直型ＴＦＴ８５０は、図６の垂直型ＴＦＴ５を実装するために使用されてもよい。挿入図８３０は、第１のソース層又はドレイン層３０、チャネル層６０、ゲート酸化物層１００、及びゲート電極層１１０をより明確に示すための、垂直型ＴＦＴ８５０の部分等角図である。円形断面を有する垂直型ＴＦＴ８５０の作製ステップは、断面形状が長方形である図７Ｌの垂直型ＴＦＴ５の作製ステップと実質的に同じである。
図９Ａ～図９Ｈは、本発明の一実施形態に係る垂直型ＴＦＴ８５０を作製する別の方法を示す図である。図９Ａに示すように、ビア９０１がモールド誘電体層５０に形成され、これにより、第１のソース層又はドレイン層３０の表面が露出している。次に、図９Ｂの等角図に示すように、絶縁層３６をビア９０１上にコンフォーマルに堆積させ、これにより、ビア９０１内の第１のソース層又はドレイン層３０のすべての露出部分を完全に覆う。絶縁層３６は、任意の適切な誘電体（例えば、約１０ｎｍのシリコン酸化物）である。その後、図９Ｃの等角図に示すように、ゲート電極層１１０を絶縁層３６上にコンフォーマルに堆積させる。次に、図９Ｄの等角図に示すように、異方的エッチングを行いゲート電極層１１０及び絶縁層３６の一部を除去することにより、第１のソース層又はドレイン層３０の表面１０２を露出させる。これにより、ビア９０１の側壁上に、元の厚さの大部分の厚さを有するゲート電極層１１０が残されることとなる。
次に、図９Ｅの等角図に示すように、ゲート電極層１１０上及び第１のソース層又はドレイン層３０の表面１０２上に、ゲート酸化物層１００をコンフォーマルに堆積させる。次に、図９Ｆに示すように、ゲート酸化物層１００の一部を異方的エッチングで除去することにより、第１のソース層又はドレイン層３０の表面１０２を露出させる。次に、図９Ｇに示すように、チャネル層６０をビア９０１中に非晶質の形態で堆積させることにより、第１のソース層又はドレイン層３０に接触させる。その後、チャネル層６０の一部を、ＣＭＰを用いて上面から除去する。次に、図９Ｇに示すように、チャネル層６０の上面部を、チャネル層６０と異なる濃度又は異なる導電型を有するドーパントでドーピングすることにより、第２のソース層又はドレイン層７０を形成する。次に、第１のソース層又はドレイン層３０、第２のソース層又はドレイン層７０、及びチャネル層６０に含まれる任意の非晶質半導体材料を、初めに第２のソース層又はドレイン層７０の表面７１にチタン膜を堆積し、その後５５０℃を超える温度でアニールすることにより結晶化させる。これにより、上述の方法でチャネル層６０及び第１の及び第２のソース層又はドレイン層３０、７０の結晶化の種となるＴｉＳｉ２シード層の形成が形成されるため、これらの半導体層において最小限の結晶欠陥と高いキャリア移動度を得ることができる。
その後、ゲート電極層１１０及び第２のソース層又はドレイン層７０に電気的に接続するための相互接続及びその他の操作は、上述したような方法で達成することができる。
図１０は、本発明の一実施形態に係る垂直型ＴＦＴ２８０を示す図である。図１０に示すように、垂直型ＴＦＴ２８０は、（ｉ）誘電体層２１０によって互いに分離された、第１の高ドープソース層又は高ドープドレイン層２００ａ、及び、第２の高ドープソース層又は高ドープドレイン層２００ｂと、（ｉｉ）第１の高ドープソース層又は高ドープドレイン層２００ａ、及び、第２の高ドープソース層又は高ドープドレイン層２００ｂの両方に接触している低ドープチャネル層２２０と、（ｉｉｉ）チャネル層２２０に接触しているゲート酸化物層２３０と、（ｉｖ）ゲート酸化物層２３０に接触しているゲート電極層２４０と、を含む。導体コンタクト２５０は、第１の高ドープソース層又は高ドープドレイン層２００ａ、第２の高ドープソース層又は高ドープドレイン層２００ｂ、及びゲート電極層２４０に、それぞれ個別のコンタクトを提供する。垂直型ＴＦＴ２８０では、チャネル層２２０は、電荷キャリアが、垂直型ＴＦＴ２８０が作製される半導体基板に対して実質的に垂直をなす方向（すなわち、Ｚ方向）に移動するように作製される。チャネル層２２０は、最初に非晶質半導体材料として堆積されてもよい。また、導体コンタクト２５０は、両高ドープソース層又は高ドープドレイン層２００ａ、２００ｂのうちのいずれか、若しくはその両方と接触するチタン層又はニッケル層を含んでもよい。チタン層又はニッケル層は、チャネル層２２０内の任意の非晶質シリコンの結晶化を、結晶欠陥の少ない結晶状態にシードし、その結果、チャネル層２２０内の電荷キャリア移動度を向上させることとなる。
図１１Ａ～図１１Ｆは、本発明の一実施形態に係る、図１０の垂直型ＴＦＴ２８０を作製するプロセスを示す図である。図１１Ａに示すように、第１の高ドープソース層又は高ドープドレイン層２００ａ、誘電体層２１０、及び第２の高ドープソース層又は高ドープドレイン層２００ｂを、非晶質半導体材料として連続的に堆積させる。次に、図１１Ａに示すように、結果として得られた構造体をパターニング及びエッチングすることにより、矩形のライン又はストリップを形成する。続いて、図１１Ａに示す構造体上にチャネル層２２０を非晶質半導体材料として堆積し、その後、ストリップ上にゲート酸化層２３０とゲート電極層２４０とを順次堆積する。その後、図１１Ｂに示すように、結果として得られた構造体（構造体２９０）を、チャネル層２２０、ゲート酸化物層２３０、及びゲート電極層２４０が該ストリップを包み込むラインを形成すべく、フォトリソグラフィステップを用いてパターニング及びエッチングする。
その後、図１１Ｃに示すように、パシベーションのために、誘電体層２５５を構造体２９０上に堆積する。図１１Ｄに、半導体チャネル層２２０、ゲート酸化物層２３０、及びゲート電極層２４０を通る構造体２９０の断面を示す。その後、誘電体層２５５をエッチングしてビア２６０を形成することにより、ゲート電極層２４０の表面２７０を露出させる。同時に又は代替的に、パシベーション層２５５をエッチングして第２のビア（図示せず）を形成することにより、第２のソース層又はドレイン層２００ｂの一部を露出させてもよい。次に、導体コンタクト層２５０（例えば、チタン又はニッケル）をビア２６０に堆積させることにより、表面２７０をコンタクトさせる。同時に又は代替的に、導体コンタクト層を堆積させることにより、第２のソース層又はドレイン層２００ｂの露出した部分をコンタクトさせてもよい。チタン又はニッケルを堆積させ、その後構造体２９０をアニールする。これにより、ＴｉＳｉ２又はＮｉＳｉ層が、第１の高ドープソース層又は高ドープドレイン層２００ａ、第２の高ドープソース層又は高ドープドレイン層２００ｂ、及びチャネル層２２０における任意の隣接する半導体材料の結晶化を、最小限の結晶欠陥を有する結晶形態に形成及びシードすることが可能となる。必要であれば、図１０に示すように、任意の追加の導体コンタクト２５０を、第１の高ドープソース層又は高ドープドレイン層２００ａ、及び、第２の高ドープソース層又は高ドープドレイン層２００ｂに接触すべく、形成してもよい。
図１２Ａ～図１２Ｋは、本発明の実施形態の更に別の実施形態に係る、メモリ構造体１２１０のＮＯＲメモリストリングのメモリセルに接続された、高移動度を有する垂直型ＴＦＴ１２２０を示す図である。上述したように、垂直チャネルを有するＴＦＴは、水平チャネルを有するＴＦＴよりも少ないシリコン領域を占有する。この点において、ＴＦＴが占有するシリコン領域は、ＴＦＴが平面基板の表面に投影した領域のことである。図１２Ａ～図１２Ｋに示す実施形態では、垂直型ＴＦＴ１２２０は、自己整列及び自己制限（self-aligning and self-limiting）を併せ持つクリティカルな寸法を有するため、２つのマスキングステップのみを用いて形成することができる。マスキングステップ数が削減されることにより、作製コストの削減、並びに、作製における均一性及び一貫性の向上が達成される。導電（「オン」）状態の垂直型ＴＦＴの電流の大きさは電荷キャリア移動度に比例するので、また、このような垂直型ＴＦＴがメモリ構造体１２１０のＮＯＲメモリストリングと共に動作する場合には、より大きな「オン」電流が望まれるので、このような垂直型ＴＦＴのチャネル領域では、より高い電荷キャリア移動度が望ましい。
以下の説明に関連して、図１２Ａ～図１２Ｃを等角図で示し、また、図１２Ｄ～図１２Ｋを部分等角図で示す。図１２Ａに示すように、ＮＯＲメモリストリングのアレイを含むメモリ構造体１２１０は、半導体基板の平坦な表面上に設けられている。半導体基板は、メモリ構造体１２１０に接続された回路デバイス（図示せず）を含んでもよい。図１２Ａでは、垂直型ＴＦＴ１２２０は、メモリ構造体１２１０に設けられ、かつ、導体充填ビア１２３０によって、メモリ構造体１２１０のＮＯＲメモリストリングのビット線に接続されている。各ビット線は、ＮＯＲメモリストリングのメモリトランジスタのための共通ドレイン端子を形成する高ドープ半導体材料のストリップをなす。図１２Ａに示すように、例示的な目的のために、各ビット線は２つのビア１２３０に接続されている。実際には、任意の適切な数のビアが各ビット線に接続されてもよい。また、垂直型ＴＦＴ１２２０がメモリ構造体１２１０の階段部分に設けられているため、垂直型ＴＦＴ１２２０は、メモリ構造体１２１０によって既に占有されていないシリコン領域を占有することはない。
垂直型ＴＦＴ１２２０の形成は、ビア１２３０を形成した後に、例えば、上述した方法又は仮特許出願に開示されている方法などの、任意の適切な方法を用いて開始される。その後、導電性半導体層１２４０を、互いに電気的に絶縁された個別のセクションに堆積し、パターニングし、エッチングする。導電性半導体層１２４０は、ｎ型であってもよいし、ｐ型であってもよい。また、導電性半導体層１２４０は、任意の適切な技術（例えば、ＣＶＤ、ＡＬＤ、又はスパッタリング）を用いて堆積された、シリコン、シリコンゲルマニウム、ゲルマニウム、又は任意の適切な半導体材料を含み得る。図１２Ａに示すように、導電性半導体層１２４０の各セクションは、２つの導体充填ビア１２３０を介して、メモリ構造体１２１０のＮＯＲメモリストリングのビット線に電気的に接続されている。
以下の詳細な説明を容易にするために、図１２Ｂに示す導電性半導体層１２４０の単一のセクションを参照して、垂直型ＴＦＴ１２２０の形成を説明する。この導電性半導体層１２４０のセクションは、その後形成されることとなる垂直型ＴＦＴのソース又はドレイン領域をなすことを考慮し、以下では、「第１のソース層又はドレイン層１２４０」と呼称する。図１２Ｂに示すように第１のソース層又はドレイン層１２４０を形成した後、その上に誘電体層１２５０を堆積させる（図１２Ｃ）。誘電体層１２５０は、任意の適切な誘電体材料（例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、酸化アルミニウム、炭化ケイ素、酸化炭化ケイ素、及び酸化炭化ケイ素ハイドライド）を含んでもよく、任意の適切な技術（例えば、ＣＶＤ又はＰＶＤ）を用いて堆積されてもよい。その後、誘電体層１２５０をパターニング及びエッチングすることにより、チャネルキャビティ１２６０及びゲートキャビティ１２７０の２つのキャビティを形成する。これらのキャビティ内には、後に形成されることとなる２つの垂直型ＴＦＴのためのチャネル領域及びゲート電極が、それぞれ対応して形成される。ゲートキャビティ１２７０の幅は、チャネルキャビティ１２６０の幅と比較してかなり狭い。チャネルキャビティ１２６０及びゲートキャビティ１２７０は、それぞれ、誘電体層１２５０の全長に亘って、第１のソース層又はドレイン層１２４０まで延びている。
次に、図１２Ｄに部分等角図で示すように、エッチング停止層１２８０（例えば、約１０ｎｍの厚さを有する窒化ケイ素層）を、チャネルキャビティ１２６０及びゲートキャビティ１２７０の内部、並びに、誘電体層１２５０上に、コンフォーマルに堆積させる。その後、図１２Ｅに示すように、犠牲層１２９０（例えば、約３０ｎｍの厚さを有する酸化ケイ素層）を、エッチング停止層１２８０上にコンフォーマルに堆積させる。エッチング停止層１２８０及び犠牲層１２９０は、共に任意の適切な技術（例えば、ＣＶＤ又はＡＬＤ）を用いて堆積されてもよい。図１２Ｅでは、ゲートキャビティ１２７０は、その幅の狭さに起因して、エッチング停止層１２８０及び犠牲層１２９０の堆積後に、その大部分が充填されているが、その一方で、チャネルキャビティ１２６０には、オープンシャフトが残されたままである。
その後、図１２Ｆに示すように、異方的エッチング（「パンチスルーエッチング」）を用いてエッチング停止層１２８０及び犠牲層１２９０の一部を除去することにより、第１のソース層又はドレイン層１２４０の表面１３００をチャネルキャビティ１２６０に露出させる。パンチスルーエッチングにより、チャネルキャビティ１２６０の側壁上及びゲートキャビティ１２７０の側壁上に、エッチング停止層１２８０及び犠牲層１２９０が残されることとなる。
その後、図１２Ｇ及び図１２Ｇ中の挿入図に示すように、チャネル層１３１０（例えば、適切なｎ型又はｐ型を有する非晶質の、シリコン、シリコンゲルマニウム、ゲルマニウム、又は他の半導体膜）を、任意の適切な技術（例えば、ＣＶＤ、ＡＬＤ、又はスパッタリング）を用いて堆積させることにより、チャネルキャビティ１２６０を充填する。チャネル層１３１０は、表面１３００において導電性半導体層１２４０と電気的に接触している。チャネル層１３１０は、堆積中にｉｎ ｓｉｔｕでドープされてもよい。チャネル層１３１０の一部を、エッチバック操作又はＣＭＰのいずれかを用いて、誘電体層１２５０の上面から除去してもよい。
その後、チャネル層１３１０を、任意の適切な技術（例えば、上述したような、チタン又はケイ化ニッケルの存在下における結晶化プロセス）を用いて結晶化させることにより、低結晶欠陥濃度を有する半導体ピラーを形成する。これにより、高い電荷キャリア移動度が得られることとなり、かつ大部分の電流（substantial current）が実現される。例えば、チャネル層１３１０は、アニール中の薄いチタン層１３２０とチャネル層１３１０との反応により生じるＴｉＳｉ２の存在下で結晶化されてもよい。任意選択で、保護層（図示せず）をチャネル層１３１０上に堆積してもよい。保護層は、窒化チタン又は他の適切な材料であってもよい。この構造体は、次に、不活性雰囲気（例えば、窒素又はアルゴン）中で、適切な結晶化温度（例えば、５５０～１０００℃の範囲の温度下で、１秒間～２４時間；具体的には、５５０℃で２４時間、６００℃で１２時間、７５０℃で５分間、又は８００℃で１分間、若しくは任意の適切なアニール条件）に達するまでアニールされる。図１２Ｈに示すように、アニール中、チタン層１３２０の一部がチャネル層１３１０の半導体と反応することにより、ケイ化チタン層１３３０が形成される。このプロセスでは、チャネル層１３１０の結晶化が完了する前にケイ化チタン層１３３０が形成され、高キャリア移動度を有する低欠陥濃度の結晶性半導体を形成するのに適した結晶テンプレートが提供される。
次に、図１２Ｉに示すように、結晶化したチャネル層１１０の一部をイオン注入でドープすることにより、第２の高ドープソース層又は高ドープドレイン層１３４５を形成する。その後、注入したドーパント原子をアクティベートさせるために、必要に応じてアニールを行う。また、アニールにより、第１のソース層又はドレイン層１２４０のドーパント原子がチャネル層１３１０に拡散し、低ドープドレイン（ＬＤＤ）領域１３４０が形成される。ＬＤＤ領域１３４０は、第１のソース層又はドレイン層１２４０及び第２のソース層又はドレイン層１３４５のドーパント濃度よりも小さく、チャネル層１３１０のドーパント濃度よりも大きいドーパント濃度を有する。
図１２Ｊを参照すると、次に、犠牲層１２９０は、選択性エッチングによって除去される（例えば、フッ化水素酸、これは、窒化ケイ素よりもはるかに迅速に酸化ケイ素を除去する）。その後、図１２Ｋを参照すると、犠牲層１２９０のその部分が除去され、ゲートキャビティ１２７０は、ゲート誘電体層１３５０（例えば、酸化ケイ素、窒化ケイ素、酸化窒化ケイ素、酸化アルミニウム、又は酸化ハフニウム）をコンフォーマルに堆積又は成長させることによって部分的に充填される。ゲート誘電体層１３５０は、３～１００ｎｍの厚さ、詳細には５～２０ｎｍの厚さである。その後、ゲートキャビティ１２７０を、図１２Ｋにゲート電極又は導体層１３６０で示すように、任意の適切な導電性材料（例えば、ドープシリコン、ドープシリコンゲルマニウム、ドープゲルマニウム、チタン、チタン窒化物、タングステン、タングステン窒化物、タングステンカーバイド、タングステンカーバイド窒化物、タンタル、又はタンタル窒化物、若しくはそれらの任意の組み合わせ）を用いて充填する。エッチング停止層１２８０の上面を覆うゲート導体層１３６０の余分な材料（犠牲層１２９０の除去によって露出したもの）は、エッチバック又はＣＭＰを用いて除去してもよい。これで、図１２Ａに示すように、ゲート導体層１３６０とチャネル層１３１０の両方に別々にコンタクトを設けてもよい。この時点で、図１２Ａの垂直型ＴＦＴ１２２０の大部分が作製されている。各垂直型ＴＦＴにおいて、第１のソース層又ドレイン層１２４０及びＬＤＤ層１３４０は一緒にドレイン領域（又は代替的にソース領域）として機能し、第２のソース層又はドレイン層１３４５はソース領域（又は代替的にドレイン領域）として機能し、チャネル層１３１０はチャネル領域として機能し、ゲート誘電体層１３５０はゲート誘電体材料として機能し、ゲート導体層１３６０はゲート電極として機能する。
図１３は、明瞭化のために、図１２Ａ～図１２Ｋの垂直型ＴＦＴにおいて一部の誘電体層を除去したものを示す図である。
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであって、本発明を限定することを意図したものではない。本発明の範囲内で、様々な変形及び改変が可能である。本発明の要旨は、添付の特許請求の範囲に記載されている。

Claims (11)

  1. メモリ回路であって、
    平坦な表面を有する半導体基板であって、前記平坦な表面上の場所に作製されたメモリ動作用回路を有する、半導体基板と、
    前記平坦な表面上に形成された、第１の導体層を含むメモリ構造体中に形成されたメモリアレイをなすメモリセルのアレイであって、前記メモリ構造体の前記第１の導体層が、各々が前記平坦な表面に対して実質的に平行をなす第１の方向に沿って延在する１以上の導体を有し、かつ前記メモリセルに対して又は前記メモリセルから、電気信号を伝送する、該メモリアレイと、
    前記第１の導体層の前記導体のうちの対応するものの上側、横側、又は下側の位置であり、かつ前記半導体基板の前記平坦な表面上の場所に作製された前記メモリ動作用回路より上側の位置に作製された１以上のトランジスタを含む選択回路と、を含み、
    前記選択回路の前記トランジスタの各々は、制御信号によって該トランジスタが導電状態にあるときに、前記導体のうちの対応するものに電気的に接続され、かつそれぞれが半導体材料又は導電性材料から形成された、第１のドレイン領域又はソース領域、第２のドレイン領域又はソース領域、及びゲート領域を含み、
    前記メモリ構造体の前記第１の導体層が、２以上の段差を有する階段構造体中に設けられ、
    前記第１の導体層が、それぞれ前記段差のうちの１つの上に設けられ、
    前記メモリセルが、各々が複数のＮＯＲメモリストリングを有する複数のレベルをなすように構成され、
    前記第１の導体層の前記導体が、前記ＮＯＲメモリストリングの共通ビット線を形成し、
    前記階段構造体の各段差が、前記ＮＯＲメモリストリングの対応するレベルの前記共通ビット線を含み、
    前記階段構造体の前記段差の各々において前記共通ビット線に接続された、前記選択回路の前記トランジスタが、前記共通ビット線のためのビット線セレクタを形成し、
    各ビット線セレクタの前記トランジスタが、第１の群及び第２の群を形成し、
    前記ビット線セレクタによって選択された互いに隣接するビット線が、前記トランジスタの前記第１の群と、前記トランジスタの前記第２の群とによって提供され、
    前記トランジスタの前記第１の群へのコンタクトが、前記トランジスタの前記第２の群へのコンタクトに対して、互い違いに配置されたメモリ回路。
  2. 請求項１に記載のメモリ回路であって、
    前記第１のドレイン領域又はソース領域、及び前記第２のドレイン領域又はソース領域のいずれか一方が、金属ケイ化物層に隣接して形成され、
    前記選択回路の各トランジスタが、前記第１の導体層の前記導体のうちの前記対応するものを、前記メモリ動作用回路に選択的に接続するメモリ回路。
  3. 請求項２に記載のメモリ回路であって、
    前記金属ケイ化物層が、ケイ化チタン又はケイ化ニッケルを含むメモリ回路。
  4. 請求項１に記載のメモリ回路であって、
    複数の導体を有する相互接続層を更に含み、
    前記相互接続層の前記導体の各々が前記選択回路の１以上の前記トランジスタに電気的に接続されることにより、前記選択回路の前記トランジスタが導電状態にあるときに、前記相互接続層の該導体が、前記メモリ構造体の前記導体のうちの該トランジスタに対応するものに電気的に接続されるメモリ回路。
  5. 請求項１に記載のメモリ回路であって、
    前記メモリアレイ内に、複数の導体を有する第２の導体層を更に含み、
    前記選択回路の前記トランジスタの前記第１のドレイン領域又はソース領域の各々が、前記第２の導体層の前記導体のうちの対応するものに接続され、
    前記選択回路の前記トランジスタの前記第２のドレイン領域又はソース領域の各々が、前記第１の導体層の前記導体のうちの対応するものに接続されたメモリ回路。
  6. 請求項１に記載のメモリ回路であって、
    前記階段構造体の各々が、前記メモリ構造体の、前記メモリセルの前記アレイから分離された部分に設けられたメモリ回路。
  7. 請求項１に記載のメモリ回路であって、
    前記第１の導体層上に形成され、かつ、導電状態にあるときに、前記第１の導体層の前記導体を電気的に接続する、前記選択回路の前記トランジスタが、２つの列に配列され、
    各列の前記トランジスタが、前記平坦な表面に対して実質的に平行をなし、かつ前記第１の方向に対して実質的に垂直をなす第２の方向に沿って延在したメモリ回路。
  8. 請求項１に記載のメモリ回路であって、
    相互接続線のセットを更に含み、
    前記選択回路の各トランジスタの前記ゲート領域の端子が、前記相互接続線のうちの１つに接続されたメモリ回路。
  9. 請求項１に記載のメモリ回路であって、
    前記選択回路の１つの前記トランジスタのチャネル領域に電流が存在する場合に、前記電流が、前記平坦な表面に対して実質的に垂直をなす方向に流れるメモリ回路。
  10. 請求項１に記載のメモリ回路であって、
    前記半導体材料が、多結晶シリコン、多結晶シリコンゲルマニウム、単結晶シリコン、及び単結晶シリコンゲルマニウムのうちの１つ又は複数を含むメモリ回路。
  11. 請求項１に記載のメモリ回路であって、
    相互接続線のセットを更に含み、
    前記選択回路の前記トランジスタの各々の前記第１のドレイン領域又はソース領域が、前記相互接続線のうちの１つに接続されたメモリ回路。
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