JP5035997B2

JP5035997B2 - Ａ／ｄ変換器

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Publication number: JP5035997B2
Application number: JP2008140813A
Authority: JP
Inventors: 光秀吉本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2012-09-26
Anticipated expiration: 2028-05-29
Also published as: US20090295610A1; JP2009290540A

Description

本発明は、アナログ（Ａｎａｌｏｇ）端子に供給される電位（アナログ値）をデジタル（Ｄｉｇｉｔａｌ）値に変換するＡ／Ｄ変換器に関する。

近年、特にモータ制御分野において、モータ制御精度の向上が期待される。その観点から、複数のアナログ入力チャネル（アナログ入力端子）において、同一時刻のアナログ入力端子に供給される電位（アナログ値）を基準アナログ値と比較する比較動作を実行し、そのときの比較結果をデジタル値として出力（変換）することが求められている。これは、３相モータ制御の場合、ｕ相、ｖ相、ｗ相の動力供給線の電流を電圧変換した信号を測定することでモータの回転位置を推測するが、測定時刻に差異がある場合、モータの回転位置の異なる状態を測定することとなり、モータ制御精度の劣化を招くためである。また、回転位置の推測以外の変換要求によるＡ／Ｄ変換（比較動作）中であっても、回転位置測定の変換要求が発生した場合、遅延が無いように、アナログ入力端子に供給される電位をサンプリングするサンプリング動作を実行し、そのときのアナログ値を保持するホールド動作を実行する必要がある。変換中のＡ／Ｄ変換を中断できない場合、Ａ／Ｄ変換を実行しながら回転位置測定のためのアナログ入力端子に供給される電位（アナログ値）をサンプリング動作・ホールド動作を実行しなければならない。

このような背景の中、同一時刻のアナログ入力端子に供給される電位（アナログ値）をデジタル値に変換するために、複数のサンプリング・ホールド回路を有し、Ａ／Ｄ変換（比較動作）中であっても、アナログ入力端子に供給される電位をサンプリング動作・ホールド動作が可能で、且つ高精度なＡ／Ｄ変換を実現できるＡ／Ｄ変換器が求められている。

ここで、特開２００６−０８０６４６号公報に記載された技術として、信号処理装置を紹介する。

図１に示されるように、信号処理装置１は、デジタル回路を含む第一の回路部２と、アナログ信号の保持回路３ａを含む第二の回路部３と、制御手段５とを備えている。制御手段５は、第一回路部２及び第二の回路部３の動作を制御する。このような形態において、以下の動作制御が行われる。制御手段５から第一の回路部２に送出される信号によってデジタル回路の動作が開始され、デジタル回路の動作終了が第一回路部２から制御手段５に通知される。この場合に、制御手段５からアナログ信号の保持回路３ａに送出される信号によってアナログ信号の保持が行われる。これにより、デジタル回路動作の終了後にアナログ信号の保持が確実に行われる。

信号処理装置１は、更に、信号出力部４を備えている。制御手段５は、第一の回路部２、第二の回路部３及び信号出力部４の動作を制御する。このような形態では、上記の動作制御に加えて、以下の動作制御が行われる。アナログ信号の保持回路３ａの動作終了が第二の回路部３から制御手段５に通知される。この場合に、制御手段５から信号出力部４に送出される信号によって信号出力動作が行われる。これによって、デジタル回路動作、信号保持動作、信号出力動作が期間的に重複しないように動作制御が行われる。

特開２００６−０８０６４６号公報

特開２００６−０８０６４６号公報に記載された技術は、デジタル回路、及び信号出力部に代表される、Ａ／Ｄ変換器以外の部分の動作に起因する電源ノイズの影響を低減するものである。しかしながら、デジタル回路や信号出力部の動作が同時に行われないように構成することを特徴としているため、Ａ／Ｄ変換（比較動作）中の、サンプリング動作に起因するＡ／Ｄ変換器内部の電源ノイズの影響に対する低減策とは成りえない。Ａ／Ｄ変換器内部のアナログ回路は、通常単一の専用電源から電源供給を受けるため、Ａ／Ｄ変換器内部からの電源ノイズは、内部電源配線を通じ直接アナログ回路に伝わる。従って、Ａ／Ｄ変換精度への影響は、Ａ／Ｄ変換器以外の動作に起因する電源ノイズよりも、Ａ／Ｄ変換器内部の電源ノイズの影響のほうがむしろ深刻となる。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のＡ／Ｄ変換器（１０７）は、複数のサンプリング・ホールド回路（以下、ＳＨ回路）（１１４〜１１７）と、コンパレータ（１１２）と、調停回路（１０９）と、を具備している。
複数のＳＨ回路（１１４〜１１７）は、複数のアナログ入力端子（１０１〜１０４）にそれぞれ対応して設けられている。
複数のＳＨ回路（１１４〜１１７）のうちの１つのＳＨ回路（１１７）は、複数のアナログ入力端子（１０１〜１０４）のうちの、対応する１つのアナログ入力端子（１０４）に供給される電位をサンプリングし、アナログ値として保持する。
この場合、コンパレータ（１１２）は、１つのＳＨ回路（１１７）に保持されたアナログ値と基準アナログ値（１１１）とを比較し、そのときの比較結果をデジタル値（１１３）として出力する。
例えば、１つのアナログ入力端子（１０４）に供給される電位をデジタル値（１１３）に変換する変換動作が実行されているときに、複数のアナログ入力端子（１０１〜１０４）のうちの他の１つのアナログ入力端子（１０２）に供給される電位に対するＡ／Ｄ変換開始要求（１０６）が発生する。
この場合、調停回路（１０９）は、実行中の変換動作を停止した状態で、他の１つのアナログ入力端子（１０２）に供給される電位をサンプリングし、アナログ値として保持するように、複数のＳＨ回路（１１４〜１１７）のうちの、他の１つのアナログ入力端子（１０２）に対応する他の１つのＳＨ回路（１１５）及びコンパレータ（１１２）を制御する。

本発明のＡ／Ｄ変換器（１０７）によれば、変換動作が実行されているときに、他の１つのアナログ入力端子（１０２）に供給される電位に対するＡ／Ｄ変換開始要求（１０６）が発生した場合、他の１つのアナログ入力端子（１０２）に対応する他の１つのＳＨ回路（１１５）に、他の１つのアナログ入力端子（１０２）に供給される電位をサンプリングするサンプリング動作と、それをアナログ値として保持するホールド動作とを実行させる。このときに、変換動作を停止させる。具体的には、コンパレータ（１１２）が１つのＳＨ回路（１１７）に保持されたアナログ値と基準アナログ値（１１１）とを比較する比較動作（Ａ／Ｄ変換）を実行しているとき、その比較動作を停止させる。これにより、他の１つのＳＨ回路（１１５）におけるサンプリング動作に起因する電源ノイズの影響を受けない。このように、Ａ／Ｄ変換（比較動作）中であっても、他の１つのアナログ入力端子（１０２）に供給される電位に対してサンプリング動作・ホールド動作を実行することが可能であり、電源ノイズの影響を排除した高精度なＡ／Ｄ変換を実現することができる。

以下に添付図面を参照して、本発明の実施形態によるＡ／Ｄ変換器について詳細に説明する。

（第１実施形態）
［構成］
図２は、本発明の第１実施形態によるＡ／Ｄ変換器１０７の構成を示している。Ａ／Ｄ変換器１０７は、サンプリング・ホールド回路（ＳＨ１〜ＳＨ４）１１４〜１１７と、マルチプレクサ（ＭＵＸ）１１８と、コンパレータ１１２と、Ａ／Ｄ動作制御回路１０８と、を具備している。以下、サンプリング・ホールド回路１１４〜１１７をＳＨ回路１１４〜１１７と称する。

ＳＨ回路１１４〜１１７の入力には、それぞれ、アナログ入力端子１０１〜１０４が設けられている。アナログ入力端子１０１〜１０４には、電位が供給される。ＳＨ回路１１４〜１１７の出力は、ＭＵＸ１１８の入力に接続されている。ＭＵＸ１１８の出力は、コンパレータ１１２の２つの入力のうちの一方の入力に接続されている。コンパレータ１１２の２つの入力のうちの他方の入力には、ＤＡＣ（ＤｉｇｉｔａｌＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）出力である基準アナログ値１１１が供給される。Ａ／Ｄ動作制御回路１０８は、ＳＨ回路１１４〜１１７とＭＵＸ１１８とコンパレータ１１２とに接続され、全体の制御を行う。即ち、ＳＨ回路１１４〜１１７とＭＵＸ１１８とコンパレータ１１２とを制御する。

例えば、トリガ１０５（Ｔｒｉｇｇｅｒ１）として、アナログ入力端子１０１〜１０４のうちの１つのアナログ入力端子に供給される電位に対するＡ／Ｄ変換開始要求が発生する。ＳＨ回路１１４〜１１７のうちの、上記１つのアナログ入力端子に対応する１つのＳＨ回路は、トリガ１０５に応じて、上記１つのアナログ入力端子に供給される電位をサンプリングするサンプリング動作を実行し、そのときのアナログ値を保持するホールド動作を実行する。調停回路１０９は、トリガ１０５に応じて、上記１つのＳＨ回路を選択するための選択指示をＭＵＸ１１８に出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、上記１つのＳＨ回路に保持されたアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、比較動作実行指示に応じて、ＭＵＸ１１８からのアナログ値と、基準アナログ値１１１とを比較する比較動作を実行し、そのときの比較結果をデジタル値１１３として出力する。

Ａ／Ｄ動作制御回路１０８は、調停回路１０９を備えている。調停回路１０９は、ＳＨ回路１１４〜１１７、ＭＵＸ１８及びコンパレータ１１２を監視し、それらを調停する。

［動作］
次に、本発明の第１実施形態によるＡ／Ｄ変換器１０７の動作として、ＳＨ回路１１４〜１１７、ＭＵＸ１８及びコンパレータ１１２の動作と、調停回路１０９による調停について説明する。

トリガ１０５（Ｔｒｉｇｇｅｒ１）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０１に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生する。ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０１に対応するＳＨ回路１１４は、トリガ１０５に応じて、アナログ入力端子１０１に供給される電位をサンプリングする第１のサンプリング動作を実行し、そのときの第１のアナログ値を保持する第１のホールド動作を実行する。調停回路１０９は、トリガ１０５に応じて、ＳＨ回路１１４を選択するための選択指示をＭＵＸ１１８に出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１４に保持された第１のアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、比較動作実行指示に応じて、ＭＵＸ１１８からの第１のアナログ値と、基準アナログ値１１１とを比較する第１の比較動作を実行する。

コンパレータ１１２が第１の比較動作を実行しているときに、次のトリガ１０６（Ｔｒｉｇｇｅｒ２）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２に供給される電位に対する第２のＡ／Ｄ変換開始要求が発生する。この場合、Ａ／Ｄ動作制御回路１０８の調停回路１０９は、コンパレータ１１２に対して後述の引き伸ばし要求として比較動作停止指示を出力する。コンパレータ１１２は、比較動作停止指示に応じて、実行中の第１の比較動作を一旦停止する。調停回路１０９は、コンパレータ１１２が第１の比較動作を停止している停止期間中に、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２に対応するＳＨ回路１１５に対してサンプリング動作実行指示を出力する。ＳＨ回路１１５は、サンプリング動作実行指示に応じて、アナログ入力端子１０２に供給される電位をサンプリングする第２のサンプリング動作を実行し、そのときの第２のアナログ値を保持する第２のホールド動作を実行する。調停回路１０９は、ＳＨ回路１１５が第２のサンプリング動作を実行した後に、コンパレータ１１２に対して後述の引き伸ばし要求の解除として比較動作再開指示を出力する。コンパレータ１１２は、比較動作再開指示に応じて、停止していた第１の比較動作を再開し、そのときの比較結果を第１のデジタル値１１３として出力する。

調停回路１０９は、コンパレータ１１２が第１のデジタル値１１３を出力した後に、上記のトリガ１０６に応じて、ＳＨ回路１１５を選択するための選択指示をＭＵＸ１１８に出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１５に保持された第２のアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、比較動作実行指示に応じて、ＭＵＸ１１８からの第２のアナログ値と、基準アナログ値１１１とを比較する第２の比較動作を実行し、そのときの比較結果を第２のデジタル値１１３として出力する。

また、本発明の第１実施形態によるＡ／Ｄ変換器１０７では、アナログ入力端子ごとにＳＨ回路を持つ構成のため、トリガ１０５（Ａ／Ｄ変換開始要求）によりアナログ入力端子１０１だけでなく任意のアナログ入力端子１０２〜１０４に供給される電位をＳＨ回路１１５〜１１７で同時にサンプリングすることも可能である。

図３は、ＳＨ回路１１７がサンプリング動作を実行しているときに、Ａ／Ｄ変換要求のトリガ１０６が発生したときの動作を示すタイミングチャートである。ここで、図３において、コンパレータ１１２が実行する“ｂｉｔ１２比較”、“ｂｉｔ１１比較”、“ｂｉｔ１０比較”はそれぞれ第２のアナログ値とＤＡＣ出力との比較位置ｂｉｔ１２、ｂｉｔ１１、ｂｉｔ１０を表している。

まず、トリガ１０５（Ｔｒｉｇｇｅｒ１）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０４に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生する。ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０４に対応するＳＨ回路１１７は、トリガ１０５に応じて、アナログ入力端子１０４に供給される電位をサンプリングする第１のサンプリング動作を実行する。

次に、ＳＨ回路１１７が第１のサンプリング動作を実行しているときに、次のトリガ１０６（Ｔｒｉｇｇｅｒ２）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２に供給される電位に対する第２のＡ／Ｄ変換開始要求が発生する。このＡ／Ｄ変換開始要求は、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２に対応するＳＨ回路１１５は、ＳＨ回路１１７よりも優先順位が上であることを表しているものとする。

この場合、Ａ／Ｄ動作制御回路１０８の調停回路１０９は、ＳＨ回路１１７に対して後述の引き伸ばし要求としてサンプリング動作停止指示を出力する。ＳＨ回路１１７は、サンプリング動作停止指示に応じて、実行中の第１のサンプリング動作を一旦停止する。調停回路１０９は、ＳＨ回路１１７が第１のサンプリング動作を停止している停止期間Ｔ２０１中に、ＳＨ回路１１５に対してサンプリング動作実行指示を出力する。この停止期間Ｔ２０１は、ＳＨ回路１１４〜１１７がそれぞれアナログ入力端子１０１〜１０４に供給される電位をサンプリングするときに必要な時間を表している。ＳＨ回路１１５は、サンプリング動作実行指示に応じて、アナログ入力端子１０２に供給される電位をサンプリングする第２のサンプリング動作を実行し、そのときの第２のアナログ値を保持する第２のホールド動作を実行する。この場合、ＳＨ回路１１５が第２のサンプリング動作を実行しているときに、停止期間Ｔ２０１においてアナログ電源２０１が変動するが、ＳＨ回路１１７が第１のサンプリング動作を停止しているため、Ａ／Ｄ変換器１０７は、ＳＨ回路１１５における第１のサンプリング動作に起因する電源ノイズの影響を受けない。

調停回路１０９は、ＳＨ回路１１５が第２のサンプリング動作を実行した後に、上記のトリガ１０６に応じて、ＳＨ回路１１５を選択するための選択指示をＭＵＸ１１８に出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１５に保持された第２のアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、比較動作実行指示に応じて、ＭＵＸ１１８からの第２のアナログ値と、基準アナログ値１１１とを比較する第２の比較動作を実行し、そのときの比較結果を第２のデジタル値１１３として出力する。

調停回路１０９は、コンパレータ１１２が第２のデジタル値１１３を出力した後に、ＳＨ回路１１７に対して後述の引き伸ばし要求の解除としてサンプリング動作再開指示を出力する。ＳＨ回路１１７は、サンプリング動作再開指示に応じて、停止していた第１のサンプリング動作を再開し、そのときの第１のアナログ値を保持する第１のホールド動作を実行する。調停回路１０９は、ＳＨ回路１１７が第１のサンプリング動作を実行した後に、上記のトリガ１０５に応じて、ＳＨ回路１１７を選択するための選択指示をＭＵＸ１１８に出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１７に保持された第１のアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、比較動作実行指示に応じて、ＭＵＸ１１８からの第１のアナログ値と、基準アナログ値１１１とを比較する第１の比較動作を実行し、そのときの比較結果を第１のデジタル値１１３として出力する。

図４は、コンパレータ１１２が比較動作を実行しているときに、Ａ／Ｄ変換要求のトリガ１０６が発生したときの動作を示すタイミングチャートである。ここで、図４において、コンパレータ１１２が実行する“ｂｉｔ１２比較”、“ｂｉｔ１１比較”、“ｂｉｔ１０比較”はそれぞれ第２のアナログ値とＤＡＣ出力との比較位置ｂｉｔ１２、ｂｉｔ１１、ｂｉｔ１０を表している。

まず、トリガ１０５（Ｔｒｉｇｇｅｒ１）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０４に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生する。ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０４に対応するＳＨ回路１１７は、トリガ１０５に応じて、アナログ入力端子１０４に供給される電位をサンプリングする第１のサンプリング動作を実行し、そのときの第１のアナログ値を保持する第１のホールド動作を実行する。調停回路１０９は、トリガ１０５に応じて、ＳＨ回路１１７を選択するための選択指示をＭＵＸ１１８に出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１７に保持された第１のアナログ値をコンパレータ１１２に出力する。コンパレータ１１２は、ＭＵＸ１１８からの第１のアナログ値と、基準アナログ値１１１とを比較する比較動作を実行する。

次に、コンパレータ１１２が第１の比較動作を実行しているときに、次のトリガ１０６（Ｔｒｉｇｇｅｒ２）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２に供給される電位に対する第２のＡ／Ｄ変換開始要求が発生する。

この場合、Ａ／Ｄ動作制御回路１０８の調停回路１０９は、コンパレータ１１２に対して後述の引き伸ばし要求として比較動作停止指示を出力する。コンパレータ１１２は、比較動作停止指示に応じて、実行中の比較動作を一旦停止する。調停回路１０９は、コンパレータ１１２が第１の比較動作を停止している停止期間Ｔ２０２中に、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２に対応するＳＨ回路１１５に対してサンプリング動作実行指示を出力する。この停止期間Ｔ２０２は、停止期間Ｔ２０１に対応する時間であり、ＳＨ回路１１４〜１１７がそれぞれアナログ入力端子１０１〜１０４に供給される電位をサンプリングするときに必要な時間を表している。ＳＨ回路１１５は、サンプリング動作実行指示に応じて、アナログ入力端子１０２に供給される電位をサンプリングする第２のサンプリング動作を実行し、そのときの第２のアナログ値を保持する第２のホールド動作を実行する。この場合、ＳＨ回路１１５が第２のサンプリング動作を実行しているときに、停止期間Ｔ２０２においてアナログ電源２０１が変動するが、コンパレータ１１２が第１の比較動作を停止しているため、Ａ／Ｄ変換器１０７は、ＳＨ回路１１５における第１のサンプリング動作に起因する電源ノイズの影響を受けない。

調停回路１０９は、ＳＨ回路１１５が第２のサンプリング動作を実行した後に、コンパレータ１１２に対して後述の引き伸ばし要求の解除として比較動作再開指示を出力する。コンパレータ１１２は、比較動作再開指示に応じて、停止していた第１の比較動作を再開し、そのときの比較結果を第１のデジタル値１１３として出力する。

図５は、図４における停止時間Ｔ２０２を設定するときの動作を示すタイミングチャートである。

ここで、Ａ／Ｄ動作制御回路１０８には、クロック信号であるＡ／Ｄ基準クロック３０２が供給され、調停回路１０９は、Ａ／Ｄ基準クロック３０２に同期したＡ／Ｄ変換クロック３０５をコンパレータ１１２に供給しているものとする。また、調停回路１０９は、カウンタ３０３を備えているものとする。

Ａ／Ｄ動作制御回路１０８の調停回路１０９は、トリガ１０６がタイミングＴ１で発生したとき、その直後のタイミングＴ２において、Ａ／Ｄ基準クロック３０２の立ち上がりに応じて、上述の引き伸ばし要求である引き伸ばし要求３０４を発生する。このとき、カウンタ３０３は、Ａ／Ｄ基準クロック３０２に応じてカウントを行う。

調停回路１０９は、タイミングＴ２から１クロック後のタイミングＴ３において、Ａ／Ｄ基準クロック３０２の立ち上がりに応じて、Ａ／Ｄ変換クロック３０５を停止する。

タイミングＴ４において、引き伸ばし要求３０４が発生してから、カウンタ３０３がカウントしたときのカウント値が、設定カウント値になったものとする。この場合、調停回路１０９は、Ａ／Ｄ基準クロック３０２の立ち上がりに応じて、引き伸ばし要求３０４を解除する。

調停回路１０９は、タイミングＴ４から１クロック後のタイミングＴ５において、Ａ／Ｄ変換クロック３０５を再開する。

設定カウント値は、上述の停止時間Ｔ２０２に対応する。停止時間Ｔ２０２は、設定カウント値をシステム（Ａ／Ｄ変換器１０７そのもの又はそれを搭載するシステム）に応じて、電源ノイズの収束時間により異なる。このため、Ａ／Ｄ変換器１０７が電源ノイズの影響を受けずにすむ時間となるように、停止時間Ｔ２０２が設定される。Ａ／Ｄ変換器１０７が電源ノイズの影響を受けずにすむ時間は、予め測定することにより決定される。

［効果］
本発明の第１実施形態によるＡ／Ｄ変換器１０７の効果について説明する。

本発明の第１実施形態によるＡ／Ｄ変換器１０７では、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０４に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生したときに、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０４に対応するＳＨ回路１１７は、第１のサンプリング動作及び第１のホールド動作を実行する。コンパレータ１１２が第１の比較動作を実行しているときに（即ちＡ／Ｄ変換中に）、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２に供給される電位に対する第２のＡ／Ｄ変換開始要求が発生する。この場合、調停回路１０９は、アナログ入力端子１０４に供給される電位を第１のデジタル値１１３に変換する変換動作を停止するように、ＳＨ回路１１４〜１１７及びコンパレータ１１２を制御する。具体的には、実行中の第１の比較動作（Ａ／Ｄ変換）を停止するように、コンパレータ１１２を制御する。このとき、第２のサンプリング動作及び第２のホールド動作を実行するように、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２に対応するＳＨ回路１１５を制御する。

このように、本発明の第１実施形態によるＡ／Ｄ変換器１０７によれば、変換動作が実行されているときに、アナログ入力端子１０２に供給される電位に対するＡ／Ｄ変換開始要求１０６が発生した場合、アナログ入力端子１０２に対応するＳＨ回路１１５に第２のサンプリング動作・第２のホールド動作を実行させる。このときに、変換動作を停止させる。即ち、コンパレータ１１２に第１の比較動作（Ａ／Ｄ変換）を停止させる。これにより、ＳＨ回路１１５における第２のサンプリング動作に起因する電源ノイズの影響を受けない。このように、Ａ／Ｄ変換（第１の比較動作）中であっても、アナログ入力端子１０２に供給される電位に対して第２のサンプリング動作・第２のホールド動作を実行することが可能であり、電源ノイズの影響を排除した高精度なＡ／Ｄ変換を実現することができる。

また、本発明の第１実施形態によるＡ／Ｄ変換器１０７では、調停回路１０９は、ＳＨ回路１１５が第２のサンプリング動作を実行した後に、停止していた第１の比較動作を再開し、第１のデジタル値１１３を出力するように、コンパレータ１１２を制御する。

このように、本発明の第１実施形態によるＡ／Ｄ変換器１０７によれば、第１のＡ／Ｄ変換（第１の比較動作）中に第２のＡ／Ｄ変換開始要求が発生しても、変換中の第１のＡ／Ｄ変換、及び、第２のＡ／Ｄ変換開始要求に対する第２のＡ／Ｄ変換の双方に対し、電源ノイズの影響を排除した高精度なＡ／Ｄ変換を実現することができる。

また、本発明の第１実施形態によるＡ／Ｄ変換器１０７では、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０４に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生したときに、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０４に対応するＳＨ回路１１７は、第１のサンプリング動作を実行する。このときに、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２に供給される電位に対する第２のＡ／Ｄ変換開始要求が発生する。この場合、調停回路１０９は、実行中の第１のサンプリング動作を停止するように、ＳＨ回路１１７を制御し、第２のサンプリング動作及び第２のホールド動作を実行するように、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２に対応するＳＨ回路１１５を制御し、第２の比較動作を実行し、第２のデジタル値１１３を出力するように、コンパレータ１１２を制御する。調停回路１０９は、コンパレータ１１２が第２のデジタル値１１３を出力した後に、停止していた第１のサンプリング動作を再開し、第１のホールド動作を実行するように、ＳＨ回路１１７を制御し、第１の比較動作を実行し、第１のデジタル値１１３を出力するように、コンパレータ１１２を制御する。

このように、本発明の第１実施形態によるＡ／Ｄ変換器１０７によれば、調停回路１０９は、ＳＨ回路１１５に第２のサンプリング動作・第２のホールド動作を実行させるときに、ＳＨ回路１１７に第１のサンプリング動作を停止させることにより、ＳＨ回路１１５における第２のサンプリング動作に起因する電源ノイズの影響を受けない。従って、本発明の第１実施形態によるＡ／Ｄ変換器１０７によれば、第１のサンプリング動作中に第２のＡ／Ｄ変換開始要求が発生しても、実行中の第１のサンプリング動作、及び、第２のＡ／Ｄ変換開始要求に対する第２のサンプリング動作の双方に対し、電源ノイズの影響を排除した高精度なＡ／Ｄ変換を実現することができる。

また、本発明の第１実施形態によるＡ／Ｄ変換器１０７によれば、上述の停止時間Ｔ２０１、Ｔ２０２は、ＳＨ回路１１４〜１１７がそれぞれアナログ入力端子１０１〜１０４に供給される電位をサンプリングするときに必要な時間を表し、且つ、Ａ／Ｄ変換器１０７が電源ノイズの影響を受けずにすむ時間を表していることが好ましい。この場合、Ａ／Ｄ変換器１０７が電源ノイズの影響を受けずにすむ時間を、予め測定することにより決定しておくことが好ましい。

（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。

［構成］
図６は、本発明の第２実施形態によるＡ／Ｄ変換器１０７の構成を示している。Ａ／Ｄ変換器１０７は、更に、ＭＵＸ１１８とコンパレータ１１２の間に設けられた中継用ＳＨ回路１１０、を具備している。中継用ＳＨ回路１１０は、スイッチＳＷと、第１のコンデンサ１１９と、を備えている。スイッチＳＷは、ＭＵＸ１１８の出力とコンパレータ１１２の一方の入力に接続されている。第１のコンデンサ１１９は、その一端子がＭＵＸ１１８の出力とコンパレータ１１２の一方の入力に接続され、その他端子が接地されている。

Ａ／Ｄ変換器１０７は、更に、第２のコンデンサ１２０、を具備している。第２のコンデンサ１２０は、その一端子がコンパレータ１１２の他方の入力に接続され、その他端子が接地されている。第２のコンデンサ１２０には、上述の基準アナログ値１１１に対応する電荷が蓄えられている。

調停回路１０９は、ＳＨ回路１１４〜１１７、ＭＵＸ１８、中継用ＳＨ回路１１０及びコンパレータ１１２を監視し、それらを調停する。

［動作］
トリガ１０５（Ｔｒｉｇｇｅｒ１）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０４に供給される電位に対する第１のＡ／Ｄ変換開始要求が発生する。ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０４に対応するＳＨ回路１１７は、トリガ１０５に応じて、アナログ入力端子１０４に供給される電位をサンプリングする第１のサンプリング動作を実行し、そのときの第１のアナログ値を保持する第１のホールド動作を実行する。調停回路１０９は、トリガ１０５に応じて、ＳＨ回路１１７を選択するための選択指示をＭＵＸ１１８に出力し、中継用ＳＨ回路１１０に対して第１切替指示を出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１７に保持された第１のアナログ値を中継用ＳＨ回路１１０に出力する。中継用ＳＨ回路１１０は、第１切替指示に応じて、スイッチＳＷをオンし、第１のアナログ値に対応する電荷を第１のコンデンサ１１９に蓄える。コンパレータ１１２は、比較動作実行指示に応じて、第１のコンデンサ１１９に供給される電位である第１のアナログ値と、第２のコンデンサ１２０に供給される電位である基準アナログ値１１１とを比較する第１の比較動作を実行し、そのときの比較結果を第１のデジタル値１１３として出力する。調停回路１０９は、コンパレータ１１２が第１のデジタル値１１３を出力した後に、中継用ＳＨ回路１１０に対して第２切替指示を出力する。中継用ＳＨ回路１１０は、第２切替指示に応じて、スイッチＳＷをオフする。

図７は、コンパレータ１１２が比較動作を実行しているときに、ＳＨ回路１１４とＳＨ回路１１５とを同時にサンプリングしたときの動作を示すタイミングチャートである。ここで、図７において、コンパレータ１１２が実行する“ｂｉｔ１比較”、“ｂｉｔ０比較”、“ｂｉｔ１１比較”、“ｂｉｔ１０比較”はそれぞれ第２のアナログ値とＤＡＣ出力との比較位置ｂｉｔ１２、ｂｉｔ１１、ｂｉｔ１０を表している。また、ＳＨ回路１１４〜１１７は、ＳＨ回路１１４、１１５、１１６、１１７の順で優先順位が高いものものとする。

コンパレータ１１２が第１の比較動作を実行しているときに、次のトリガ１０６（Ｔｒｉｇｇｅｒ２）として、アナログ入力端子１０１〜１０４のうちのアナログ入力端子１０２、１０１に供給される電位に対する第２のＡ／Ｄ変換開始要求が同時に発生する。

この場合、Ａ／Ｄ動作制御回路１０８の調停回路１０９は、コンパレータ１１２に対して上述の引き伸ばし要求として比較動作停止指示を出力する。コンパレータ１１２は、比較動作停止指示に応じて、実行中の比較動作を一旦停止する。調停回路１０９は、コンパレータ１１２が第１の比較動作を停止している停止期間Ｔ２０３中に、ＳＨ回路１１４〜１１７のうちの、アナログ入力端子１０２、１０１に対応するＳＨ回路１１５、１１４に対してサンプリング動作実行指示を出力する。ＳＨ回路１１５は、サンプリング動作実行指示に応じて、アナログ入力端子１０２に供給される電位をサンプリングする第２のサンプリング動作を実行し、そのときの第２のアナログ値を保持する第２のホールド動作を実行する。ＳＨ回路１１４は、サンプリング動作実行指示に応じて、アナログ入力端子１０１に供給される電位をサンプリングする第３のサンプリング動作を実行し、そのときの第３のアナログ値を保持する第３のホールド動作を実行する。

調停回路１０９は、ＳＨ回路１１５、１１４がそれぞれ第２、第３のサンプリング動作を実行した後に、コンパレータ１１２に対して上述の引き伸ばし要求の解除として比較動作再開指示を出力する。コンパレータ１１２は、比較動作再開指示に応じて、停止していた第１の比較動作を再開し、そのときの比較結果を第１のデジタル値１１３として出力する。

調停回路１０９は、コンパレータ１１２が第１のデジタル値１１３を出力した後に、上記のトリガ１０６と上記の優先順位とに応じて、ＳＨ回路１１４を選択するための選択指示をＭＵＸ１１８に出力し、中継用ＳＨ回路１１０に対して第１切替指示を出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１４に保持された第３のアナログ値を中継用ＳＨ回路１１０に出力する。中継用ＳＨ回路１１０は、第１切替指示に応じて、スイッチＳＷをオンし、第３のアナログ値に対応する電荷を第１のコンデンサ１１９に蓄える。コンパレータ１１２は、比較動作実行指示に応じて、第１のコンデンサ１１９に供給される電位である第３のアナログ値と、第２のコンデンサ１２０に供給される電位である基準アナログ値１１１とを比較する第３の比較動作を実行し、そのときの比較結果を第３のデジタル値１１３として出力する。調停回路１０９は、コンパレータ１１２が第３のデジタル値１１３を出力した後に、中継用ＳＨ回路１１０に対して第２切替指示を出力する。中継用ＳＨ回路１１０は、第２切替指示に応じて、スイッチＳＷをオフする。

調停回路１０９は、コンパレータ１１２が第３のデジタル値１１３を出力した後に、上記のトリガ１０６と上記の優先順位とに応じて、ＳＨ回路１１５を選択するための選択指示をＭＵＸ１１８に出力し、中継用ＳＨ回路１１０に対して第１切替指示を出力し、コンパレータ１１２に対して比較動作実行指示を出力する。ＭＵＸ１１８は、選択指示に応じて、ＳＨ回路１１５に保持された第２のアナログ値を中継用ＳＨ回路１１０に出力する。中継用ＳＨ回路１１０は、第１切替指示に応じて、スイッチＳＷをオンし、第２のアナログ値に対応する電荷を第１のコンデンサ１１９に蓄える。コンパレータ１１２は、比較動作実行指示に応じて、第１のコンデンサ１１９に供給される電位である第２のアナログ値と、第２のコンデンサ１２０に供給される電位である基準アナログ値１１１とを比較する第２の比較動作を実行し、そのときの比較結果を第２のデジタル値１１３として出力する。調停回路１０９は、コンパレータ１１２が第２のデジタル値１１３を出力した後に、中継用ＳＨ回路１１０に対して第２切替指示を出力する。中継用ＳＨ回路１１０は、第２切替指示に応じて、スイッチＳＷをオフする。

［効果］
本発明の第２実施形態によるＡ／Ｄ変換器１０７の効果について説明する。

本発明の第２実施形態によるＡ／Ｄ変換器１０７によれば、中継用ＳＨ回路１１０とコンパレータ１１２を、ＭＵＸ１１８を介さずに近傍に配置することにより、中継用ＳＨ回路１１０内の第１のコンデンサ１１９とＤＡＣ出力１１１の第２のコンデンサ１２０の対称性を保つことができる。このため、第１実施形態と比較し、コンパレータ性能を向上することが可能となり、より精度の高いＡ／Ｄ変換が可能となる。

特開２００６−０８０６４６号公報に記載された技術の構成を示している。本発明の第１実施形態によるＡ／Ｄ変換器１０７の構成を示している。本発明の第１実施形態によるＡ／Ｄ変換器１０７の動作として、サンプリング・ホールド回路１１７がサンプリング動作を実行しているときに、Ａ／Ｄ変換要求のトリガ１０６が発生したときの動作を示すタイミングチャートである。本発明の第１実施形態によるＡ／Ｄ変換器１０７の動作として、コンパレータ１１２が比較動作を実行しているときに、Ａ／Ｄ変換要求のトリガ１０６が発生したときの動作を示すタイミングチャートである。本発明の第１実施形態によるＡ／Ｄ変換器１０７の動作として、図４における停止時間Ｔ２０２を設定するときのタイミングチャートである。本発明の第２実施形態によるＡ／Ｄ変換器１０７の構成を示している。本発明の第２実施形態によるＡ／Ｄ変換器１０７の動作として、コンパレータ１１２が比較動作を実行しているときに、サンプリング・ホールド回路１１４とサンプリング・ホールド回路１１５とを同時にサンプリングしたときの動作を示すタイミングチャートである。

符号の説明

１信号処理装置、
２第一の回路部、
３第二の回路部、
３ａ保持回路、
４信号出力部、
５制御手段、
１０１〜１０４アナログ入力端子、
１０５、１０６トリガ、
１０７Ａ／Ｄ変換器、
１０８Ａ／Ｄ動作制御回路、
１０９調停回路、
１１０中継用サンプリング・ホールド回路（ＳＨ回路）、
１１１基準アナログ値、
１１２コンパレータ、
１１３デジタル値、
１１４〜１１７サンプリング・ホールド回路（ＳＨ回路）、
１１８マルチプレクサ（ＭＵＸ）、
１１９第１のコンデンサ、
１２０第２のコンデンサ、
２０１アナログ電源、

Claims

複数のアナログ入力端子にそれぞれ対応して設けられた複数のサンプリング・ホールド回路（以下、ＳＨ回路）と、ここで、前記複数のＳＨ回路のうちの１つのＳＨ回路は、前記複数のアナログ入力端子のうちの、対応する１つのアナログ入力端子に供給される電位をサンプリングし、アナログ値として保持し、
前記１つのＳＨ回路に保持されたアナログ値と基準アナログ値とを比較し、そのときの比較結果をデジタル値として出力するコンパレータと、
前記１つのアナログ入力端子に供給される電位を前記デジタル値に変換する変換動作が実行されているときに、前記複数のアナログ入力端子のうちの他の１つのアナログ入力端子に供給される電位に対するＡ／Ｄ変換開始要求が発生した場合、実行中の前記変換動作を停止した状態で、前記他の１つのアナログ入力端子に供給される電位をサンプリングし、アナログ値として保持するように、前記複数のＳＨ回路のうちの、前記他の１つのアナログ入力端子に対応する他の１つのＳＨ回路及び前記コンパレータを制御する調停回路と、
を具備するＡ／Ｄ変換器。
前記１つのＳＨ回路は、前記１つのアナログ入力端子に供給される電位をサンプリングする第１のサンプリング動作を実行し、そのときのアナログ値を第１のアナログ値として保持する第１のホールド動作を実行し、
前記コンパレータは、前記第１のアナログ値と前記基準アナログ値とを比較する第１の比較動作を実行し、そのときの比較結果を第１のデジタル値として出力し、
前記コンパレータが前記第１の比較動作を実行しているときに、前記他の１つのアナログ入力端子に供給される電位に対する前記Ａ／Ｄ変換開始要求が発生した場合、
前記調停回路は、
実行中の前記第１の比較動作を停止するように前記コンパレータを制御し、
前記他の１つのアナログ入力端子に供給される電位をサンプリングする第２のサンプリング動作を実行し、そのときのアナログ値を第２のアナログ値として保持する第２のホールド動作を実行するように、前記他の１つのＳＨ回路を制御する、
請求項１に記載のＡ／Ｄ変換器。
前記調停回路は、
実行中の前記第１の比較動作が停止され、前記第２のサンプリング動作と前記第２のホールド動作とが実行されたとき、
停止していた前記第１の比較動作を再開し、前記第１のデジタル値を出力するように前記コンパレータを制御し、
前記第２のアナログ値と前記基準アナログ値とを比較する第２の比較動作を実行し、そのときの比較結果を第２のデジタル値として出力するように前記コンパレータを制御する、
請求項２に記載のＡ／Ｄ変換器。
前記コンパレータが前記第１の比較動作を実行しているときに、前記他の１つのアナログ入力端子に供給される電位に対する前記Ａ／Ｄ変換開始要求が発生した場合、
前記調停回路は、引き伸ばし要求として比較動作停止指示を前記コンパレータに出力し、前記コンパレータは、前記比較動作停止指示に応じて、実行中の前記第１の比較動作を停止し、
前記調停回路は、前記コンパレータが前記第１の比較動作を停止している停止期間中に、サンプリング動作実行指示を前記他の１つのＳＨ回路に出力し、前記他の１つのＳＨ回路は、前記サンプリング動作実行指示に応じて、前記第２のサンプリング動作及び前記第２のホールド動作を実行し、
前記調停回路は、前記他の１つのＳＨ回路が前記第２のサンプリング動作を実行した後に、前記引き伸ばし要求の解除として比較動作再開指示を前記コンパレータに出力し、前記コンパレータは、前記比較動作再開指示に応じて、停止していた前記第１の比較動作を再開し、前記第１のデジタル値を出力し、
前記調停回路は、前記コンパレータが前記第１のデジタル値を出力した後に、比較動作実行指示を前記コンパレータに出力し、前記コンパレータは、前記比較動作実行指示に応じて、前記第２の比較動作を実行し、前記第２のデジタル値を出力する、
請求項３に記載のＡ／Ｄ変換器。
前記Ａ／Ｄ変換開始要求は、前記コンパレータが前記第１の比較動作を実行しているときに発生しないで、前記１つのＳＨ回路が前記第１のサンプリング動作を実行しているときに発生した場合、
前記調停回路は、前記引き伸ばし要求としてサンプリング動作停止指示を前記１つのＳＨ回路に出力し、前記１つのＳＨ回路は、前記サンプリング動作停止指示に応じて、実行中の前記第１のサンプリング動作を停止し、
前記調停回路は、前記１つのＳＨ回路が前記第１のサンプリング動作を停止している前記停止期間中に、前記サンプリング動作実行指示を前記他の１つのＳＨ回路に出力し、前記他の１つのＳＨ回路は、前記サンプリング動作実行指示に応じて、前記第２のサンプリング動作及び前記第２のホールド動作を実行し、
前記調停回路は、前記他の１つのＳＨ回路が前記第２のサンプリング動作を実行した後に、前記比較動作実行指示を前記コンパレータに出力し、前記コンパレータは、前記比較動作実行指示に応じて、前記第２の比較動作を実行し、前記第２のデジタル値を出力し、
前記調停回路は、前記コンパレータが前記第２のデジタル値を出力した後に、前記引き伸ばし要求の解除としてサンプリング動作再開指示を前記１つのＳＨ回路に出力し、前記１つのＳＨ回路は、前記サンプリング動作再開指示に応じて、停止していた前記第１のサンプリング動作を再開し、前記第１のホールド動作を実行し、
前記調停回路は、前記１つのＳＨ回路が前記第１のサンプリング動作を実行した後に、前記比較動作実行指示を前記コンパレータに出力し、前記コンパレータは、前記比較動作実行指示に応じて、前記第１の比較動作を実行し、前記第１のデジタル値を出力する、
請求項４に記載のＡ／Ｄ変換器。
前記停止期間は、前記複数のＳＨ回路がそれぞれ複数のアナログ入力端子に供給される電位をサンプリングするサンプリング動作を実行するときに必要な時間であり、且つ、前記Ａ／Ｄ変換器が電源ノイズの影響を受けずにすむ時間を表している、
請求項４又は５に記載のＡ／Ｄ変換器。
前記Ａ／Ｄ変換器が電源ノイズの影響を受けずにすむ時間は、予め測定することにより決定される、
請求項６に記載のＡ／Ｄ変換器。
前記複数のＳＨ回路と前記コンパレータとの間に設けられ、第１のコンデンサを備える中継用ＳＨ回路と、
前記基準アナログ値に対応する電荷が蓄えられている第２のコンデンサと、
を更に具備し、
前記第１のコンデンサには、前記第１のアナログ値に対応する電荷が蓄えられ、
前記コンパレータは、前記第１のコンデンサに供給される電位である前記第１のアナログ値と、前記第２のコンデンサに供給される電位である前記基準アナログ値とを比較する前記第１の比較動作を実行し、そのときの比較結果を前記第１のデジタル値として出力する、
請求項３〜７のいずれかに記載のＡ／Ｄ変換器。
前記コンパレータが前記第１の比較動作を実行しているときに、前記複数のアナログ入力端子のうちの、前記他の１つのアナログ入力端子、更に他のアナログ入力端子に供給される電位に対する前記Ａ／Ｄ変換開始要求が同時に発生した場合、
前記他の１つのＳＨ回路は、前記第２のサンプリング動作及び前記第２のホールド動作を実行し、
前記更に他の１つのＳＨ回路は、それに対応するアナログ入力端子に供給される電位をサンプリングする第３のサンプリング動作を実行し、そのときの第３のアナログ値を保持する第３のホールド動作を実行し、
前記更に他の１つのＳＨ回路は、前記他の１つのＳＨ回路よりも優先順位が高い場合、
前記調停回路は、
前記第３のアナログ値に対応する電荷を前記第１のコンデンサに蓄えるように前記中継用ＳＨ回路を制御し、
前記第１のコンデンサに供給される電位である前記第３のアナログ値と、前記第２のコンデンサに供給される電位である前記基準アナログ値とを比較する第３の比較動作を実行し、そのときの比較結果を第３のデジタル値として出力するように、前記コンパレータを制御し、
前記第２のアナログ値に対応する電荷を前記第１のコンデンサに蓄えるように前記中継用ＳＨ回路を制御し、
前記第１のコンデンサに供給される電位である前記第２のアナログ値と、前記第２のコンデンサに供給される電位である前記基準アナログ値とを比較する前記第２の比較動作を実行し、そのときの比較結果を前記第２のデジタル値として出力するように、前記コンパレータを制御する、
請求項８に記載のＡ／Ｄ変換器。
複数のアナログ入力端子にそれぞれ対応して設けられた複数のサンプリング・ホールド回路（以下、ＳＨ回路）と、コンパレータと、を具備するＡ／Ｄ変換器に適用された調停方法であって、
前記複数のＳＨ回路のうちの１つのＳＨ回路が、前記複数のアナログ入力端子のうちの、対応する１つのアナログ入力端子に供給される電位をサンプリングし、アナログ値として保持するステップと、
前記コンパレータが、前記１つのＳＨ回路に保持されたアナログ値と基準アナログ値とを比較し、そのときの比較結果をデジタル値として出力するステップと、
前記１つのアナログ入力端子に供給される電位を前記デジタル値に変換する変換動作が実行されているときに、前記複数のアナログ入力端子のうちの他の１つのアナログ入力端子に供給される電位に対するＡ／Ｄ変換開始要求が発生した場合、
実行中の前記変換動作を停止した状態で、前記他の１つのアナログ入力端子に供給される電位をサンプリングし、アナログ値として保持するように、前記複数のＳＨ回路のうちの、前記他の１つのアナログ入力端子に対応する他の１つのＳＨ回路及び前記コンパレータを制御するステップと、
を具備するＡ／Ｄ変換器の調停方法。