Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5075280B2 - 半導体装置およびその製造方法 - Google Patents
[go: Go Back, main page]

JP5075280B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5075280B2
JP5075280B2 JP2011537134A JP2011537134A JP5075280B2 JP 5075280 B2 JP5075280 B2 JP 5075280B2 JP 2011537134 A JP2011537134 A JP 2011537134A JP 2011537134 A JP2011537134 A JP 2011537134A JP 5075280 B2 JP5075280 B2 JP 5075280B2
Authority
JP
Japan
Prior art keywords
region
contact
silicon carbide
impurity region
carbide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011537134A
Other languages
English (en)
Other versions
JPWO2011048800A1 (ja
Inventor
千秋 工藤
賢哉 山下
雅彦 庭山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011537134A priority Critical patent/JP5075280B2/ja
Application granted granted Critical
Publication of JP5075280B2 publication Critical patent/JP5075280B2/ja
Publication of JPWO2011048800A1 publication Critical patent/JPWO2011048800A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/035—Etching a recess in the emitter region 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0115—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors to silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に炭化珪素パワー半導体デバイスに関する。
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれる。また、最近では高速インバータにパワー半導体デバイスが用いられる。こうした用途では高速動作も求められる。
パワー半導体デバイスは従来シリコン（Ｓｉ）基板を用いて作製されていた。しかし、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１〜４など参照）。
炭化珪素の材料自体の絶縁破壊電圧は、シリコンに比べて一桁高い。このため、炭化珪素を用いてパワー半導体デバイスを作製した場合、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができる。したがって、デバイスの厚さを薄くし、炭化珪素層のドーピング濃度を高めることによって、オン抵抗が低く、高耐圧かつ低損失のパワー半導体デバイスを実現することができる。また、炭化珪素の飽和電子速度はシリコンの約２倍であり、高速動作を実現することができる。
特許文献１は、チャネル移動度を高めオン抵抗を低減した炭化珪素半導体装置を開示している。図３７は、特許文献１に開示された炭化珪素半導体装置を説明するための断面図である。
図３７に示す炭化珪素半導体装置１０００は、縦型の金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＩＳＦＥＴ」）であり、プレーナ構造を有している。半導体装置１０００は、ｎ+型のＳｉＣを含む半導体基板１０１を備えている。半導体基板１０１の主表面上には、炭化珪素によって構成される第１炭化珪素層１２０が設けられている。第１炭化珪素層１２０の表層部の所定領域において、所定の深さを有するｐ型のボディ領域１０４が形成されている。第１炭化珪素層１２０のボディ領域１０４以外の部分はｎ-型のドリフト領域１０２となる。ボディ領域１０４の表面近傍には、ｎ+型の第１不純物領域（ソース領域）１０３が形成されている。また、ボディ領域１０４内にコンタクト領域２０７が設けられている。ボディ領域１０４の表層部分を覆うように、第１不純物領域１０３とドリフト領域１０２とを繋ぐ第２炭化珪素層１０５が配置されている。第２炭化珪素層１０５の表面には、ゲート酸化膜１０７を介してゲート電極１０８が形成されている。
ゲート電極１０８を覆うように、第１炭化珪素層１２０の表面に層間絶縁膜１０９が設けられている。層間絶縁膜１０９には第１不純物領域１０３およびコンタクト領域２０７を露出するコンタクトホールが設けられており、コンタクトホール内に第１オーミック電極（ソース電極）１２２が設けられ、さらに配線１１０が設けられている。また、ゲート電極１０８を露出するコンタクトホールが層間絶縁膜１０９に設けられており、コンタクトホール内に配線１１２が設けられている。配線１１２とゲート電極１０８との間には金属シリサイド層１２３が形成されている。半導体基板１０１の裏面には第２オーミック電極（ドレイン電極）１１１が形成されている。
図３７に示した半導体装置１０００では、第１オーミック電極１２２とゲート電極１０８との間に電圧を印加し、ゲート酸化膜１０７に電界を与えることにより、第２炭化珪素層１０５に蓄積型チャネル４１が誘起され、第１オーミック電極１２２と第２オーミック電極１１１との間にキャリアが流れる。
このように、半導体装置１０００を、チャネルを誘起する蓄積モードで動作させることにより、導電型を反転させてチャネルを誘起する反転モードで動作させる場合に比べて、チャネル移動度を大きくし、オン抵抗を低減させることができる。
次に、図３８から図４６を参照しながら炭化珪素半導体装置１０００の製造方法を説明する。まず、図３８に示すようにｎ+型のＳｉＣを含む半導体基板１０１を用意し、主表面上にｎ-型のＳｉＣによって構成された第１炭化珪素層１２０をエピタキシャル成長法により形成する。その後、ボディ領域１０４となる領域を開口した第１の注入マスク７２を形成する。
ボディ領域１０４を形成するためのイオン注入は、４００℃から６００℃の温度で半導体基板１０１を加熱しながら行う。一般に有機レジストは耐熱性が乏しいため、第１の注入マスク７２には適さない。このため、シリコン酸化膜、ポリシリコン、シリコン窒化膜などの無機膜を第１炭化珪素層１２０の主表面上に形成し、その上に、有機レジストマスクを形成し、この有機レジストマスクを利用して無機膜をエッチングし、有機レジストを除去する。これにより、耐熱性の第１の注入マスク７２が得られる。図３８では有機レジストを除去し、ボディ領域１０４を形成した後の断面を示している。以下、イオン注入用のマスクは同様の方法によって形成される。第１炭化珪素層１２０のボディ領域１０４以外の部分はドリフト領域１０２となる。
図３９に示すように、第１の注入マスク７２を覆うように無機膜を第１炭化珪素層１２０の表面に堆積した後、コンタクト領域となる領域を規定するパターンを有する有機レジストマスクを無機膜上に形成する（図示しない）。有機レジストマスクを用いて無機膜をドライエッチング法により異方性エッチングすることにより、第１の注入マスク７２の側壁に位置する第１のサイドウォール７１と、コンタクト領域を覆う第２の注入マスク７８とを形成する。第１のサイドウォール７１と第２の注入マスク７８とを用いてボディ領域１０４内に不純物をイオン注入し、第１不純物領域１０３を形成する。
次に、図４０に示すように、第１の注入マスク７２、第１のサイドウォール７１および第２の注入マスク７８を除去した後、コンタクト領域となる領域を開口した第３の注入マスク７３を第１炭化珪素層１２０の表面に形成し、例えばアルミニウムイオンを第１炭化珪素層１２０に注入することによってコンタクト領域２０７を形成する。
図４１に示すように、第３の注入マスク７３を除去した後、１０００℃以上の温度、例えば、１７００℃でアニールを行い、これまでに注入した不純物を活性化させる（図示しない）。その後、第１炭化珪素層１２０の主表面に第２炭化珪素層１０５を堆積する。図４２に示すように、第２炭化珪素層１０５を規定するフォトレジスト７６を形成し、ドライエッチングにより不要な第２炭化珪素層１０５を除去する。
図４３に示すように、第２炭化珪素層１０５の上にゲート酸化膜１０７を形成し、その上にゲート電極１０８を形成する。さらに図４４に示すように、ゲート電極１０８を覆うように第１炭化珪素層１２０の表面全体に層間絶縁膜１０９を形成する。図４５に示すように、層間絶縁膜１０９に、ゲート電極１０８を露出するコンタクトホール１０９ａ並びにコンタクト領域２０７および第１不純物領域１０３を露出するコンタクトホール１０９ｂを形成する。
図４６に示すように、コンタクトホール１０９ｂ内に第１オーミック電極１２２および配線１１０を形成し、コンタクトホール１０９ａ内に金属シリサイド層１２３および配線１１２を形成する。また、半導体基板１０１の裏面に第２オーミック電極１１１を形成する。これにより、半導体装置１０００が完成する。
特開平１０−３０８５１０号公報 特許３７７３４８９号公報 特許３７８４３９３号公報 特許３５２７４９６号公報
半導体装置１０００において、コンタクト領域２０７は底面及び側面の一部でボディ領域１０４と接触するが、第１オーミック電極１２２とは上面のみで接触する。したがって、ボディ領域１０４を第１オーミック電極１２２と同電位にするためには、コンタクト領域２０７の第１オーミック電極１２２と接する上面と、ボディ領域１０４と接する底面及び側面との間で導電性が十分に確保されている必要がある。このために、従来、注入エネルギーを変化させ、数回にわたってｐ型不純物イオンを注入し、コンタクト領域２０７を形成していた。しかし、一般に炭化珪素では不純物が拡散しにくいため、イオン注入に要する時間が長くなり、イオン注入機への負荷が大きいという課題がある。
また、通常、ｐ型炭化珪素へ良好なオーミックコンタクトを形成することは、ｎ型炭化珪素に比べて難しい。これは主なオーミック金属とｐ型炭化珪素との障壁が、ｎ型炭化珪素に比べて大きいからである。ｐ型炭化珪素へ良好なオーミックコンタクトを形成するためには、オーミック金属がｐ型炭化珪素へより高濃度で拡散する必要がある。しかし、炭化珪素への不純物の固溶には限界がある。また、オーミック金属の拡散を高めるためにアニール温度を高くするとウエハの反りが生じたり、ＳｉＣが蒸発し、消失するなどの新たな課題が生じる。
半導体装置１０００において、上述した理由等により、第１オーミック電極１２２とボディ領域１０４とのコンタクト抵抗が低減できない場合の不具合を説明する。
図４７に示すように、第１オーミック電極１２２とゲート電極１０８との間に閾値（Ｖｔｈ）以下の電圧（例えば、０Ｖ）が印加される半導体装置１０００のオフ状態では、ボディ領域１０４とドリフト領域１０２との間に空乏層が形成される。このため、ドリフト領域１０２のうち隣接するボディ領域１０４に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域６０では、ボディ領域１０４の両側から延びる空乏層が繋がる。このオフ状態からオン状態へ高速で移行するためには、第１オーミック電極１２２とゲート電極１０８との間にゲート電極１０８側を正とする電圧がかかると瞬時にＪＦＥＴ領域６０の空乏層が縮小し、ＪＦＥＴ領域６０に電流パスが形成されることが必要である。
しかし、ボディ領域１０４へのコンタクト抵抗が大きいと、ボディ領域１０４の端まで電位が伝わるのが遅く、空乏層の縮小が遅くなるため、半導体装置１０００が完全にオン状態になるまで時間がかかる。つまり、図４７に示すように、第１不純物領域１０３とＪＦＥＴ領域６０とに挟まれたボディ領域１０４をゲートとする寄生トランジスタＴ１が存在するのと等価な構造となり、トランジスタＴ１のスイッチングに要する時間が半導体装置１０００のスイッチングの遅延を引き起こす。
一方、図４８に示すように、第１オーミック電極１２２とゲート電極１０８との間にゲート電極１０８側を正として閾値（Ｖｔｈ）より高い電圧（例えば２０Ｖ）が印加される半導体装置１０００のオン状態では、ゲート酸化膜１０７を介して第２炭化珪素層１０５に蓄積型チャネル４１が形成され、この蓄積型チャネル４１に電子が流れ込む。このとき、ボディ領域１０４とドリフト領域１０２との間で形成されている空乏層に蓄積されている電子も利用されるために、ボディ領域１０４の電位（以下、ボディ電位と記載する）がソース電位に近づき、空乏層が縮小することによってＪＦＥＴ領域６０の電流経路が形成され、オン状態となる。
このとき、ドレイン電圧は外部抵抗の電圧降下により１Ｖないし２Ｖ程度となるように外部抵抗が選択される。ここでトランジスタをオフした場合はソース電位、ボディ電位共に０Ｖとなり、ドレイン電圧はほぼ０から２Ｖとなる。
しかしながら、ボディ領域１０４へのコンタクト抵抗が大きいと、ボディ領域１０４の端まで電位が伝わるのが遅く、ボディ電位が約２．７Ｖ上昇し、ソース、ボディ、ドレインの間に形成される寄生バイポーラトランジスタＴ２がオンするために、ドレインからソースへ電流が流れることになる。したがって完全にオフ状態になるまで時間がかかる。
本発明はこのような課題に鑑みてなされたものであり、ボディ領域へのコンタクト抵抗値を下げることにより、高速動作が可能な半導体装置を提供することにある。
本発明の半導体装置は、主面および裏面を有する半導体基板と、前記半導体基板の前記主面上に配置された第１炭化珪素層と、前記第１炭化珪素層に配置された第１導電型の第１不純物領域と、前記第１炭化珪素層において、前記第１不純物領域に隣接して配置された第２導電型のボディ領域と、前記ボディ領域内において前記第１不純物領域よりも深い位置に配置され、前記ボディ領域よりも高い濃度で第２導電型の不純物を含む第２導電型のコンタクト領域と、前記第１炭化珪素層のうち前記ボディ領域および前記第１不純物領域以外の領域に配置された第１導電型のドリフト領域と、前記第１不純物領域および前記コンタクト領域にオーミック接触する第１オーミック電極とを備え、前記第１炭化珪素層には、前記第１不純物領域を貫通するコンタクトトレンチが設けられており、前記コンタクトトレンチは底面および側壁を有し、前記コンタクトトレンチの側壁は、前記第１不純物領域の底面よりも深い位置にある側壁下部と、前記第１不純物領域の底面と同じまたはそれよりも浅い位置にある側壁上部とを含んでおり、前記第１オーミック電極は、前記コンタクトトレンチ内に配置され、前記コンタクトトレンチの側壁下部の少なくとも一部および底面で前記コンタクト領域と接する。
本発明の半導体装置の製造方法は、主面および裏面を有する半導体基板を用い、第２導電型のボディ領域と、前記ボディ領域に隣接して配置された第１導電型の第１不純物領域と、前記ボディ領域および前記第１不純物領域以外の領域に配置された第１導電型のドリフト領域とを含み、前記ボディ領域の少なくとも一部は前記第１不純物領域よりも深い位置にある第１炭化珪素層を、前記半導体基板の前記主面上に形成する工程（ａ）と、前記第１炭化珪素層に、前記第１不純物領域を貫通し、前記ボディ領域に達するコンタクトトレンチを形成する工程（ｂ）と、前記コンタクトトレンチの底面および側壁から、前記ボディ領域に第２導電型の不純物を注入することによって、前記第１不純物領域よりも深い位置に第２導電型のコンタクト領域を形成する工程（ｃ）と、少なくとも前記コンタクトトレンチ内に、前記第１不純物領域と接し、かつ、前記コンタクトトレンチの側壁の一部および底面で前記コンタクト領域と接する第１オーミック電極を形成する工程（ｄ）とを包含する。
本発明の半導体装置の他の製造方法は、主面および裏面を有する半導体基板を用い、第２導電型のボディ領域と、前記ボディ領域に隣接して配置された第１導電型の第１不純物領域と、前記ボディ領域および前記第１不純物領域以外の領域に配置された第１導電型のドリフト領域とを含み、前記ボディ領域の少なくとも一部は前記第１不純物領域よりも深い位置にある第１炭化珪素層を、前記半導体基板の前記主面上に形成する工程（Ａ）と、前記ボディ領域内であって、前記第１不純物領域よりも深い位置に、前記ボディ領域よりも高い濃度で第２導電型の不純物を含む第２導電型のコンタクト領域を形成する工程（Ｂ）と、前記第１炭化珪素層に、前記第１不純物領域を貫通し、前記コンタクト領域に達するコンタクトトレンチを形成する工程（Ｃ）と、前記コンタクトトレンチ内に、前記第１不純物領域と接し、かつ前記コンタクトトレンチの側壁の一部および底面で前記コンタクト領域と接する第１オーミック電極を形成する工程（Ｄ）とを包含する。
本発明によると、第１不純物領域と第１オーミック電極との接触面積を確保しつつ、コンタクト領域と第１オーミック電極との接触面積を拡大できる。したがって、第１オーミック電極のボディ領域へのコンタクト抵抗を低減できるので、ボディ領域の電位を第１オーミック電極の電位と極めて高い速度で一致させることができ、半導体装置のスイッチング速度を高めることができる。また、第１オーミック電極の第１不純物領域へのコンタクト抵抗を低く抑えることができ、低オン抵抗を実現できる。
本発明によれば、第１オーミック電極とボディ領域とのコンタクト抵抗を低減できるので、スイッチング動作の遅延を抑制し、高速で動作することが可能な半導体装置を実現することができる。
また、本発明の半導体装置の製造方法によれば、コンタクト領域の注入回数を減らすことができ、イオン注入工程に要する時間が短縮される。
（ａ）は、本発明による半導体装置の第１の実施形態を示す模式的な断面図であり、（ｂ）は、（ａ）に示すコンタクトトレンチ部分の拡大断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）は、本発明による第２の実施形態の半導体装置の模式的な断面図であり、（ｂ）は、（ａ）に示すコンタクトトレンチ部分の拡大断面図である。 （ａ）は、第２の実施形態の半導体装置の製造方法を説明するための工程断面図であり、（ｂ）は、コンタクトトレンチの側壁の傾斜角を説明するための拡大断面図である。 第２の実施形態の半導体装置の他の製造方法を説明するための工程断面図である。 （ａ）は、本発明による半導体装置の第３の実施形態を示す断面模式図であり、（ｂ）は、（ａ）に示すコンタクトトレンチ部分の拡大断面図である。（ｃ）は、コンタクトトレンチの底面とコンタクト領域との配置関係を例示する平面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法１を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法２を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法３を説明するための工程断面図である。 第３の実施形態の半導体装置の製造方法４を説明するための工程断面図である。 本発明による第１の実施形態の他の半導体装置の模式的な断面図である。 本発明による第３の実施形態の他の半導体装置の模式的な断面図である。 本発明による第１の実施形態のさらに他の半導体装置の模式的な断面図である。 本発明による第３の実施形態のさらに他の半導体装置の模式的な断面図である。 従来の半導体装置示す断面模式図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 図３７に示す従来の半導体装置の製造方法を説明するための工程断面図である。 従来の半導体装置をオン状態にする際に生じる等価回路を説明するための模式的な断面図である。 従来の半導体装置をオフ状態にする際に生じる等価回路を説明するための模式的な断面図である。
（第１の実施形態）
以下、図面を参照しながら、本発明の第１の実施形態を説明する。以下の図面において、従来の半導体装置の構成要素と実質的に同一の機能を有する構成要素には同一の参照符号を付している。本発明は以下の実施形態に限定されない。また、第１導電型はｎ型およびｐ型のいずれであってもよく、この場合、第２導電型はｐ型またはｎ型である。
図１（ａ）は、本発明による第１の実施形態である半導体装置１００の断面構造を模式的に示している。半導体装置１００は、主面１０１ａおよび裏面１０１ｂを有し、炭化珪素を含む第１導電型の半導体基板１０１を含む。半導体基板１０１の主面１０１ａ上には、第１導電型の第１炭化珪素層が設けられている。第１炭化珪素層はエピタキシャル層である。第１炭化珪素層１２０には、第２導電型のボディ領域１０４と、ボディ領域１０４に隣接するように配置された第１導電型の第１不純物領域１０３とが形成されている。第１導電型の第１不純物領域１０３の不純物濃度は、半導体基板１０１の不純物濃度よりも高い。ボディ領域１０４の少なくとも一部は第１不純物領域１０３よりも深い位置にある。ボディ領域１０４内において、第１不純物領域１０３よりも深い位置に、ボディ領域１０４よりも高い濃度で第２導電型の不純物を含む第２導電型のコンタクト領域１３１が配置されている。第１炭化珪素層１２０のうち、ボディ領域１０４および第１不純物領域１０３以外の領域は、ドリフト領域１０２となる。ドリフト領域１０２の不純物濃度は半導体基板１０１の不純物濃度よりも低い。
より具体的には、第１炭化珪素層１２０の上面１２０ａから所定の深さまでの領域にボディ領域１０４が形成されており、ボディ領域１０４内において、上面１２０ａから所定の深さまでの領域に第１不純物領域１０３が形成されている。第１不純物領域１０３の底面はボディ領域１０４の底面の位置よりも浅く、第１不純物領域１０３はボディ領域１０４から突き出してはいない。ボディ領域１０４および第１不純物領域１０３は第１炭化珪素層１２０の上面１２０ａにおいて露出している。また、第１不純物領域１０３は、第１炭化珪素層１２０の上面１２０ａにおいて、ボディ領域１０４に包囲されている。
第１炭化珪素層１２０には、第１不純物領域１０３を貫通するコンタクトトレンチ１２１が設けられている。コンタクトトレンチ１２１内には、第１不純物領域１０３およびコンタクト領域１３１にオーミック接触する第１オーミック電極１２２が設けられている。第１オーミック電極１２２は、コンタクトトレンチ１２１の側壁の一部および底面でコンタクト領域１３１に接している。
図１（ｂ）はボディ領域１０４および第１不純物領域１０３の拡大断面図である。図示するように、コンタクトトレンチ１２１は、底面１２１ｂおよび側壁１２１ｃを有している。側壁１２１ｃは、第１不純物領域１０３の底面１０３ｂよりも深い位置にある側壁下部１２１ｃＬと、第１不純物領域１０３の底面１０３ｂと同じまたはそれよりも浅い位置にある側壁上部１２１ｃＵとを含んでいる。コンタクトトレンチ１２１の底面１２１ｂは、第１不純物領域１０３の底面１０３ｂよりも深く、かつ、ボディ領域１０４の底面１０４ｂよりも浅い位置にある。
コンタクト領域１３１は、第１オーミック電極１２２とボディ領域１０４との間に、コンタクトトレンチ１２１の側壁下部１２１ｃＬおよび底面１２１ｂに沿って形成されている。従って、コンタクトトレンチ１２１の側壁下部１２１ｃＬの少なくとも一部および底面１２１ｂで、第１オーミック電極１２２と接している。
また、図示する例では、第１不純物領域１０３と第１オーミック電極１２２との間に、コンタクトトレンチ１２１の側壁上部１２１ｃＵに沿って第２不純物領域１３２が形成されている。第２不純物領域１３２は、第１不純物領域１０３に第２導電型の不純物を注入することによって形成された領域である。従って、第２不純物領域１３２は、第１不純物領域１０３に含まれる不純物と同じ第１導電型の不純物と、コンタクト領域１３１に含まれる不純物と同じ第２導電型の不純物とを両方含んでいる。また、第１不純物領域１０３と略同じ濃度で同じ第１導電型の不純物を含み、かつ、第１不純物領域１０３よりも高い濃度で第２導電型の不純物を含んでいる。
第２不純物領域１３２の導電型は特に限定されない。第２不純物領域１３２が何れの導電型の不純物を多く含むかによって、第１導電型領域となることもあるし、第２導電型領域となることもある。なお、第２不純物領域１３２を第１導電型領域とする場合、第２不純物領域１３２は第１不純物領域１０３と一体的にソース領域として機能する。これにより、第１オーミック電極１２２は、コンタクトトレンチ１２１の側壁上部１２１ｃＵ全体でソース領域と接続されるため、オン抵抗の低減を実現できる。
本実施形態では、第１オーミック電極１２２は、コンタクトトレンチ１２１内のみでなく第１炭化珪素層１２０の上面１２０ａの一部上にも配置されている。第１オーミック電極１２２は、第１炭化珪素層１２０の上面１２０ａ（上面１２０ａのうちコンタクトトレンチ１２１の周縁に位置する部分）で第１不純物領域１０３と接している。
後述するが、コンタクトトレンチ１２１の側壁上部１２１ｃＵに沿って第２不純物領域１３２を有していなくてもよい。その場合には、第１オーミック電極１２２は、第１炭化珪素層１２０の上面のみでなく、コンタクトトレンチ１２１の側壁上部１２１ｃＵでも第１不純物領域１０３と接する。なお、第２不純物領域１３２を有しない場合には、第１オーミック電極１２２は、第１炭化珪素層１２０の上面１２０ａに配置されなくてもよい。例えば、第１オーミック電極１２２がコンタクトトレンチ１２１内のみに配置されている場合、第１オーミック電極は、コンタクトトレンチ１２１の側壁上部１２１ｃＵで、第１不純物領域１０３と接続される。
また、本実施形態では、コンタクトトレンチ１２１の底面１２１ｂの面積よりもトレンチの開口１２１ａの面積が大きく、コンタクトトレンチ１２１はテーパー形状を有している。このため、コンタクトトレンチ１２１の側壁１２１ｃは第１炭化珪素層１２０の上面１２０ａに対して非垂直である。また、側壁１２１ｃは開口１２１ａに面している。ここで非垂直とは、コンタクトトレンチ１２１の側壁１２１ｃが、第１炭化珪素層１２０の上面１２０ａに対し８５度未満あるいは９５度よりも大きな角度をなしていることを言う。
コンタクトトレンチ１２１の形状は図１（ｂ）に示すようなテーパー状に限られない。コンタクトトレンチ１２１の底面１２１ｂが第１不純物領域１０３の底面１０３ｂよりも深くに位置していれば、トレンチは他の形状を有していてもよい。
このような構造のコンタクトトレンチ１２１が半導体装置１００に設けられているため、第１不純物領域１０３の底面１０３ｂより深い位置において、第１オーミック電極１２２は、コンタクトトレンチ１２１の底面１２１ｂのみでなく、側壁１２１ｃの一部でも、コンタクト領域１３１と接触する。このため、コンタクト領域１３１と第１オーミック電極１２２との接触面積が拡大し、ボディ領域１０４へのコンタクト抵抗を低減することができる。したがって、ボディ領域１０４の電位を第１オーミック電極１２２と極めて高い速度で一致させることができる。
また、コンタクトトレンチ１２１の底面１２１ｂおよび側壁１２１ｃの一部は第１不純物領域１０３の底面１０３ｂよりも深い位置にあるため、コンタクトトレンチ１２１の底面１２１ｂおよび側壁１２１ｃにおいてボディ領域１０４が露出している。このため、コンタクトトレンチ１２１内に露出したボディ領域１０４の表面近傍に第２導電型の不純物を注入することにより、ボディ領域１０４内にコンタクト領域１３１を形成できる。したがって、従来の半導体装置のように、ボディ領域１０４へのコンタクト領域を形成するために第２導電型の不純物を深く注入する必要がなく、半導体装置の製造に要する時間を短縮し、製造コストを低減させることができる。
また、コンタクトトレンチ１２１の側壁１２１ｃのうち少なくとも側壁下部１２１ｃＬが、第１炭化珪素層１２０の上面１２０ａに対して非垂直であれば、コンタクト領域１３１と第１オーミック電極１２２との接触面積を拡大できるので好ましい。側面下部１２１ｃＬが上面１２０ａに対して垂直な方向から傾くにつれて、コンタクト領域１３１と第１オーミック電極１２２との接触面積が拡大するからである。また、この場合、側壁下部１２１ｃＬは、コンタクトトレンチ１２１の開口１２１ａに面するように傾いていることがさらに好ましい。特に、コンタクトトレンチ１２１の側壁１２１ｃのうち少なくとも側壁下部１２１ｃＬは、開口１２１ａに面するように傾いている、すなわち、半導体基板１０１の主面１０１ａに平行な面に対して９０度未満の角度を有していることが好ましい。より好ましくは８５度未満である。これにより、後述するプロセスにおいて、コンタクトトレンチ１２１の側壁下部１２１ｃＬから第１炭化珪素層１２０にイオン注入を行い、コンタクト領域１３１を形成することが容易になる。例えば、コンタクトトレンチ１２１を形成するマスクを用いて、第１炭化珪素層１２０に対して垂直に第２導電型の不純物を注入すれば、コンタクトトレンチ１２１の開口１２１ａからコンタクトトレンチ１２１の底面１２１ｂおよび側壁１２１ｃにおいて露出するボディ領域１０４の表面近傍に第２導電型の不純物を注入することが可能になる。
第１炭化珪素層１２０のうち、隣接するボディ領域１０４に挟まれたドリフト領域１０２はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域６０と呼ばれる。半導体装置１００は、ボディ領域１０４に設けられた第１不純物領域１０３からＪＦＥＴ領域６０を経て半導体基板１０１の裏面１０１ｂへと至るパスにおける電流の制御を行う。このために、半導体装置１００は、少なくとも第１不純物領域１０３と第１炭化珪素層１２０の上面１２０ａに露出したドリフト領域１０２、つまり、第１不純物領域１０３とＪＦＥＴ領域６０との間に位置するボディ領域１０４の一部領域４０の上方に設けられたゲート絶縁膜１０７およびゲート絶縁膜１０７上に設けられたゲート電極１０８とを備え、ゲート電極１０８に印加する電圧によって、上述の電流制御を行う。この際、上述したようにボディ領域１０４の一部領域４０の電位を第１オーミック電極１２２の電位と極めて速度で一致させることができる。したがって、ゲート電極１０８に印加する電圧による、スイッチングに対して、遅延を生じることなく半導体装置１００を動作させることが可能となる。
このような理由から、ゲート電極１０８に印加する電圧による電流制御が可能である限り、半導体装置１００は蓄積型チャネルを備えていてもよいし、反転型チャネルを備えていてよい。本実施形態では、半導体装置１００は、第１不純物領域１０３およびＪＦＥＴ領域６０の間に位置するボディ領域１０４の一部領域４０とゲート絶縁膜１０７との間に設けられた、第２炭化珪素層１０５をさらに備えており、第２炭化珪素層１０５が蓄積型チャネルとして機能する。第２炭化珪素層１０５は、エピタキシャル層であり、第１不純物領域１０３およびボディ領域１０４の一部領域４０とそれぞれ電気的に接続されている。反転型チャネルを有する半導体装置の場合、ゲート絶縁膜１０７は、第１不純物領域１０３およびＪＦＥＴ領域６０の間に位置するボディ領域１０４の一部領域４０と直接接触している。
第１炭化珪素層１２０の上面１２０ａを覆うように層間絶縁膜１０９が設けられており、層間絶縁膜１０９にはゲート電極１０８を露出するコンタクトホール１０９ａおよび第１オーミック電極１２２を露出するコンタクトホール１０９ｂが設けられている。コンタクトホール１０９ａ内には配線１１２が設けられており、配線１１２はゲート電極１０８と接触し、電気的に接続している。本実施形態では、配線１１２とゲート電極１０８との間に金属シリサイド層１２３が設けられている。また、コンタクトホール１０９ｂ内には配線１１０が設けられており、配線１１０は第１オーミック電極１２２と接触し、電気的に接続している。半導体基板１０１の裏面１０１ｂには第２オーミック電極１１１が設けられている。
本実施形態の半導体装置１００によれば、コンタクトトレンチ１２１を設けることによって、第１オーミック電極１２２のウエルコンタクト抵抗値を小さくすることができる。したがって、ボディ領域１０４の電位を第１オーミック電極１２２の電位と極めて高い速度で一致させることができ、ウエル電位変動の遅延を抑制し、半導体装置１００のスイッチングスピードの遅延を抑制することが可能となる。
本実施形態の半導体装置１００は、ＳｉＣ半導体から構成されるパワー半導体デバイスであり、高耐圧、大電流、高速動作用に好適に使用される。以下、本実施形態の具体的な構成例の一例を次に示す。本実施形態の一例において、第１導電型はｎ型であり、第２導電型はｐ型である。この場合、第１オーミック電極１２２はソース電極であり、第２オーミック電極１１１はドレイン電極である。また、第１不純物領域１０３はソース領域である。以下の例において、不純物の濃度はプラス「＋」の数が多いほど高く、＋＋、＋、−の順に低くなる（＋＋＞＋＞−）。
半導体基板１０１は、六方晶系炭化珪素からなる。半導体基板１０１の厚さは、例えば、２５０μｍ〜３５０μｍであり、半導体基板１０１の不純物濃度は、例えば、８×１０18ｃｍ-3（ｎ+）ある。不純物濃度を低く設定する場合には、立方晶系炭化珪素からなる基板を半導体基板１０１に用いることもできる。
第１炭化珪素層１２０は、半導体基板１０１の主面１０１ａ上にエピタキシャル成長によって形成されたＳｉＣ層である。第１炭化珪素層１２０の厚さは、例えば、４μｍ〜１５μｍであり、不純物濃度は、例えば、５×１０15ｃｍ-3（ｎ-）である。半導体基板１０１と第１炭化珪素層１２０との間に、別のエピタキシャル層（例えば、６×１０16ｃｍ-3の濃度を有するＳｉＣ層）を設けてもよい。
ボディ領域１０４の厚さ（即ち、上面１２０ａからの深さ）は、例えば、０．５μｍ〜１．０μｍであり、ボディ領域１０４の不純物濃度は、例えば、１．５×１０18ｃｍ-3（ｐ-）である。また、第１不純物領域１０３の厚さ（即ち、上面１２０ａからの深さ）は、例えば、０．２５μｍであり、第１不純物領域１０３の不純物濃度は、例えば、５×１０19ｃｍ-3（ｎ++）である。コンタクト領域１３１の厚さ（半導体基板１０１の主面１０１ａに垂直な方向の厚さ）は、例えば、５０ｎｍであり、コンタクト領域１３１の不純物濃度は、例えば、１．0×１０19ｃｍ-3（ｐ+）である。第２不純物領域１３２の厚さは、例えば、５０ｎｍであり、第２不純物領域１３２の不純物濃度は、例えば、１．0×１０19ｃｍ-3（n+）である。
コンタクトトレンチ１２１の深さは約０．４μｍである。コンタクトトレンチ１２１の形成後、コンタクトトレンチ１２１の底面１２１ｂおよび側壁１２１ｃに厚さ０．０５μｍのコンタクト領域を設ける。これによりボディ領域１０４の第１オーミック電極１２２との界面の濃度は、例えば、２×１０20ｃｍ-3（ｐ-）である。ＪＦＥＴ領域６０の長さ（幅）は、例えば、３μｍである。
第２炭化珪素層１０５は、第１炭化珪素層１２０上にエピタキシャル成長によって形成されたＳｉＣ層であり、第２炭化珪素層１０５の厚さは、例えば、３０ｎｍ〜１５０ｎｍである。ボディ領域１０４の一部領域４０の長さ（幅）は、例えば、０．５μｍである。
ゲート絶縁膜１０７は、ＳｉＯ2（酸化シリコン）からなる。厚さは、例えば、７０ｎｍである。ゲート電極１０８は、ｐｏｌｙ−Ｓｉ（ポリシリコン）からなり、その厚さは、例えば、５００ｎｍである。第１オーミック電極１２２はＮｉ（ニッケル）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、５０ｎｍである。第１オーミック電極１２２は、Ｔｉ（チタン）およびＳｉ（シリコン）の合金によって構成されていてもよい。また、第２オーミック電極１１１もＴｉ（チタン）およびＳｉ（シリコン）の合金もしくはＮｉ（ニッケル）およびＳｉ（シリコン）の合金によって構成され、その厚さは、例えば、１００ｎｍである。第２オーミック電極１１１には、半導体装置１００をプラスチックパッケージに実装する際のはんだ付けを容易にするために、ＮｉとＡｇやＮｉとＡｕとを堆積してもよい。
（第１の実施形態に係る半導体装置の製造方法）
次に、図２から図１３を参照しながら、本実施形態の半導体装置１００の製造方法を説明する。図２から図１３は、本実施形態の製造方法を説明するための工程断面の模式図である。
まず、半導体基板１０１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされており、ｎ型不純物濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3である。
次いで、図２に示すように、半導体基板１０１の主面１０１ａ上に、エピタキシャル成長によって第１炭化珪素層１２０を形成する。例えば原料ガスとして、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用い、熱ＣＶＤ法によって第１炭化珪素層１２０をエピタキシャル成長させる。第１炭化珪素層１２０の厚さは１０μｍ以上であり、不純物濃度は、１×１０15ｃｍ-3〜１×１０16ｃｍ-3である。
次に、第１炭化珪素層１２０の上面１２０ａ上に、注入マスク材料を堆積し（図示しない）、その注入マスク材料の上にフォトレジスト（図示しない）を形成する。注入マスク材料は、例えば、ＳｉＯ2（酸化シリコン）である。酸化シリコンからなる注入マスク材料は、例えば、シラン（ＳｉＨ4）およびＮ2Ｏガスを用い、２００ＷのパワーでプラズマＣＶＤ法によって堆積する。注入マスク材料の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト（図示しない）は、ボディ領域１０４およびＪＦＥＴ領域６０を規定する位置および寸法を有している。フォトレジストは、例えば、感光性有機膜であり、典型的なフォトリソグラフィー法を用いて形成される。フォトレジストの厚さは、例えば、１．５〜２．０μｍである。フォトレジストをマスクとして、注入マスク材料を異方性エッチングして、注入マスクパターン（第１の注入マスク）７２を形成し、その後、フォトレジストを除去する。注入マスク材料のエッチングは、例えば、ＣＦ4ガスとＣＨＦ3ガスを用いた異方性ドライエッチング法によって行う。フォトレジストは、例えば、酸素プラズマによるアッシングによって除去する。以下、特に説明しない限り、イオン注入のための注入マスクは同様の方法によって形成される。
次いで、第１の注入マスク７２を用いて、ｐ型の不純物イオン（例えばＡｌ+）８０を第１炭化珪素層１２０に注入することによって、第１炭化珪素層１２０の上面１２０ａ近傍に、所定の深さを有するボディ領域１０４を形成する。イオン注入は、例えば、基板の温度を５００℃に保ち、３０ｋｅＶから３５０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行う。ボディ領域１０４の深さは、例えば、０．５μｍ〜１．０μｍである。ボディ領域１０４に挟まれて規定される、第１炭化珪素層１２０の上面１２０ａ近傍領域がＪＦＥＴ領域６０となる。本実施形態のＪＦＥＴ領域６０の幅は、例えば、３μｍである。また、第１炭化珪素層１２０のうち、ボディ領域１０４が形成されなかった残りの領域がドリフト領域１０２となる。
次に、図３に示すように、第１の注入マスク７２を覆うように、第１炭化珪素層１２０の上面１２０ａに注入マスク材料を堆積する。注入マスク材料は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）であり、熱ＣＶＤ法により、ＳｉＨ4を原料ガスとして用いることによって形成される。注入マスク材料の上に所定のパターンを有するフォトレジストを形成後、注入マスク材料を異方性エッチングすることによって、注入マスクパターン７１ａおよび７１ｂを形成する。図示した注入マスクパターン７１ｂは、フォトレジストの下方にあるパターンであり、コンタクトトレンチ１２１を形成する領域に不純物を導入しないために設けられる。注入マスクパターン７１ａは、注入マスクパターン７２のサイドウォールであり、チャネルの幅（長さ）を規定する。異方性エッチングに用いるガスは、例えば、Ｃｌ2、Ｏ2、ＨＢｒなどの混合ガスである。後の工程でトレンチエッチングを行うため、注入マスクパターン７１ｂはなくてもよい。
次に、第１の注入マスク７２、注入マスクパターン７１ａ及び７１ｂをマスクとして、第１炭化珪素層１２０の上面１２０ａに、ｎ型の不純物イオン８２を注入することによって、第１不純物領域１０３を形成する。不純物イオン８２としては、例えばＮ+（窒素イオン）またはＰ+（リンイオン）を用いる。第１不純物領域１０３は、ボディ領域１０４の底面よりも浅い位置に底面を有するように配置される。このため、ボディ領域１０４の少なくとも一部は、第１不純物領域１０３の底面よりも深い位置に配置される。
第１不純物領域１０３を形成する際のイオン注入は、例えば、基板１０１の温度を５００℃に保ち、３０ｋｅＶから９０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行う。第１不純物領域１０３の深さは、例えば、０．２５μｍである。
次に、図４に示すように、注入マスクパターン７１ａ、７１ｂおよび第１の注入マスク７２を除去した後、第３の注入マスク７３を形成する。注入マスクパターン７１ａおよび７１ｂは、例えば、酸化膜からなるためＨＦ水溶液で除去し、第１の注入マスク７２はポリシリコンからなるため、ＨＦとＨＮＯ3およびＨ2Ｏ混合液で除去する。
第３の注入マスク７３を用いて第１炭化珪素層１２０をドライエッチングすることによりコンタクトトレンチ１２１を形成する。このエッチングには、例えば、ＣＦ4とＯ2の混合ガスを用いる。コンタクトトレンチ１２１は、第１不純物領域１０３を貫通し、ボディ領域１０４に達するように配置される。従って、第１不純物領域１０３はコンタクトトレンチ１２１の側壁上部１２１ｃＵにおいて露出し、ボディ領域１０４はコンタクトトレンチ１２１の側壁下部１２１ｃＬおよび底面１２１ｂにおいて露出する。
好ましくは、コンタクトトレンチ１２１の開口１２１ａの面積が底面１２１ｂの面積より大きくなる、いわゆるテーパーエッチを行うことが望ましい。これにより、コンタクトトレンチ１２１の側壁１２１ｃは第１炭化珪素層１２０の上面１２０ａに対して非垂直となり、側壁１２１ｃの面積を大きくすることができる。テーパーエッチを行うためには、例えば、Ｃｌ2を７０ｓｃｃｍ、ＨＢｒを５０ｓｃｃｍ、Ｏ2を２ｓｃｃｍの流量で導入し、６００ＷのＩＣＰバイアスおよび１５０ＷのＤＣバイアスを印加し、１．５Ｐａの圧力でエッチングを行う。コンタクトトレンチ１２１の深さは、第１不純物領域１０３より深いことが好ましく、例えば０．４μｍである。
次に、図５に示すように、第３の注入マスク７３をマスクとし、コンタクトトレンチ１２１の側壁１２１ｃおよび底面１２１ｂから、コンタクトトレンチ１２１内に露出した第１不純物領域１０３およびボディ領域１０４に、ｐ型の不純物イオン８４を注入する。不純物イオン８４として、例えばＡｌ+（アルミニウムイオン）またはＢ+（ボロンイオン）を用いる。これにより、コンタクトトレンチ１２１の側壁上部１２１ｃＵに沿って第２不純物領域１３２が形成される。また、側壁下部１２１ｃＬおよび底面１２１ｂに沿ってコンタクト領域１３１が形成される。第２不純物領域１３２では、注入前に当該領域に含まれていた第１導電型の不純物と、注入された第２導電型の不純物とが打ち消しあう。このため、第２不純物領域１３２は、注入前よりも低濃度の第１導電型領域となるか、あるいは、第２導電型領域となる。
本実施形態では、例えば、基板１０１の温度を５００℃に保ち、３０ｋｅＶのエネルギーで注入を行う。コンタクト領域１３１の深さは、後に形成する第１オーミック電極１２２と接する界面において、不純物濃度が最も高くなるように決定されることが好ましい。第１オーミック電極１２２は、金属と炭化珪素が合金化することによって形成され、この際、金属の厚さと同程度の厚さの炭化珪素が合金化される。このため、第１オーミック電極１２２を形成するための金属の厚さが１００ｎｍであれば、コンタクト領域１３１の深さも１００ｎｍ程度以上（金属の厚さ以上）であることが好ましい。より好ましくは、１５０ｎｍ以上（金属の厚さの１．５倍以上）である。これにより、上記の合金化を行った後に、コンタクト領域１３１の一部を、より確実に、合金化されない状態で残すことができる。
本実施形態では、側壁１２１ｃが開口１２１ａに面するように傾斜しているため、上面１２０ａに対して垂直にイオン注入を行うことによって、ドリフト領域１０２の側壁１２１ｃに露出している領域および底面１２１ｂに露出している領域の両方に、一度でコンタクト領域１３１を形成することができる。しかし、側壁１２１ｃが上面１２０ａに対して垂直である場合には、上面１２０ａの鉛直方向に対して一定の角度（例えば３０°）を付けて半導体基板１０１を回転させたり、９０°ずつ回して４回の注入を行っても良い。
第３の注入マスク７３を除去した後、半導体基板１０１（より正確には、第１炭化珪素層１２０の各領域）を１０００℃以上、ここでは１８００℃の温度で活性化アニールを行う（図示しない）。これにより、第１炭化珪素層１２０の各領域に注入された不純物イオンを活性化させる。
次に、図６に示すように、第１炭化珪素層１２０の上面１２０ａおよびコンタクトトレンチ１２１内に、第２炭化珪素層１０５を形成する。本実施形態における第２炭化珪素層１０５はＳｉＣから構成される。例えば、原料ガスとして、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用い、熱ＣＶＤ法によって第２炭化珪素層１０５を形成する。第２炭化珪素層１０５の不純物濃度は、１×１０15ｃｍ-3〜５×１０15ｃｍ-3であり、厚さは、３０ｎｍ〜１５０ｎｍである。なお、第２炭化珪素層１０５の成長の途中で窒素（Ｎ2）ガスを導入して、第２炭化珪素層１０５の一部を高濃度にしてもよい。
次に、図７に示すように、第２炭化珪素層１０５上に、フォトレジスト７９を形成した後、フォトレジスト７９をマスクとして、第２炭化珪素層１０５をエッチングする。第２炭化珪素層１０５のエッチングは、例えば、ＣＦ4およびＯ2の混合ガスを用いたドライエッチングによって行われる。
次に、図８に示すように、フォトレジスト７９を除去した後、第２炭化珪素層１０５の上にゲート絶縁膜（ＳｉＯ2）１０７を形成し、次いで、ゲート絶縁膜１０７の上にゲート電極（ｐｏｌｙ−Ｓｉ）１０８を形成する。その後、そのゲート電極１０８の上に、フォトレジスト（不図示）を形成し、ゲート電極１０８をエッチングして、フォトレジストを除去する。
次に、図９に示すように、ゲート電極１０８および第２炭化珪素層１０５を覆うように第１炭化珪素層１２０の上に層間絶縁膜１０９を形成する。層間絶縁膜１０９は、例えば酸化シリコン（ＳｉＯ2）からなり、その厚さは例えば１０００ｎｍである。
次に、図１０に示すように、フォトレジスト７６をマスクとして、層間絶縁膜１０９をエッチングする。層間絶縁膜１０９のエッチングは、例えば、ＣＨＦ3とＯ2の混合ガスを用いたドライエッチングによって行われる。ただし、ドライエッチングのみではウエルコンタクトのために形成したトレンチの内部まではエッチングすることが困難である。
そこで図１１に示すように、コンタクトトレンチ１２１内の層間絶縁膜１０９を除去するために、例えばＢＨＦ等を用いたウエットエッチング、もしくはＣＦ4ガス等を用いた等方性エッチングも行う。これにより、ゲート電極１０８を露出するコンタクトホール１０９ａおよびコンタクトトレンチ１２１の底面１２１ｂおよび側壁１２１ｃを露出するコンタクトホール１０９ｂが形成される。
次に、図１２に示すように、フォトレジスト７６を除去した後に、コンタクトホール１０９ａおよびコンタクトホール１０９ｂ内にコンタクト金属（チタン（Ｔｉ）またはニッケル（Ｎｉ））を堆積し、熱処理を行う。例えば、コンタクト金属がＴｉからなる場合、Ｔｉを堆積した後に９５０℃の熱処理が実行される。これにより、コンタクトホール１０９ｂ内において、コンタクト金属は炭化珪素と反応し（シリサイド化）、コンタクト金属と炭化珪素層１２０との界面に金属シリサイドが形成される。ここでは、コンタクト領域１３１、第２不純物領域１３２および第１不純物領域１０３の一部が、コンタクト金属と合金化する。また、コンタクトホール１０９ａ内においては、コンタクト金属とポリシリコンとが反応し、これらの界面に金属シリサイドが形成される。次いで、コンタクト金属のうちシリサイド化されずに残った部分（未反応コンタクト金属）を除去する。このようにして、コンタクトホール１０９ｂ内に、金属シリサイドを含む第１オーミック電極１２２を形成し、コンタクトホール１０９ａ内のゲート電極１０８上に金属シリサイド層１２３を形成する。
本実施形態では、コンタクトトレンチ１２１内および第１炭化珪素層１２０の上面１２０ａ上に第１オーミック電極１２２が形成される。第１オーミック電極１２２は、コンタクトトレンチ１２１の底面１２１ｂおよび側壁下部１２１ｃＬでコンタクト領域１３１と接し、側壁上部１２１ｃＵで第２不純物領域１３２と接触している。また、第１炭化珪素層１２０の上面１２０ａで第１不純物領域１０３の上面と接触している。
なお、本工程において、第２不純物領域１３２のすべてが合金化されて第１オーミック電極１２２となってもよい。この場合、コンタクトトレンチ１２１の側壁上部１２１ｃＵでも、第１オーミック電極１２２と第１不純物領域１０３とを接触させることができるので、これらの接触面積を大きくできる。
また、半導体基板１０１の裏面１０１ｂに金属を堆積し、熱処理を行うことによって第２オーミック電極１１１が形成される。例えば、Ｔｉを堆積した後に９５０℃で熱処理を行うことによって形成される。
最後に図１３に示すように、第１オーミック電極１２２および金属シリサイド層１２３と接触するようにコンタクトホール１０９ａおよび１０９ｂ内に配線１１２、１１０をそれぞれ形成する。これによって半導体装置１００が完成する。
（第２の実施形態）
以下、図面を参照しながら、本発明の第２の実施形態を説明する。
図１４（ａ）は、本発明による第２の実施形態の半導体装置２００の模式的な断面図であり、図１４（ｂ）は、半導体装置２００におけるコンタクトトレンチ構造を示す拡大断面図である。
半導体装置２００では、コンタクトトレンチ１２１の側壁下部１２１ｃＬは、側壁上部１２１ｃＵよりも大きく傾斜している。また、側壁上部１２１ｃＵに沿って第２不純物領域１３２（図１）が設けられていない。第１オーミック電極１２２は、第１炭化珪素層１２０の上面１２０ａおよびコンタクトトレンチ１２１の側壁上部１２１ｃＵで、第１不純物領域１０３と接触している。この他の構成は、図１に示す構成と同様である。
本実施形態によると、前述の実施形態と同様に、コンタクト領域１３１と第１オーミック電極１２２との接触面積を拡大できるので、第１オーミック電極１２２とボディ領域１０４とのコンタクト抵抗を低減できる。また、半導体装置２００は第２不純物領域を有していないので、第１不純物領域１０３と第１オーミック電極１２２との抵抗をより低く抑えることができる。
（第２の実施形態に係る半導体装置の製造方法）
以下、図１５を参照しながら、本実施形態の半導体装置２００の製造方法の一例を説明する。
まず、図２〜図４を参照しながら前述した方法と同様の方法で、第１炭化珪素層１２０に第１不純物領域１０３、ボディ領域１０４を形成する。
次いで、図１５（ａ）に示すように、第１炭化珪素層１２０上に第３の注入マスク７３を形成する。この第３の注入マスク７３を用い、第１炭化珪素層１２０をドライエッチングすることによりコンタクトトレンチ１２１を形成する。このとき、コンタクトトレンチ１２１の側壁下部１２１ｃＬの傾斜角αおよび側壁上部１２１ｃＵの傾斜角βが何れも９０度より小さく、かつ、傾斜角αが傾斜角βよりも小さくなるように、エッチング条件を調整する。なお、図１５（ｂ）に示すように、「傾斜角α」は、第１炭化珪素層１２０の上面１２０ａに平行な面ｌと側壁下部１２１ｃＬとのなす角度であり、「傾斜角β」は、上面１２０ａに平行な面ｍと側壁上部１２１ｃＵとのなす角度である。なお、ここでは、第１炭化珪素層１２０の上面１２０ａは半導体基板１０１の主面と略平行である。
例えばコンタクトトレンチ１２１の形成に使用するエッチングガスの種類および混合比を調整することによって、側壁上部１２１ｃＵの傾斜角βと側壁下部１２１ｃＬの傾斜角αとを互いに異ならせることができる。ここでは、例えば、側壁上部１２１ｃＵをエッチングする際にはＣｌ2を１０ｓｃｃｍ、ＨＢｒを２０ｓｃｃｍ、Ｏ2を２０ｓｃｃｍの流量で導入し、６００ＷのＩＣＰバイアスおよび１５０ＷのＤＣバイアスを印加し、１．５Ｐａの圧力でエッチングを行う。また、側壁下部１２１ｃＬをエッチングする際にはＣｌ2を１０ｓｃｃｍ、ＨＢｒを２０ｓｃｃｍ、Ｏ2を５ｓｃｃｍの流量で導入し、６００ＷのＩＣＰバイアスおよび１５０ＷのＤＣバイアスを印加し、１．５Ｐａの圧力でエッチングを行う。このように、堆積物を形成しやすい性質のガスを含むエッチングガス（例えば、Ｃｌ2、ＨＢｒ、Ｏ2の混合ガス）を用いる場合には、エッチングガスにおける酸素比率を高くするほど、横方向のエッチングが抑えられ、トレンチの側壁は垂直に近くなる。従って、酸素比率を異ならせることによって、側壁上部１２１ｃＵと側壁下部１２１ｃＬとの間で傾斜角を異ならせることが可能になる。これにより、例えば、傾斜角αが４５〜７５度、傾斜角βが８０〜８５度のコンタクトトレンチ１２１が得られる。
続いて、図１６に示すように、第３の注入マスク７３を用いて、半導体基板１０１の主面１０１ａに垂直な方向から、コンタクトトレンチ１２１内に露出した第１不純物領域１０３およびボディ領域１０４に不純物イオン８４を注入する。不純物イオン８４として、例えばＡｌ+（アルミニウムイオン）またはＢ+（ボロンイオン）を用いる。これにより、コンタクトトレンチ１２１の側壁上部１２１ｃＵに沿って第２不純物領域１３２が形成される。また、側壁下部１２１ｃＬおよび底面１２１ｂに沿ってコンタクト領域１３１が形成される。
このイオン注入工程では、側壁上部１２１ｃＵの傾斜角βが大きいので、半導体基板１０１の主面１０１ａに垂直な方向から入射する不純物イオン８４は、側壁上部１２１ｃＵを通って第１不純物領域１０３に注入されにくい。このため、第２不純物領域１３２の厚さは、コンタクト領域１３１の厚さよりも小さくなる。
この後、コンタクトトレンチ１２１内にコンタクト金属を堆積し、シリサイド化を行う。このとき、コンタクト金属の厚さを調整することにより、第２不純物領域１３２の全体（または略全体）を合金化し、かつ、コンタクト領域１３１の一部を合金化せずに残すことができる。この結果、第２不純物領域１３２の全体が第１オーミック電極となるので、第１不純物領域１０３と第１オーミック電極とを、コンタクトトレンチ１２１の側壁上部１２１ｃＵで接触させることが可能になる。
上記方法を用いると、製造工程数を増加させることなく、第１不純物領域１０３と第１オーミック電極１２２との間の抵抗を低く抑えつつ、コンタクト領域１３１を形成することが可能になる。
本実施形態の半導体装置の構成は、図１および図１４に示す構成に限定されない。上記の半導体装置１００、２００は、ＭＩＳＦＥＴ構造を備えているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）構造を備えていてもよい。この場合、第１不純物領域１０３はエミッタまたはコレクターであり、第１オーミック電極１２２はエミッタ電極またはコレクター電極であり、第２オーミック電極１１１はコレクター電極またはエミッタ電極である。
（第３の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。ここでは、縦型の炭化珪素ＭＩＳＦＥＴを例に説明するが、本発明の半導体装置は、炭化珪素層と、炭化珪素層に対してオーミック接触を形成するオーミック電極とを備えていればよく、図示する例に限定されない。
以下の図面において、従来の半導体装置（図３７）の構成要素と実質的に同一の機能を有する構成要素には同一の参照符号を付している。また、第１導電型はｎ型およびｐ型のいずれであってもよく、第２導電型は第１導電型と異なる導電型（ｐ型またはｎ型）である。
図１７（ａ）は、本実施形態の半導体装置３００の断面構造を模式的に示している。半導体装置３００は、主面１０１ａおよび裏面１０１ｂを有する半導体基板１０１に支持されている。本実施形態では、半導体基板１０１として、炭化珪素を含む第１導電型の半導体基板を用いる。半導体基板１０１の主面１０１ａ上には、第１炭化珪素層１２０が形成されている。本実施形態では、第１炭化珪素層１２０は、半導体基板１０１の主面１０１ａ上に炭化珪素をエピタキシャル成長させることによって形成された炭化珪素エピタキシャル層である。第１炭化珪素層１２０の表面領域には、第１導電型の第１不純物領域１０３と、第１不純物領域１０３と隣接するように配置された第２導電型のボディ領域１０４とが形成されている。ここでは、第１不純物領域１０３は、第１炭化珪素層１２０の上面１２０ａにおいて、ボディ領域１０４に包囲されるように配置されている。第１不純物領域１０３の不純物濃度は、半導体基板１０１の不純物濃度よりも高い。第１炭化珪素層１２０のうち、ボディ領域１０４および第１不純物領域１０３以外の領域には、第１導電型のドリフト領域１０２が形成されている。ドリフト領域１０２の不純物濃度は半導体基板１０１の不純物濃度よりも低い。
ボディ領域１０４内には、ボディ領域１０４と接し、かつ、ボディ領域１０４よりも不純物濃度の高い第２導電型のコンタクト領域２０２が形成されている。コンタクト領域２０２の少なくとも一部は、第１不純物領域１０３よりも深い位置に配置されている。なお、本明細書において、第１炭化珪素層１２０に形成された各領域の「深さ」は、第１炭化珪素層１２０の上面１２０ａからの深さを意味する。
より具体的には、第１炭化珪素層１２０の上面１２０ａから所定の深さまでの領域にボディ領域１０４が形成されており、ボディ領域１０４内において、上面１２０ａから所定の深さまでの領域に第１不純物領域１０３が形成されている。第１不純物領域１０３の底部はボディ領域１０４の底部の位置よりも浅く、第１不純物領域１０３はボディ領域１０４から突き出してはいない。ボディ領域１０４および第１不純物領域１０３は第１炭化珪素層１２０の上面１２０ａにおいて露出している。また、コンタクト領域２０２は、ボディ領域１０４内において、第１不純物領域１０３の底面よりも深い位置に設けられている。
図１７（ｂ）はボディ領域１０４の拡大断面図である。図１７（ｂ）に示すように、第１炭化珪素層１２０には、コンタクトトレンチ３０１が設けられている。コンタクトトレンチ３０１は、第１不純物領域１０３を貫通し、コンタクト領域２０２に達している。コンタクトトレンチ３０１の底面３０１Ｂは、第１不純物領域１０３の底面およびコンタクト領域２０２の上面よりも深く、コンタクト領域２０２の底面より浅い。コンタクト領域２０２は、その上に位置する第１不純物領域１０３と接する（部分的に重なる）ように形成されていてもよいが、図示するように、第１不純物領域１０３の底面よりも深い位置に配置され、第１不純物領域１０３と接していないことが好ましい。コンタクト領域２０２が第１不純物領域１０３の底面よりも深い位置に配置されていると、コンタクト領域２０２の底面のみでなく側面全体をボディ領域１０４と接触させることができる。
コンタクトトレンチ３０１内には、第１オーミック電極１２２が設けられている。第１オーミック電極１２２は、コンタクトトレンチ３０１の底面３０１Ｂおよび側壁３０１Ｓの一部でコンタクト領域２０２と接している。図示する例では、オーミック電極１２２は、コンタクトトレンチ３０１の側壁３０１Ｓのうち第１不純物領域１０３の底面と同じまたはそれよりも浅い部分（側壁上部）３０１Ｓ1で第１不純物領域１０３とオーミック接触を形成している。また、第１オーミック電極１２２は、コンタクトトレンチ３０１の底面３０１Ｂ、および、コンタクトトレンチ３０１の側壁３０１Ｓのうち第１不純物領域１０３の底面よりも深い部分（側壁下部）３０１Ｓ2で、コンタクト領域２０２とオーミック接触を形成している。なお、第１オーミック電極１２２は、側壁下部３０１Ｓ2の全体でコンタクト領域２０２と接する必要はない。例えば、側壁下部Ｓ2の一部（底面３０１Ｂの近傍に位置する部分）でのみコンタクト領域２０２と接していてもよい。
半導体基板１０１の主面１０１ａに垂直な方向から見て、コンタクトトレンチ３０１の底面３０１Ｂは、コンタクト領域２０２の輪郭の内部に位置していることが好ましい。これにより、チップ面積を増大させることなく、第１オーミック電極１２２とコンタクトトレンチ３０１との接触面積をより確実に確保できる。
本実施形態では、半導体基板１０１の主面１０１ａの垂直方向から見て、第１不純物領域１０３の少なくとも一部はコンタクト領域２０２と重なっている。より具体的には、半導体基板１０１の主面１０１ａに垂直な方向から見て、コンタクト領域２０２のうちコンタクトトレンチ３０１の底面３０１Ｂの周囲に位置する部分は、第１不純物領域１０３と重なっている。また、重なっている部分は、半導体基板１０１の主面１０１ａに略平行な上面を有し、コンタクトトレンチ３０１の底面３０１Ｂの下方に位置する部分よりも厚い。
半導体装置３００は、上記構造のコンタクトトレンチ３０１を備えるため、次のような利点を有する。第１オーミック電極１２２は、コンタクトトレンチ３０１の側壁の上部３０１Ｓ1で第１不純物領域１０３と接触するとともに、第１不純物領域１０３の底面より深い位置において、コンタクトトレンチ３０１の底面３０１Ｂにおいてだけでなく、側壁の下部３０１Ｓ2においても、コンタクト領域２０２と接触する。このため、第１不純物領域１０３と第１オーミック電極１２２との接触面積を確保しつつ、コンタクト領域２０２と第１オーミック電極１２２との接触面積を拡大できる。したがって、第１オーミック電極１２２の第１不純物領域１０３へのコンタクト抵抗を下げることにより低オン抵抗を実現できる。また、第１オーミック電極１２２のボディ領域１０４へのコンタクト抵抗を低減することができるので、ボディ領域１０４の電位を第１オーミック電極１２２の電位と極めて高い速度で一致させることができる。よって、ボディ領域１０４の電位変動の遅延を抑制でき、半導体装置３００のスイッチング速度を高めることができる。
従来の半導体装置（図３７）では、コンタクト領域２０２を第１炭化珪素層１２０の表面から第１不純物領域１０３の厚さ方向に亘って形成する必要があったが、本実施形態によると、コンタクト領域２０２を第１不純物領域１０３内に配置する必要が無く、ボディ領域１０４内にのみ形成すればよい。このため、コンタクト領域２０２を形成するためのイオン注入回数を従来よりも少なくできる。したがって、半導体装置の製造に要する時間を短縮し、製造コストを低減させることができる。
コンタクトトレンチ３０１の側壁３０１Ｓの少なくとも一部は、第１炭化珪素層１２０の上面１２０ａに対して非垂直であることがより好ましい。これにより、コンタクトトレンチ３０１の側壁３０１Ｓが上面１２０ａに垂直である場合と比べて、コンタクト領域２０２および第１不純物領域１０３と第１オーミック電極１２２との接触面積を拡大できる。
第１オーミック電極１２２と第１不純物領域１０３とをより確実に接触させるためには、コンタクトトレンチ３０１の側壁３０１Ｓは、上面１２０ａの法線に対して、コンタクトトレンチ３０１の開口の面積が底面３０１Ｂの面積より大きくなる方向に傾斜することが好ましい。コンタクトトレンチ３０１の側壁３０１Ｓの、第１炭化珪素層１２０の上面１２０ａに対する傾斜角は、４５度以上８５度以下であることが好ましい。これにより、チップ面積の増大を抑えつつ、コンタクト領域２０２および第１不純物領域１０３と第１オーミック電極１２２との接触面積をより効果的に拡大できる。
また、チップ面積を縮小するためには、図１７（ｂ）に示す断面（半導体基板１０１の主面１０１ａに垂直な任意の断面）において、コンタクト領域２０２のうち、コンタクトトレンチ３０１の底面の端部から横方向にはみ出す部分の長さ（はみ出し量）Ｗ１、Ｗ２は小さいほうが望ましい。はみ出し量Ｗ１、Ｗ２は、それぞれ、上記断面において、コンタクトトレンチ３０１の底面３０１Ｂの両端部と、それぞれに近接するコンタクト領域２０２の側面との間の、半導体基板１０１の主面１０１ａと平行な距離を指す。ただし、コンタクトトレンチ３０１をマスク合わせで形成する場合には、合わせズレを考慮して設計する必要があるために、はみ出し量Ｗ１、Ｗ２の縮小に限度がある。このため、後述するように、コンタクトトレンチ３０１はコンタクト領域２０２に対して自己整合的に形成されていることが好ましい。このような自己整合プロセスを利用すると、はみ出し量Ｗ１、Ｗ２は略等しくなる。言い換えると、例えば図１７（ｃ）に例示するように、半導体基板１０１の主面１０１ａの垂直方向から見て、コンタクトトレンチ３０１の底面３０１Ｂはコンタクト領域２０２の輪郭の略中央に配置される。
ドリフト領域１０２のうち隣接するボディ領域１０４に挟まれた領域はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域６０と呼ばれる。半導体装置３００は、ボディ領域１０４に設けられた第１不純物領域１０３からＪＦＥＴ領域６０を経て半導体基板１０１の裏面１０１ｂへと至るパスにおける電流の制御を行う。このために、半導体装置３００は、少なくともボディ領域１０４のうち第１不純物領域１０３とＪＦＥＴ領域６０との間に位置する領域（以下、「ボディ領域１０４の一部領域」と呼ぶ）４０の上方に設けられたゲート絶縁膜１０７と、ゲート絶縁膜１０７上に設けられたゲート電極１０８とを備え、第１オーミック電極１２２とゲート電極１０８との間に印加する電圧によって、上述の電流制御を行う。この際、上述したようにボディ領域１０４の一部領域４０の電位を第１オーミック電極１２２の電位と極めて高い速度で一致させることができる。したがって、第１オーミック電極１２２とゲート電極１０８との間に印加する電圧による、スイッチングに対して、遅延を生じることなく半導体装置３００を動作させることが可能となる。
このような理由から、ゲート電極１０８に印加する電圧による電流制御が可能である限り、半導体装置３００は蓄積型チャネルを備えていてもよいし、反転型チャネルを備えていてよい。本実施形態では、半導体装置３００は、ボディ領域１０４のうち第１不純物領域１０３およびＪＦＥＴ領域６０の間に位置する一部領域４０とゲート絶縁膜１０７との間に、一部領域４０と接して配置された第２炭化珪素層１０５をさらに備えている。第２炭化珪素層１０５は、例えばエピタキシャル層であり、蓄積型チャネルとして機能する。第２炭化珪素層１０５は、第１炭化珪素層１２０の上面１２０ａにおいて、ボディ領域１０４の一部領域４０を跨いで、第１不純物領域１０３およびドリフト領域１０２と接している。反転型チャネルを有する半導体装置の場合、ゲート絶縁膜１０７は、ボディ領域１０４の一部領域４０と直接接触するように配置される。
第１炭化珪素層１２０の上面１２０ａを覆うように層間絶縁膜１０９が設けられており、層間絶縁膜１０９にはゲート電極１０８を露出するコンタクトホール１０９ａおよび第１オーミック電極１２２を露出するコンタクトホール１０９ｂが設けられている。
コンタクトホール１０９ａ内には配線１１２が設けられており、配線１１２はゲート電極１０８と電気的に接続している。本実施形態では、配線１１２とゲート電極１０８との間に金属シリサイド層１２３が設けられている。また、コンタクトホール１０９ｂ内には配線１１０が設けられており、配線１１０は第１オーミック電極１２２と接触し、電気的に接続している。半導体基板１０１の裏面１０１ｂには第２オーミック電極１１１が設けられている。
本実施形態の半導体装置３００は、ＳｉＣ半導体から構成されるパワー半導体デバイスであり、高耐圧、大電流、高速動作用に好適に使用される。以下、本実施形態の具体的な構成の一例を示す。
本実施形態の一例において、第１導電型はｎ型であり、第２導電型はｐ型である。また、第１オーミック電極１２２はソース電極であり、第２オーミック電極１１１はドレイン電極である。第１不純物領域１０３はソース領域である。
半導体基板１０１は、六方晶系炭化珪素から構成されている。半導体基板１０１の厚さは、例えば、２５０μｍ〜３５０μｍであり、半導体基板１０１の不純物濃度は、例えば、８×１０18ｃｍ-3（ｎ+）である。不純物濃度を低く設定する場合には、立方晶系炭化珪素から構成された基板を半導体基板１０１に用いることもできる。
第１炭化珪素層１２０は、半導体基板１０１の主面１０１ａ上にエピタキシャル成長によって形成されている。第１炭化珪素層１２０の厚さは、例えば、４μｍ〜１５μｍであり、不純物濃度は、例えば、５×１０15ｃｍ-3（ｎ-）である。半導体基板１０１と第１炭化珪素層１２０との間に、別のエピタキシャル層（例えば、６×１０16ｃｍ-3の濃度を有するＳｉＣ層）を設けてもよい。
ボディ領域１０４の厚さ（即ち、第１炭化珪素層１２０の上面１２０ａからボディ領域１０４の底面までの深さ）は、例えば、０．５μｍ〜１．０μｍであり、ボディ領域１０４の不純物濃度は、例えば、１．５×１０18ｃｍ-3（ｐ-）である。また、第１不純物領域１０３の厚さ（即ち、上面１２０ａから第１不純物領域１０３の底面までの深さ）は、例えば、０．４μｍであり、第１不純物領域１０３の不純物濃度は、例えば、５×１０19ｃｍ-3（ｎ++）である。
コンタクト領域２０２の上面は、第１炭化珪素層１２０の上面１２０ａから０．４５μｍの深さに位置しており、コンタクト領域２０２の底面は上面１２０ａから０．４５〜０．９μｍの深さに位置している。コンタクト領域２０２の濃度は、例えば、２×１０20ｃｍ-3（ｐ+）である。コンタクトトレンチ３０１の底面３０１Ｂは、第１炭化珪素層１２０の上面１２０ａから約０．４４〜０．８５μｍの深さに位置しており、ボディ領域１０４の底部より浅い。第１炭化珪素層１２０の上面１２０ａにおけるＪＦＥＴ領域６０の長さＤｊは、例えば３μｍであり、ボディ領域１０４の一部領域４０の長さＤｃは、例えば０．５μｍである。
第２炭化珪素層１０５は、第１炭化珪素層１２０上にエピタキシャル成長によって形成されている。第２炭化珪素層１０５の厚さは、例えば、３０ｎｍ〜１５０ｎｍである。また、第２炭化珪素層１０５の濃度は、例えば２×１０18ｃｍ-3（ｎ-）である。
ゲート絶縁膜１０７は、酸化膜、酸窒化膜、またはこれらの膜の積層膜であってもよい。ここでは、例えばＳｉＯ2（酸化シリコン）から構成されている。ゲート絶縁膜１０７の厚さは、例えば、７０ｎｍである。ゲート電極１０８は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）によって構成されており、その厚さは、例えば、５００ｎｍである。
第１オーミック電極１２２は、Ｎｉ（ニッケル）とＳｉ（シリコン）との合金によって構成され、その厚さは、例えば、５０ｎｍである。第１オーミック電極１２２は、Ｔｉ（チタン）およびＳｉ（シリコン）の合金によって構成されていてもよい。また、第２オーミック電極１１１も、例えば、Ｔｉ（チタン）およびＳｉ（シリコン）の合金もしくはＮｉ（ニッケル）およびＳｉ（シリコン）の合金によって構成され、その厚さは、例えば、１００ｎｍである。半導体装置３００をプラスチックパッケージに実装する際のはんだ付けを容易にするために、第２オーミック電極１１１上に、ＮｉとＡｇ、あるいはＮｉとＡｕとを堆積してもよい。
上記では、半導体装置３００が、第１導電型としてｎ型、第２導電型としてｐ型の導電型を有する場合を例に説明したが、第１導電型としてｐ型、第２導電型としてｎ型の導電型を有してもよい。また、図１７に示す半導体装置３００はプレーナ型のＭＩＳＦＥＴであるが、本実施形態の半導体装置はトレンチゲート構造のＭＩＳＦＥＴであってもよい。さらに、ＭＩＳＦＥＴに限定されず、例えば絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）などの他の半導体装置であってもよい。ＩＧＢＴは、図１７に示す半導体装置３００と同様の構成を有してもよい。ただし、半導体基板１０１として第２導電型の基板を用いる。また、第１不純物領域１０３はエミッタまたはコレクター領域、第１オーミック電極１２２はエミッタ電極またはコレクター電極、第２オーミック電極１１１はコレクター電極またはエミッタ電極となる。
（第３の実施形態の半導体装置の製造方法１）
次に、図１８から図２９を参照しながら、本実施形態の半導体装置の製造方法１を説明する。図１８から図２９は、本実施形態の製造方法を説明するための模式的な工程断面図である。
まず、半導体基板１０１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされており、ｎ型不純物濃度は１×１０18ｃｍ-3〜５×１０19ｃｍ-3である。
次いで、図１８に示すように、半導体基板１０１の主面１０１ａ上に、エピタキシャル成長によって第１炭化珪素層１２０を形成する。例えば原料ガスとして、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用い、熱ＣＶＤ法によって第１炭化珪素層１２０をエピタキシャル成長させる。第１炭化珪素層１２０の厚さは１０μｍ以上であり、不純物濃度は、１×１０15ｃｍ-3〜１×１０16ｃｍ-3である。
次に、第１炭化珪素層１２０の上面１２０ａ上に、注入マスク材料を堆積し（図示しない）、その注入マスク材料の上にフォトレジスト（図示しない）を形成する。注入マスク材料は、例えば、ＳｉＯ2（酸化シリコン）である。酸化シリコンによって構成された注入マスク材料は、例えば、シラン（ＳｉＨ4）およびＮ2Ｏガスを用い、２００ＷのパワーでプラズマＣＶＤ法によって堆積する。注入マスク材料の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト（図示しない）は、ボディ領域１０４およびＪＦＥＴ領域６０を規定する位置および寸法を有している。フォトレジストは、例えば、感光性有機膜であり、典型的なフォトリソグラフィー法を用いて形成される。フォトレジストの厚さは、例えば、１．５〜２．０μｍである。フォトレジストをマスクとして、注入マスク材料をエッチングして、第１の注入マスク７２を形成し、その後、フォトレジストを除去する。注入マスク材料のエッチングは、例えば、ＣＦ4ガスとＣＨＦ3ガスを用いた異方性ドライエッチング法によって行う。フォトレジストは、例えば、酸素プラズマによるアッシングによって除去する。以下、特に説明しない限り、イオン注入のための注入マスクは同様の方法によって形成される。
次いで、第１の注入マスク７２をマスクとして用い、第２導電型の不純物８０として、例えばＡｌ+を第１炭化珪素層１２０に注入することによって、第１炭化珪素層１２０の上面１２０ａ近傍に、所定の深さを有するボディ領域１０４を形成する。イオン注入は、例えば、基板の温度を５００℃に保ち、３０ｋｅＶから３５０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行う。ボディ領域１０４の深さは、例えば、０．５μｍ〜１．０μｍである。ボディ領域１０４に挟まれて規定される、第１炭化珪素層１２０の上面１２０ａ近傍領域がＪＦＥＴ領域６０となる。本実施形態のＪＦＥＴ領域６０の幅Ｄｊは、例えば、３μｍである。また、第１炭化珪素層１２０のうち、ボディ領域１０４が形成されなかった残りの領域がドリフト領域１０２となる。
次に、図１９に示すように、第１の注入マスク７２を覆うように、第１炭化珪素層１２０の上面１２０ａに注入マスク材料を堆積する。注入マスク材料は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）であり、熱ＣＶＤ法により形成される。原料ガスとして例えばＳｉＨ4を用いる。注入マスク材料を異方性エッチングによりエッチングすることによって、第１の注入マスク７２の側壁に第１のサイドウォール７１を形成する。第１のサイドウォール７１は、チャネルの長さ（幅）Ｄｃを規定する。異方性エッチングに用いるガスは、例えば、Ｃｌ2、Ｏ2、ＨＢｒなどの混合ガスである。
次に、第１の注入マスク７２および第１のサイドウォール７１をマスクとして、第１炭化珪素層１２０の上面１２０ａに、第１導電型の不純物８２として、例えば、Ｎ+（窒素イオン）またはＰ+（リンイオン）を注入することによって、第１不純物領域１０３を形成する。イオン注入は、例えば、半導体基板１０１の温度を５００℃に保ち、３０ｋｅＶから９０ｋｅＶの範囲の異なるエネルギーで複数回に分けて行う。第１不純物領域１０３の深さは、例えば、０．２５μｍである。
続いて、第１の注入マスク７２および第１のサイドウォール７１を除去する。第１の注入マスク７２は、例えば、酸化シリコンによって構成されているためＨＦ水溶液で除去し、第１のサイドウォール７１はポリシリコンによって構成されているため、ＨＦとＨＮＯ3およびＨ2Ｏ混合液で除去する。
この後、図２０に示すように、第１炭化珪素層１２０の上面１２０ａの上に、第３の注入マスク７３を形成する。第３の注入マスク７３を用いて、例えばＡｌイオンを２８０ｋｅＶで注入することにより、第１不純物領域１０３の下方であり、かつボディ領域１０４の内部に、コンタクト領域２０２を形成する。
第３の注入マスク７３を除去した後に、図示しないが、第１炭化珪素層１２０に注入した不純物イオンを活性化させるためのアニール（活性化アニール）を行なう。活性化アニールは、例えばＡｒ雰囲気中、１７００℃の温度で３０分間行う。
次に、図２１に示すように、トレンチエッチング用マスク７４を形成し、これをマスクとして第１炭化珪素層１２０に対してドライエッチングを行うことにより、ボディコンタクトのためのコンタクトトレンチ３０１を形成する。このエッチングには、例えば、Ｃｌ2とＨＢｒとＯ2との混合ガスを用いる。
コンタクトトレンチ３０１の開口の面積が底面の面積より大きくなる、いわゆるテーパーエッチを行うことが望ましい。これにより、コンタクトトレンチ３０１の側壁３０１Ｓは第１炭化珪素層１２０の上面１２０ａに対して非垂直となり、側壁３０１Ｓの面積を大きくすることができる。従って、後でコンタクトトレンチ３０１内に形成される第１オーミック電極と、第１不純物領域１０３およびコンタクト領域２０２との接触面積を増大できるので、これらの間の接触抵抗を低減できる。
テーパーエッチを行うためには、例えば、Ｃｌ2を７０ｓｃｃｍ、ＨＢｒを５０ｓｃｃｍ、Ｏ2を２ｓｃｃｍの流量で導入し、６００ＷのＩＣＰバイアスおよび１５０ＷのＤＣバイアスを印加し、１．５Ｐａの圧力でエッチングを行う。
コンタクトトレンチ３０１の底面３０１Ｂは、第１不純物領域１０３の底面およびコンタクト領域２０２の上面よりも深く、かつ、コンタクト領域２０２の底面よりも浅いことが好ましい。コンタクトトレンチ３０１の深さ（第１炭化珪素層１２０の上面１２０ａからコンタクトトレンチ３０１の底面３０１Ｂまでの深さ）は例えば０．４μｍである。
なお、この例では、トレンチエッチング用マスク７４は、その開口部がコンタクト領域２０２上に位置し、かつ、開口部の幅がコンタクト領域２０２の幅よりも小さくなるように設計される。従って、コンタクトトレンチ３０１の開口および底面３０１Ｂの幅は、何れも、コンタクト領域２０２の幅よりも小さくなる。
次に、図２２に示すように、第１炭化珪素層１２０の上面１２０ａの上およびコンタクトトレンチ３０１内に、第２炭化珪素層１０５を形成する。本実施形態における第２炭化珪素層１０５はＳｉＣから構成される。例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）ガスを用い、熱ＣＶＤ法によって第２炭化珪素層１０５を形成する。第２炭化珪素層１０５の導電型は第１導電型であり、その不純物濃度は、１×１０18ｃｍ-3〜５×１０18ｃｍ-3である。また、第２炭化珪素層１０５の厚さは、３０ｎｍ〜１５０ｎｍである。なお、第２炭化珪素層１０５の成長の途中で窒素（Ｎ2）ガスを導入して、第２炭化珪素層１０５の一部を高濃度にしてもよい。
次に、図２３に示すように、第２炭化珪素層１０５上に、フォトレジスト７６を形成した後、フォトレジスト７６をマスクとして、第２炭化珪素層１０５をエッチングする。第２炭化珪素層１０５のエッチングは、例えば、ＣＦ4およびＯ2の混合ガスを用いたドライエッチングによって行われる。
次に、図２４に示すように、フォトレジスト７６を除去した後、第２炭化珪素層１０５の上にゲート絶縁膜（ＳｉＯ2）１０７を形成し、次いで、ゲート絶縁膜１０７の上にゲート電極（ｐｏｌｙ−Ｓｉ）１０８を形成する。その後、そのゲート電極１０８の上に、フォトレジスト（不図示）を形成し、ゲート電極１０８をエッチングして、フォトレジストを除去する。なお、ゲート絶縁膜１０７とゲート電極１０８とを、同じフォトレジストを用いて同時にパターニングしてもよい。その場合は、半導体基板１０１の主面１０１ａの垂直方向から見て、ゲート絶縁膜１０７の端部とゲート電極１０８の端部とが略整合する（図示せず）。
次に、図２５に示すように、ゲート電極１０８および第２炭化珪素層１０５を覆うように第１炭化珪素層１２０の上に層間絶縁膜１０９を形成する。層間絶縁膜１０９は、例えば酸化シリコン（ＳｉＯ2）によって構成され、その厚さは例えば１０００ｎｍである。
次に、図２６に示すように、フォトレジスト７７をマスクとして、層間絶縁膜１０９をエッチングする。層間絶縁膜１０９のエッチングは、例えば、ＣＨＦ3とＯ2の混合ガスを用いたドライエッチングによって行われる。ただし、ＣＨＦ3とＯ2の混合ガスを用いたドライエッチングのみでは、層間絶縁膜１０９のうちコンタクトトレンチ３０１内に位置する部分ｒまでエッチングすることは困難である。
そこで、図２７に示すように、コンタクトトレンチ３０１内に位置する部分ｒを除去するために、例えばＢＨＦ等を用いたウエットエッチング、もしくはＣＦ4ガス等を用いた等方性エッチングも行う。これにより、ゲート電極１０８を露出するコンタクトホール１０９ａおよびコンタクトトレンチ３０１の底面および側面を露出するコンタクトホール１０９ｂが形成される。
次に、図２８に示すように、フォトレジスト７７を除去した後に、コンタクトホール１０９ａおよびコンタクトホール１０９ｂ内にコンタクト金属（チタン（Ｔｉ）またはニッケル（Ｎｉ））を堆積し、熱処理を行って、コンタクト金属を炭化珪素またはポリシリコンと反応させる（シリサイド化）。コンタクト金属としてＴｉを堆積する場合、Ｔｉを堆積した後に例えば９５０℃の温度で熱処理を行うことによって、シリサイド化を実行できる。
次いで、コンタクト金属のうちシリサイド化されなかった部分（未反応部分）を除去する。これによって、コンタクトトレンチ３０１内に、金属シリサイドから構成され、かつ、第１不純物領域１０３およびコンタクト領域２０２と接する第１オーミック電極１２２が形成される。また、コンタクトホール１０９ａ内においてゲート電極１０８上に金属シリサイド層１２３が形成される。このように、本実施形態では、コンタクトトレンチ３０１内において、コンタクト領域２０２および第１不純物領域１０３の一部がコンタクト金属と合金化し、第１オーミック電極１２２となる。
また、半導体基板１０１の裏面１０１ｂに金属を堆積し、熱処理を行うことによって第２オーミック電極１１１が形成される。例えば、Ｔｉを堆積した後に９５０℃で熱処理を行うことによって形成される。
最後に図２９に示すように、第１オーミック電極１２２および金属シリサイド層１２３と接触するように、コンタクトホール１０９ａおよび１０９ｂ内に配線１１２、１１０をそれぞれ形成する。このようにして、半導体装置３００が完成する。
上述した製造方法１によると、第１不純物領域１０３の下方に、所望の厚さのコンタクト領域２０２を形成すればよく、従来の半導体装置１０００（図３７）のように、コンタクト領域２０２を第１不純物領域１０３の厚さ方向に亘って形成する必要がない。このため、コンタクト領域２０２の厚さを従来よりも薄くできるので、コンタクト領域２０２を形成するためのイオン注入の回数を低減できる。従って、従来の製造方法よりも、製造に要する時間を短縮でき、かつ、製造コストを低減できる。また、コンタクトトレンチ３０１の底面３０１Ｂのみでなく側壁３０１Ｓの一部でも、第１オーミック電極１２２とコンタクト領域２０２とを接触させることができるので、チップ面積の増大を抑えつつ、第１オーミック電極１２２とコンタクト領域２０２との接触面積を確保できる。この結果、第１オーミック電極１２２とボディ領域１０４とのコンタクト抵抗を低減できるので、スイッチング遅延を抑制できる。
また、上記方法によると、第１炭化珪素層１２０に対する不純物の注入工程を全て行った後にコンタクトトレンチ３０１を形成する。このため、コンタクトトレンチ３０１の形成前に、第１炭化珪素層１２０に注入された不純物を活性化させるための活性化アニールを行うことができる。本発明者が検討したところ、コンタクトトレンチ３０１の形成後に活性化アニールを行うと、活性化アニール時に、コンタクトトレンチ３０１によって露出された炭化珪素が昇華し、炭化珪素層表面が消失する。この結果、例えばコンタクト領域２０２が薄くなるおそれがある。コンタクト領域２０２が薄くなると、第１オーミック電極形成工程において、コンタクト領域２０２全体がコンタクト金属と反応（シリサイド化）されてしまい、第１オーミック電極１２２とボディ領域１０４とのコンタクト抵抗を十分に低減できない可能性もある。これを回避するためには、コンタクト領域２０２を予め厚く形成しておく必要がある。これに対し、コンタクトトレンチ３０１の形成前に活性化アニールを行うと、炭化珪素の昇華を考慮して、例えばコンタクト領域２０２を予め厚く形成しておく必要がないので、半導体装置３００をより微細化することができる。
（第３の実施形態の半導体装置の製造方法２）
次に、本実施形態の半導体装置の製造方法２を説明する。図３０は、本実施形態の製造方法２を説明するための模式的な工程断面図である。
まず、図１８〜図２０を参照しながら前述した製造方法１と同様の工程で、第１炭化珪素層１２０に対する不純物の注入工程を行う。
次いで、図３０に示すように、コンタクト領域２０２の形成に用いた第３の注入マスク７３を覆うように、マスク材料、例えばＣＶＤ方法によりシリコン酸化膜を形成する（不図示）。この後、異方性エッチングを行う。これにより、第３の注入マスク７３の側面上に、シリコン酸化膜で構成される第２のサイドウォール７５を得る。続いて、第３の注入マスク７３および第２のサイドウォール７５をエッチングマスクとしてコンタクトトレンチ３０１を形成する。
コンタクトトレンチ３０１を形成した後、第３の注入マスク７３および第２のサイドウォール７５を除去する。続いて、第１炭化珪素層１２０に注入された不純物イオンを活性化させる活性化アニールを行う。このように、この方法では、活性化アニールはコンタクトトレンチ３０１を形成した後に行われる。
この後の工程は、図２２から図２９を参照しながら前述した製造方法１の工程と同様であるため説明を省略する。
製造方法２でも、製造方法１と同様に、コンタクト領域２０２を形成する際のイオン注入回数を従来よりも低減できる。また、チップ面積の増大を抑えつつ、第１オーミック電極１２２とコンタクト領域２０２との接触面積を確保できる。
さらに、製造方法２によると、第２のサイドウォール７５を形成し、これをエッチングマスクとしてコンタクトトレンチ３０１を形成することにより、コンタクトトレンチ３０１をコンタクト領域２０２に対して自己整合的に形成できる。したがって、リソグラフィーの重ねあわせズレを考慮する必要が無くなり、第３の注入マスク７３の開口領域を小さくすることができるので、半導体装置３００をより微細化することが可能となる。
（第３の実施形態の半導体装置の製造方法３）
次に、本実施形態の半導体装置の製造方法３を説明する。図３１は、本実施形態の製造方法３を説明するための模式的な工程断面図である。
まず、図１８および図１９を参照しながら前述した製造方法１と同様の工程で、第１炭化珪素層１２０にボディ領域１０４および第１不純物領域１０３を形成する。
次いで、図３１に示すように、第１不純物領域１０３の形成に使用した注入マスク（ここでは第１の注入マスク７２および第１のサイドウォール７１）を用いて、ボディ領域１０４内に第２導電型の不純物を注入する。これにより、第１不純物領域１０３の下方にコンタクト領域２０２を形成する。この方法では、半導体基板１０１の主面１０１ａの垂直方向から見て、第１不純物領域１０３の輪郭と略整合する輪郭を有するコンタクト領域２０２が形成される。
コンタクト領域２０２を形成した後、第１の注入マスク７２および第１のサイドウォール７１を除去する。続いて、第１炭化珪素層１２０に注入された不純物イオンを活性化させる活性化アニールを行う。
この後の工程は、図２１から図２９を参照しながら前述した製造方法１の工程と同様であるため説明を省略する。
なお、ここでは、第１の注入マスク７２および第１のサイドウォール７１を形成した後、第１不純物領域１０３を先に形成したが、第１炭化珪素層１２０にコンタクト領域２０２を先に形成し、続いて、第１不純物領域１０３を形成してもよい。
製造方法３でも、製造方法１と同様に、コンタクト領域２０２を形成する際のイオン注入回数を従来よりも低減できる。また、チップ面積の増大を抑えつつ、第１オーミック電極１２２とコンタクト領域２０２との接触面積を確保できる。
さらに、製造方法３によると、コンタクト領域２０２を形成するための注入マスクをフォトリソグラフィーによって形成する必要がないので、製造工程をより簡便にできる。また、コンタクト領域２０２をボディ領域１０４に対して自己整合的に形成できる。さらに、製造方法１で説明したように、コンタクトトレンチ３０１の形成前に活性化アニールを行うことにより、活性化アニール時の炭化珪素の昇華を考慮する必要がないので、より効果的に微細化を実現できる。
（第３の実施形態の半導体装置の製造方法４）
次に、本実施形態の半導体装置の製造方法４を説明する。図３２は、本実施形態の製造方法４を説明するための模式的な工程断面図である。
図３１を参照しながら前述した製造方法３と同様の方法で、第１不純物領域１０３の形成に使用した注入マスクを用いて、第１炭化珪素層１２０にコンタクト領域２０２を形成するための不純物の注入工程を行う。
次いで、図３２に示すように、コンタクト領域２０２の形成に使用した注入マスク（ここでは、第１の注入マスク７２および第１のサイドウォール７１）を覆うように、マスク材料、例えばＣＶＤ方法によるシリコン酸化膜を形成する（不図示）。この後、異方性エッチングを行う。これにより、第１のサイドウォール７１の側面上に、シリコン酸化膜で構成される第２のサイドウォール７５’が得られる。続いて、第１の注入マスク７２、第１のサイドウォール７１および第２のサイドウォール７５’をエッチングマスクとして、コンタクトトレンチ３０１を形成する。
コンタクトトレンチ３０１を形成した後、第１の注入マスク７２、第１のサイドウォール７１および第２のサイドウォール７５’を除去する。続いて、第１炭化珪素層１２０に注入された不純物イオンを活性化させる活性化アニールを行う。このように、この方法では、活性化アニールはコンタクトトレンチ３０１を形成した後に行われる。
この後の工程は、図２２から図２９を参照しながら前述した製造方法１の工程と同様であるため説明を省略する。
製造方法４でも、製造方法１と同様に、コンタクト領域２０２を形成する際のイオン注入回数を従来よりも低減できる。また、チップ面積の増大を抑えつつ、第１オーミック電極１２２とコンタクト領域２０２との接触面積を確保できる。
さらに、製造方法４によると、コンタクトトレンチ３０１、コンタクト領域２０２および第１不純物領域１０３を、何れも、ボディ領域１０４に対して自己整合的に形成できる。したがって、リソグラフィーの重ねあわせズレを考慮する必要が無くなり、半導体装置３００をさらに効果的に微細化することが可能となる。
本実施形態の製造方法は上記方法に限定されず、種々の改変が可能である。例えば、第１〜製造方法４では、ボディ領域１０４を形成するための第１の注入マスク７２に第１のサイドウォール７１を形成することによって、第１不純物領域１０３を形成する際の注入マスクを設けているが、第１不純物領域１０３を形成する際の注入マスクを、第１の注入マスク７２とは別個にフォトリソグラフィーによって形成してもよい。
上述した第１〜第３の実施形態の半導体装置は、プレーナ構造を有するＭＩＳＦＥＴであるが、ゲートトレンチ構造を有するＭＩＳＦＥＴであってもよい。
図３３および図３４は、それぞれ、第１〜第３の実施形態の他の半導体装置を例示する模式的な断面図である。図３３および図３４に示す半導体装置４００、５００は、いずれも、ゲートトレンチ構造を有する反転チャネル型のＭＩＳＦＥＴである。簡単のため、図１および図１７と同様の構成要素には同じ参照符号を付し、説明を省略する。
図３３に示す半導体装置４００は、図１に示す半導体装置１００と同様のコンタクトトレンチ構造を有している。また、図３４に示す半導体装置５００は、図１７に示す半導体装置３００と同様のコンタクトトレンチ構造を有している。
これらの半導体装置４００、５００では、第１不純物領域１０３は第１炭化珪素層１２０の表面領域に配置されており、ボディ領域１０４は第１不純物領域１０３の下方に、第１不純物領域１０３に接して形成されている。コンタクト領域２０２は、ボディ領域１０４内に配置され、ボディ領域１０４と電気的に接続されている。ドリフト領域１０２は、ボディ領域１０４と半導体基板１０１との間に配置されている。
第１炭化珪素層１２０には、第１不純物領域１０３およびボディ領域１０４を貫通し、ドリフト領域１０２に達するゲートトレンチ３０３が形成されている。ゲートトレンチ３０３内には、ドリフト領域１０２、ボディ領域１０４および第１不純物領域１０３と接するようにゲート絶縁膜１０７が形成されている。ゲートトレンチ３０３内において、ゲート絶縁膜１０７上にはゲート電極１０８が設けられている。その他の構成は、図１または図１７に示す構成と同様である。
半導体装置４００、５００は、例えば次のようにして製造され得る。
まず、半導体基板１０１の主面１０１ａ上に第１炭化珪素層１２０を形成する。次いで、第１炭化珪素層１２０に不純物を注入することにより、第１導電型の第１不純物領域１０３および第２導電型のボディ領域１０４を形成する。この後、第１炭化珪素層１２０上に注入マスクを設け、これを用いてボディ領域１０４に第２導電型の不純物を注入することによりコンタクト領域２０２を形成する。続いて、第１炭化珪素層１２０にコンタクトトレンチ３０１およびゲートトレンチ３０３を形成する。これらのトレンチ３０１、３０３を形成するためのエッチングは同時に行ってもよいし、別個に行うこともできる。
なお、半導体装置５００を製造する際に、コンタクトトレンチ３０１およびゲートトレンチ３０３を形成するためのエッチングを別個に行う場合、図３０を参照しながら前述した方法と同様に、コンタクト領域２０２を形成する際に用いたマスクにサイドウォールを設けることによって、コンタクトトレンチ３０１を形成するためのエッチングマスクを形成してもよい。
なお、半導体装置４００、５００は反転チャネル型であるが、蓄積チャネル型であっても良い。蓄積チャネル型ＭＩＳＦＥＴを形成する場合には、ゲートトレンチ３０３の側壁とゲート絶縁膜１０７との間に、第１不純物領域１０３、ボディ領域１０４およびドリフト領域１０２と接するように第２炭化珪素層が形成される。
第１〜第３の実施形態の半導体装置は、プレーナ構造を有し、図１、図１７に示すＭＩＳＦＥＴとは異なる位置に第２炭化珪素層（チャネル層）が配置された構造を有するＭＩＳＦＥＴであってもよい。
図３５および図３６は、それぞれ、第１〜第３の実施形態の他の半導体装置を例示する模式的な断面図である。図３５および図３６に示す半導体装置６００、７００は、プレーナ構造を有する蓄積チャネル型のＭＩＳＦＥＴである。簡単のため、図１、図１７と同様の構成要素には同じ参照符号を付し、説明を省略する。
図３５に示す半導体装置６００は、図１に示す半導体装置１００と同様のコンタクトトレンチ構造を有している。また、図３６に示す半導体装置７００は、図１７に示す半導体装置３００と同様のコンタクトトレンチ構造を有している。
半導体装置１００、３００では、チャネル層となる第２炭化珪素層１０５が第１不純物領域１０３の上面と接するように配置されている。これに対し、図３５および図３６に示す半導体装置６００、７００では、第１炭化珪素層１２０に、第１不純物領域１０３の側面と接するようにチャネル層７０５が配置されている。チャネル層７０５は、例えば第１炭化珪素層１２０に第１導電型の不純物イオンを注入することによって形成される。半導体装置６００、７００のその他の構成は、図１および図１７に示す半導体装置１００、３００と同じである。
上述した半導体装置４００、６００は図１に示す半導体装置１００と同じ構造のコンタクトトレンチを備えるため、同様の利点を有する。また、半導体装置５００、７００は、図１７に示す半導体装置３００と同じ構造のコンタクトトレンチを備えるため、同様の利点を有する。
本発明は、炭化珪素を用いた種々の半導体装置に適用可能であり、特に、高速動作が可能なパワー半導体デバイスに好適に用いることができる。
６０ ＪＦＥＴ領域
７１ 第１のサイドウォール
７２ 第１の注入マスク
７３ 第３の注入マスク
７４ エッチング用マスク
７５、７５’ 第２のサイドウォール
７６、７７、７９ フォトレジスト
７８ 第２の注入マスク
８０、８４ 第２導電型の不純物
８２ 第１導電型の不純物
１００、２００、３００、４００、５００、６００、７００、１０００ 半導体装置
１０１ 半導体基板
１０２ ドリフト領域
１０３ 第１不純物領域
１０４ ボディ領域
１０５ 第２炭化珪素層
１０７ ゲート絶縁膜（ゲート酸化膜）
１０８ ゲート電極
１０９ 層間絶縁膜
１０９ａ、１０９ｂ コンタクトホール
１１０ 配線
１１１ 第２オーミック電極
１１２ 配線
１２０ 第１炭化珪素層
１２１、３０１ コンタクトトレンチ
１２２ 第１オーミック電極
１２３ 金属シリサイド層
１３１、２０２、２０７ コンタクト領域
１３２ 第２不純物領域
３０３ ゲートトレンチ
７０５ チャネル層
Ｗ１、Ｗ２ コンタクト領域のトレンチコンタクト側壁からの幅

Claims (14)

  1. 主面および裏面を有する半導体基板と、
    前記半導体基板の前記主面上に配置された第１炭化珪素層と、
    前記第１炭化珪素層に配置された第１導電型の第１不純物領域と、
    前記第１炭化珪素層において、前記第１不純物領域に隣接して配置された第２導電型のボディ領域と、
    前記ボディ領域内において前記第１不純物領域よりも深い位置に配置され、前記ボディ領域よりも高い濃度で第２導電型の不純物を含む第２導電型のコンタクト領域と、
    前記第１炭化珪素層のうち前記ボディ領域および前記第１不純物領域以外の領域に配置された第１導電型のドリフト領域と、
    前記第１不純物領域および前記コンタクト領域にオーミック接触する第１オーミック電極と
    を備え、
    前記第１炭化珪素層には、前記第１不純物領域を貫通するコンタクトトレンチが設けられており、前記コンタクトトレンチは底面および側壁を有し、前記コンタクトトレンチの側壁は、前記第１不純物領域の底面よりも深い位置にある側壁下部と、前記第１不純物領域の底面と同じまたはそれよりも浅い位置にある側壁上部とを含んでおり、
    前記第１オーミック電極は、前記コンタクトトレンチ内に配置され、前記コンタクトトレンチの側壁下部の少なくとも一部および底面で前記コンタクト領域と接し、
    前記コンタクトトレンチの側壁下部の、前記第１炭化珪素層の上面に対する傾斜角αは９０度未満であり、前記コンタクトトレンチの側壁上部の、前記第１炭化珪素層の上面に対する傾斜角βは９０度未満であり、前記傾斜角βは、前記傾斜角αよりも大きい半導体装置。
  2. 前記コンタクトトレンチは、前記底面の面積よりも大きい開口を有する請求項１に記載の半導体装置。
  3. 前記半導体基板の前記主面に垂直な方向から見て、前記コンタクトトレンチの底面は、前記コンタクト領域の輪郭の内部に位置している請求項１または２に記載の半導体装置。
  4. 前記第１オーミック電極は、前記コンタクトトレンチ内および前記第１炭化珪素層の上面上に配置され、前記第１炭化珪素層の上面において前記第１不純物領域と接する請求項１から３のいずれかに記載の半導体装置。
  5. 前記第１オーミック電極は、前記コンタクトトレンチの側壁上部の少なくとも一部で前記第１不純物領域と接する請求項１から４のいずれかに記載の半導体装置。
  6. 前記第１炭化珪素層は、前記第１不純物領域における第１導電型の不純物の濃度と同じ濃度で同じ第１導電型の不純物を含み、かつ、前記第１不純物領域における第２導電型の不純物の濃度よりも高い濃度で第２導電型の不純物を含む第２不純物領域をさらに有し、
    前記第２不純物領域は、前記第１オーミック電極と前記第１不純物領域との間に、前記コンタクトトレンチの前記側壁上部に沿って配置されているとともに、前記第１オーミック電極と接している請求項１から４のいずれかに記載の半導体装置。
  7. 前記半導体基板の前記主面に垂直な方向から見て、前記コンタクト領域のうち前記コンタクトトレンチの底面の周囲に位置する部分は、前記第１不純物領域と重なっている請求項１から６のいずれかに記載の半導体装置。
  8. 前記コンタクト領域のうち、前記半導体基板の前記主面に垂直な方向から見て前記第１不純物領域と重なっている部分は、前記コンタクトトレンチの底面の下方に位置する部分よりも厚い請求項７に記載の半導体装置。
  9. 主面および裏面を有する半導体基板を用い、第２導電型のボディ領域と、前記ボディ領域に隣接して配置された第１導電型の第１不純物領域と、前記ボディ領域および前記第１不純物領域以外の領域に配置された第１導電型のドリフト領域とを含み、前記ボディ領域の少なくとも一部は前記第１不純物領域よりも深い位置にある第１炭化珪素層を、前記半導体基板の前記主面上に形成する工程（ａ）と、
    前記第１炭化珪素層に、前記第１不純物領域を貫通し、前記ボディ領域に達するコンタクトトレンチを形成する工程（ｂ）と、
    前記コンタクトトレンチの底面および側壁から、前記ボディ領域に第２導電型の不純物を注入することによって、前記第１不純物領域よりも深い位置に第２導電型のコンタクト領域を形成する工程（ｃ）と、
    少なくとも前記コンタクトトレンチ内に、前記第１不純物領域と接し、かつ、前記コンタクトトレンチの側壁の一部および底面で前記コンタクト領域と接する第１オーミック電極を形成する工程（ｄ）と
    を包含し、
    前記工程（ｂ）において、前記コンタクトトレンチの側壁のうち前記第１不純物領域の底面よりも深い部分の、前記第１炭化珪素層の上面に対する傾斜角αが９０度未満となり、前記コンタクトトレンチの側壁のうち前記第１不純物領域の底面と同じかそれよりも浅い部分の、前記第１炭化珪素層の上面に対する傾斜角βが９０度未満となり、かつ、前記傾斜角βが前記傾斜角αよりも大きくなるように、前記コンタクトトレンチを形成する半導体装置の製造方法。
  10. 前記工程（ｄ）において、前記コンタクトトレンチ内および前記第１炭化珪素層の上面上に、前記第１炭化珪素層の上面で前記第１不純物領域と接する前記第１オーミック電極を形成する請求項９に記載の半導体装置の製造方法。
  11. 前記第１オーミック電極は、前記コンタクトトレンチの側壁のうち前記第１不純物領域の底面と同じかそれよりも浅い部分で前記第１不純物領域と接する請求項９または１０に記載の半導体装置の製造方法。
  12. 前記工程（ｃ）において、第２導電型の不純物は、前記コンタクトトレンチの側壁から前記第１不純物領域にも注入され、これによって、前記第１不純物領域に第１導電型または第２導電型の第２不純物領域が形成され、
    前記工程（ｄ）において、前記第１オーミック電極は、前記第２不純物領域と接して形成される請求項９または１０に記載の半導体装置の製造方法。
  13. 前記コンタクトトレンチは、前記コンタクトトレンチの底面の面積よりも大きい開口を有する請求項９から１２のいずれかに記載の半導体装置の製造方法。
  14. 前記第１オーミック電極を形成する工程は、
    前記コンタクトトレンチ内および前記第１炭化珪素層の上面の一部に金属を堆積させる工程と、
    熱処理により前記金属と前記第１炭化珪素層とを反応させて、金属シリサイド層を含む第１オーミック電極を形成する工程と
    を含む請求項９から１３のいずれかに記載の半導体装置の製造方法。
JP2011537134A 2009-10-23 2010-10-19 半導体装置およびその製造方法 Expired - Fee Related JP5075280B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011537134A JP5075280B2 (ja) 2009-10-23 2010-10-19 半導体装置およびその製造方法

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2009244614 2009-10-23
JP2009244614 2009-10-23
JP2010207102 2010-09-15
JP2010207102 2010-09-15
PCT/JP2010/006199 WO2011048800A1 (ja) 2009-10-23 2010-10-19 半導体装置およびその製造方法
JP2011537134A JP5075280B2 (ja) 2009-10-23 2010-10-19 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP5075280B2 true JP5075280B2 (ja) 2012-11-21
JPWO2011048800A1 JPWO2011048800A1 (ja) 2013-03-07

Family

ID=43900044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011537134A Expired - Fee Related JP5075280B2 (ja) 2009-10-23 2010-10-19 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US8754422B2 (ja)
JP (1) JP5075280B2 (ja)
CN (1) CN102576723B (ja)
WO (1) WO2011048800A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177357B2 (en) 2020-03-17 2021-11-16 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP5741583B2 (ja) 2010-08-03 2015-07-01 住友電気工業株式会社 半導体装置およびその製造方法
JP2012104746A (ja) * 2010-11-12 2012-05-31 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) * 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5806600B2 (ja) * 2011-11-21 2015-11-10 住友電気工業株式会社 炭化珪素半導体装置の製造方法
ITMI20121244A1 (it) 2012-07-17 2014-01-18 St Microelectronics Srl Transistore con contatti di terminale auto-allineati
US9029874B2 (en) * 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
JP5792701B2 (ja) 2012-09-24 2015-10-14 株式会社東芝 半導体装置及びその製造方法
US9704718B2 (en) * 2013-03-22 2017-07-11 Infineon Technologies Austria Ag Method for manufacturing a silicon carbide device and a silicon carbide device
JP6120756B2 (ja) * 2013-12-09 2017-04-26 三菱電機株式会社 炭化珪素半導体装置とその製造方法
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9536954B2 (en) * 2014-10-31 2017-01-03 Seiko Epson Corporation Substrate with silicon carbide film, semiconductor device, and method for producing substrate with silicon carbide film
DE102015117821B4 (de) * 2015-10-20 2021-09-09 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
JP6454447B2 (ja) * 2015-12-02 2019-01-16 アーベーベー・シュバイツ・アーゲー 半導体装置の製造方法
JP6526591B2 (ja) * 2016-03-16 2019-06-05 株式会社東芝 半導体装置
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JPWO2018042835A1 (ja) * 2016-08-31 2019-06-24 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10020381B1 (en) * 2017-05-17 2018-07-10 International Business Machines Corporation Embedded bottom metal contact formed by a self-aligned contact process for vertical transistors
JP6861365B2 (ja) * 2017-08-29 2021-04-21 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置およびその製造方法
JP6972830B2 (ja) * 2017-09-21 2021-11-24 住友電気工業株式会社 電界効果トランジスタの製造方法
CN107706096B (zh) * 2017-11-02 2024-03-15 芯合半导体(合肥)有限公司 一种碳化硅功率芯片背面减薄和制备欧姆接触的方法及产品
DE112019002463T5 (de) 2018-05-16 2021-04-22 Sony Semiconductor Solutions Corporation Festkörperbildgebungselement und festkörperbildgebungsvorrichtung
US10276667B1 (en) 2018-05-31 2019-04-30 Silanna Asia Pte Ltd High voltage breakdown tapered vertical conduction junction transistor
JP6958575B2 (ja) * 2019-01-16 2021-11-02 株式会社デンソー 半導体装置およびその製造方法
DE212020000485U1 (de) 2019-05-22 2021-07-19 Rohm Co., Ltd. SiC-Halbleiterbauteil
US11527627B2 (en) * 2020-01-14 2022-12-13 Diodes Incorporated Semiconductor Schottky rectifier device
JP7384274B2 (ja) * 2020-04-16 2023-11-21 富士電機株式会社 半導体装置および半導体装置の製造方法
CN111509037A (zh) * 2020-05-07 2020-08-07 派恩杰半导体（杭州）有限公司 一种带有槽型jfet的碳化硅mos器件及其制备工艺
CN112002751A (zh) * 2020-07-22 2020-11-27 湖南国芯半导体科技有限公司 碳化硅vdmosfet器件的元胞结构、其制备方法及碳化硅vdmosfet器件
IT202100003653A1 (it) * 2021-02-17 2022-08-17 St Microelectronics Srl Dispositivo mosfet di carburo di silicio, a conduzione verticale, avente struttura di polarizzazione di porta perfezionata e relativo procedimento di fabbricazione
JP7577635B2 (ja) * 2021-09-22 2024-11-05 東芝デバイス＆ストレージ株式会社 半導体装置及び半導体装置の製造方法
CN118136674B (zh) * 2024-05-07 2024-08-16 南京第三代半导体技术创新中心有限公司 具备自对准欧姆工艺的碳化硅mosfet功率器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60180163A (ja) * 1984-01-27 1985-09-13 シーメンス・アクチエンゲゼルシヤフト 半導体素子とその製法
JP2002124674A (ja) * 2000-07-24 2002-04-26 Fairchild Semiconductor Corp 埋め込みゲートを有するパワーｍｏｓデバイス
JP2006128191A (ja) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2008160039A (ja) * 2006-12-26 2008-07-10 Nec Electronics Corp 半導体装置及びその製造方法
JP2008288462A (ja) * 2007-05-18 2008-11-27 Toshiba Corp 半導体装置及びその製造方法
US20090212359A1 (en) * 2008-02-23 2009-08-27 Force Mos Technology Co. Ltd. Trenched mosfet with trenched source contact
JP2009246225A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体装置
US20100127323A1 (en) * 2008-11-26 2010-05-27 Force Mos Technology Co. Ltd. Trench MOSFET with trench source contact having copper wire bonding
US20100171173A1 (en) * 2009-01-08 2010-07-08 Force Mos Technology Co. Ltd. Trench mosfet with improved source-body contact

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0194672A (ja) 1987-10-07 1989-04-13 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
EP0676814B1 (en) * 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
US5569613A (en) * 1995-02-01 1996-10-29 United Microelectronics Corp. Method of making bipolar junction transistor
JPH08321605A (ja) 1995-05-25 1996-12-03 Yokogawa Electric Corp 半導体装置
KR100199997B1 (ko) 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US6690035B1 (en) 2000-03-03 2004-02-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an active region of alternating layers
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
EP1315212A4 (en) 2000-11-21 2008-09-03 Matsushita Electric Industrial Co Ltd SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
US7473929B2 (en) 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP3784393B2 (ja) 2003-07-02 2006-06-07 松下電器産業株式会社 半導体装置及びその製造方法
JP2006148048A (ja) 2004-10-19 2006-06-08 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP2007066944A (ja) * 2005-08-29 2007-03-15 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
US7629616B2 (en) 2007-02-28 2009-12-08 Cree, Inc. Silicon carbide self-aligned epitaxial MOSFET for high powered device applications
US8067798B2 (en) 2008-03-31 2011-11-29 Rohm Co., Ltd. Semiconductor device
US8815744B2 (en) * 2008-04-24 2014-08-26 Fairchild Semiconductor Corporation Technique for controlling trench profile in semiconductor structures
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60180163A (ja) * 1984-01-27 1985-09-13 シーメンス・アクチエンゲゼルシヤフト 半導体素子とその製法
JP2002124674A (ja) * 2000-07-24 2002-04-26 Fairchild Semiconductor Corp 埋め込みゲートを有するパワーｍｏｓデバイス
JP2006128191A (ja) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2008160039A (ja) * 2006-12-26 2008-07-10 Nec Electronics Corp 半導体装置及びその製造方法
JP2008288462A (ja) * 2007-05-18 2008-11-27 Toshiba Corp 半導体装置及びその製造方法
US20090212359A1 (en) * 2008-02-23 2009-08-27 Force Mos Technology Co. Ltd. Trenched mosfet with trenched source contact
JP2009246225A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体装置
US20100127323A1 (en) * 2008-11-26 2010-05-27 Force Mos Technology Co. Ltd. Trench MOSFET with trench source contact having copper wire bonding
US20100171173A1 (en) * 2009-01-08 2010-07-08 Force Mos Technology Co. Ltd. Trench mosfet with improved source-body contact

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177357B2 (en) 2020-03-17 2021-11-16 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN102576723A (zh) 2012-07-11
JPWO2011048800A1 (ja) 2013-03-07
WO2011048800A1 (ja) 2011-04-28
US20120205670A1 (en) 2012-08-16
CN102576723B (zh) 2014-09-24
US8754422B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
JP5075280B2 (ja) 半導体装置およびその製造方法
JP7786512B2 (ja) 半導体装置
CN103779419B (zh) 半导体装置
JP5102411B2 (ja) 半導体装置およびその製造方法
JP4435847B2 (ja) 半導体装置およびその製造方法
CN101548387B (zh) 碳化硅半导体元件及其制造方法
US20070267672A1 (en) Semiconductor device and method for manufacturing same
JP4145364B2 (ja) Ｄｍｏｓ構造及びその製造方法
JP2006073740A (ja) 半導体装置及びその製造方法
WO2011027540A1 (ja) 半導体素子およびその製造方法
US6376897B2 (en) Lateral bipolar transistor formed on an insulating layer
CN104900705A (zh) 半导体装置
JP2009194127A (ja) 半導体装置およびその製造方法
JP2004303964A (ja) 半導体装置の製造方法および半導体装置
US10304930B2 (en) Semiconductor device implanted with arsenic and nitrogen
JP2018110164A (ja) 半導体装置
JP2024001352A (ja) 半導体装置の製造方法
US11631764B2 (en) Manufacturing method of semiconductor device and semiconductor device
WO2011013364A1 (ja) 半導体素子の製造方法
JP2011091125A (ja) 炭化珪素半導体装置及びその製造方法
JP2023114929A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2019041084A (ja) 炭化珪素半導体装置およびその製造方法
US20110068390A1 (en) Semiconductor device and method for manufacturing same
JPWO2008123491A1 (ja) 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120731

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120824

R150 Certificate of patent or registration of utility model

Ref document number: 5075280

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150831

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees