JP5076550B2

JP5076550B2 - 半導体装置

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Publication number: JP5076550B2
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Inventors: 千春入口
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Description

本発明は、半導体装置に関し、特に、薄膜トランジスタの電気的特性を改良するための構造技術に関する。

上記した半導体装置は、例えば、ガラス基板上に薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が形成されている。詳しくは、ガラス基板上に半導体層が形成されており、この半導体層にソース領域とドレイン領域とが形成されている。また、半導体層上には、ゲート絶縁膜を介してゲート電極が形成されている。このような半導体装置において、電気的特性の信頼性を向上させるために、例えば、特許文献１に記載のような、半導体装置のソース領域及びドレイン領域に低濃度不純物層を有するＬＤＤ（Lightly Doped Drain）構造を備えたり、複数のゲート電極を接続することにより構成されたマルチゲート構造を備えたりすることが知られている。

特開２０００−２１６３９７号公報

しかしながら、ＬＤＤ構造を有する半導体装置では、薄膜トランジスタに電圧を印加した際に、低濃度不純物層によって負荷（抵抗）が大きくなっていることから、電圧降下により出力電流が低下する。一方、マルチゲート構造を有する半導体装置では、ドレイン領域の端部に電界が集中する（電界強度が強くなる）傾向があり、この電界の強度が大きくなると、ドレイン領域に異常なリーク電流が流れたり、絶縁破壊を起こしたりすることが考えられる。

本発明は、出力電流が減少することを抑えると共に、リーク電流が流れることを抑えることができる半導体装置を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体装置は、基板と、第１ゲート電極と、第２ゲート電極と、前記基板と前記第１ゲート電極との間に位置する第１チャネル領域と、前記基板と前記第２ゲート電極との間に位置する第２チャネル領域と、少なくとも前記第１チャネル領域と前記第１ゲート電極との間、及び、前記第２チャネル領域と前記第２ゲート電極との間、に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する第１導電部、第２導電部、及び第３導電部と、前記第２ゲート電極と電気的に接続され、かつ、前記第１ゲート電極の一部と重なる中間電極と、を含み、前記第１導電部と前記第２導電部との間に前記第１チャネル領域が位置し、前記第２導電部と前記第３導電部との間に前記第２チャネル領域が位置することを特徴とする。

この構成によれば、半導体装置に含まれるトランジスタのドレイン領域の端部に電界が集中することを抑えることが可能となり、ドレイン耐圧を向上させることができる。よって、トランジスタのドレイン領域に異常なリーク電流が流れたり、絶縁破壊を起こしたりすることを抑えることができる。

上記半導体装置において、前記第１導電部と前記第２導電部との最短距離が、前記第２導電部と前記第３導電部との最短距離より大きいことが好ましい。

この構成によれば、第１ゲート電極にゲート電圧を印加した際に、第１ゲート電極にかかる電圧に対して第２ゲート電極にかかる電圧を小さくすることができる。

上記半導体装置において、前記中間電極が島状の金属膜であることが好ましい。

上記半導体装置において、さらに、少なくとも前記第１ゲート電極と前記中間電極との間、及び、前記第２ゲート電極と前記中間電極との間に位置する層間絶縁膜を有し、前記第２ゲート電極と前記中間電極とが前記層間絶縁膜に形成されたコンタクトプラグを介して電気的に接続されており、前記第１ゲート電極と前記中間電極とが前記層間絶縁膜を介してキャパシタを形成するものであることが好ましい。

この構成によれば、平面視において第２ゲート電極に電気的に接続された中間電極の一部と第１ゲート電極の一部とが重なる領域にキャパシタが形成され、キャパシタを介して第１ゲート電極と第２ゲート電極とが直列に接続されているので、容量をキャパシタ容量と静電容量とに分割させることができる。

上記半導体装置において、前記第２ゲート電極と前記中間電極とが前記ゲート絶縁膜に形成されたコンタクトプラグを介して電気的に接続されており、前記第１ゲート電極と前記中間電極とが前記ゲート絶縁膜を介してキャパシタを形成するものであることが好ましい。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、無機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、不純物と、前記無機半導体材料と、を含むことが好ましい。

この構成によれば、第１導電部〜３導電部を形成する場合、無機半導体材料を含む半導体層に不純物をドーピングする方法を用いることができ、製造が容易となる。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、導電性有機材料を含むことが好ましい。

この構成によれば、有機半導体材料を含む半導体層に不純物をドーピングしなくとも、第１導電部〜３導電部を形成することが可能になる。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、金属を含むことが好ましい。

上記課題を解決するために、本発明に係る半導体装置は、基板と、第１ゲート電極と、第２ゲート電極と、前記基板と前記第１ゲート電極との間に位置する第１チャネル領域と、前記基板と前記第２ゲート電極との間に位置する第２チャネル領域と、少なくとも前記第１チャネル領域と前記第１ゲート電極との間、及び、前記第２チャネル領域と前記第２ゲート電極との間、に位置するゲート絶縁膜と、前記基板と前記ゲート絶縁膜との間に位置する第１導電部、第２導電部、及び第３導電部と、前記第１ゲート電極の一部と、かつ、前記第２ゲート電極の一部と重なる中間電極と、を含み、前記第１導電部と前記第２導電部との間に前記第１チャネル領域が位置し、前記第２導電部と前記第３導電部との間に前記第２チャネル領域が位置することを特徴とするものでもよい。

上記半導体装置において、さらに、少なくとも前記第１ゲート電極と前記中間電極との間、及び、前記第２ゲート電極と前記中間電極との間に位置する層間絶縁膜と、を有し、前記第１ゲート電極の一部と前記中間電極とが前記層間絶縁膜を介して第１キャパシタを形成し、前記第２ゲート電極の一部と前記中間電極とが前記層間絶縁膜を介して第２キャパシタを形成するものであることが好ましい。

上記半導体装置において、さらに、前記第１ゲート電極の一部と前記中間電極とが前記ゲート絶縁膜を介して第１キャパシタを形成し、前記第２ゲート電極の一部と前記中間電極とが前記ゲート絶縁膜を介して第２キャパシタを形成するものであることが好ましい。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、無機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、不純物と、前記無機半導体材料とを含むことが好ましい。

この構成によれば、第１導電部〜３導電部、及び中間電極を形成する場合、例えば無機半導体材料を含む半導体層に不純物をドーピングする方法を用いることができ、製造が容易となる。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、導電性有機材料を含むことが好ましい。

上記半導体装置において、前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、金属を含むことが好ましい。

上記課題を解決するために、本発明に係る半導体装置は、基板と、前記基板上に位置する第１導電部、第２導電部、第３導電部、及び中間電極と、少なくとも前記第１導電部と前記第２導電部との間、及び前記第２導電部と前記第３導電部との間に位置する、有機半導体材料を含む半導体膜と、少なくとも前記有機半導体膜及び前記中間電極上に位置するゲート絶縁膜と、少なくとも前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を介して前記半導体膜及び前記中間電極と重なり、前記中間電極と第１キャパシタを形成する第１ゲート電極と、少なくとも前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を介して前記半導体膜及び前記中間電極と重なり、前記中間電極と第２キャパシタを形成する第２ゲート電極と、を含み、前記第１導電部と前記第２導電部との最短距離が、前記第２導電部と前記第３導電部との最短距離より大きいことを特徴とするものであってもよい。

以下、本発明に係る半導体装置の実施形態について、図面を参照しながら説明する。

（第１実施形態）
図１は、半導体装置に形成されたマルチゲート構造の半導体素子の構成を模式的に示す等価回路図である。以下、マルチゲート構造の半導体素子の構成を、図１を参照しながら説明する。

図１に示すように、半導体素子１１は、マルチゲート構造を備え、等価回路的には、第１半導体素子１２と第２半導体素子１３とが直列に接続された構造になっている。詳しくは、ソース端子１４とドレイン端子１５の間に、第１ゲート電極１６と第２ゲート電極１７とが形成された構造になっている。

第１ゲート電極１６は、ゲート端子１８と電気的に直接接続されている。第２ゲート電極１７は、静電容量を分割するためのキャパシタ１９を介してゲート端子１８と接続されている。つまり、ゲート端子１８に電圧を印加した際、直列に接続されたキャパシタ１９と第２ゲート電極１７とによって電圧が分圧される。

以上のように、マルチゲート構造を有する半導体素子１１は、第１ゲート電極１６や第２ゲート電極１７など複数のゲート電極が接続されていることにより、ドレイン電圧を分割させることが可能となるので、シングルゲート構造の半導体素子と比較して、高耐圧駆動が可能な構成になっている。

図２は、半導体装置の構造を示す模式平面図である。図３は、図２の半導体装置の構造を示す模式断面図である。なお、図２に示す平面図は、アルミ配線層２７ａ〜２７ｄ（仮想線で示す）及び層間絶縁膜２５を除いた状態を示す。以下、半導体装置の構造を、図２及び図３を参照しながら説明する。

図２及び図３に示すように、半導体装置２１は、上記したマルチゲート構造を備え、ガラスなどの基板２２上に形成された半導体膜としての半導体層２３と、半導体層２３を覆うゲート絶縁膜２４と、ゲート絶縁膜２４上に形成された第１ゲート電極１６及び第２ゲート電極１７とを有する。更に、半導体装置２１は、第１ゲート電極１６及び第２ゲート電極１７、ゲート絶縁膜２４を覆う層間絶縁膜２５と、層間絶縁膜２５に形成された複数のコンタクトホール内に位置する、第１プラグとしての第１コンタクトプラグ２６ａと、第２プラグとしての第２コンタクトプラグ２６ｂと、第３コンタクトプラグ２６ｃと、第４コンタクトプラグ２６ｄと、第１コンタクトプラグ２６ａ〜第４コンタクトプラグ２６ｄのそれぞれに接続された第１アルミ配線層２７ａ〜第４アルミ配線層２７ｄとを有する。

半導体層２３は、所定の形状にパターンニングされており、例えば、無機半導体材料である多結晶シリコン（ｐ−Ｓｉ）で構成されている。また、半導体層２３は、互いに離れた第１チャネル領域３１及び第２チャネル領域３２と、これら二つのチャネル領域３１，３２を接続する高濃度不純物領域（ソース／ドレイン領域）３３と、第１チャネル領域３１に隣接する独立したソース領域３４と、第２チャネル領域３２に隣接する独立したドレイン領域３５とを有する。これら高濃度不純物領域３３、ソース領域３４、ドレイン領域３５は、半導体装置２１の導電部としての機能を有する。

詳述すると、半導体装置２１は、高濃度不純物領域３３を挟んで、上記したように、第１半導体素子１２と第２半導体素子１３とが直列に接続された構造になっている。また、高濃度不純物領域３３は、第１半導体素子１２のドレイン領域と、第２半導体素子１３のソース領域とを含んでいる。

ゲート絶縁膜２４は、例えば、シリコン酸化膜で構成されており、第１ゲート電極１６と第１チャネル領域３１とに挟まれた領域が第１ゲート静電容量３６となり、第２ゲート電極１７と第２チャネル領域３２とに挟まれた領域が第２ゲート静電容量３７となる。

第１ゲート電極１６は、主に半導体装置２１の駆動を制御するために用いられ、例えば、タンタル（Ｔａ）で構成されている。また、第１ゲート電極１６は、ゲート絶縁膜２４を介して、第１チャネル領域３１を覆うように第１チャネル領域３１に整合してパターンニングされている。更に、第１ゲート電極１６は、第１コンタクトプラグ２６ａを介して、層間絶縁膜２５上に形成された第１アルミ配線層２７ａと電気的接続されている。なお、第１アルミ配線層２７ａは、ゲート端子１８（図１参照）と電気的に直接接続されている。

第２ゲート電極１７は、ドレイン領域３５の端部に集中する電界を緩和させるために用いられ、例えば、タンタル（Ｔａ）で構成されている。また、第２ゲート電極１７は、ゲート絶縁膜２４を介して、第２チャネル領域３２を覆うように第２チャネル領域３２に整合してパターンニングされている。更に、第２ゲート電極１７は、第２コンタクトプラグ２６ｂを介して、層間絶縁膜２５上に形成された中間電極としての第２アルミ配線層２７ｂと電気的接続されている。

第２アルミ配線層２７ｂは、島状に形成された金属膜であり、その一端３８が第１ゲート電極１６の一部の領域と平面的に重なる領域Ａまで延びて形成されている。この重なる領域Ａにある層間絶縁膜２５の部分が、層間絶縁膜キャパシタ１９（図１の「キャパシタ１９」に相当し、回路記号で図示する。）を構成する。つまり、層間絶縁膜キャパシタ１９は、第１ゲート電極１６の一部と第２アルミ配線層２７ｂの一部とを電極とし、層間絶縁膜２５の一部を誘電体層として構成されたものである。第２ゲート電極１７は、層間絶縁膜キャパシタ１９を介して、第１ゲート電極１６と接続されている。そして、第２ゲート電極１７に、この層間絶縁膜キャパシタ１９を直列に接続することにより、第２ゲート静電容量３７と層間絶縁膜キャパシタ１９のキャパシタ容量とに容量分割させることが可能となる。

また、第２ゲート電極１７のゲート長は、第１ゲート電極１６のゲート長に比べて、短く形成されている。詳述すると、第２ゲート電極１７のゲート長は、パンチスルー現象を抑えることが可能な極力短い長さであり、例えば、２μｍである。このようなゲート長にすることにより、層間絶縁膜キャパシタ１９を設けたことによるチャージアップの影響（例えば、駆動能力など）を少なくさせることができる。なお、ここでいうゲート長とは、ソース領域とドレイン領域との最短距離を意味する。つまり、第２ゲート電極１７のゲート長とは、高濃度不純物領域３３とドレイン領域３５との間の最短距離を示すものである。第１ゲート電極１６のゲート長も、同様に定義される。

ソース領域３４は、層間絶縁膜２５上に形成されたソース端子１４（図１参照）と、第３コンタクトプラグ２６ｃ及び第３アルミ配線層２７ｃなどを介して電気的に接続されている。

ドレイン領域３５は、層間絶縁膜２５上に形成されたドレイン端子１５（図１参照）と、第４コンタクトプラグ２６ｄ及び第４アルミ配線層２７ｄなどを介して電気的に接続されている。

以上のように、第２ゲート電極１７に層間絶縁膜キャパシタ１９を直列に接続することにより、第２ゲート静電容量３７と層間絶縁膜キャパシタ１９のキャパシタ容量とに容量分割させることが可能となり、第２ゲート電極１７にかかる電圧を、第１ゲート電極１６と比べて小さくさせることができる。これにより、ドレイン領域３５に電圧を印加した際に、ドレイン領域３５の端部に集中する電界を分散させることが可能となり、端部の電界強度を弱くさせることができる。また、層間絶縁膜２５をキャパシタの誘電体層として用いるので、電界の集中を緩和させるために、例えば、ゲート絶縁膜２４の一部分を厚くパターンニングして対応するなどの方法と比較して、容易に形成することが可能となる。

また、本発明の半導体装置２１は、例えば、ＥＬ装置や液晶装置などの電気光学装置における各画素を構成する画素回路や、画素回路を制御するドライバ（集積回路）に適用することができる。また、このような電気光学装置以外にも、種々のデバイスに適用することが可能である。

以上詳述したように、第１実施形態の半導体装置２１によれば、以下に示す効果が得られる。

（１）第１実施形態の半導体装置２１によれば、第２ゲート電極１７に、第２アルミ配線層２７ｂと第１ゲート電極１６とが平面的に重なる領域Ａにある層間絶縁膜２５の部分で形成された層間絶縁膜キャパシタ１９を直列に接続するので、層間絶縁膜キャパシタ１９のキャパシタ容量と第２ゲート静電容量３７とに容量分割させることが可能となる。これにより、第１ゲート電極１６と層間絶縁膜キャパシタ１９とにゲート電圧を印加した際に、第１ゲート静電容量３６にかかる電圧と比較して第２ゲート電極１７の電圧を小さくすることができる。よって、ドレイン領域３５に電圧を印加した際に、ドレイン領域３５の端部に集中する電界を分散させることが可能となり、ドレイン領域３５端部の電界強度を弱くすることができる。その結果、ドレイン耐圧を向上させることができ、ドレイン領域３５に異常なリーク電流が流れたり、絶縁破壊を起こしたりすることを抑えることができる。これにより、高耐圧駆動が可能なマルチゲート構造を有する半導体装置２１を提供することができる。

（２）第１実施形態の半導体装置２１によれば、第２ゲート電極１７のゲート長の長さを、パンチスルー現象を抑えることが可能な長さに限りなく短くすることよって、層間絶縁膜キャパシタ１９を設けたことによるチャージアップの影響をより少なくさせることが可能となる。よって、ドレイン領域３５にリーク電流が流れることを抑えることができることに加えて、出力電流が減少する量を少なくすることができる（例えば、ＬＤＤ構造と比較して）半導体装置２１を提供することができる。

なお、図示は省略するが、第１実施形態の半導体装置２１において、層間絶縁膜２５に形成されたコンタクトプラグを介し、第１ゲート電極１６と第２アルミ配線層２７ｂとが電気的に接続されているものであってもよい。この場合、第２ゲート電極１７と第２アルミ配線層２７ｂとは、層間絶縁膜２５を介して絶縁されており、キャパシタを形成している。

また、第１実施形態の半導体装置２１において、第１ゲート電極１６と第２アルミ配線層２７ｂとが層間絶縁膜２５を介して絶縁されると共に第１キャパシタを形成するものであり、第２ゲート電極１７と第２アルミ配線層２７ｂとが層間絶縁膜２５を介して絶縁されると共に第２キャパシタを形成するものであってもよい。

（第２実施形態）
図４は、半導体装置の構造を示す模式平面図である。図５（ａ）は、図４の半導体装置におけるＡ−Ａ'断面に沿う模式断面図である。図５（ｂ）は、図４の半導体装置におけるＢ−Ｂ'断面に沿う模式断面図である。また、図４の半導体装置は、保護膜の図示を省略している。なお、第２実施形態の半導体装置は、上記した第１実施形態の無機半導体材料を含む半導体装置に代えて、有機半導体材料を含む半導体層を用いた半導体装置（有機ＴＦＴ）である部分が異なっている。以下、第２実施形態の半導体装置の構造を、図４及び図５を参照しながら説明する。

図４及び図５に示すように、半導体装置５０は、第１実施形態のようなマルチゲート構造を備え、第１半導体素子５１（図１における第１半導体素子１２に相当する）と、第２半導体素子５２（図１における第２半導体素子１３に相当する）とを有する。第１半導体素子５１及び第２半導体素子５２を有する半導体装置５０は、ポリエチレンテレフタレート（ＰＥＴ）などの基板５３上（第１面）に形成されたソース領域としてのソース電極５４と、ドレイン領域としてのドレイン電極５５と、ソース／ドレイン領域としての共通電極５６と、中間電極５７と、これら電極５４，５５，５６，５７上及び基板５３上に形成された半導体膜としての半導体層５８とを有する。更に、半導体装置５０は、半導体層５８上に形成されたゲート絶縁膜５９と、ゲート絶縁膜５９上に形成された第１ゲート電極６１（図１における第１ゲート電極１６に相当）及び第２ゲート電極６２（図１における第２ゲート電極１７に相当）と、これらゲート電極６１，６２及びゲート絶縁膜５９上を覆うように形成された保護膜６３とを有する。

基板５３の材料は、上記したポリエチレンテレフタレート（ＰＥＴ）に限定されず、例えば、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）等で構成されるプラスティック基板（樹脂基板）であってもよい。

ソース電極５４は、ソース端子１４（図１参照）と接続されており、基板５３上の一部分にパターンニングされている。ソース電極５４の材料は、導電性金属材料が用いられ、例えば、Ｃｒ（クロム）やＡｕ（金）等が挙げられる。また、導電性金属材料に代えて、導電性有機材料を用いるようにしてもよい。

ドレイン電極５５は、ドレイン端子１５（図１参照）と接続されており、基板５３上におけるソース電極５４と離れた部分にパターンニングされている。ドレイン電極５５の材料としては、ソース電極５４と同様に、例えば、Ｃｒ（クロム）やＡｕ（金）等が挙げられる。

共通電極５６（ソース／ドレイン電極）は、基板５３上におけるソース電極５４とドレイン電極５５との間に、それぞれの電極（５４，５５）と所定の間隔をおいてパターンニングされている。共通電極５６は、第１半導体素子５１のドレイン電極と、第２半導体素子５２のソース電極とを含んでいる。ソース電極５４と共通電極５６との間の半導体層５８は、第１チャネル領域７１となる。また、ドレイン電極５５と共通電極５６との間の半導体層５８は、第２チャネル領域７２となる。これら共通電極５６、ソース電極５４、ドレイン電極５５は、半導体装置５０の導電部としての機能を有する。

また、半導体装置５０は、共通電極５６を介して、第１半導体素子５１と第２半導体素子５２とが直列に接続された構造となっている。共通電極５６の材料としては、上記したソース電極５４及びドレイン電極５５と同様に、例えば、Ｃｒ（クロム）やＡｕ（金）等が挙げられる。

中間電極５７は、島状に形成された金属膜であり、ドレイン電極５５の端部に電界が集中することを緩和させるべくキャパシタを形成するために用いられる。中間電極５７は、例えば、基板５３上におけるソース電極５４、共通電極５６、ドレイン電極５５のそれぞれの端部（半導体層５８の端部）に隣接して形成されている。詳しくは、ゲート絶縁膜５９を介して、第１ゲート電極６１の一部の領域と第２ゲート電極６２の一部の領域とに平面的に跨るように形成されている。中間電極５７の材料としては、上記したソース電極５４及びドレイン電極５５と同様に、例えば、Ｃｒ（クロム）やＡｕ（金）等が挙げられる。

半導体層５８は、ソース電極５４、共通電極５６、ドレイン電極５５、及び基板５３の一部を覆うように形成されている。半導体層５８の材料としては、低分子系有機半導体材料、ポリマー有機半導体材料のいずれも使用することができる。

低分子系有機材料としては、例えば、ペンタセン、アントラセン、テトラセン等が挙げられる。また、ポリマー有機半導体材料としては、例えば、ポリ（３−ヘキシルチオフェン）（Ｐ３ＨＴ）、ポリ（３−アルキルチオフェン）等が挙げられる。また、低分子有機材料の場合は、例えば、蒸着法が用いられる。ポリマー有機半導体材料の場合は、例えば、塗布法が用いられる。

ゲート絶縁膜５９は、半導体層５８及び基板５３の一部を覆うように形成されている。ゲート絶縁膜５９の材料としては、ポリイミド、メタクリレート、ポリスチレン等が挙げられる。なお、第１ゲート電極６１及び第２ゲート電極６２と中間電極５７との間は、ゲート絶縁膜５９に代えて層間絶縁膜を有する構造であってもよい。また、ゲート絶縁膜５９と層間絶縁膜とを有する構造であってもよい。

第１ゲート電極６１は、主に半導体装置５０の駆動を制御するために用いられ、第１チャネル領域７１と共通電極５６とに平面的に跨るように、ゲート絶縁膜５９上に形成されている。第１ゲート電極６１と第１チャネル領域７１とに挟まれたゲート絶縁膜５９の部分が、第１ゲート静電容量となる。また、第１ゲート電極６１の一部と、中間電極５７の一部と、これらに挟まれたゲート絶縁膜５９の部分とが、第１キャパシタ７３を構成する。

また、第１ゲート電極６１は、ゲート端子１８（図１参照）と電気的に直接接続されている。第１ゲート電極６１は、例えば、金属微粒子と有機金属化合物の少なくとも一方を含有する溶液を用いた液相プロセスにて形成される。溶液として、金属微粒子を分散媒に分散させた分散液、液体の有機金属化合物、有機金属化合物の溶液、又はそれらの混合物を用いることができる。有機金属化合物としては、例えば、銀などを含有する化合物である。

第２ゲート電極６２は、ドレイン電極５５の端部に電界が集中することを緩和させるために用いられ、第２チャネル領域７２と中間電極５７とに平面的に跨るように、ゲート絶縁膜５９上に形成されている。第２ゲート電極６２と第２チャネル領域７２とに挟まれたゲート絶縁膜５９の部分が、第２ゲート静電容量となる。また、第２ゲート電極６２の一部と、中間電極５７の一部と、これらに挟まれたゲート絶縁膜５９の部分とが、第２キャパシタ７４を構成する。

なお、第１キャパシタ７３と第２キャパシタ７４とを合わせたものが、図１の等価回路に示す、「キャパシタ１９」に相当する。つまり、中間電極５７、第１キャパシタ７３、第２キャパシタ７４を介して、第１ゲート電極６１と第２ゲート電極６２とが接続されている。第２ゲート電極６２の材料としては、例えば、第１ゲート電極６１と同様である。

また、第２ゲート電極６２のゲート長は、第１ゲート電極６１のゲート長に比べて短く形成されている。詳しくは、第１実施形態と同様、パンチスルー現象を抑えることが可能な、極力短い長さに設定されている。第２ゲート電極６２のゲート長は、例えば、２μｍである。このようなゲート長にすることにより、第１キャパシタ７３及び第２キャパシタ７４を設けたことによるチャージアップの影響（例えば、駆動能力など）を少なくさせることができる。

また、第２ゲート電極６２に、第１キャパシタ７３及び第２キャパシタ７４を直列に接続することにより、第２ゲート静電容量と、第１キャパシタ７３の第１キャパシタ容量と、第２キャパシタ７４の第２キャパシタ容量と、に容量分割させることが可能となる。

保護膜６３は、第１ゲート電極６１、第２ゲート電極６２、ゲート絶縁膜５９の一部分を覆うように形成されている。保護膜６３の材料としては、上記したゲート絶縁膜５９と同様に、例えば、ポリイミド、メタクリレート、ポリスチレン等が挙げられる。

以上のように、第２ゲート電極６２に２つのキャパシタ（第１キャパシタ７３及び第２キャパシタ７４）を直列に接続することにより、第２ゲート静電容量と、第１キャパシタ７３の第１キャパシタ容量と、第２キャパシタ７４の第２キャパシタ容量と、に容量分割させることが可能となり、第２ゲート電極６２にかかる電圧を、第１ゲート電極６１と比べて小さくさせることができる。これにより、ドレイン電極５５に電圧を印加した際に、ドレイン電極５５の端部に集中する電界を分散させることが可能となり、端部の電界強度を弱くさせることができる。

また、第２実施形態の半導体装置５０は、基板５３が可撓性のある樹脂基板にて構成されており、半導体装置５０全体がフレキシビリティを有して構成されている。従って、例えば、電子ペーパー等に適用することができる。

以上詳述したように、第２実施形態の半導体装置５０によれば、上記した第１実施形態の（１）、（２）の効果に加えて、以下に示す効果が得られる。

（３）第２実施形態の半導体装置５０（有機ＴＦＴ）によれば、一般的な有機ＴＦＴはシリコンＴＦＴと比べて、打ち込む不純物の制御が難しくＬＤＤ構造がつくりにくいという課題があるが、上記した構造を用いることにより、不純物を打ち込まなくてもＬＤＤ構造に相当する機能を半導体装置５０に備えさせることができる。よって、ドレイン電極５５の端部に集中する電界を分散させることが可能となり、端部の電界強度を弱くさせることができる。

なお、図示は省略するが、第２実施形態の半導体装置５０において、ゲート絶縁膜５９に形成されたコンタクトプラグを介し、第１ゲート電極６１と中間電極５７とが電気的に接続されているものであってもよい。この場合、第２ゲート電極６２と中間電極５７とは、ゲート絶縁膜５９を介して絶縁されており、キャパシタを形成している。

また、第２実施形態の半導体装置５０において、ゲート絶縁膜５９に形成されたコンタクトプラグを介し、第２ゲート電極６２と中間電極５７とが電気的に接続されているものであってもよい。この場合、第１ゲート電極６１と中間電極５７とはゲート絶縁膜５９を介して絶縁されており、キャパシタを形成している。

なお、第１実施形態において、半導体層２３に有機半導体材料を用いることで、本発明の効果を奏することもできるが、第１ゲート電極１６の上層の第２アルミ配線層２７ｂを中間電極として用いる積層構造であるため、コンタクトプラグの形成が容易である無機半導体材料を用いるほうが好ましい。また、第２実施形態において、半導体層５８に無機半導体材料を用いることで、本発明の効果を奏することもできるが、コンタクトプラグを形成する必要がない場合、半導体層５８に有機半導体材料を用いるほうが好ましい。

なお、実施形態は上記に限定されず、以下のような形態で実施することもできる。

（変形例１）上記した第１実施形態のように、半導体装置２１のマルチゲート構造を、第１ゲート電極１６及び第２ゲート電極１７で構成することに限定されず、例えば、必要に応じて複数のゲート電極を接続したマルチゲート構造に適用するようにしてもよい。また、第２実施形態の半導体装置５０についても同様である。

（変形例２）上記した第１実施形態のように、ガラスなどの基板２２上に第１半導体素子１２及び第２半導体素子１３を形成することに限定されず、例えば、半導体基板上に第１半導体素子１２及び第２半導体素子１３を形成するようにしてもよい。

（変形例３）上記した第１実施形態のように、配線層をアルミ配線層２７ａ〜２７ｄで構成することに限定されず、例えば、金属の配線層であればよい。

実施形態に係る半導体素子の構成を模式的に示す等価回路図。第１実施形態に係る半導体装置の構造を示す模式平面図。第１実施形態に係る半導体装置の構造を示す模式断面図。第２実施形態に係る半導体装置の構造を示す模式平面図。第２実施形態に係る半導体装置の構造を示す模式断面図。

符号の説明

１１…半導体素子、１２，５１…第１半導体素子、１３，５２…第２半導体素子、１４…ソース端子、１５…ドレイン端子、１６，６１…第１ゲート電極、１７，６２…第２ゲート電極、１８…ゲート端子、１９…層間絶縁膜キャパシタ（キャパシタ）、２１，５０…半導体装置、２２，５３…基板、２３，５８…半導体膜としての半導体層、２４…ゲート絶縁膜、２５…層間絶縁膜、２６ａ…第１プラグとしての第１コンタクトプラグ、２６ｂ…第２プラグとしての第２コンタクトプラグ、２６ｃ…第３コンタクトプラグ、２６ｄ…第４コンタクトプラグ、２７ａ…第１アルミ配線層、２７ｂ…中間電極としての第２アルミ配線層、２７ｃ…第３アルミ配線層、２７ｄ…第４アルミ配線層、３１，７１…第１チャネル領域、３２，７２…第２チャネル領域、３３…ソース／ドレイン領域としての高濃度不純物領域、３４…ソース領域、３５…ドレイン領域、３６…第１ゲート静電容量、３７…第２ゲート静電容量、３８…一端、５４…ソース電極（ソース領域）、５５…ドレイン電極（ドレイン領域）、５６…共通電極（ソース／ドレイン領域）、５７…中間電極、５９…ゲート絶縁膜、６３…保護膜、７３…第１キャパシタ、７４…第２キャパシタ。

Claims

基板と、
第１ゲート電極と、
第２ゲート電極と、
前記基板と前記第１ゲート電極との間に位置する第１チャネル領域と、
前記基板と前記第２ゲート電極との間に位置する第２チャネル領域と、
少なくとも前記第１チャネル領域と前記第１ゲート電極との間、及び、前記第２チャネル領域と前記第２ゲート電極との間、に位置するゲート絶縁膜と、
前記基板と前記ゲート絶縁膜との間に位置する第１導電部、第２導電部、及び第３導電部と、
前記第２ゲート電極と電気的に接続され、かつ、前記第１ゲート電極の一部と重なる中間電極と、を含み、
前記第１導電部と前記第２導電部との間に前記第１チャネル領域が位置し、前記第２導電部と前記第３導電部との間に前記第２チャネル領域が位置し、
前記中間電極は、前記第１チャネル領域及び前記第２チャネル領域とは重ならない島状の電極であることを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１導電部と前記第２導電部との最短距離が、前記第２導電部と前記第３導電部との最短距離より大きいことを特徴とする半導体装置。
請求項１又は請求項２に記載の半導体装置であって、
前記中間電極が島状の金属膜であることを特徴とする半導体装置。
請求項１〜請求項３のいずれか一項に記載の半導体装置であって、
さらに、少なくとも前記第１ゲート電極と前記中間電極との間、及び、前記第２ゲート電極と前記中間電極との間に位置する層間絶縁膜を有し、前記第２ゲート電極と前記中間電極とが前記層間絶縁膜に形成されたコンタクトプラグを介して電気的に接続されており、前記第１ゲート電極と前記中間電極とが前記層間絶縁膜を介してキャパシタを形成するものであることを特徴とする半導体装置。
請求項１〜請求項３のいずれか一項に記載の半導体装置であって、
前記第２ゲート電極と前記中間電極とが前記ゲート絶縁膜に形成されたコンタクトプラグを介して電気的に接続されており、前記第１ゲート電極と前記中間電極とが前記ゲート絶縁膜を介してキャパシタを形成するものであることを特徴とする半導体装置。
請求項１〜請求項５のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、無機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、不純物と、前記無機半導体材料と、を含むことを特徴とする半導体装置。
請求項１〜請求項５のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、導電性有機材料を含むことを特徴とする半導体装置。
請求項１〜請求項５のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、及び前記第３導電部の各々が、金属を含むことを特徴とする半導体装置。
基板と、
第１ゲート電極と、
第２ゲート電極と、
前記基板と前記第１ゲート電極との間に位置する第１チャネル領域と、
前記基板と前記第２ゲート電極との間に位置する第２チャネル領域と、
少なくとも前記第１チャネル領域と前記第１ゲート電極との間、及び、前記第２チャネル領域と前記第２ゲート電極との間、に位置するゲート絶縁膜と、
前記基板と前記ゲート絶縁膜との間に位置する第１導電部、第２導電部、及び第３導電部と、
前記第１ゲート電極の一部と、かつ、前記第２ゲート電極の一部と重なる中間電極と、
を含み、
前記第１導電部と前記第２導電部との間に前記第１チャネル領域が位置し、前記第２導電部と前記第３導電部との間に前記第２チャネル領域が位置し、
前記中間電極は、前記第１チャネル領域及び前記第２チャネル領域とは重ならない島状の電極であることを特徴とする半導体装置。
請求項９に記載の半導体装置であって、
前記第１導電部と前記第２導電部との最短距離が、前記第２導電部と前記第３導電部との最短距離より大きいことを特徴とする半導体装置。
請求項９又は１０に記載の半導体装置であって、
前記中間電極が島状の金属膜であることを特徴とする半導体装置。
請求項９〜請求項１１のいずれか一項に記載の半導体装置であって、
さらに、少なくとも前記第１ゲート電極と前記中間電極との間、及び、前記第２ゲート電極と前記中間電極との間に位置する層間絶縁膜と、を有し、前記第１ゲート電極の一部と前記中間電極とが前記層間絶縁膜を介して第１キャパシタを形成し、前記第２ゲート電極の一部と前記中間電極とが前記層間絶縁膜を介して第２キャパシタを形成するものであることを特徴とする半導体装置。
請求項９〜請求項１１のいずれか一項に記載の半導体装置であって、
さらに、前記第１ゲート電極の一部と前記中間電極とが前記ゲート絶縁膜を介して第１キャパシタを形成し、前記第２ゲート電極の一部と前記中間電極とが前記ゲート絶縁膜を介して第２キャパシタを形成するものであることを特徴とする半導体装置。
請求項９〜請求項１３のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、無機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、不純物と、前記無機半導体材料とを含むことを特徴とする半導体装置。
請求項９〜請求項１３のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、導電性有機材料を含むことを特徴とする半導体装置。
請求項９〜請求項１３のいずれか一項に記載の半導体装置であって、
前記第１チャネル領域及び前記第２チャネル領域が、有機半導体材料を含み、前記第１導電部、前記第２導電部、前記第３導電部、及び前記中間電極の各々が、金属を含むことを特徴とする半導体装置。
基板と、
前記基板上に位置する第１導電部、第２導電部、第３導電部、及び中間電極と、
少なくとも前記第１導電部と前記第２導電部との間、及び前記第２導電部と前記第３導電部との間に位置する、有機半導体材料を含む半導体膜と、
少なくとも前記有機半導体膜及び前記中間電極上に位置するゲート絶縁膜と、
少なくとも前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を介して前記半導体膜及び前記中間電極と重なり、前記中間電極と第１キャパシタを形成する第１ゲート電極と、
少なくとも前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜を介して前記半導体膜及び前記中間電極と重なり、前記中間電極と第２キャパシタを形成する第２ゲート電極と、を含み、
前記第１導電部と前記第２導電部との最短距離が、前記第２導電部と前記第３導電部との最短距離より大きいことを特徴とする半導体装置。