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JP5091462B2 - セルおよび半導体装置 - Google Patents
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Description

本発明は、セルを複数配置して設計される半導体装置に関し、特にセル内のトランジスタ特性のばらつきを抑えるためのセル物理構造に関する。
標準セル方式で設計されたLSIにおいて、近年、半導体プロセスの微細化に伴い、半導体回路素子のレイアウトパターンや配置などが回路の性能に大きく影響するようになってきている。よって、セルの回路設計に高い精度が求められるため、回路設計におけるCAD(Computer Aided Design)ツールの重要性がますます高まってきている。その中でも、回路シミュレータは設計精度に最も影響するCADツールの一つである。
回路シミュレータとは、ネットリストに基づいて、設計通りの実動作が可能なセルおよびLSIの回路シミュレーションを行うツールである。ここで、ネットリストとは、設計されたセルやLSIに対し、トランジスタ、容量、抵抗などの各素子の接続情報やトランジスタのスペック、容量値、抵抗値などの素子の特性情報を含むデータのことである。ネットリストは、設計したセルやLSIのマスクレイアウトから、抽出装置によって抽出することができる。
回路設計を行う上で、ネットリストの中に入っている情報の中で最も重要となってくるのがトランジスタの特性情報である。これは、トランジスタの複雑な電気的特性(以下、トランジスタモデル)を表しており、トランジスタの実動作を忠実に再現できるようにモデルパラメータを最適化しなければならない。
以下、従来のトランジスタモデルで設計されていたトランジスタ構造、トランジスタを用いた一般的なセル構造、およびそのセルを用いた半導体装置について順に図を用いて説明する。図11は、従来のトランジスタモデルについて説明するためのトランジスタ構造を模式的に示す図である。同図に示すように、トランジスタTは、素子分離領域Sで囲まれる不純物拡散領域DtとポリシリコンPから成り、トランジスタTのゲートGは、不純物拡散領域Dtに挟まれたポリシリコンPの下層部に形成され(図中、斜線領域)、トランジスタTのソースおよびドレインは不純物拡散領域Dtから形成される。また、ゲートGの幅をWg、ゲートGの長さをLg、不純物拡散領域Dtの幅をWd、不純物拡散領域Dtの長さをLdと定義する。
図12は、図11のトランジスタ構造を用いたセル構造を示す図である。同図に示すように、セルCは、P型トランジスタTp、N型トランジスタTn、素子分離領域S、P型トランジスタ配置領域とN型トランジスタ配置領域との境界B、P型トランジスタに基板電位を供給するための不純物拡散領域Dbn、N型トランジスタに基板電位を供給するための不純物拡散領域Dbpから成る。なお、セルを形成するためには他にも、ウェル、コンタクト、メタル配線、ビアが必須であるが、本発明に関わらないため、図示していない。また、不純物拡散領域Dt、ポリシリコンP、ゲートGなどは、図11での説明と重複するため、図12中での符号は省略した。
図12に示すセルCはセルの一例であり、他にも、様々な幅や長さを持つトランジスタを自由に配置配線することによって、所望する機能をもつ多種多様なセルを実現できる。図13は、セルを複数配置した半導体装置を示す図である。同図に示すように、セルC1,C2,C3、…を列状に配置し、それらを配線することによって、所望の機能をもつLSIを実現する。
ここで、図11に示すトランジスタTに対する従来のトランジスタモデルは、ゲートGの幅Wg、ゲートGの長さLgのみをパラメータ化して定義していた。しかしながら、不純物拡散領域Dtの配置によってトランジスタの電流能力が変化するため、従来のトランジスタモデルでは、十分な精度を確保できないという問題があった。したがって、従来のトランジスタモデルを用いると、セルやLSIの設計精度の確保も困難となってくる。すなわち、設計に基づくLSIの性能を目標どおりに実現するためには、不純物拡散領域Dtの配置依存性をモデリングし、トランジスタのモデルパラメータに含めなければならない。
特に近年、素子分離技術にSTI(Shallow Trench Isolation)が用いられるようになってから、素子分離領域に用いられる絶縁膜からトランジスタのチャネル領域にかかる機械的応力(以下、STIストレス)により、素子分離領域の大きさに依存してチャネルの移動度が変化し、トランジスタの電流特性が大きく変化する。このことが、モデリングにおける不純物拡散領域Dtの配置依存性の原因として現れるようになってきた。
以下、図14を参照しながら、STIストレスと不純物拡散領域Dtの配置との関係を説明する。図14は、従来のセル構造を示す図である。同図に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3、N型トランジスタTn1,Tn2,Tn3、および素子分離領域Sから成る。なお、各トランジスタの不純物拡散領域Dt、ゲートGの符号は省略している。
ここで、同図中、P型トランジスタTp1の不純物拡散領域とP型トランジスタTp2の不純物拡散領域とに挟まれた素子分離領域Sの部分において、トランジスタのゲート長方向に沿った間隔を、分離長Lsp1と定義する。同様に、P型トランジスタTp2の不純物拡散領域とP型トランジスタTp3の不純物拡散領域に挟まれた素子分離領域Sの部分における分離長をLsp2、P型トランジスタTp1の不純物拡散領域とP型トランジスタTp3の不純物拡散領域とに挟まれた素子分離領域Sの部分における分離長をLsp3とする。同様に、N型トランジスタ配置領域においても、分離長Lsn1、分離長Lsn2を定義する。
また、P型トランジスタTp1の不純物拡散領域とN型トランジスタTn1の不純物拡散領域とに挟まれた素子分離領域Sの部分において、トランジスタのゲート幅方向に沿った間隔を、分離幅Ws1と定義する。同様に、P型トランジスタTp2の不純物拡散領域とN型トランジスタTn2の不純物拡散領域とに挟まれた素子分離領域Sの部分における分離幅をWs2、P型トランジスタTp3の不純物拡散領域とN型トランジスタTn3の不純物拡散領域とに挟まれた素子分離領域Sの部分における分離幅をWs3とする。
ただし、分離長Lsp1,Lsp2,Lsp3は互いに大きさが異なり、分離幅Ws1,Ws2,Ws3は互いに大きさが異なる。したがって、P型トランジスタTp1,Tp2,Tp3のゲートおよび不純物拡散領域の形状がすべて同じであっても、不純物拡散領域の配置が統一されていないため、トランジスタへのSTIストレスの影響が異なり、各トランジスタの電流能力に差が生じる。
このSTIストレスの影響をモデリングし、モデルパラメータに反映できれば、高精度な回路設計が可能となるが、図14に示すように不純物拡散領域の配置が複雑多岐に渡る場合、詳細なモデリングが困難となるため、各トランジスタの電流能力にばらつきをもったままの状態で設計することになり、設計精度が劣ってしまう。
このため、不純物拡散領域の形状や配置パターンを限定することにより、モデリングの精度を高め、トランジスタの電流能力のばらつきを少しでも抑えることが必要である。例えば特許文献1で示されている従来技術では、図14に示す分離幅Ws1,Ws2,Ws3を一定にするレイアウト制約を設けて不純物拡散領域の配置パターンを限定することにより、トランジスタ特性のばらつきを抑えることができる。
特開2004−241529号公報
しかしながら、特許文献1で示されている技術では、図14に示す分離長Lsp1,Lsp2,Lsp3に関するレイアウト制約を設けておらず、不純物拡散領域の配置パターンを完全に限定したものではないため、トランジスタ特性のばらつきを十分に抑えることができない。
この問題をさらに詳細に説明するため、図15(a),(b)に、図14における線a−bおよび線c−dにおける断面構造をそれぞれ示す。図15(a)において、P型トランジスタTp1はゲートGp1と不純物拡散領域Dtp1,Dtp2から成り、P型トランジスタTp2はゲートGp2と不純物拡散領域Dtp3,Dtp4から成り、P型トランジスタTp3はゲートGp3と不純物拡散領域Dtp5,Dtp6から成る。また、不純物拡散領域Dtp1に接して素子分離領域の一部分Sp1、不純物拡散領域Dtp2とDtp3に接して素子分離領域の一部分Sp2、不純物拡散領域Dtp4とDtp5に接して素子分離領域の一部分Sp3、不純物拡散領域Dtp6に接して素子分離領域の一部分Sp4が存在する。また、素子分離領域の一部分Sp2の分離長がLsp1、素子分離領域の一部分Sp3の分離長がLsp2である。P型トランジスタTp1,Tp2,Tp3がそれぞれ動作するとき、それぞれチャネルCH1,CH2,CH3内にトランジスタの電流が流れる。
また、図15(b)において、不純物拡散領域Dtp2とDtp5に接して素子分離領域の一部分Sp5が存在し、素子分離領域Sp5の分離長をLsp3とする以外は、図15(a)と同様である。
ここで、トランジスタのチャネルは、STIストレスによって格子に歪が生じるため、ストレスが強くなるとチャネル部分での電流能力が低下する。STIストレスは不純物拡散領域の分離長に依存するため、分離長の違いによってトランジスタの電流能力に差が生じる。図15によると、分離長Lsp1とLsp2はその大きさが異なるため、チャネルCH1、CH2、CH3へのSTIストレスの影響が異なり、トランジスタTp1、Tp2、Tp3の電流能力に差が生じる。また、同じトランジスタの同じチャネルであっても、トランジスタの不純物拡散領域の場所に応じて分離幅が異なる場合には、そのトランジスタの電流能力がチャネルの場所によって均一性を失い、電流能力がばらつく。これは例えば、図15に示す分離長Lsp1とLsp3はその大きさが異なるため、線a−bの断面におけるチャネルCH1での電流と、線c−dの断面におけるチャネルCH1での電流とに差が生じ、トランジスタTp1の電流能力が場所によって不均一となる。また、これまでの説明のとおり、従来のトランジスタモデルのモデルパラメータでは、STIストレスによるトランジスタ特性の変化を反映できないため、トランジスタ特性のばらつきを再現できず、セルやLSIの設計精度を低下させる。
前記の問題に鑑み、本発明は、トランジスタの電流能力がSTIストレスによって変化することに着目し、特にゲート長方向に沿った素子分離領域の長さに依存する特性変化を考慮して、不純物拡散領域の形状や配置を工夫することにより、トランジスタ特性のばらつきを抑えるようなセルまたは半導体装置を提供することを課題とする。
本発明は、半導体装置におけるセルとして、トランジスタを形成する第1の不純物拡散領域と、素子分離領域を挟んで、前記第1の不純物拡散領域とゲート長方向に隣り合う第2の不純物拡散領域とからなる拡散領域ペアを、複数個備え、前記各拡散領域ペアにおいて、前記第1および第2の不純物拡散領域は、ゲート幅方向における長さおよび位置が同一であり、前記第1および第2の不純物拡散領域の間に挟まれた素子分離領域である第1の分離部分領域は、分離長が一定であり、かつ前記各拡散領域ペアにおける前記第1の分離部分領域は、分離長が、互いに等しいものである。
本発明によると、各拡散領域ペアにおける第1の分離部分領域において、分離長が一定であり、かつ、分離長が互いに等しいので、トランジスタの特性ばらつきを抑えることができる。
そして、前記本発明に係るセルは、素子分離領域を挟んで、セル端に隣り合う第3の不純物拡散領域を備え、前記第3の不純物拡散領域と前記セル端との間に挟まれた素子分離領域である第2の分離部分領域は、分離長が、一定であり、かつ、前記第1の分離部分領域の分離長の1/2であるのが好ましい。
これにより、隣接配置されたセルの不純物拡散領域との分離部分領域における分離長を、一定にし、かつ、セル内の素子分離領域の分離長と等しくすることができるので、セル配置後においてもトランジスタの特性ばらつきを抑えることができる。
また、前記本発明に係るセルは、前記複数の拡散領域ペアのうち少なくとも1つにおける第2の不純物拡散領域は、トランジスタを形成しないダミー不純物拡散領域であるのが好ましい。
これにより、分離部分領域の分離長を一定にするためにトランジスタを含む不純物拡散領域が過剰に大きくなってしまうことを防ぐことができるので、冗長な寄生容量を発生させずに、トランジスタの特性ばらつきをより抑えることができる。
また、前記本発明に係るセルは、前記複数の拡散領域ペアのうち少なくとも1つにおける第1の不純物拡散領域は、ゲート長方向における長さ、あるいは、ゲート幅方向における長さが、当該トランジスタを構成する他の不純物拡散領域と、異なっているのが好ましい。
これにより、トランジスタのゲート間隔が一定でないセルやトランジスタの拡散領域の形状が一定でないセルにおいても、確実に、トランジスタの特性ばらつきをより抑えることができる。
また、前記本発明に係るセルは、前記複数の拡散領域ペアとして、第1および第2の拡散領域ペアを備え、前記第1の拡散領域ペアにおける前記第1の不純物拡散領域と、前記第2の拡散領域ペアにおける前記第1の不純物拡散領域とによって、当該セルの出力負荷容量を充放電する出力段トランジスタが形成されているのが好ましい。
これにより、出力段トランジスタの不純物拡散領域と隣り合う分離部分領域において、分離長が一定であり、かつ分離長が互いに等しいので、少なくとも出力段トランジスタについて、特性ばらつきを抑えることができる。
また、前記本発明に係るセルは、前記各拡散領域ペアにおける前記第1の不純物拡散領域が形成するトランジスタのゲート幅が、互いに等しいのが好ましい。
これにより、分離部分領域における分離長を一定にするために不純物拡散領域の形状をゲート幅方向に伸長させる必要が生じないので、不純物拡散領域の形状が複雑になることなく、トランジスタの特性ばらつきをより抑えることができる。
また、本発明は、複数のセルが列状に配置された半導体装置として、前記複数のセルは、前記本発明に係るセルを、複数個、含むものである。
また、本発明は、半導体装置として、トランジスタを形成する第1の不純物拡散領域と、素子分離領域を挟んで、前記第1の不純物拡散領域とゲート長方向に隣り合う第2の不純物拡散領域とからなる拡散領域ペアを、複数個、備え、前記各拡散領域ペアにおいて、前記第1および第2の不純物拡散領域は、ゲート幅方向における長さおよび位置が同一であり、前記第1の不純物拡散領域と前記第2の不純物拡散領域との間に挟まれた素子分離領域である第1の分離部分領域は、分離長が一定であるものである。
また、本発明は、複数のセルが列状に配置された半導体装置として、セル列方向の端部に配置されており、第1の不純物拡散領域を有し、かつ、当該半導体装置の機能に寄与しない外周配置用セルを備え、前記第1の不純物拡散領域は、前記外周配置用セルに隣り合うセルが有する,前記外周配置用セル側のセル端に隣り合う第2の不純物拡散領域と、ゲート幅方向における長さおよび位置が同一であり、前記第1および第2の不純物拡散領域の間に挟まれた素子分離領域である分離部分領域は、分離長が一定であるものである。
本発明によると、セル内または隣接するセル間において、トランジスタを形成する不純物拡散領域に接した分離部分領域の分離長を一定にすることによって、トランジスタへの機械的応力の影響を一定にし、トランジスタ特性のばらつきを抑制することができる。したがって、所望の設計目標に近い特性を有する半導体装置が得られる。
以下、本発明の実施形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係るセルの構造例を示す平面図である。図1に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3、N型トランジスタTn1,Tn2,Tn3、および素子分離領域Sを備えている。P型トランジスタTp1,Tp2,Tp3のゲート幅は互いに等しく、N型トランジスタTn1,Tn2,Tn3のゲート幅は互いに等しい。
図1において、P型トランジスタ配置領域では、P型トランジスタTP1を形成する第1の不純物拡散領域としての不純物拡散領域11と、素子分離領域Sを挟んで不純物拡散領域11とゲート長方向に隣り合う、P型トランジスタTP2を形成する第2の不純物拡散領域としての不純物拡散領域12とによって、拡散領域ペアが構成されている。また、P型トランジスタTP2を形成する第1の不純物拡散領域としての不純物拡散領域13と、素子分離領域Sを挟んで不純物拡散領域13とゲート長方向に隣り合う、P型トランジスタTP3を形成する第2の不純物拡散領域としての不純物拡散領域14とによって、他の拡散領域ペアが構成されている。
拡散領域ペアを構成する不純物拡散領域11,12は、ゲート幅方向における長さおよび位置が同一である。同様に、他の拡散領域ペアを構成する不純物拡散領域13,14は、ゲート幅方向における長さおよび位置が同一である。そして、不純物拡散領域11と不純物拡散領域12との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp1が形成されている。同様に、不純物拡散領域13と不純物拡散領域14との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp2が形成されている。
なお、不純物拡散領域同士の間に挟まれた素子分離領域である分離部分領域について、トランジスタのゲート長方向の長さを分離長とし、トランジスタのゲート幅方向の長さを分離幅として定義する。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離部分領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、拡散領域ペアを構成する不純物拡散領域同士の間に、第1の分離部分領域としての分離部分領域Scn1,Scn2が形成されている。分離部分領域Scn1は、分離長がLsn1とし、分離幅がWsn1とする。また、分離部分領域Scn2は、分離長がLsn2とし、分離幅がWsn2とする。
図2は図1の線a−b,c−dにおける断面構造を示す図である。なお、線a−bから線c−dに至るまでの断面構造は等しい。図2に示すように、P型トランジスタTp1はゲートGp1と不純物拡散領域Dtp1,Dtp2(11)から成り、P型トランジスタTp2はゲートGp2と不純物拡散領域Dtp3(12),Dtp4(13)から成り、P型トランジスタTp3はゲートGp3と不純物拡散領域Dtp5(14),Dtp6から成る。不純物拡散領域Dtp1に接して素子分離領域Sp1が存在し、不純物拡散領域Dtp2とDtp3に接して分離部分領域Scp1が存在し、不純物拡散領域Dtp4とDtp5に接して分離部分領域Scp2が存在し、不純物拡散領域Dtp6に接して素子分離領域Sp4が存在する。P型トランジスタTp1,Tp2,Tp3がそれぞれ動作するとき、それぞれチャネルCH1,CH2,CH3内にトランジスタの電流が流れる。
図1および図2に示すセルCの構造上の特徴は、分離部分領域Scp1は、分離幅Wsp1の範囲内で分離長Lsp1が一定であり、同様に、分離部分領域Scp2は、分離幅Wsp2の範囲内で分離長Lsp2が一定であること、そして、分離部分領域Scp1の分離長Lsp1と分離部分領域Scp2の分離長Lsp2とが等しいことである。したがって、チャネルCH1,CH2,CH3へのSTIストレスの影響を一定にすることができ、P型トランジスタTp1,Tp2,Tp3の特性のばらつきを抑えることができる。また、N型トランジスタ配置領域においても同様であり、分離部分領域Scn1は、分離幅Wsn1の範囲内で分離長Lsn1が一定であり、同様に、分離部分領域Scn2は、分離幅Wsn2の範囲内で分離長Lsn2が一定であり、さらに、分離部分領域Scn1の分離長Lsn1と分離部分領域Scn2の分離長Lsn2とが等しい。したがって、N型トランジスタTn1,Tn2,Tn3の特性のばらつきを抑えることができる。
図3は本実施形態に係るセルの他の構造例を示す平面図である。図3に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3,Tp4,Tp5、N型トランジスタTn1,Tn2,Tn3,Tn4,Tn5、および素子分離領域Sを備えている。
図3において、P型トランジスタ配置領域では、ゲート幅方向における長さおよび位置が同一である不純物拡散領域11,12によって、拡散領域ペアが構成されており、その間に分離部分領域Scp1が形成されている。同様に、ゲート幅方向における長さおよび位置が同一である不純物拡散領域13,14によって、拡散領域ペアが構成されており、その間に分離部分領域Scp2が形成されている。また、ゲート幅方向における長さおよび位置が同一である不純物拡散領域17,18によって、拡散領域ペアが構成されており、その間に分離部分領域Scp3が形成されている。
P型トランジスタTp5のゲート幅は、他のトランジスタTp1〜Tp4よりも長いので、不純物拡散領域17,18のゲート幅方向における長さは、他の不純物拡散領域11〜14よりも長い。よって、分離部分領域Scp3の分離幅Wsp3は、他の分離部分領域Scp1,Scp2の分離幅Wsp1,Wsp2よりも長い。ただし、各分離部分領域Scp1,Scp2,Scp3は、分離幅Wsp1,Wsp2,Wsp3の範囲内で、分離長Lsp1,Lsp2,Lsp3がそれぞれ一定である。さらに、各分離部分領域Scp1,Scp2,Scp3の分離長Lsp1,Lsp2,Lsp3は、互いに等しい。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、分離部分領域Scn1,Scn2,Scn3が形成されている。そして、分離部分領域Scn3の分離幅Wsn3は、他の分離部分領域Scn1,Scn2の分離幅Wsn1,Wsn2よりも長い。ただし、各分離部分領域Scn1,Scn2,Scn3は、分離幅Wsn1,Wsn2,Wsn3の範囲内で、分離長Lsn1,Lsn2,Lsn3がそれぞれ一定である。さらに、各分離部分領域Scn1,Scn2,Scn3の分離長Lsn1,Lsn2,Lsn3は、互いに等しい。
(第2の実施形態)
図4は本発明の第2の実施形態に係るセルの構造例を示す平面図である。図4に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3、N型トランジスタTn1,Tn2,Tn3を備えており、セルC2は、P型トランジスタTp4、N型トランジスタTn4を備えている。
図4において、P型トランジスタ配置領域では、P型トランジスタTp1の不純物拡散領域11とP型トランジスタTp2の不純物拡散領域12との間に挟まれた素子分離領域Sの部分に、分離部分領域Scp1が形成されており、同様に、P型トランジスタTp2の不純物拡散領域13とP型トランジスタTp3の不純物拡散領域14とに挟まれた素子分離領域Sの部分に、分離部分領域Scp2が形成されている。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離分離領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。
また、P型トランジスタTp3の不純物拡散領域15と、P型トランジスタTp4の不純物拡散領域16とに挟まれた素子分離領域Sの部分に、分離部分領域Scp3が形成されている。分離部分領域Scp3は、分離長がLsp3とし、分離幅がWsp3とする。分離部分領域Scp3は、セルCにおける分離部分領域Scp31と、セルC2における分離部分領域Scp32とが合わさって形成されている。
第3の不純物拡散領域としての不純物拡散領域15は、素子分離領域Sを挟んで、ゲート長方向のセル端CEに隣り合っている。そして、第2の分離部分領域としての分離部分領域Scp31は、不純物拡散領域15とセル端CEとの間に挟まれた素子分離領域である。また、分離部分領域Scp32は、セルC2において、セル端CEに隣り合う不純物拡散領域16とセル端CEとの間に挟まれた素子分離領域である。
同様に、N型トランジスタ配置領域においても、分離部分領域Scn1,Scn2,Scn3が形成されている。分離部分領域Scn1は、分離長がLsn1、分離幅がWsn1とし、分離部分領域Scn2は、分離長がLsn2、分離幅がWsn2とし、分離部分領域Scn3は、分離長がLsn3、分離幅がWsn3とする。また、断面構造に関する説明は、冗長となるため省略する(以下の実施形態でも同様)。
図4に示すセルCの構造上の特徴は、第1の実施形態における特徴に加え、セルC2が隣接配置された場合においても、セル間に発生した分離分離領域Scp3は、分離幅Wsp3の範囲内で分離長Lsp3が一定であることである。これを実現するために、セルCでは、不純物拡散領域15とセル端CEとの間に形成された分離部分領域Scp31が、分離幅Wsp3内において分離長Lsp31が一定になっている。また、分離部分領域Scp3の分離長Lsp3が他の分離部分領域Scp1,Scp2の分離長Lsp1,Lsp2と等しくなるよう、セルCとC2との境界(セル端CE)が分離長Lsp3の中央に位置している。すなわち、分離部分領域Scp31の分離長Lsp31が、分離長Lsp1,Lsp2の1/2の長さになっている。したがって、セルCにどのようなセルが隣接しても、STIストレスの影響を一定にすることができ、P型トランジスタTp1,Tp2,Tp3の特性のばらつきを抑えることができる。また、N型トランジスタ配置領域においても同様であり、N型トランジスタTn1,Tn2,Tn3の特性のばらつきを抑えることができる。
(第3の実施形態)
図5は本発明の第3の実施形態に係るセルの構造例を示す平面図である。図5に示すように、セルCは、P型トランジスタTp1,Tp3、N型トランジスタTn1,Tn3、P型のダミー不純物拡散領域Ddump、N型のダミー不純物拡散領域Ddumn、および素子分離領域Sを備えている。
図5において、P型トランジスタ配置領域では、P型トランジスタTP1を形成する第1の不純物拡散領域としての不純物拡散領域21と、素子分離領域Sを挟んで不純物拡散領域21とゲート長方向に隣り合う第2の不純物拡散領域としてのダミー不純物拡散領域Ddumpとによって、拡散領域ペアが構成されている。また、P型トランジスタTP3を形成する第1の不純物拡散領域としての不純物拡散領域22と、素子分離領域Sを挟んで不純物拡散領域22とゲート長方向に隣り合う第2の不純物拡散領域としてのダミー不純物拡散領域Ddumpとによって、他の拡散領域ペアが構成されている。
拡散領域ペアを構成する不純物拡散領域21とダミー不純物拡散領域Ddumpとは、ゲート幅方向における長さおよび位置が同一である。同様に、他の拡散領域ペアを構成する不純物拡散領域22とダミー不純物拡散領域Ddumpとは、ゲート幅方向における長さおよび位置が同一である。そして、不純物拡散領域21とダミー不純物拡散領域Ddumpとの間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp1が形成されている。同様に、不純物拡散領域22とダミー不純物拡散領域Ddumpとの間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp2が形成されている。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離部分領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、拡散領域ペアを構成する不純物拡散領域同士の間に、第1の分離部分領域としての分離部分領域Scn1,Scn2が形成されている。分離部分領域Scn1は、分離長がLsn1とし、分離幅がWsn1とする。また、分離部分領域Scn2は、分離長がLsn2とし、分離幅がWsn2とする。
図5に示すセルCの構造上の特徴は、第1の実施形態における特徴に加え、分離部分領域Scp1,Scp2を形成するために、ダミー不純物拡散領域Ddumpが配置されていることである。すなわち、トランジスタの空き領域が存在する場合には、ダミー不純物拡散領域を配置することによって、第1の実施形態と同様の効果を得ることができる。したがって、STIストレスの影響を一定にすることができ、P型トランジスタTp1,Tp3の特性のばらつきを抑えることができる。また、N型トランジスタ配置領域においても同様であり、したがって、N型トランジスタTn1,Tn3の特性のばらつきを抑えることができる。
(第4の実施形態)
図6は本発明の第4の実施形態に係るセルの構造例を示す平面図である。図6に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3、N型トランジスタTn1,Tn2,Tn3および素子分離領域Sを備えている。
図6において、P型トランジスタ配置領域では、P型トランジスタTP1を形成する第1の不純物拡散領域としての不純物拡散領域31と、素子分離領域Sを挟んで不純物拡散領域31とゲート長方向に隣り合う、P型トランジスタTP2を形成する第2の不純物拡散領域としての不純物拡散領域32とによって、拡散領域ペアが構成されている。また、P型トランジスタTP2を形成する第1の不純物拡散領域としての不純物拡散領域33と、素子分離領域Sを挟んで不純物拡散領域33とゲート長方向に隣り合う、P型トランジスタTP3を形成する第2の不純物拡散領域としての不純物拡散領域34とによって、他の拡散領域ペアが構成されている。
拡散領域ペアを構成する不純物拡散領域31,32は、ゲート幅方向における長さおよび位置が同一である。同様に、他の拡散領域ペアを構成する不純物拡散領域33,34は、ゲート幅方向における長さおよび位置が同一である。そして、不純物拡散領域31と不純物拡散領域32との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp1が形成されている。同様に、不純物拡散領域33と不純物拡散領域34との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp2が形成されている。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離部分領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、拡散領域ペアを構成する不純物拡散領域同士の間に、第1の分離部分領域としての分離部分領域Scn1,Scn2が形成されている。分離部分領域Scn1は、分離長がLsn1とし、分離幅がWsn1とする。また、分離部分領域Scn2は、分離長がLsn2とし、分離幅がWsn2とする。
図6に示すセルCの構造上の特徴は、第1の実施形態に係る特徴に加え、分離部分領域Scp1,Scp2の分離長Lsp1,Lsp2を等しくするために、P型トランジスタTp1の不純物拡散領域31におけるゲート長方向の寸法、すなわち拡散長Ldp2を、通常よりも長くしていることである。すなわち、不純物拡散領域31における拡散長Ldp2は、P型トランジスタTp1を構成する他の不純物拡散領域35における拡散長Ldp1と異なっている。ここで、トランジスタ同士のゲート間隔が一定でない場合は、拡散長Ldp2を通常の拡散長Ldp1よりも大きくすることによって、分離長Lsp1とLsp2を等しくすることができ、第1の実施形態と同様の効果を得ることができる。したがって、STIストレスの影響を一定にすることができ、P型トランジスタTp1,Tp2,Tp3の特性のばらつきを抑えることができる。また、N型トランジスタ配置領域においても同様であり、拡散長Ldn2を通常の拡散長Ldn1よりも大きくすることによって、分離長Lsn1とLsn2を等しくしている。したがって、N型トランジスタTn1,Tn2,Tn3の特性のばらつきを抑えることができる。
(第5の実施形態)
図7は本発明の第5の実施形態に係るセルの構造例を示す平面図である。図7に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3、N型トランジスタTn1,Tn2,Tn3、および素子分離領域Sを備えている。
図7において、P型トランジスタ配置領域では、P型トランジスタTP1を形成する第1の不純物拡散領域としての不純物拡散領域41と、素子分離領域Sを挟んで不純物拡散領域41とゲート長方向に隣り合う、P型トランジスタTP2を形成する第2の不純物拡散領域としての不純物拡散領域42とによって、拡散領域ペアが構成されている。また、P型トランジスタTP2を形成する第1の不純物拡散領域としての不純物拡散領域43と、素子分離領域Sを挟んで不純物拡散領域43とゲート長方向に隣り合う、P型トランジスタTP3を形成する第2の不純物拡散領域としての不純物拡散領域44とによって、他の拡散領域ペアが構成されている。
拡散領域ペアを構成する不純物拡散領域41,42は、ゲート幅方向における長さおよび位置が同一である。同様に、他の拡散領域ペアを構成する不純物拡散領域43,44は、ゲート幅方向における長さおよび位置が同一である。そして、不純物拡散領域41と不純物拡散領域42との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp1が形成されている。同様に、不純物拡散領域43と不純物拡散領域44との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp2が形成されている。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離部分領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。
また、P型トランジスタTp1の不純物拡散領域41におけるゲート幅方向の寸法、すなわち拡散幅Wdp2は、P型トランジスタTp1を形成する他の不純物拡散領域45における拡散幅Wdp1よりも長く設定されている。これにより、分離部分領域Scp1の分離幅Wsp1は、P型トランジスタTp2のゲート幅に対応している。すなわち、不純物拡散領域41の拡散幅Wdp2を不純物拡散領域45の拡散幅Wdp1と異ならせることによって、拡散領域ペアを構成する不純物拡散領域41,42のゲート幅方向における長さおよび位置を合わせている。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、拡散領域ペアを構成する不純物拡散領域同士の間に、第1の分離部分領域としての分離部分領域Scn1,Scn2が形成されている。分離部分領域Scn1は、分離長がLsn1とし、分離幅がWsn1とする。また、分離部分領域Scn2は、分離長がLsn2とし、分離幅がWsn2とする。
また、N型トランジスタTn1の不純物拡散領域46の拡散幅Wdn2は、N型トランジスタTn1を形成する他の不純物拡散領域47における拡散幅Wdn1よりも長く設定されている。これにより、分離部分領域Scn1の分離幅Wsn1は、N型トランジスタTn2のゲート幅に対応している。すなわち、不純物拡散領域46の拡散幅Wdn2を不純物拡散領域47の拡散幅Wdn1と異ならせることによって、拡散領域ペアを構成する不純物拡散領域のゲート幅方向における長さおよび位置を合わせている。
図7に示すセルCの構造上の特徴は、第1の実施形態に係る特徴に加え、P型トランジスタTp1のゲート幅とP型トランジスタTp2のゲート幅とが異なる場合でも、不純物拡散領域41の拡散幅Wdp2を不純物拡散領域45の拡散幅Wdp1よりも大きくすることによって、素子分離領域Scp1の分離幅Wsp1を、大きい方のP型トランジスタTp2のゲート幅と等しくしていることである。これにより、第1の実施形態と同様の効果を得ることができる。したがって、STIストレスの影響を一定にすることができ、P型トランジスタTp1,Tp2,Tp3の特性のばらつきを抑えることができる。また、N型トランジスタ配置領域においても同様であり、不純物拡散領域46の拡散幅Wdn2を不純物拡散領域47の拡散幅Wdn1よりも大きくすることによって、素子分離領域Scn1の分離幅Wsn1を、大きい方のN型トランジスタTn2のゲート幅と等しくしている。したがって、N型トランジスタTn1,Tn2,Tn3の特性のばらつきを抑えることができる。
(第6の実施形態)
図8は本発明の第6の実施形態に係るセルの構造例を示す平面図である。図8に示すように、セルCは、P型トランジスタTp1,Tp2,Tp3,Tp4、N型トランジスタTn1,Tn2,Tn3,Tn4、および素子分離領域Sを備えている。ここで、P型トランジスタTp2は、セルCの出力負荷容量を充放電するトランジスタ、すなわち出力段トランジスタである。
図8において、P型トランジスタ配置領域では、P型トランジスタTP2を形成する第1の不純物拡散領域としての不純物拡散領域52と、素子分離領域Sを挟んで不純物拡散領域52とゲート長方向に隣り合う、P型トランジスタTP1を形成する第2の不純物拡散領域としての不純物拡散領域51とによって、第1の拡散領域ペアが構成されている。また、P型トランジスタTP2を形成する第1の不純物拡散領域としての不純物拡散領域53と、素子分離領域Sを挟んで不純物拡散領域53とゲート長方向に隣り合う、P型トランジスタTP3を形成する第2の不純物拡散領域としての不純物拡散領域54とによって、第2の拡散領域ペアが構成されている。言い換えると、第1の拡散領域ペアにおける不純物拡散領域52と、第2の拡散領域ペアにおける不純物拡散領域53とによって、出力段トランジスタTp2が形成されている。
第1の拡散領域ペアを構成する不純物拡散領域52,51は、ゲート幅方向における長さおよび位置が同一である。同様に、第2の拡散領域ペアを構成する不純物拡散領域53,54は、ゲート幅方向における長さおよび位置が同一である。そして、不純物拡散領域52と不純物拡散領域51との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp1が形成されている。同様に、不純物拡散領域53と不純物拡散領域54との間に挟まれた素子分離領域Sの部分に、第1の分離部分領域としての分離部分領域Scp2が形成されている。分離部分領域Scp1は、分離長がLsp1とし、分離幅がWsp1とする。また、分離部分領域Scp2は、分離長がLsp2とし、分離幅がWsp2とする。また、P型トランジスタTp3の不純物拡散領域55とP型トランジスタTp4の不純物拡散領域56とに挟まれた素子分離領域Sの部分において、トランジスタのゲート長方向の間隔を分離長Lsp3とする。
同様に、N型トランジスタ配置領域においても、拡散領域ペアが構成されており、拡散領域ペアを構成する不純物拡散領域同士の間に、第1の分離部分領域としての分離部分領域Scn1,Scn2が形成されている。分離部分領域Scn1は、分離長がLsn1とし、分離幅がWsn1とする。また、分離部分領域Scn2は、分離長がLsn2とし、分離幅がWsn2とする。また、N型トランジスタTn3の不純物拡散領域57とN型トランジスタTn4の不純物拡散領域58とに挟まれた素子分離領域Sの部分において、トランジスタのゲート長方向の間隔を分離長Lsn3とする。
図8に示すセルCの構造上の特徴は、出力段トランジスタであるP型トランジスタTp2の両側に分離部分領域Scp1,Scp2が存在し、分離部分領域Scp1は分離幅Wsp1の範囲内で分離長Lsp1が一定であり、分離部分領域Scp2は分離幅Wsp2の範囲内で分離長Lsp2が一定であることである。また、分離部分領域Scp1の分離長Lsp1と分離部分領域Scp2の分離長Lsp2とが等しいことである。したがって、出力段トランジスタに対してSTIストレスの影響を一定にすることができ、P型トランジスタTp2の特性のばらつきを抑えることができる。なお、P型トランジスタTp1,Tp3の特性にはばらつきが生じる可能性があるが、全トランジスタのうち出力段トランジスタTp2の特性が最もセルCの遅延特性に影響するため、本実施形態の構成を採用することによって、P型トランジスタTp2の特性のばらつきを抑えることができれば、セルCの遅延特性のばらつきをさほど悪化させない。さらに、第1の実施形態と比べて、レイアウト制約を緩和できるため、セル設計自由度を向上できる。また、N型トランジスタ配置領域においても同様であり、N型トランジスタTn2が出力段トランジスタである場合には、N型トランジスタTn2の特性のばらつきを抑えることができる。
また、第2の実施形態と同様に、出力段トランジスタを形成する不純物拡散領域がセル端に隣り合っている場合には、この不純物拡散領域とセル端との間に形成された分離部分領域について、分離幅内において分離長を一定にするのが好ましい。さらに、その分離部分領域の分離長を、セル内の他の分離部分領域の分離長の1/2の長さにするのが好ましい。
(第7の実施形態)
本発明の第7の実施形態では、上述の各実施形態に係るセルを、複数個、備えた半導体装置を示す。図9は本発明の第7の実施形態に係る半導体装置の構成を示す図である。図9の半導体装置は、セルC1,C2,C3,…が複数個、列状に配置されて形成されている。配置されたセルのうち大部分は、上述の各実施形態で示した構造を有する。ただし、本実施形態に係る半導体装置は、半導体装置の論理機能に寄与しない容量セルやダミーセルを含んでいてもよい。図9において、セルC3は容量セルである。
したがって、図9の半導体装置のほぼ全範囲にわたって、トランジスタを形成する第1の不純物拡散領域と、素子分離領域を挟んで、この第1の不純物拡散領域とゲート長方向に隣り合う第2の不純物拡散領域とからなる拡散領域ペアが構成されている。各拡散領域ペアにおいて、第1および第2の不純物拡散領域は、ゲート幅方向における長さおよび位置が同一である。そして、拡散領域ペアを構成する第1および第2の不純物拡散領域の間に、分離幅の範囲内で分離長が一定である、分離部分領域Scp1,Scp2,Scp3,…、Scn1,Scn2,Scn3,…が形成されている。したがって、半導体装置内のほぼ全てのトランジスタについて、その特性のばらつきを抑えることができる。
図10は本実施形態に係る半導体装置の他の構成を示す図である。図10の半導体装置では、セル列方向の端部に、外周配置用セルCperi1,Cperi2,Cperi3が配置されている。外周配置用セルCperi1,Cperi2,Cperi3は、半導体装置の機能に寄与しないセルであればどのようなものであってもかまわない。
例えば、外周配置用セルCperi3は、第1の不純物拡散領域としての不純物拡散領域61を有している。そして、外周配置用セルCperi3に隣り合うセルC4は、外周配置用セルCperi3側のセル端に隣り合う第2の不純物拡散領域としての不純物拡散領域62を有している。そして、不純物拡散領域61は、セルC4の不純物拡散領域62とゲート幅方向における長さおよび位置が同一であり、かつ、不純物拡散領域61,62の間に挟まれた素子分離領域である分離部分領域Scpperi1は、分離長が一定である。N型トランジスタ配置領域における分離部分領域Scnperi1についても同様である。このように、外周配置用セルCperi1,Cperi2,Cperi3を配置することによって、半導体装置の端部においても素子分離長が一定になるようにしている。
なお、上述の各実施形態では、P型トランジスタ配置領域およびN型トランジスタ配置領域の両方において、本発明に係るセル構造を採用するものとして説明したが、P型トランジスタ配置領域およびN型トランジスタ配置領域のいずれか一方においてのみ、本発明に係るセル構造を採用するようにしてもかまわない。
本発明によると、トランジスタ特性のばらつきが抑制できるため、本発明は例えば、半導体装置の設計精度を向上し、半導体装置の設計において余分な設計マージンを削減するとともに、半導体装置の動作速度を向上するのに有用である。
本発明の第1の実施形態に係るセルの構造例を示す平面図である。 図1のセルの断面図である。 本発明の第1の実施形態に係るセルの他の構造例を示す平面図である。 本発明の第2の実施形態に係るセルの構造例を示す平面図である。 本発明の第3の実施形態に係るセルの構造例を示す平面図である。 本発明の第4の実施形態に係るセルの構造例を示す平面図である。 本発明の第5の実施形態に係るセルの構造例を示す平面図である。 本発明の第6の実施形態に係るセルの構造例を示す平面図である。 本発明の第7の実施形態に係る半導体装置の構成を示す平面図である。 本発明の第7の実施形態に係る半導体装置の他の構成を示す平面図である。 一般的なトランジスタを示す平面図である。 一般的なセルを示す平面図である。 一般的な半導体装置を示す平面図である。 従来技術によるセルを示す平面図である。 従来技術によるセルを示す断面図である。
符号の説明
11,13,17,21,22,31,33,41,43,52,53 不純物拡散領域(第1の不純物拡散領域)
12,14,18,32,34,42,44,51,54 不純物拡散領域(第2の不純物拡散領域)
15 不純物拡散領域(第3の不純物拡散領域)
35 不純物拡散領域
C セル
Tp1〜Tp4 P型トランジスタ
Scp1,Scp2 分離部分領域(第1の分離部分領域)
Wsp1,Wsp2 分離幅
Lsp1,Lsp2 分離長
Scp31 分離部分領域(第2の分離部分領域)
Lsp31 分離長
Ddump ダミー不純物拡散領域(第2の不純物拡散領域)

Claims (4)

  1. 半導体装置におけるセルであって、
    第1のトランジスタを形成する第1の不純物拡散領域と、素子分離領域を挟んで、前記第1の不純物拡散領域とゲート長方向に隣り合う第2のトランジスタを形成する第2の不純物拡散領域とからなる拡散領域ペアを、複数個、備え、
    前記各拡散領域ペアの少なくとも1つにおいて、
    前記第1のトランジスタは、前記第1の不純物拡散領域と第3の不純物拡散領域とで形成され、
    前記第1のトランジスタと前記第2のトランジスタとが、前記ゲート長方向に並んでおり、
    前記第1のトランジスタのゲート幅と、前記第2のトランジスタのゲート幅の長さが異なり、
    前記第1の不純物拡散領域の右端のゲート幅方向の長さと、前記第3の不純物拡散領域の左端のゲート幅方向の長さが異なり、
    前記第2の不純物拡散領域の左端の前記ゲート幅方向の長さと、前記第1の不純物拡散領域の右端の前記ゲート幅方向の長さが同じであり、
    前記第1および第2の不純物拡散領域の間に挟まれた素子分離領域である第1の分離部分領域の前記ゲート長方向の分離長と、他の異なる拡散領域ペアの不純物拡散領域の間に挟まれた素子分離領域である第2の分離部分領域の前記ゲート長方向の分離長は長さが同じである
    ことを特徴とするセル。
  2. 請求項1において、
    前記第2のトランジスタの一部を構成する第4の不純物拡散領域を更に備え、
    前記第4の不純物拡散領域の右端の前記ゲート幅方向の長さと、前記第2の不純物拡散領域の左端の前記ゲート幅方向の長さが同じである
    ことを特徴とするセル。
  3. 請求項1または2において、
    前記第2のトランジスタの右の隣には第3のトランジスタが配置され、
    前記第2のトランジスタのゲート幅と、前記第3のトランジスタのゲート幅の長さが同じ長さである
    ことを特徴とするセル。
  4. 複数のセルが、列状に配置された半導体装置であって、
    前記複数のセルは、請求項1記載のセルを、複数個、含む
    ことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP5091462B2 (ja) * 2006-01-19 2012-12-05 パナソニック株式会社 セルおよび半導体装置
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2008218881A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 半導体装置
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム
JP2009021482A (ja) * 2007-07-13 2009-01-29 Nec Electronics Corp 半導体集積回路の自動レイアウト装置及びプログラム
JP5211689B2 (ja) * 2007-12-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
JP5147654B2 (ja) * 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8631366B2 (en) * 2009-04-30 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design using DFM-enhanced architecture
JP5537078B2 (ja) * 2009-07-23 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US8661392B2 (en) * 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
JP2012238744A (ja) 2011-05-12 2012-12-06 Toshiba Corp 半導体集積回路
CN104051249B (zh) * 2013-03-13 2018-02-27 台湾积体电路制造股份有限公司 改善的栅极间的外延生长
US9698047B2 (en) * 2015-06-17 2017-07-04 United Microelectronics Corp. Dummy gate technology to avoid shorting circuit
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
KR102599801B1 (ko) * 2016-05-11 2023-11-08 삼성전자주식회사 레이아웃 디자인 시스템 및 이를 이용하여 제조한 반도체 장치
US9904758B2 (en) * 2016-05-18 2018-02-27 Samsung Electronics Co., Ltd. Using deep sub-micron stress effects and proximity effects to create a high performance standard cell
CN112236861B (zh) * 2018-06-18 2024-08-20 日立安斯泰莫株式会社 半导体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796143A (en) * 1996-10-30 1998-08-18 Advanced Micro Devices, Inc. Trench transistor in combination with trench array
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4794030B2 (ja) * 2000-07-10 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2002368080A (ja) * 2001-06-05 2002-12-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
JP2004241529A (ja) * 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 半導体回路装置及びその回路シミュレーション方法
JP2003309178A (ja) * 2003-04-11 2003-10-31 Matsushita Electric Ind Co Ltd 半導体装置のレイアウト構造およびレイアウト設計方法
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
JP2005243928A (ja) 2004-02-26 2005-09-08 Fujitsu Ltd トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置
JP4778689B2 (ja) * 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
JP2006165365A (ja) 2004-12-09 2006-06-22 Renesas Technology Corp 半導体装置および半導体装置の製造方法
RU2410118C2 (ru) * 2004-12-15 2011-01-27 Зольвай Фармасьютиклз Гмбх ФАРМАЦЕВТИЧЕСКИЕ КОМПОЗИЦИИ, ВКЛЮЧАЮЩИЕ ИНГИБИТОРЫ НЭП (НЕЙТРАЛЬНОЙ ЭНДОПЕПТИДАЗЫ), ИНГИБИТОРЫ ЭНДОГЕННОЙ ПРОДУЦИРУЮЩЕЙ ЭНДОТЕЛИН СИСТЕМЫ И ИНГИБИТОРЫ ГМГ (ГИДРОКСИМЕТИЛГЛУТАРИЛ)СоА РЕДУКТАЗЫ
US7701034B2 (en) 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
JP5091462B2 (ja) * 2006-01-19 2012-12-05 パナソニック株式会社 セルおよび半導体装置

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