JP4698793B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4698793B2 JP4698793B2 JP2000100437A JP2000100437A JP4698793B2 JP 4698793 B2 JP4698793 B2 JP 4698793B2 JP 2000100437 A JP2000100437 A JP 2000100437A JP 2000100437 A JP2000100437 A JP 2000100437A JP 4698793 B2 JP4698793 B2 JP 4698793B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- dummy
- semiconductor device
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（Silicon On Insulator）基板とＳＯＩ基板上に形成された半導体素子とを備える半導体装置（ＳＯＩデバイス）およびその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩデバイスは、高速かつ低電力消費のデバイスとして利用可能であることから、近年注目が集まっている。ＳＯＩ基板とは、シリコン等からなる基板と、その上に形成された酸化膜等の埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたシリコン層とを含む基板のことである。ＳＯＩデバイスは、このＳＯＩ基板中のシリコン層の内部または表面のうち少なくとも一方に半導体素子が形成されることで半導体装置として機能する。
【０００３】
最近では特に、ＳＯＩ基板中のシリコン層をおよそ数μｍ程度に薄膜化した、いわゆる薄膜ＳＯＩデバイスが注目されており、携帯機器用のＬＳＩなどへの応用が期待されている。
【０００４】
さて、従来のＳＯＩデバイスの一例を図４５に示す。図４５において、符号１はＳＯＩ基板を構成する基板を、符号２はＳＯＩ基板を構成する埋め込み絶縁膜を、符号３ａはＳＯＩ基板を構成するシリコン層の一部を、それぞれ示している。そして、シリコン層３ａ内およびその表面には、半導体素子の例として複数のＭＯＳトランジスタＴＲ１が形成されている。なお、ここでは例としてＭＯＳトランジスタＴＲ１をｎチャネル型としている。また、ボディ領域およびチャネル形成領域として機能させるために、シリコン層３ａには例としてｐ型不純物が注入されたウェルが形成されている。
【０００５】
ＭＯＳトランジスタＴＲ１は、シリコン層３ａ内に形成されたドレイン領域６ａおよびソース領域６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜４ａおよびゲート電極７ａとを備えている。なお、ゲート絶縁膜４ａは酸化膜等の絶縁膜であり、ゲート電極７ａはポリシリコンや金属膜等の導電性膜である。また、ドレイン領域６ａおよびソース領域６ｂに挟まれたシリコン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域として機能する。なお、ゲート電極７ａ、ドレイン領域６ａおよびソース領域６ｂの各表面には、抵抗を下げる目的でＣｏＳｉやＴｉＳｉ等のシリサイド領域９ａ，１０ａ，１０ｂが形成されている。また、ゲート電極７ａの側面には、ドレイン領域６ａおよびソース領域６ｂ中のエクステンション領域を形成する際に用いられたサイドウォール８が形成されている。また、図４５では例として、ドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【０００６】
さらに、各ＭＯＳトランジスタＴＲ１の間には、素子間を電気的に分離するために、酸化膜等の絶縁膜からなる分離絶縁膜５ａが形成されている。この分離絶縁膜５ａは、素子間を完全に電気的に分離するために、シリコン層を完全に貫通して埋め込み絶縁膜２に接触して形成される。このような構造にすると、ラッチアップフリーとなったりノイズに強くなるといった効果がある。なお、以下では、後述する部分分離絶縁膜と区別するために、この絶縁膜のことを完全分離絶縁膜と称する。
【０００７】
さて、ＳＯＩ基板でない通常のバルク基板に形成されたＭＯＳトランジスタでは、ボディ領域となるバルク基板にボディ電位（例えば接地電位）を与えて使用される。ところが、図４５に示したようなＳＯＩデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全に電気的に絶縁されており、ボディ領域のシリコン層３ａは電気的な浮遊状態にある。そのため、バルク基板に形成されたＭＯＳトランジスタではそれほど問題とならない基板浮遊問題が生じる。
【０００８】
基板浮遊問題の一つに、ドレイン−ソース間電流Ｉｄｓおよびドレイン−ソース間電圧Ｖｄｓの電流電圧特性においてハンプ（瘤状の段差部）が生じる、いわゆるキンク効果を引き起こす問題がある。図４６はこのキンク効果を示す図である。図４６に示すように、通常のトランジスタの電流電圧特性では定電流特性となる部分に、ハンプＨＰが生じている。
【０００９】
このハンプＨＰが生じる原因の一つは、図４７に示すような、ソース領域６ｂの付近に蓄積した正孔ＨＬであると考えられている。正孔ＨＬはキャリアの衝突による電離によって発生し、ソース領域６ｂの付近に蓄積してボディ−ソース間のｐｎ接合を順バイアスするからである。ボディ領域にボディ電位が与えられれば、このような問題は生じにくい。
【００１０】
また、ドレイン領域６ａ、ソース領域６ｂ、ボディ領域のシリコン層３ａをそれぞれコレクタ、エミッタ、ベースとする、図４７に示すような寄生バイポーラトランジスタＰＴも、ハンプＨＰが生じる他の原因と考えられている。寄生バイポーラトランジスタＰＴはキンク効果の他にも、ドレイン−ソース間の耐圧の低下、サブスレショルド特性の異常な急峻化、オフ時の電流の増加、閾値電圧の低下、遅延時間における周波数依存性の発生、等の問題も引き起こす。これらの問題も、ボディ領域にボディ電位が与えられれば解決され得る。
【００１１】
また、他の基板浮遊問題として電流駆動能力の低下も最近報告されている（Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials,Tokyo,1999,pp.340-341）。
【００１２】
このような基板浮遊問題を抑制するためには、ボディ領域におけるチャネル部分の不純物濃度を高くしなければならない。しかし、不純物濃度の上昇は基板バイアス効果を大きくしてしまうために、電流駆動能力を低下させてしまうという弊害をもたらす。
【００１３】
また、ＳＯＩデバイスにおいてはホットキャリアに対する信頼性も懸念される。ＭＯＳトランジスタの場合、ＳＯＩ基板のシリコン層がきわめて薄くなると、ドレイン領域付近の高電界領域で発生したホットキャリアがゲート絶縁膜のみならず埋め込み絶縁膜にも注入されてしまい、デバイスの大きな劣化が引き起こされる。このホットキャリアの問題はバルク基板に形成されたＭＯＳトランジスタにおいても重要であるが、ＳＯＩ基板に形成されたＭＯＳトランジスタの場合は、ゲート絶縁膜と埋め込み絶縁膜という２つの絶縁膜を有しているだけに、より深刻な問題となる。
【００１４】
上記のような基板浮遊問題やホットキャリアの問題を抑制するには、ボディ領域の電位を電気的に固定すればよい。ところが、図４５に示したようなＳＯＩデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全に電気的に絶縁されている。よって、この構造においてボディ領域のシリコン層３ａにボディ電位を与えるためには、ボディ領域に電気的に接続されたボディ端子をＳＯＩ基板の表面に設け、これにボディ電位を与える必要がある。
【００１５】
しかし、集積回路中の全てのＭＯＳトランジスタにボディ端子を設けるとなると、回路面積が大幅に増大してしまう。
【００１６】
そこで、完全分離絶縁膜５ａに代わって、分離絶縁膜が埋め込み絶縁膜にまで到達しない構造の部分分離絶縁膜を採用することが考えられている。分離絶縁膜が埋め込み絶縁膜にまで到達しなければ、各ＭＯＳトランジスタのボディ領域が電気的に接続されているため、適当な箇所においてボディ端子を一つＳＯＩ基板の表面に設ければ済むからである。
【００１７】
図４８ないし図５０は、この部分分離絶縁膜を図４５に示したＳＯＩデバイスに適用した場合を示す図である。なお、図４８はＳＯＩデバイスの上面図を、図４９は図４８における切断線Ｘ７−Ｘ７における断面図を、図５０は図４８における切断線Ｙ−Ｙにおける断面図を、それぞれ示している。
【００１８】
図４９および図５０に示すとおりこのＳＯＩデバイスにおいては、図４５に示したＳＯＩデバイスの完全分離絶縁膜５ａに代わって、部分分離絶縁膜５ｂが各ＭＯＳトランジスタＴＲ１の間に形成されている。そして、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間には、シリコン層３ｂが完全に除去されることなく残置している。図５０を見ればわかるように、部分分離絶縁膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１のボディ領域のシリコン層３ａとは同じウェルに属し、電気的に接続されている。
【００１９】
一方、図４８に示すボディ端子領域３ｄもシリコン層３ａ，３ｂとは同じウェルに属し、電気的に接続されている。よって、このボディ端子領域３ｄにボディ電位Ｖｂｄが与えられることにより、シリコン層３ａ，３ｂの電位はボディ電位Ｖｂｄに固定され、上記のような基板浮遊問題やホットキャリアの問題は抑制される。
【００２０】
なお、部分分離絶縁膜を採用するＳＯＩ基板の場合、完全分離絶縁膜を採用する従来のＳＯＩ基板の有していたラッチアップフリー等の利点を失ってしまう。そこで、シリコン層に予め不純物注入を行って導電型の異なる複数のウェルを設けた場合には、同じ導電型のウェル内にのみ部分分離絶縁膜を採用し、導電型の異なるウェル間の境界領域には完全分離絶縁膜を採用する、両者を併用する技術も考えられる。
【００２１】
ただし、ラッチアップ等の問題を考慮しなくてよい場合には、部分分離絶縁膜のみを用いればよい。そうすれば、両タイプの絶縁膜を製造する必要がなく、製造に要する工程の数が少なくて済む。
【００２２】
【発明が解決しようとする課題】
しかし、部分分離絶縁膜５ｂ下のシリコン層３ｂは、その膜厚が薄いために抵抗ＲＳの値が高くなりやすい。特に、ＭＯＳトランジスタＴＲ１の位置がボディ端子領域３ｄから遠くなればなるほど、両者の間に介在する抵抗の値が大きくなり、ボディ電位を半導体装置の隅々まで伝達することが困難となる。
【００２３】
このことにより、基板浮遊問題やホットキャリアの問題の抑制が充分には行えなくなり、また、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じてしまう。
【００２４】
なお、例えば図５１に示すように、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接しないようにして設ければ、ドレイン領域６ａおよびソース領域６ｂの直下においてもシリコン層３ｂがボディ領域のシリコン層３ａと導通するので、幾分かは基板浮遊問題やホットキャリアの問題の抑制に寄与する。しかし、それだけでは上記の問題を充分に抑制できるとは言えない。
【００２５】
また、広く分布する部分分離絶縁膜５ｂの場合、部分分離絶縁膜５ｂ下のシリコン層３ｂや部分分離絶縁膜５ｂに隣接するドレイン領域６ａおよびソース領域６ｂに対して与える引っ張り応力が大きい。図４９においては、この引っ張り応力を符号ＳＴ２として示している。引っ張り応力ＳＴ２は、部分分離絶縁膜５ｂの形成時に部分分離絶縁膜５ｂの体積が熱により変化することや、シリコン層３ｂと部分分離絶縁膜５ｂとの間で熱膨張係数に違いがあることが原因で生じる。広く分布する部分分離絶縁膜５ｂの場合、その体積変化も大きなものとなるため、周囲の構造に対し与える影響が大きくなる。
【００２６】
このような引っ張り応力ＳＴ２が大きいと、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥を生じさせ、その結果、ウェルにおけるリーク電流を増加させてしまう可能性がある。特にシリコン層３ｂは、その膜厚が薄いために結晶欠陥が生じやすい。
【００２７】
なお、上記のような、基板浮遊問題やホットキャリアの問題、結晶欠陥の問題は、部分分離絶縁膜と完全分離絶縁膜とを併用する場合であっても同様に生じ得る。
【００２８】
そこで、この発明は、ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制すること、および、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置を提供することにある。
【００２９】
【課題を解決するための手段】
請求項１に記載の発明は、基板および前記基板上に形成された埋め込み絶縁膜および前記埋め込み絶縁膜上に形成された半導体層を有するＳＯＩ基板と、前記埋め込み絶縁膜と接触することなく前記半導体層の表面近傍に形成された絶縁膜である第１分離絶縁膜と、前記半導体層の一部を含んで形成された複数のＭＯＳトランジスタと、を備え、
前記ＭＯＳトランジスタは、
各々が前記半導体層に選択的に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体層における前記ソース領域と前記ドレイン領域との間の第２導電型の部分であるボディ領域と、
前記ボディ領域の上にゲート酸化膜を介して形成されたゲート電極と、を備え、
前記第１分離絶縁膜と前記埋め込み絶縁膜との間には、前記半導体層における前記第２導電型の部分である第１分離絶縁膜下方半導体層が形成され、
前記半導体層における前記ＭＯＳトランジスタ及び前記第１分離絶縁膜各々の形成区域以外の区域において前記第１分離絶縁膜下方半導体層及び前記ボディ領域と同じウェルに属していることにより前記第１分離絶縁膜下方半導体層及び前記ボディ領域に電気的に接続され、ボディ電位が与えられる前記第２導電型の部分であるボディ電位設定領域と、
前記ＭＯＳトランジスタ各々の間の前記第１分離絶縁膜内における前記ＭＯＳトランジスタ及び前記ボディ電位設定領域各々の形成区域から分離された区域において前記半導体層の一部を含んで形成され、その上面に前記第１分離絶縁膜が形成されない第１領域と、をさらに備え、前記第１領域の前記半導体層は前記第２導電型である半導体装置である。
【００３０】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通して形成された絶縁膜である第２分離絶縁膜をさらに備える半導体装置である。
【００３１】
請求項３に記載の発明は、請求項１または請求項２に記載の半導体装置であって、前記第１領域の前記半導体層内には前記第２導電型の不純物が注入されている半導体装置である。
【００３２】
請求項４に記載の発明は、請求項３に記載の半導体装置であって、前記半導体層内には前記第２導電型のウェルが形成され、前記第１領域の前記半導体層は前記第１ウェルの一部である半導体装置である。
【００３３】
請求項５に記載の発明は、請求項４に記載の半導体装置であって、前記半導体層内には前記第１導電型の第２ウェルが形成され、前記第１ウェルと前記第２ウェルとの間に前記第２分離絶縁膜を備える半導体装置である。また、請求項６に記載の発明は、請求項１ないし請求項５のいずれかに記載の半導体装置であって、前記第１領域の前記半導体層の表面には第１配線が接続されている半導体装置である。
【００３４】
請求項７に記載の発明は、請求項３に記載の半導体装置であって、前記第１領域は、前記半導体層の前記他の一部の表面に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極とを含む第１ゲートを有する半導体装置である。
【００３５】
請求項８に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲート電極には固定電位が与えられる半導体装置である。
【００３６】
請求項９に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲートは前記半導体層の前記他の一部の上に部分的に設けられ、前記半導体層の前記他の一部のうち前記第１ゲートに覆われない部分に、前記所定の導電型の不純物が注入されている半導体装置である。
【００３７】
請求項１０に記載の発明は、請求項９に記載の半導体装置であって、前記第１領域の前記半導体層および前記第１ゲート電極に電気的に接続された第１コンタクトプラグと、前記第１コンタクトプラグに接続された第１配線とをさらに備える半導体装置である。
【００３８】
請求項１１に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲートは十字型であり、前記第１領域の前記半導体層は、前記第１ゲートの前記十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する半導体装置である。
【００４３】
【発明の実施の形態】
＜実施の形態１＞
図１および図２は、この発明の実施の形態１にかかるＳＯＩデバイスを示す図である。なお、図１はＳＯＩデバイスの上面図を、図２は図１における切断線Ｘ１−Ｘ１における断面図をそれぞれ示している。なお、図１および図２では図４８〜図５０に示したＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００４４】
図１および図２に示すとおりこのＳＯＩデバイスは、従来のＳＯＩデバイスと同様、基板１、埋め込み絶縁膜２およびシリコン層から構成されるＳＯＩ基板を有している。なお、シリコン層３ａ，３ｂはＳＯＩ基板を構成するシリコン層の一部を示している。そして、シリコン層３ａの表面近傍には、半導体素子の例として複数のＭＯＳトランジスタＴＲ１が形成されている。なお、ここでは例としてＭＯＳトランジスタＴＲ１をｎチャネル型としている。また、シリコン層３ａ，３ｂはともに、例としてｐ型不純物が注入されて形成されたウェルに属している。また、図４８と同様、シリコン層３ａ，３ｂと同じウェルに属するボディ端子領域３ｄも設けられている。このボディ端子領域３ｄにはボディ電位Ｖｂｄが与えられ、シリコン層３ａ，３ｂの電位はボディ電位Ｖｂｄに固定される。
【００４５】
ＭＯＳトランジスタＴＲ１は、図４８〜図５０に示したＳＯＩデバイスと同様、シリコン層３ａ内に形成されたドレイン領域６ａおよびソース領域６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜４ａおよびゲート電極７ａとを備えている。ドレイン領域６ａおよびソース領域６ｂに挟まれたシリコン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域として機能する。なお、図２ではゲート電極７ａ、ドレイン領域６ａおよびソース領域６ｂの各表面には、抵抗を下げる目的でシリサイド領域９ａ，１０ａ，１０ｂが形成されている。また、ゲート電極７ａの側面には、ドレイン領域６ａおよびソース領域６ｂ中のエクステンション領域を形成する際に用いられたサイドウォール８が形成されている。また、図２では例として、ドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【００４６】
さて、本実施の形態にかかるＳＯＩデバイスにおいても、各ＭＯＳトランジスタＴＲ１の間に、酸化膜等の絶縁膜からなる部分分離絶縁膜５ｂが形成されている。また、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間には、シリコン層３ｂが完全に除去されることなく残置している。なお、図５０と同様、部分分離絶縁膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１のボディ領域のシリコン層３ａとは同じウェルに属し、電気的に接続されている。
【００４７】
ただし、本実施の形態においては、図４８〜図５０に示したＳＯＩデバイスとは異なり、部分分離絶縁膜５ｂは各ＭＯＳトランジスタＴＲ１の間に連続して設けられてはいない。すなわち、図１および図２に示すように、各ＭＯＳトランジスタＴＲ１の間の部分分離絶縁膜５ｂ内には、およそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１が形成されている。
【００４８】
このダミー領域ＤＭ１は、シリコン層に形成されたウェルにさらに不純物が注入されて形成されたダミー活性領域３ｃを有しており、ここではさらにその表面にシリサイド領域１０ｇが形成されている。このように、ダミー領域ＤＭ１が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミー活性領域３ｃおよびシリサイド領域１０ｇの占める割合が増加する。なお、シリサイド領域１０ｇはダミー領域ＤＭ１のボディ抵抗を下げる目的で形成される。
【００４９】
なお、ダミー活性領域３ｃに注入される不純物の導電型は、シリコン層に形成されるウェルと同じにしておけばよい。異なる導電型とする場合よりもダミー領域の抵抗値を下げることができるからである。
【００５０】
例えば、図２においてはシリコン層３ａ，３ｂがｐ型ウェルとして形成されているので、ダミー活性領域３ｃにはＢやＢＦ2等のｐ型不純物を注入すればよい。このとき、ダミー活性領域３ｃの不純物濃度を、シリコン層３ａ，３ｂの不純物濃度よりも高めにしておく。また逆に、シリコン層３ａ，３ｂがｎ型ウェルとして形成されておれば、ダミー活性領域３ｃにはＡｓやＰ、Ｓｂ等のｎ型不純物を注入すればよい。
【００５１】
ダミー活性領域３ｃおよびシリサイド領域１０ｇは、シリコン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１とボディ端子領域３ｄとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【００５２】
なお、上述のとおりダミー活性領域３ｃを設けることでダミー領域ＤＭ１の抵抗値を低下させることができるが、シリコン層に形成されたウェルにさらに不純物を注入しなくても、ウェルをそのままダミー活性領域として用いてもよい。その場合のダミー活性領域は、ウェルをそのまま用いたものであるので、ダミー活性領域３ｃほどには不純物濃度が高くはない。そのため、ダミー活性領域３ｃよりは、その抵抗値が高くなる。しかしながら、部分分離絶縁膜５ｂ下のシリコン層３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。
【００５３】
また、本実施の形態にかかるＳＯＩデバイスの部分分離絶縁膜５ｂの場合、ダミー領域ＤＭ１が設けられているため、部分分離絶縁膜５ｂの有する引っ張り応力をダミー領域に分散させることができる。そのため、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。図２では、この引っ張り応力を符号ＳＴ１として示しているが、引っ張り応力ＳＴ１は、図４９に示した引っ張り応力ＳＴ２よりも小さく、ＭＯＳトランジスタＴＲ１やシリコン層３ｂに対して与える影響が小さい。よって、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。
【００５４】
また、ダミー領域ＤＭ１を設けることにより、部分分離絶縁膜５ｂへの加工プロセスの安定性を向上させることができる。すなわち、部分分離絶縁膜５ｂをＣＭＰ（Chemical Mechanical Polishing）法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、部分分離絶縁膜５ｂにディッシングが生じにくい。また、プラズマエッチングにより部分分離絶縁膜５ｂを形成する場合には、部分分離絶縁膜５ｂが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。
【００５５】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミー領域ＤＭ１を形成しているので、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。またさらに、部分分離絶縁膜５ｂの有する引っ張り応力をダミー領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。よって、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。また、ダミー領域ＤＭ１を設けることにより、部分分離絶縁膜５ｂへの加工プロセスの安定性を向上させることができる。
【００５６】
なお、図５１に示したＳＯＩデバイスのように、本実施の形態にかかるＳＯＩデバイスにおいてもＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接しないように設けてもよい。そうすれば、より一層、基板浮遊問題やホットキャリアの問題が抑制できる。
【００５７】
また、本実施の形態においては、シリサイド領域１０ｇを形成する場合について記述したが、シリサイド領域１０ｇを形成しない場合であっても、上記のような効果はある。通常、ＤＲＡＭのメモリセル等ではリフレッシュ特性の向上のため、ソース領域およびドレイン領域にはシリサイド化を行わないようにしている。その場合には、本実施の形態にかかるＳＯＩデバイス中のダミー領域についてもシリサイド領域を有しない構造となる。シリサイド領域を有しない構造であっても、ダミー領域ＤＭ１が設けられておれば、部分分離絶縁膜直下の薄いシリコン層３ｂのみを有する従来の技術よりもボディ抵抗を下げることができる。
【００５８】
＜実施の形態２＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図３は本実施の形態にかかるＳＯＩデバイスの上面図を、図４は図３における切断線Ｘ２−Ｘ２における断面図をそれぞれ示している。なお、図３および図４では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００５９】
本実施の形態においては、ダミー領域ＤＭ１の抵抗値をさらに下げるために、Ａｌ等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ１２ｃおよびダミー配線１３ｃが形成される。
【００６０】
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂには、図４に示すように、層間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介して接続され、コンタクトプラグ１２ａ，１２ｂには、それぞれ配線１３ａ，１３ｂが接続されることが多い。本実施の形態では、ダミー領域ＤＭ１のダミー活性領域３ｃにもシリサイド領域１０ｇを介してコンタクトプラグ１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｃを接続し、ダミーコンタクトプラグ１２ｃに配線１３ａ，１３ｂと同様のダミー配線１３ｃを設けるのである。
【００６１】
なお、ダミー配線１３ｃは隣接するダミー領域ＤＭ１にまたがって接続しておけばよい。そうすれば、隣接するダミー領域ＤＭ１の間で、ダミー活性領域３ｃとシリコン層３ｂとによる電気的経路だけでなく、ダミー配線１３ｃによる電気的経路も生じるので、ダミー領域ＤＭ１の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。
【００６２】
また、ダミー配線１３ｃを設けることにより、層間絶縁膜１１上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。
【００６３】
さらに、ダミー配線１３ｃを設けることにより、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。セルフヒーティング効果とは、素子動作時に発生した熱を充分に放熱することができずに熱を蓄積してしまう現象のことである。ＳＯＩデバイスでは、半導体素子が比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜や分離絶縁膜に囲まれているために、このセルフヒーティング効果が問題となりやすい。しかし、ダミー配線１３ｃが形成されておれば、ダミー配線１３ｃが放熱に寄与し、セルフヒーティング効果を抑制することができる。
【００６４】
なお、図３に示すように、ボディ端子領域３ｄにもコンタクトプラグ１２ｄおよび配線１３ｄが設けられる。そして、配線１３ｄはボディ電位Ｖｂｄに電気的に接続される。
【００６５】
その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００６６】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーコンタクトプラグ１２ｃおよびダミー配線１３ｃが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【００６７】
＜実施の形態３＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図５は本実施の形態にかかるＳＯＩデバイスの上面図を、図６は図５における切断線Ｘ３−Ｘ３における断面図をそれぞれ示している。なお、図５および図６では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００６８】
本実施の形態においては、ダミー領域ＤＭ１に代わって、ダミーゲート絶縁膜４ｂとダミーゲート電極７ｂとを有するダミー領域ＤＭ２が形成される。ダミー領域ＤＭ２は、シリコン層３ａに形成されたウェルをダミー活性領域として有し、さらに、シリコン層３ａ上に形成された、酸化膜等の絶縁膜からなるダミーゲート絶縁膜４ｂ、ダミーゲート絶縁膜４ｂ上に形成されたダミーゲート電極７ｂとを有している。また、ダミーゲート電極７ｂの表面にはシリサイド領域９ｂが形成されている。さらに、ダミーゲート電極７ｂの側面にはサイドウォール８が形成されている。
【００６９】
このように、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミー活性領域たるシリコン層３ａの占める割合が増加する。
【００７０】
シリコン層３ａは、膜厚が厚い分、シリコン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１とボディ端子領域３ｄとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【００７１】
なお、ダミー活性領域たるシリコン層３ａは、ウェルをそのまま用いたものであるので、実施の形態１におけるダミー活性領域３ｃほどには不純物濃度が高くはない。しかしながら、部分分離絶縁膜５ｂ下のシリコン層３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。
【００７２】
また、もちろん、実施の形態１におけるダミー活性領域３ｃを、図６に示したＳＯＩデバイスに設けて、さらなる抵抗値の低下を図ってもよい。
【００７３】
また、ダミーゲート電極７ｂを設けることで、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。ウェハ面内においてゲート電極の密度に粗密があると、導電性膜の堆積量やエッチング量等が微妙に異なってくるため、ゲート電極の寸法にばらつきが発生しやすいが、ダミーゲート電極７ｂを半導体素子の形成しないところにほぼ一様に設けておけば、ばらつきが生じにくくなるからである。
【００７４】
またさらに、ダミーゲート電極７ｂを設けることで、ウェハ面内においてゲート電極の有無による高さのばらつきも抑制できる。よって、層間絶縁膜（図示せず）をＭＯＳトランジスタＴＲ１およびダミー領域ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にかかる圧力を一定にしやすくなり、層間絶縁膜にディッシングが生じにくい。
【００７５】
その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００７６】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形成されるので、実施の形態１にかかるＳＯＩデバイスと同様の効果を有する。また、ダミーゲート電極７ｂを設けるので、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。またさらに、層間絶縁膜をＭＯＳトランジスタＴＲ１およびダミー領域ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じにくい。
【００７７】
＜実施の形態４＞
本実施の形態は、実施の形態３にかかるＳＯＩデバイスの変形例を示すものである。なお、図７は本実施の形態にかかるＳＯＩデバイスの断面図を示している。なお、図７では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００７８】
本実施の形態においては、ダミー領域ＤＭ２のダミーゲート電極７ｂに配線ＬＮを形成して、これにダミーゲート電位Ｖｄｍを与えてダミーゲート電極７ｂの電位を固定する。
【００７９】
ここで、ダミー活性領域たるシリコン層３ａに形成されるウェルがｐ型である場合には、ソース電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは負の電圧を印加すればよい。そうすれば、シリコン層３ａのうちダミーゲート絶縁膜４ｂ直下の部分に正孔が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層３ａの抵抗値がさらに低下する。
【００８０】
また、ウェルがｎ型である場合には、ソース電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは正の電圧を印加すればよい。そうすれば、シリコン層３ａのうちダミーゲート絶縁膜４ｂ直下の部分に電子が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層３ａの抵抗値がさらに低下する。
【００８１】
その他の構成は実施の形態３にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００８２】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーゲート電極７ｂにダミーゲート電位Ｖｄｍを与えるので、ダミー活性領域たるシリコン層３ａの抵抗値をさらに低下させることができる。
【００８３】
＜実施の形態５＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスと実施の形態３にかかるＳＯＩデバイスとを組み合わせた構造の変形例を示すものである。すなわち、ダミーゲート電極がシリコン層３ａ上に部分的に設けられ、ダミーゲート電極付近は実施の形態３にかかるＳＯＩデバイスと同様の構造、それ以外のシリコン層３ａ付近は実施の形態１にかかるＳＯＩデバイスと同様の構造となったＳＯＩデバイスである。
【００８４】
なお、図８は本実施の形態にかかるＳＯＩデバイスの上面図を、図９は図８における切断線Ｘ４−Ｘ４における断面図をそれぞれ示している。なお、図８および図９では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００８５】
本実施の形態においては、ダミー領域ＤＭ２に代わって、ダミーゲート絶縁膜４ｃ、ダミーゲート電極７ｃ、ダミードレイン領域６ｃおよびダミーソース領域６ｄを有し、シリコン層３ａがダミーのボディ領域となる、ＭＯＳトランジスタと類似した構造のダミー領域ＤＭ３が形成される。ただし、シリコン層３ａとダミードレイン領域６ｃおよびダミーソース領域６ｄとは、同じ導電型にされるため、ダミー領域ＤＭ３の構造はＭＯＳトランジスタとは異なったものである。
【００８６】
また、ダミーゲート電極７ｃ、ダミードレイン領域６ｃおよびダミーソース領域６ｄの表面にはシリサイド領域９ｃ，１０ｃ，１０ｄがそれぞれ形成されている。さらに、ダミーゲート電極７ｃの側面にはサイドウォール８が形成されている。
【００８７】
なお、図９では例として、ダミードレイン領域６ｃおよびダミーソース領域６ｄを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【００８８】
このように、ダミー領域ＤＭ３が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミードレイン領域６ｃ、ダミーソース領域６ｄ、ボディ領域たるシリコン層３ａおよびシリサイド領域１０ｃ，１０ｄの占める割合が増加する。
【００８９】
なお、ダミー領域ＤＭ３において、ダミードレイン領域６ｃおよびダミーソース領域６ｄの導電型を、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂのようにシリコン層３ａとは異なる導電型になるようにしてもよい。その場合、同じ導電型とする場合に比べてボディ抵抗は上昇する。しかし、ダミー領域ＤＭ３が設けられることで従来の技術よりもボディ抵抗の値を低下させられることには変わりはない。
【００９０】
その他の構成は実施の形態１および３にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００９１】
本実施の形態にかかるＳＯＩデバイスを用いれば、実施の形態１にかかるＳＯＩデバイスの有する効果と実施の形態３にかかるＳＯＩデバイスの有する効果が同時に得られる。
【００９２】
＜実施の形態６＞
本実施の形態は、実施の形態５にかかるＳＯＩデバイスの変形例を示すものである。なお、図１０は本実施の形態にかかるＳＯＩデバイスの上面図を、図１１は図１０における切断線Ｘ５−Ｘ５における断面図をそれぞれ示している。なお、図１０および図１１では実施の形態５にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００９３】
本実施の形態においては、ダミー領域ＤＭ３の抵抗値をさらに下げるために、Ａｌ等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３ｆが形成される。
【００９４】
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂには、図１１に示すように層間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介して接続され、コンタクトプラグ１２ａ，１２ｂには、それぞれ配線１３ａ，１３ｂが接続されることが多い。本実施の形態では、ダミー領域ＤＭ３のダミードレイン領域６ｃおよびダミーソース領域６ｄにも、それぞれシリサイド領域１０ｃ，１０ｄを介してコンタクトプラグ１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｅ，１２ｆを接続し、ダミーコンタクトプラグ１２ｅ，１２ｆに配線１３ａ，１３ｂと同様のダミー配線１３ｅ，１３ｆを設けるのである。
【００９５】
なお、図１１に示すように、ダミーコンタクトプラグ１２ｅ，１２ｆのうち少なくとも一方をダミーゲート電極７ｃに（シリサイド領域９ｃを介して）接続する、いわゆるシェアードコンタクト構造を採用すればよい。そうすれば、ゲート電極７ｃの電位を、ダミードレイン領域６ｃおよびダミーソース領域６ｄの電位と同じ値に固定することができる。これにより、ダミー領域の抵抗値を固定することができる。
【００９６】
さらに、シェアードコンタクト構造にしたダミーゲート電極７ｃは隣接するダミー領域ＤＭ３にまたがって接続しておけばよい。そうすれば、隣接するダミー領域ＤＭ３の間で、ダミードレイン領域６ｃおよびダミーソース領域６ｄとシリコン層３ｂとによる電気的経路だけでなく、ダミーゲート電極７ｃによる電気的経路も生じるので、ダミー領域ＤＭ３の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。
【００９７】
本実施の形態では、実施の形態２におけるダミー配線１３ｃと同様、ダミー配線１３ｅ，１３ｆを設けることにより、層間絶縁膜１１上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。
【００９８】
さらに、ダミー配線１３ｅ，１３ｆを設けることにより、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【００９９】
なお、図１０に示すように、ボディ端子領域３ｄにもコンタクトプラグ１２ｄが設けられる。そして、ボディ端子領域３ｄはボディ電位Ｖｂｄに電気的に接続される。
【０１００】
その他の構成は実施の形態５にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０１】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーコンタクトプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３ｆが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０１０２】
＜実施の形態７＞
本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスの変形例を示すものである。なお、図１２は本実施の形態にかかるＳＯＩデバイスの上面図を示している。なお、図１２では実施の形態５または６にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１０３】
本実施の形態においては、ダミーゲート電極７ｃに代わって、ダミー領域のシリコン層と同様の大きさの四角形のダミーゲート電極７ｄを、ダミー領域から少しずらして形成している。なお、ダミーゲート電極７ｄに覆われていないシリコン層には、ダミー活性領域３ｅが形成される。このダミー活性領域３ｅはダミーゲート電極７ｄの四角形と相似な四角形の一部を切り欠いた形状をしている。また、このダミーゲート電極７ｄおよびダミー活性領域３ｅの表面にはシリサイド領域が形成されていてもよい。
【０１０４】
その他の構成は実施の形態５または６にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０５】
本実施の形態にかかるＳＯＩデバイスの有するダミーゲート電極７ｄおよびダミー活性領域３ｅの構造でも、実施の形態５または６にかかるＳＯＩデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。
【０１０６】
＜実施の形態８＞
本実施の形態も、実施の形態５または６にかかるＳＯＩデバイスの変形例を示すものである。なお、図１３は本実施の形態にかかるＳＯＩデバイスの上面図を示している。なお、図１３では実施の形態５または６にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１０７】
本実施の形態においては、ダミーゲート電極７ｃに代わって、ダミー領域のシリコン層を十字形に覆うダミーゲート電極７ｅを形成している。なお、ダミーゲート電極７ｅに覆われていないシリコン層には、ダミー活性領域３ｆが形成される。このダミー活性領域３ｆは、十字形のダミーゲート電極７ｅによって複数に分割されるが、全体として、ダミーゲート電極７ｅの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する。また、このダミーゲート電極７ｅおよびダミー活性領域３ｆの表面にはシリサイド領域が形成されていてもよい。
【０１０８】
その他の構成は実施の形態５または６にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０９】
本実施の形態にかかるＳＯＩデバイスの有するダミーゲート電極７ｅおよびダミー活性領域３ｆの構造でも、実施の形態５または６にかかるＳＯＩデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。
【０１１０】
なお、ダミーゲート電極の構造を本実施の形態のように十字型にしておくと、例えば、実施の形態７にかかるダミーゲート電極と比較して以下のような利点がある。
【０１１１】
まず、図１４はダミーゲート電極７ｅを用いた場合の、ダミー領域を挟むＡ地点およびＢ地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むＡＢ両地点間の抵抗として、部分分離絶縁膜５ｂの有する抵抗Ｒ１がある。
【０１１２】
さらに、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち左上の領域３ｆ１の有する抵抗Ｒ２、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち右上の領域３ｆ２の有する抵抗Ｒ４、および領域３ｆ１，３ｆ２に挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ１の有する抵抗Ｒ３の直列接続したものが、ＡＢ両地点間の抵抗として存在する。
【０１１３】
同様に、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち左下の領域３ｆ３の有する抵抗Ｒ６、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち右下の領域３ｆ４の有する抵抗Ｒ８、および領域３ｆ３，３ｆ４に挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ３の有する抵抗Ｒ７の直列接続したものが、ＡＢ両地点間の抵抗として存在する。
【０１１４】
そして、十字型のダミーゲート電極７ｅの横一文字部分の直下のシリコン層３ａ２の有する抵抗Ｒ５がＡＢ両地点間の抵抗として存在する。
【０１１５】
一方、図１５はダミーゲート電極７ｄを用いた場合の、ダミー領域を挟むＣ地点およびＤ地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むＣＤ両地点間の抵抗として、部分分離絶縁膜５ｂの有する抵抗Ｒ９がある。
【０１１６】
さらに、ダミーゲート電極７ｄに覆われなかった部分のダミー活性領域３ｅのうち、ＣＤを結ぶ線分に平行に存在する長方形部分３ｅ１の抵抗Ｒ１０が、ＣＤ両地点間の抵抗として存在する。
【０１１７】
また、ダミーゲート電極７ｄに覆われた部分の直下のシリコン層３ａ４の有する抵抗Ｒ１３、およびダミーゲート電極７ｄに覆われなかった部分のダミー活性領域３ｅのうち長方形部分３ｅ１を除いた部分のダミー活性領域３ｅ２の有する抵抗Ｒ１２の直列接続した合成抵抗Ｒ１１が存在する。
【０１１８】
ここで、ダミーゲート電極７ｄ，７ｅが、ＡＢ方向およびＣＤ方向にずれてパターン形成されてしまった場合を考える。
【０１１９】
図１４の場合、抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８の各値が、ＡＢ方向へのずれによって変化する。しかし、抵抗Ｒ２と抵抗Ｒ４の合計および抵抗Ｒ６と抵抗Ｒ８の合計はＡＢ方向へのずれによって変化することはない。領域３ｆ１と領域３ｆ２とは同じ材質でできており、その合計面積は一定値だからである。領域３ｆ３と領域３ｆ４についても同様である。
【０１２０】
また、それ以外の抵抗Ｒ１，Ｒ３，Ｒ５，Ｒ７の各値は、ＡＢ方向へのずれによって変化しない。
【０１２１】
よって、図１４の場合は、ダミーゲート電極７ｅがＡＢ方向にずれてパターン形成されてしまった場合であっても、ダミー領域の抵抗値が変化せず、マスクパターンの合わせ精度に左右されにくい抵抗値を有するダミー領域となる。
【０１２２】
このようにダミーゲート電極７ｅがずれてパターン形成されても、ダミー領域の抵抗値が変化しないようにするには、ダミー活性領域３ｅの形成されたシリコン層が、ダミーゲートの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成しておればよい。
【０１２３】
一方、図１５の場合は、抵抗Ｒ１２，Ｒ１３の各値が、ＣＤ方向へのずれによって変化する。また、それ以外の抵抗Ｒ９，Ｒ１０の各値は、ＣＤ方向へのずれによって変化しない。
【０１２４】
この場合は、抵抗Ｒ１２，Ｒ１３の各値が、ＣＤ方向へのずれによって変化する。ダミー活性領域３ｅ２とシリコン層３ａ４とでは材質が異なることから、抵抗Ｒ１２の変化と抵抗Ｒ１３の変化とでは、変化の仕方が異なる。よって、その合成抵抗Ｒ１１の値は、ダミーゲート電極７ｄがＣＤ方向にずれてパターン形成されてしまった場合には、変化することになる。よって、この場合はマスクパターンの合わせ精度に左右されやすい抵抗値を有するダミー領域となる。
【０１２５】
以上が、ダミーゲート電極の形状を十字型にする利点である。
【０１２６】
＜実施の形態９＞
本実施の形態は、実施の形態３にかかるＳＯＩデバイスの変形例を示すものである。なお、図１６は本実施の形態にかかるＳＯＩデバイスの上面図を、図１７は図１６における切断線Ｘ６−Ｘ６における断面図をそれぞれ示している。なお、図１６および図１７では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１２７】
本実施の形態においては、部分分離絶縁膜５ｂ以外に、完全分離絶縁膜５ａが併せ用いられている。図１６および図１７に示すように、ＭＯＳトランジスタＴＲ１とその周辺に存在するダミー領域ＤＭ２とが一つのウェルに設けられており、そのウェルの境界部分に完全分離絶縁膜５ａが存在する。
【０１２８】
このように、部分分離絶縁膜５ｂと完全分離絶縁膜５ａとを併用する場合であっても、ダミー領域ＤＭ２を設けることで、実施の形態３と同様の効果を得ることができる。また、完全分離絶縁膜を用いるので、ラッチアップやノイズに対する耐性が強い。
【０１２９】
なお、本実施の形態は、実施の形態３にかかるＳＯＩデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。その場合は、各実施の形態に応じた効果を得ることができる。
【０１３０】
＜実施の形態１０＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイス中のダミー領域ＤＭ１の配置方法について説明するものである。
【０１３１】
ダミー領域ＤＭ１を形成する場合、ダミー活性領域３ｃを規定するパターンを有するフォトマスクを用いてフォトリソグラフィ技術により形成される。よって、このダミー活性領域３ｃの配置パターンがダミー領域ＤＭ１の配置パターンに相当する。
【０１３２】
以下に、ダミー活性領域３ｃの配置パターンの決定方法について説明する。
【０１３３】
まず、図１８に示すような、ダミー活性領域３ｃのパターン３ｃ１が規則的に配置されたフォトマスクの設計図面を用意する。この設計図面は、実際の図面でもよいし、ＣＡＤ上の電子データであっても構わない。
【０１３４】
次に、ＭＯＳトランジスタＴＲ１等、ＳＯＩデバイスの素子および回路のパターンが記載されたフォトマスクの設計図面を用意する。
【０１３５】
そして、この２つの設計図面を重ね合わせる。なお図１８では、素子および回路のパターンを破線表示している。そして、２つの設計図面を重ね合わせたときに、素子および回路のパターンが重なるダミー活性領域３ｃのパターン３ｃ１は消去する。また、素子および回路のパターンを若干拡大したオーバーサイズ像ＯＳの範囲内に存在するダミー活性領域３ｃのパターン３ｃ１についても消去する。
【０１３６】
こうして得られるのが、図１９に示す配置図である。このように、素子および回路のパターンが重なる部分のダミー活性領域３ｃのパターン３ｃ１およびオーバーサイズ像ＯＳの範囲内に存在するダミー活性領域３ｃのパターン３ｃ１を消去することで、素子および回路の、ダミー活性領域３ｃによる短絡等の危険が回避される。
【０１３７】
なお、図１９に示す配置図では、ダミー活性領域３ｃのパターン３ｃ１を消去した部分が、他の領域に比べて分離絶縁膜の領域が広くなりバランスを失する。そこで、図２０に示すように、パターン３ｃ１を消去した部分のうちオーバーサイズ像ＯＳの範囲外となる部分に、パターン３ｃ１よりも小さなパターン３ｃ２を改めて形成するようにしてもよい。このように、ダミー活性領域３ｃのパターンを数種類設けると、分離絶縁膜の粗密が均一となり、ＣＭＰ等のプロセスの安定性に対して有効である。
【０１３８】
また、素子および回路のパターンが記載されたフォトマスクの設計図面ではなく、ＳＯＩデバイスのシリコン層のウェルのパターンが記載されたフォトマスクの設計図面を用意し、両者を重ね合わせてウェルの境界上に存在するダミー活性領域３ｃのパターン３ｃ１を消去するようにもする。図２１および図２２はこれを示した図であり、ｎ型ウェル３ｇとｐ型ウェル３ｂとの境界上に存在するダミー活性領域３ｃのパターン３ｃ１が消去されている。
【０１３９】
このように、ウェルの境界上に存在するダミー活性領域３ｃのパターン３ｃ１を消去することで、ウェル間の、ダミー活性領域３ｃによる短絡の危険が回避される。
【０１４０】
なお、本実施の形態にかかるダミー領域の配置方法は、実施の形態１にかかるＳＯＩデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。
【０１４１】
＜実施の形態１１＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図２３は本実施の形態にかかるＳＯＩデバイスの断面図を示している。なお、図２３では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１４２】
本実施の形態においては、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合を示している。なお、その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１４３】
実施の形態１にかかるＳＯＩデバイスのダミー領域ＤＭ１は、素子間の絶縁に完全分離絶縁膜５ａのみが用いられる場合であっても、以下のような効果を生じさせるので有効である。
【０１４４】
すなわち、完全分離絶縁膜５ａの有する引っ張り応力をダミー領域ＤＭ１に分散させることができ、引っ張り応力がＭＯＳトランジスタＴＲ１等に及ぼす力を軽減することができる。よって、ドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくい。
【０１４５】
また、ダミー領域ＤＭ１を設けることにより、完全分離絶縁膜５ａをＣＭＰ法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、完全分離絶縁膜５ａにディッシングが生じにくい。また、プラズマエッチングにより完全分離絶縁膜５ａを形成する場合には、完全分離絶縁膜５ａが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。よって、完全分離絶縁膜５ａへの加工プロセスの安定性を向上させることができる。
【０１４６】
また、比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜２および完全分離絶縁膜５ａに半導体素子が囲まれているために、セルフヒーティング効果が生じやすいが、ダミー領域ＤＭ１を設けることによりダミー領域ＤＭ１が放熱に寄与し、それを抑制することができる。
【０１４７】
また、ＳＯＩデバイスでは、埋め込み絶縁膜２が形成されているために、バルク基板に形成されたデバイスと比較して、重金属のゲッタリング能力が低い。
【０１４８】
バルク基板の場合には、ウェハの裏面に多結晶シリコン層を形成し、その多結晶シリコン層を、Ｆｅ，Ｃｕ，Ｃｒ，Ｎｉ，Ｐｔ等の有害な重金属のゲッタリングサイトとして用いることが多い。しかし、ＳＯＩデバイスでは、埋め込み絶縁膜２が形成されているために、重金属の移動が遮断されやすい。よって、重金属のゲッタリング能力が低くなる。
【０１４９】
ところが、シリコン層と埋め込み酸化膜との界面も、重金属のゲッタリングサイトとして機能することが知られている。よって、ダミー領域ＤＭ１を設けることにより、シリコン層と埋め込み酸化膜との界面の面積を増やすことができ、ゲッタリング能力を向上させることができる。その結果、ゲート絶縁膜の信頼性の向上、およびｐｎ接合界面でのリーク電流の発生の防止等の効果がある。
【０１５０】
なお、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合であってもダミー領域が有効に機能するのは、実施の形態１にかかるＳＯＩデバイスに限られるものではない。例えば、実施の形態２にかかるＳＯＩデバイスにおいて、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合を示したのが、図２４である。
【０１５１】
このように、上記した他の実施の形態の各々についても、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを適用することが可能である。
【０１５２】
なお、シリコン層３ａ，３ｃは完全分離絶縁膜５ａおよび埋め込み酸化膜２により完全に絶縁されているので、その導電型はｎ型であってもｐ型であってもどちらでもよい。
【０１５３】
なお、完全分離絶縁膜を備えるＳＯＩデバイスであって、シリコン層のダミー領域を備えるものが、例えば特開平８−３２０４９号公報や特開平１０−３２１５４９号公報に記載されている。
【０１５４】
＜実施の形態１２＞
本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスを例にとり、その製造方法について図２５〜図４１を用いて説明するものである。
【０１５５】
まず、シリコン等からなる基板１を用意し、貼り合わせ法などにより基板１上に埋め込み酸化膜２とシリコン層３とを形成し、図２５に示すようなＳＯＩ基板を形成する。各部の膜厚の例は、埋め込み酸化膜２が１００〜５００ｎｍ、シリコン層３が３０〜４００ｎｍ程度である。なお、パワーデバイス用にする場合は、シリコン層３が数μｍから数十μｍ程度である。
【０１５６】
次に、ＳＯＩ基板上に絶縁膜４を形成する。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用いればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ程度である。その後、絶縁膜４上に部分分離絶縁膜形成用のマスク層２１を形成する。マスク層２１の膜厚の例は、５０〜３００ｎｍ程度である。このマスク層２１には、例えば窒化膜を用いればよい。窒化膜は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法やプラズマＣＶＤ法等で形成できる。
【０１５７】
そして、マスク層２１に対しフォトリソグラフィー技術を用いてパターニングを行う。具体的には、フォトレジストをマスク層２１上に形成して、フォトレジストをパターニングする。その後、フォトレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）装置やＥＣＲ（Electron Cyclotron Resonance）装置を用いてマスク層２１にエッチングを行う。そして、アッシング装置および硫酸と過酸化水素水との混合液を用いてフォトレジストを除去する。この状態を示すのが、図２６である。なお、図２６においては、ダミー領域を形成する領域をＤＭ３、ｎチャネル型のＭＯＳトランジスタを形成する領域をＴＲ１、ｐチャネル型のＭＯＳトランジスタを形成する領域をＴＲ２としてそれぞれ表示している。また、各領域の境界部分に、部分分離絶縁膜形成用のパターン２２ａが設けられている。
【０１５８】
次に、ＲＩＥ装置やＥＣＲ装置を用いてゲート絶縁膜４およびシリコン層３にエッチングを行って、トレンチ２２ｂを形成する（図２７）。ただし、シリコン層３をエッチングする際には、部分分離絶縁膜を形成するためにシリコン層３を貫通しないよう注意する必要がある。また、これにより絶縁膜４は、ゲート絶縁膜４ａ，４ｃ，４ｄの各領域に区分される。
【０１５９】
次に、酸化膜等の部分分離絶縁膜の材料をトレンチ２２ｂを充分に埋め込むように形成する。この材料には、例えばＨＤＰ（High Density Plasma）装置を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いればよい。なお、この部分分離絶縁膜の材料の膜厚は、例えば１００〜５００ｎｍ程度とすればよい。
【０１６０】
そして、ＣＭＰ法によりその表面を平坦化させる（図２８）。この後、１０００〜１１００℃程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。このようにして、部分分離絶縁膜５ｂがトレンチ２２ｂの内部に形成される。なお、部分分離絶縁膜の材料を堆積する前に、９００〜１０００℃程度の高温熱処理を行ってトレンチ２２ｂ内の上部や底部の角部分を丸めておけば、部分分離絶縁膜５ｂとして堆積させた材料の引っ張り応力が緩和されるので効果的である。
【０１６１】
次に、ウェットエッチングにより、またはＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂに対しエッチバックを行い、部分分離絶縁膜５ｂの表面の高さを調節する。そして、マスク層２１を例えば熱燐酸を用いて除去する（図２９）。なお、マスク層２１の除去時にゲート絶縁膜４ａ，４ｃ，４ｄも除去して、熱酸化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを設けるようにしてもよい。
【０１６２】
次に、ＭＯＳトランジスタＴＲ２の領域にフォトレジストＲＳａを形成して、不純物注入時のマスクとする。そして、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域のシリコン層３にＢ、ＢＦ2、Ｉｎ等の不純物ＩＰ１を注入して、ｐ型ウェルを形成する（図３０）。シリコン層３ａ，３ｂは、このｐ型ウェルの一部となる。
【０１６３】
次に、フォトレジストＲＳａを除去し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域にフォトレジストＲＳｂを形成して、不純物注入時のマスクとする。そして先と同様にして、ＭＯＳトランジスタＴＲ２の領域のシリコン層３にＰ、Ａｓ、Ｓｂ等の不純物ＩＰ２を注入して、ｎ型ウェルを形成する（図３１）。シリコン層３ｇ，３ｈは、このｎ型ウェルの一部となる。
【０１６４】
なお、ｐ型ウェルおよびｎ型ウェルとも、その不純物濃度は、例えば１×１０15〜１×１０19ｃｍ-2程度となるようにする。
【０１６５】
次に、ゲート電極７ａ，７ｃ，７ｄの形成を行う。なお、その前に、ゲート絶縁膜４ａ，４ｃ，４ｄを除去して、熱酸化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを設けるようにしてもよい。また、窒化酸化膜やＡｌ2Ｏ3等の金属酸化膜、Ｔａ2Ｏ5等の高誘電率酸化膜などを新たなゲート絶縁膜４ａ，４ｃ，４ｄとして用いてもよい。
【０１６６】
そして、まず多結晶シリコン等のゲート電極の材料を、例えばＬＰＣＶＤ装置を用いて１００〜４００ｎｍ程度堆積させる。なお、多結晶シリコンには、ＰやＢ等の不純物をドープしておいてもよい。また、多結晶シリコン以外にもＷ，Ｔａ，Ａｌ等の金属材料をゲート電極の材料として用いてもよい。
【０１６７】
次に、フォトリソグラフィー技術によりゲート電極の材料にパターニングを行う。この際、ゲート電極の材料にパターニングを行なうためのマスク層としては、フォトレジストを用いる以外にも、酸化膜を用いたり、酸化膜と窒化膜の積層構造を用いてもよい。そして、パターニングの終了後、マスク層を除去する。
【０１６８】
次に、ポケット領域の形成を行う。ポケット領域は、微細化にともなう短チャネル効果を抑制するはたらきがある。短チャネル効果は、ドレイン領域及びソース領域でのｐｎ接合面の深さやゲート絶縁膜の寸法等の条件にも左右される。よって、その条件が最適化でき、短チャネル効果を抑制できる場合には、このポケット領域の形成を行わなくてもよい。
【０１６９】
まず、ＭＯＳトランジスタＴＲ２のポケット領域６ｅ３，６ｆ３の形成から行う。図３２に示すように、ｐ型のウェルが形成された領域にフォトレジストＲＳｃを形成する。そして、フォトレジストＲＳｃ、ゲート電極７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０12〜１×１０14ｃｍ-2程度の不純物濃度となるようにポケット領域６ｅ３，６ｆ３を形成する。
【０１７０】
そして、フォトレジストＲＳｃの除去後、新たにフォトレジストＲＳｄを形成し、ＭＯＳトランジスタＴＲ１のポケット領域６ａ３，６ｂ３の形成を行う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０12〜１×１０14ｃｍ-2程度の不純物濃度となるようにポケット領域６ａ３，６ｂ３を形成する。
【０１７１】
この後、続けてエクステンション領域６ａ２，６ｂ２の形成も行う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０13〜１×１０15ｃｍ-2程度の不純物濃度となるようにエクステンション領域６ａ２，６ｂ２を形成する（図３３）。
【０１７２】
そして、フォトレジストＲＳｄの除去後、新たにフォトレジストＲＳｅを形成し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ２のエクステンション領域６ｃ２，６ｄ２，６ｅ２，６ｆ２の形成を行う。すなわち、フォトレジストＲＳｅ、ゲート電極７ｃ，７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０13〜１×１０15ｃｍ-2程度の不純物濃度となるようにエクステンション領域６ｃ２，６ｄ２，６ｅ２，６ｆ２を形成する（図３４）。
【０１７３】
次に、フォトレジストＲＳｅを除去し、サイドウォール８の形成を行う。サイドウォール膜としては、ＴＥＯＳ酸化膜、プラズマ酸化膜等を用いればよい。また、ＬＰＣＶＤ法やプラズマＣＶＤ法で形成したＳｉ3Ｎ4や、Ｓｉ3Ｎ4とＳｉＯ2の積層構造をサイドウォール膜として用いてもよい。そして、サイドウォール膜の堆積後、エッチバックを行い、サイドウォール８を形成する。
【０１７４】
そして、次に、ＭＯＳトランジスタＴＲ２およびダミー領域ＤＭ３上にフォトレジストＲＳｆを形成し、フォトレジストＲＳｆ、ゲート電極７ａ、サイドウォール８および部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の不純物濃度となるようにドレイン領域６ａ１、ソース領域６ｂ１を形成する（図３５）。
【０１７５】
次に、フォトレジストＲＳｆを除去し、新たにフォトレジストＲＳｇを形成し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ２のダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１およびソース領域６ｆ１の形成を行う。すなわち、フォトレジストＲＳｇ、ゲート電極７ｃ，７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の不純物濃度となるようにダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１およびソース領域６ｆ１を形成する（図３６）。そして、この後フォトレジストＲＳｇを除去し、ソース領域およびドレイン領域の活性化のためのアニール（８００〜１１５０℃）を行う。
【０１７６】
なお、図２４以前の断面図においては、図が煩雑になる為、ポケット領域およびエクステンション領域の明示を省略していた。しかし、実際には上述のようにこれらの領域が形成されることが望ましい。
【０１７７】
次に、ダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ａ１，６ｅ１およびソース領域６ｂ１，６ｆ１の、シリサイド化を行う部分のゲート絶縁膜４ａ，４ｃ，４ｄを除去する。そして、ゲート電極７ｃ，７ａ，７ｄとともに、シリサイド化を行う（図３７）。
【０１７８】
なお、図３７においては、ソース、ドレイン、ゲートの全てにシリサイド化を行うサリサイド（SAlicide）プロセスが行われる場合を例示しているが、ゲート電極のみをシリサイド化するポリサイド（Polycide）プロセスを行う場合や、ＥＳＤ（Electro-Static Discharge）用に用いるためソース、ドレイン、ゲートのいずれにもシリサイド化を行わない場合などももちろん考えられる。シリサイド化を行わない部分には、シリサイドプロテクション酸化膜等を形成すればよい。なお、シリサイドとしては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ2，ＷＳｉ2，ＴａＳｉ2，ＭｏＳｉ2，ＨｆＳｉ2，Ｐｄ2Ｓｉ，ＰｔＳｉ，ＺｒＳｉ2等が用いられる。
【０１７９】
次に、層間絶縁膜、コンタクトプラグおよび配線の形成を行う。まず、層間絶縁膜１１を、基板上の全面におよそ１μｍ程度堆積させる。そして、層間絶縁膜１１を平坦化させるためにＣＭＰ処理を行う。
【０１８０】
次に、コンタクトプラグの形成のために、フォトリソグラフィー技術によりコンタクトプラグ用トレンチを層間絶縁膜１１に形成する（図３８）。
【０１８１】
そして、コンタクトプラグ用トレンチ内に充分埋め込まれるようにＷ等の金属膜などの導電性材料を形成する。また、Ｗの代わりにＡｌ、ＴｉＮ、ドープト多結晶シリコン等を用いてもよい。
【０１８２】
なお、導電性材料の成膜方法としては、Ｗについては例えばブランケットＣＶＤ法と選択ＣＶＤ法とがある。Ａｌについては例えば高温スパッタ法とリフロースパッタ法とがある。ＴｉＮやドープト多結晶シリコンについては例えばＬＰＣＶＤ法がある。なお、Ｗと下地の層間絶縁膜１１との間での密着性の向上のために、Ｗを堆積させる前に、Ｔｉ，ＴｉＮ，ＴｉＷ等を形成しておいてもよい。ここでは、ブランケットＣＶＤ法を採用した場合のＷを例にとって説明する。
【０１８３】
まず、Ｗ膜を基板全面に形成し、エッチバックにより平坦化する（図３９）。
【０１８４】
次に、１層目の配線１３ａ，１３ｂ，１３ｅ，１３ｆ，１３ｇ，１３ｈを形成する。その材料として例えばＡｌ膜を採用し、これを層間絶縁膜１１および各コンタクトプラグ上に形成する。この材料にはＡｌ以外にも例えば、ＡｌＣｕＳｉやＣｕやドープト多結晶シリコンでもよい。
【０１８５】
そして、１層目の配線の材料にフォトリソグラフィー技術を用いてパターニングを行う（図４０）。
【０１８６】
次に、１層目の配線上に上層の層間絶縁膜１４を形成し、層間絶縁膜１１と同様、ＣＭＰ処理による平坦化を行う。そして層間絶縁膜１４内に、例えば配線１３ａ，１３ｇに接続されるビアホールを形成する。
【０１８７】
そして、ビアホール内に充分埋め込まれるように、１層目の配線と同様にしてＷ等の金属膜などの導電性材料を形成し、これをパターニングしてビアプラグ１９を形成する。そして、２層目の配線１５ａ〜１５ｆを形成する。
【０１８８】
以降、同様に上層の層間絶縁膜１６、ビアプラグ２０、３層目の配線１７ａ〜１７ｆを形成する。そして、最上層には、チップ保護用のパッシベーション膜１８が形成される（図４１）。
【０１８９】
以上のプロセスを経ることで、実施の形態６にかかるＳＯＩデバイスが形成される。
【０１９０】
なお、実施の形態９または１１にかかるような完全分離絶縁膜を有する構造を製造する場合には、図２７の工程の後に、図４２に示すように、トレンチ２２ｂを埋め込み絶縁膜２にまで到達させた構造のトレンチ２２ｃを形成する工程を追加すればよい。つまり、完全分離絶縁膜とすべき部分が開口したフォトレジストＲＳｈを用いてエッチングを行い、トレンチ２２ｃを形成する。
【０１９１】
そして、酸化膜等の、部分分離絶縁膜および完全分離絶縁膜の材料をトレンチ２２ｂ，２２ｃを充分に埋め込むように形成する。この材料には、例えばＨＤＰ装置を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いればよい。
【０１９２】
そして、ＣＭＰ法によりその表面を平坦化させる（図４３）。この後、１０００〜１１００℃程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。なお、部分分離絶縁膜および完全分離絶縁膜の材料を堆積する前に、９００〜１０００℃程度の高温熱処理を行ってトレンチ２２ｂ，２２ｃ内の上部や底部の角部分を丸めておけば、部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａとして堆積させた材料の引っ張り応力が緩和されるので効果的である。
【０１９３】
次に、ウェットエッチングにより、またはＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａに対しエッチバックを行い、部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａの表面の高さを調節する。そして、マスク層２１を例えば熱燐酸を用いて除去する（図４４）。
【０１９４】
以降のプロセスは、図３０以降に示したものと同様に行えばよい。
【０１９５】
本実施の形態にかかるＳＯＩデバイスの製造方法を用いれば、ＭＯＳトランジスタＴＲ１，ＴＲ２とダミー領域ＤＭ３とを並行して形成するので、ダミー領域を設けるための新たな工程が必要とはならずに、従来のフォトマスクのレイアウトを変更するだけで済み、経済的である。
【０１９６】
なお、本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスの製造方法に限られるものではなく、実施の形態５または６にかかるＳＯＩデバイスの製造方法を変形することで、上記した他の実施の形態の各々についても製造することが可能である。
【０１９７】
すなわち、実施の形態１または２にかかるＳＯＩデバイスについては、図３２においてゲート電極７ｃを設けないようにしておけば、以降の工程を進めるだけで実施の形態１または２にかかるＳＯＩデバイスを製造することができる。
【０１９８】
また、実施の形態３または４にかかるＳＯＩデバイスについては、図３２において、ダミー領域ＤＭ３を挟む２つの部分分離絶縁膜５ｂに届くようにゲート電極７ｃを設けるようにしておけば、以降の工程を進めるだけで実施の形態３または４にかかるＳＯＩデバイスを製造することができる。
【０１９９】
また、実施の形態７または８にかかるＳＯＩデバイスについては、図３２において、ゲート電極７ｃを設ける際のフォトマスクのパターンに適当なものを採用することで、以降の工程を進めるだけで実施の形態７または８にかかるＳＯＩデバイスを製造することができる。
【０２００】
【発明の効果】
請求項１に記載の発明によれば、第１領域を備えているので、第１分離絶縁膜が連続して設けられる場合に比べ、基板浮遊問題やホットキャリアの問題の抑制が行える。またさらに、第１分離絶縁膜の有する引っ張り応力を第１領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。また、第１領域を設けることにより、第１分離絶縁膜への加工プロセスの安定性を向上させることができる。
【０２０１】
請求項２に記載の発明によれば、第２分離絶縁膜を備えるので、ラッチアップやノイズに対する耐性が強い。
【０２０２】
請求項３に記載の発明によれば、第１領域の半導体層内に前記第２導電型の不純物が注入されているので、半導体素子とボディ電位が与えられる部分の間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【０２０３】
請求項４及び請求項５に記載の発明によれば、第１ウェルと第１領域の半導体層とを異なる導電型とする場合よりも第１領域の抵抗値を下げることができる。
【０２０４】
請求項６に記載の発明によれば、第１領域の半導体層の表面に第１配線が接続されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、第１配線間に層間絶縁膜を設け、その上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０２０５】
請求項７に記載の発明によれば、第１ゲート電極を有するので、半導体素子がゲート電極を有し、これをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。またさらに、層間絶縁膜を半導体素子および第１領域の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じにくい。
【０２０６】
請求項８に記載の発明によれば、第１ゲート電極に第１ゲート電位を与えるので、半導体層の抵抗値をさらに低下させることができる。
【０２０７】
請求項９に記載の発明によれば、第１ゲートが半導体層の他の一部の上に部分的に設けられ、半導体層の他の一部のうち第１ゲートに覆われない部分に、前記所定の導電型の不純物が注入されているので、請求項３に記載の半導体装置の有する効果および請求項６に記載の半導体装置の有する効果が同時に得られる。
【０２０８】
請求項１０に記載の発明によれば、第１領域の半導体層と第１ゲート電極とが電気的に接続されているので、第１領域の抵抗値を固定することができる。また、電気的接続を第１コンタクトプラグおよび第１配線を用いて行うので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、第１配線間に層間絶縁膜を設け、層間絶縁膜上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、第１配線が存在するので上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０２０９】
請求項１１に記載の発明によれば、第１ゲートが十字型であり、第１領域の半導体層が、第１ゲートの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成するので、第１ゲートのパターンがずれて形成されてしまった場合であっても、第１領域の抵抗値が変化せず、プロセスの安定性に左右されにくい抵抗値を有する第１領域となる。
【図面の簡単な説明】
【図１】 実施の形態１に係るＳＯＩデバイスの上面図である。
【図２】 実施の形態１に係るＳＯＩデバイスの断面図である。
【図３】 実施の形態２に係るＳＯＩデバイスの上面図である。
【図４】 実施の形態２に係るＳＯＩデバイスの断面図である。
【図５】 実施の形態３に係るＳＯＩデバイスの上面図である。
【図６】 実施の形態３に係るＳＯＩデバイスの断面図である。
【図７】 実施の形態４に係るＳＯＩデバイスの断面図である。
【図８】 実施の形態５に係るＳＯＩデバイスの上面図である。
【図９】 実施の形態５に係るＳＯＩデバイスの断面図である。
【図１０】 実施の形態６に係るＳＯＩデバイスの上面図である。
【図１１】 実施の形態６に係るＳＯＩデバイスの断面図である。
【図１２】 実施の形態７に係るＳＯＩデバイスの上面図である。
【図１３】 実施の形態８に係るＳＯＩデバイスの上面図である。
【図１４】 実施の形態８に係るＳＯＩデバイスの、ダミー領域を挟むＡ地点およびＢ地点間に存在する電気抵抗を示した図である。
【図１５】 実施の形態７に係るＳＯＩデバイスの、ダミー領域を挟むＣ地点およびＤ地点間に存在する電気抵抗を示した図である。
【図１６】 実施の形態９に係るＳＯＩデバイスの上面図である。
【図１７】 実施の形態９に係るＳＯＩデバイスの断面図である。
【図１８】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図１９】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２０】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２１】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２２】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２３】 実施の形態１１に係るＳＯＩデバイスの断面図である。
【図２４】 実施の形態１１に係るＳＯＩデバイスの断面図である。
【図２５】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２６】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２７】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２８】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２９】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３０】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３１】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３２】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３３】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３４】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３５】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３６】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３７】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３８】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３９】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４０】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４１】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４２】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４３】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４４】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４５】 従来のＳＯＩデバイスの断面図である。
【図４６】 従来のＳＯＩデバイスの電流電圧特性を示す図である。
【図４７】 従来のＳＯＩデバイスの問題点を示す図である。
【図４８】 従来のＳＯＩデバイスの上面図である。
【図４９】 従来のＳＯＩデバイスの断面図である。
【図５０】 従来のＳＯＩデバイスの断面図である。
【図５１】 従来のＳＯＩデバイスの断面図である。
【符号の説明】
１ 基板、２ 埋め込み絶縁膜、３，３ａ，３ｂ シリコン層、３ｃ ダミー拡散領域、４ｂ ダミーゲート絶縁膜、５ａ 完全分離絶縁膜、５ｂ 部分分離絶縁膜、６ｃ ダミードレイン領域、６ｄ ダミーソース領域、７ｂ，７ｃ ダミーゲート電極、９ｂ，９ｃ，１０ｃ，１０ｄ シリサイド領域、１１ 層間絶縁膜、１２ａ〜１２ｈ コンタクトプラグ、１３ａ〜１３ｈ 配線、ＴＲ１，ＴＲ２ ＭＯＳトランジスタ、ＤＭ１〜ＤＭ３ ダミー領域。
【発明の属する技術分野】
この発明は、ＳＯＩ（Silicon On Insulator）基板とＳＯＩ基板上に形成された半導体素子とを備える半導体装置（ＳＯＩデバイス）およびその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩデバイスは、高速かつ低電力消費のデバイスとして利用可能であることから、近年注目が集まっている。ＳＯＩ基板とは、シリコン等からなる基板と、その上に形成された酸化膜等の埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたシリコン層とを含む基板のことである。ＳＯＩデバイスは、このＳＯＩ基板中のシリコン層の内部または表面のうち少なくとも一方に半導体素子が形成されることで半導体装置として機能する。
【０００３】
最近では特に、ＳＯＩ基板中のシリコン層をおよそ数μｍ程度に薄膜化した、いわゆる薄膜ＳＯＩデバイスが注目されており、携帯機器用のＬＳＩなどへの応用が期待されている。
【０００４】
さて、従来のＳＯＩデバイスの一例を図４５に示す。図４５において、符号１はＳＯＩ基板を構成する基板を、符号２はＳＯＩ基板を構成する埋め込み絶縁膜を、符号３ａはＳＯＩ基板を構成するシリコン層の一部を、それぞれ示している。そして、シリコン層３ａ内およびその表面には、半導体素子の例として複数のＭＯＳトランジスタＴＲ１が形成されている。なお、ここでは例としてＭＯＳトランジスタＴＲ１をｎチャネル型としている。また、ボディ領域およびチャネル形成領域として機能させるために、シリコン層３ａには例としてｐ型不純物が注入されたウェルが形成されている。
【０００５】
ＭＯＳトランジスタＴＲ１は、シリコン層３ａ内に形成されたドレイン領域６ａおよびソース領域６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜４ａおよびゲート電極７ａとを備えている。なお、ゲート絶縁膜４ａは酸化膜等の絶縁膜であり、ゲート電極７ａはポリシリコンや金属膜等の導電性膜である。また、ドレイン領域６ａおよびソース領域６ｂに挟まれたシリコン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域として機能する。なお、ゲート電極７ａ、ドレイン領域６ａおよびソース領域６ｂの各表面には、抵抗を下げる目的でＣｏＳｉやＴｉＳｉ等のシリサイド領域９ａ，１０ａ，１０ｂが形成されている。また、ゲート電極７ａの側面には、ドレイン領域６ａおよびソース領域６ｂ中のエクステンション領域を形成する際に用いられたサイドウォール８が形成されている。また、図４５では例として、ドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【０００６】
さらに、各ＭＯＳトランジスタＴＲ１の間には、素子間を電気的に分離するために、酸化膜等の絶縁膜からなる分離絶縁膜５ａが形成されている。この分離絶縁膜５ａは、素子間を完全に電気的に分離するために、シリコン層を完全に貫通して埋め込み絶縁膜２に接触して形成される。このような構造にすると、ラッチアップフリーとなったりノイズに強くなるといった効果がある。なお、以下では、後述する部分分離絶縁膜と区別するために、この絶縁膜のことを完全分離絶縁膜と称する。
【０００７】
さて、ＳＯＩ基板でない通常のバルク基板に形成されたＭＯＳトランジスタでは、ボディ領域となるバルク基板にボディ電位（例えば接地電位）を与えて使用される。ところが、図４５に示したようなＳＯＩデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全に電気的に絶縁されており、ボディ領域のシリコン層３ａは電気的な浮遊状態にある。そのため、バルク基板に形成されたＭＯＳトランジスタではそれほど問題とならない基板浮遊問題が生じる。
【０００８】
基板浮遊問題の一つに、ドレイン−ソース間電流Ｉｄｓおよびドレイン−ソース間電圧Ｖｄｓの電流電圧特性においてハンプ（瘤状の段差部）が生じる、いわゆるキンク効果を引き起こす問題がある。図４６はこのキンク効果を示す図である。図４６に示すように、通常のトランジスタの電流電圧特性では定電流特性となる部分に、ハンプＨＰが生じている。
【０００９】
このハンプＨＰが生じる原因の一つは、図４７に示すような、ソース領域６ｂの付近に蓄積した正孔ＨＬであると考えられている。正孔ＨＬはキャリアの衝突による電離によって発生し、ソース領域６ｂの付近に蓄積してボディ−ソース間のｐｎ接合を順バイアスするからである。ボディ領域にボディ電位が与えられれば、このような問題は生じにくい。
【００１０】
また、ドレイン領域６ａ、ソース領域６ｂ、ボディ領域のシリコン層３ａをそれぞれコレクタ、エミッタ、ベースとする、図４７に示すような寄生バイポーラトランジスタＰＴも、ハンプＨＰが生じる他の原因と考えられている。寄生バイポーラトランジスタＰＴはキンク効果の他にも、ドレイン−ソース間の耐圧の低下、サブスレショルド特性の異常な急峻化、オフ時の電流の増加、閾値電圧の低下、遅延時間における周波数依存性の発生、等の問題も引き起こす。これらの問題も、ボディ領域にボディ電位が与えられれば解決され得る。
【００１１】
また、他の基板浮遊問題として電流駆動能力の低下も最近報告されている（Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials,Tokyo,1999,pp.340-341）。
【００１２】
このような基板浮遊問題を抑制するためには、ボディ領域におけるチャネル部分の不純物濃度を高くしなければならない。しかし、不純物濃度の上昇は基板バイアス効果を大きくしてしまうために、電流駆動能力を低下させてしまうという弊害をもたらす。
【００１３】
また、ＳＯＩデバイスにおいてはホットキャリアに対する信頼性も懸念される。ＭＯＳトランジスタの場合、ＳＯＩ基板のシリコン層がきわめて薄くなると、ドレイン領域付近の高電界領域で発生したホットキャリアがゲート絶縁膜のみならず埋め込み絶縁膜にも注入されてしまい、デバイスの大きな劣化が引き起こされる。このホットキャリアの問題はバルク基板に形成されたＭＯＳトランジスタにおいても重要であるが、ＳＯＩ基板に形成されたＭＯＳトランジスタの場合は、ゲート絶縁膜と埋め込み絶縁膜という２つの絶縁膜を有しているだけに、より深刻な問題となる。
【００１４】
上記のような基板浮遊問題やホットキャリアの問題を抑制するには、ボディ領域の電位を電気的に固定すればよい。ところが、図４５に示したようなＳＯＩデバイスの場合、各ＭＯＳトランジスタＴＲ１は、埋め込み絶縁膜２と完全分離絶縁膜５ａとで基板１からは完全に電気的に絶縁されている。よって、この構造においてボディ領域のシリコン層３ａにボディ電位を与えるためには、ボディ領域に電気的に接続されたボディ端子をＳＯＩ基板の表面に設け、これにボディ電位を与える必要がある。
【００１５】
しかし、集積回路中の全てのＭＯＳトランジスタにボディ端子を設けるとなると、回路面積が大幅に増大してしまう。
【００１６】
そこで、完全分離絶縁膜５ａに代わって、分離絶縁膜が埋め込み絶縁膜にまで到達しない構造の部分分離絶縁膜を採用することが考えられている。分離絶縁膜が埋め込み絶縁膜にまで到達しなければ、各ＭＯＳトランジスタのボディ領域が電気的に接続されているため、適当な箇所においてボディ端子を一つＳＯＩ基板の表面に設ければ済むからである。
【００１７】
図４８ないし図５０は、この部分分離絶縁膜を図４５に示したＳＯＩデバイスに適用した場合を示す図である。なお、図４８はＳＯＩデバイスの上面図を、図４９は図４８における切断線Ｘ７−Ｘ７における断面図を、図５０は図４８における切断線Ｙ−Ｙにおける断面図を、それぞれ示している。
【００１８】
図４９および図５０に示すとおりこのＳＯＩデバイスにおいては、図４５に示したＳＯＩデバイスの完全分離絶縁膜５ａに代わって、部分分離絶縁膜５ｂが各ＭＯＳトランジスタＴＲ１の間に形成されている。そして、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間には、シリコン層３ｂが完全に除去されることなく残置している。図５０を見ればわかるように、部分分離絶縁膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１のボディ領域のシリコン層３ａとは同じウェルに属し、電気的に接続されている。
【００１９】
一方、図４８に示すボディ端子領域３ｄもシリコン層３ａ，３ｂとは同じウェルに属し、電気的に接続されている。よって、このボディ端子領域３ｄにボディ電位Ｖｂｄが与えられることにより、シリコン層３ａ，３ｂの電位はボディ電位Ｖｂｄに固定され、上記のような基板浮遊問題やホットキャリアの問題は抑制される。
【００２０】
なお、部分分離絶縁膜を採用するＳＯＩ基板の場合、完全分離絶縁膜を採用する従来のＳＯＩ基板の有していたラッチアップフリー等の利点を失ってしまう。そこで、シリコン層に予め不純物注入を行って導電型の異なる複数のウェルを設けた場合には、同じ導電型のウェル内にのみ部分分離絶縁膜を採用し、導電型の異なるウェル間の境界領域には完全分離絶縁膜を採用する、両者を併用する技術も考えられる。
【００２１】
ただし、ラッチアップ等の問題を考慮しなくてよい場合には、部分分離絶縁膜のみを用いればよい。そうすれば、両タイプの絶縁膜を製造する必要がなく、製造に要する工程の数が少なくて済む。
【００２２】
【発明が解決しようとする課題】
しかし、部分分離絶縁膜５ｂ下のシリコン層３ｂは、その膜厚が薄いために抵抗ＲＳの値が高くなりやすい。特に、ＭＯＳトランジスタＴＲ１の位置がボディ端子領域３ｄから遠くなればなるほど、両者の間に介在する抵抗の値が大きくなり、ボディ電位を半導体装置の隅々まで伝達することが困難となる。
【００２３】
このことにより、基板浮遊問題やホットキャリアの問題の抑制が充分には行えなくなり、また、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じてしまう。
【００２４】
なお、例えば図５１に示すように、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接しないようにして設ければ、ドレイン領域６ａおよびソース領域６ｂの直下においてもシリコン層３ｂがボディ領域のシリコン層３ａと導通するので、幾分かは基板浮遊問題やホットキャリアの問題の抑制に寄与する。しかし、それだけでは上記の問題を充分に抑制できるとは言えない。
【００２５】
また、広く分布する部分分離絶縁膜５ｂの場合、部分分離絶縁膜５ｂ下のシリコン層３ｂや部分分離絶縁膜５ｂに隣接するドレイン領域６ａおよびソース領域６ｂに対して与える引っ張り応力が大きい。図４９においては、この引っ張り応力を符号ＳＴ２として示している。引っ張り応力ＳＴ２は、部分分離絶縁膜５ｂの形成時に部分分離絶縁膜５ｂの体積が熱により変化することや、シリコン層３ｂと部分分離絶縁膜５ｂとの間で熱膨張係数に違いがあることが原因で生じる。広く分布する部分分離絶縁膜５ｂの場合、その体積変化も大きなものとなるため、周囲の構造に対し与える影響が大きくなる。
【００２６】
このような引っ張り応力ＳＴ２が大きいと、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥を生じさせ、その結果、ウェルにおけるリーク電流を増加させてしまう可能性がある。特にシリコン層３ｂは、その膜厚が薄いために結晶欠陥が生じやすい。
【００２７】
なお、上記のような、基板浮遊問題やホットキャリアの問題、結晶欠陥の問題は、部分分離絶縁膜と完全分離絶縁膜とを併用する場合であっても同様に生じ得る。
【００２８】
そこで、この発明は、ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制すること、および、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置を提供することにある。
【００２９】
【課題を解決するための手段】
請求項１に記載の発明は、基板および前記基板上に形成された埋め込み絶縁膜および前記埋め込み絶縁膜上に形成された半導体層を有するＳＯＩ基板と、前記埋め込み絶縁膜と接触することなく前記半導体層の表面近傍に形成された絶縁膜である第１分離絶縁膜と、前記半導体層の一部を含んで形成された複数のＭＯＳトランジスタと、を備え、
前記ＭＯＳトランジスタは、
各々が前記半導体層に選択的に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体層における前記ソース領域と前記ドレイン領域との間の第２導電型の部分であるボディ領域と、
前記ボディ領域の上にゲート酸化膜を介して形成されたゲート電極と、を備え、
前記第１分離絶縁膜と前記埋め込み絶縁膜との間には、前記半導体層における前記第２導電型の部分である第１分離絶縁膜下方半導体層が形成され、
前記半導体層における前記ＭＯＳトランジスタ及び前記第１分離絶縁膜各々の形成区域以外の区域において前記第１分離絶縁膜下方半導体層及び前記ボディ領域と同じウェルに属していることにより前記第１分離絶縁膜下方半導体層及び前記ボディ領域に電気的に接続され、ボディ電位が与えられる前記第２導電型の部分であるボディ電位設定領域と、
前記ＭＯＳトランジスタ各々の間の前記第１分離絶縁膜内における前記ＭＯＳトランジスタ及び前記ボディ電位設定領域各々の形成区域から分離された区域において前記半導体層の一部を含んで形成され、その上面に前記第１分離絶縁膜が形成されない第１領域と、をさらに備え、前記第１領域の前記半導体層は前記第２導電型である半導体装置である。
【００３０】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通して形成された絶縁膜である第２分離絶縁膜をさらに備える半導体装置である。
【００３１】
請求項３に記載の発明は、請求項１または請求項２に記載の半導体装置であって、前記第１領域の前記半導体層内には前記第２導電型の不純物が注入されている半導体装置である。
【００３２】
請求項４に記載の発明は、請求項３に記載の半導体装置であって、前記半導体層内には前記第２導電型のウェルが形成され、前記第１領域の前記半導体層は前記第１ウェルの一部である半導体装置である。
【００３３】
請求項５に記載の発明は、請求項４に記載の半導体装置であって、前記半導体層内には前記第１導電型の第２ウェルが形成され、前記第１ウェルと前記第２ウェルとの間に前記第２分離絶縁膜を備える半導体装置である。また、請求項６に記載の発明は、請求項１ないし請求項５のいずれかに記載の半導体装置であって、前記第１領域の前記半導体層の表面には第１配線が接続されている半導体装置である。
【００３４】
請求項７に記載の発明は、請求項３に記載の半導体装置であって、前記第１領域は、前記半導体層の前記他の一部の表面に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極とを含む第１ゲートを有する半導体装置である。
【００３５】
請求項８に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲート電極には固定電位が与えられる半導体装置である。
【００３６】
請求項９に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲートは前記半導体層の前記他の一部の上に部分的に設けられ、前記半導体層の前記他の一部のうち前記第１ゲートに覆われない部分に、前記所定の導電型の不純物が注入されている半導体装置である。
【００３７】
請求項１０に記載の発明は、請求項９に記載の半導体装置であって、前記第１領域の前記半導体層および前記第１ゲート電極に電気的に接続された第１コンタクトプラグと、前記第１コンタクトプラグに接続された第１配線とをさらに備える半導体装置である。
【００３８】
請求項１１に記載の発明は、請求項７に記載の半導体装置であって、前記第１ゲートは十字型であり、前記第１領域の前記半導体層は、前記第１ゲートの前記十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する半導体装置である。
【００４３】
【発明の実施の形態】
＜実施の形態１＞
図１および図２は、この発明の実施の形態１にかかるＳＯＩデバイスを示す図である。なお、図１はＳＯＩデバイスの上面図を、図２は図１における切断線Ｘ１−Ｘ１における断面図をそれぞれ示している。なお、図１および図２では図４８〜図５０に示したＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００４４】
図１および図２に示すとおりこのＳＯＩデバイスは、従来のＳＯＩデバイスと同様、基板１、埋め込み絶縁膜２およびシリコン層から構成されるＳＯＩ基板を有している。なお、シリコン層３ａ，３ｂはＳＯＩ基板を構成するシリコン層の一部を示している。そして、シリコン層３ａの表面近傍には、半導体素子の例として複数のＭＯＳトランジスタＴＲ１が形成されている。なお、ここでは例としてＭＯＳトランジスタＴＲ１をｎチャネル型としている。また、シリコン層３ａ，３ｂはともに、例としてｐ型不純物が注入されて形成されたウェルに属している。また、図４８と同様、シリコン層３ａ，３ｂと同じウェルに属するボディ端子領域３ｄも設けられている。このボディ端子領域３ｄにはボディ電位Ｖｂｄが与えられ、シリコン層３ａ，３ｂの電位はボディ電位Ｖｂｄに固定される。
【００４５】
ＭＯＳトランジスタＴＲ１は、図４８〜図５０に示したＳＯＩデバイスと同様、シリコン層３ａ内に形成されたドレイン領域６ａおよびソース領域６ｂと、シリコン層３ａ表面に形成されたゲート絶縁膜４ａおよびゲート電極７ａとを備えている。ドレイン領域６ａおよびソース領域６ｂに挟まれたシリコン層３ａは、ＭＯＳトランジスタＴＲ１のボディ領域として機能する。なお、図２ではゲート電極７ａ、ドレイン領域６ａおよびソース領域６ｂの各表面には、抵抗を下げる目的でシリサイド領域９ａ，１０ａ，１０ｂが形成されている。また、ゲート電極７ａの側面には、ドレイン領域６ａおよびソース領域６ｂ中のエクステンション領域を形成する際に用いられたサイドウォール８が形成されている。また、図２では例として、ドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【００４６】
さて、本実施の形態にかかるＳＯＩデバイスにおいても、各ＭＯＳトランジスタＴＲ１の間に、酸化膜等の絶縁膜からなる部分分離絶縁膜５ｂが形成されている。また、部分分離絶縁膜５ｂと埋め込み絶縁膜２との間には、シリコン層３ｂが完全に除去されることなく残置している。なお、図５０と同様、部分分離絶縁膜５ｂ下のシリコン層３ｂとＭＯＳトランジスタＴＲ１のボディ領域のシリコン層３ａとは同じウェルに属し、電気的に接続されている。
【００４７】
ただし、本実施の形態においては、図４８〜図５０に示したＳＯＩデバイスとは異なり、部分分離絶縁膜５ｂは各ＭＯＳトランジスタＴＲ１の間に連続して設けられてはいない。すなわち、図１および図２に示すように、各ＭＯＳトランジスタＴＲ１の間の部分分離絶縁膜５ｂ内には、およそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１が形成されている。
【００４８】
このダミー領域ＤＭ１は、シリコン層に形成されたウェルにさらに不純物が注入されて形成されたダミー活性領域３ｃを有しており、ここではさらにその表面にシリサイド領域１０ｇが形成されている。このように、ダミー領域ＤＭ１が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミー活性領域３ｃおよびシリサイド領域１０ｇの占める割合が増加する。なお、シリサイド領域１０ｇはダミー領域ＤＭ１のボディ抵抗を下げる目的で形成される。
【００４９】
なお、ダミー活性領域３ｃに注入される不純物の導電型は、シリコン層に形成されるウェルと同じにしておけばよい。異なる導電型とする場合よりもダミー領域の抵抗値を下げることができるからである。
【００５０】
例えば、図２においてはシリコン層３ａ，３ｂがｐ型ウェルとして形成されているので、ダミー活性領域３ｃにはＢやＢＦ2等のｐ型不純物を注入すればよい。このとき、ダミー活性領域３ｃの不純物濃度を、シリコン層３ａ，３ｂの不純物濃度よりも高めにしておく。また逆に、シリコン層３ａ，３ｂがｎ型ウェルとして形成されておれば、ダミー活性領域３ｃにはＡｓやＰ、Ｓｂ等のｎ型不純物を注入すればよい。
【００５１】
ダミー活性領域３ｃおよびシリサイド領域１０ｇは、シリコン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１とボディ端子領域３ｄとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【００５２】
なお、上述のとおりダミー活性領域３ｃを設けることでダミー領域ＤＭ１の抵抗値を低下させることができるが、シリコン層に形成されたウェルにさらに不純物を注入しなくても、ウェルをそのままダミー活性領域として用いてもよい。その場合のダミー活性領域は、ウェルをそのまま用いたものであるので、ダミー活性領域３ｃほどには不純物濃度が高くはない。そのため、ダミー活性領域３ｃよりは、その抵抗値が高くなる。しかしながら、部分分離絶縁膜５ｂ下のシリコン層３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。
【００５３】
また、本実施の形態にかかるＳＯＩデバイスの部分分離絶縁膜５ｂの場合、ダミー領域ＤＭ１が設けられているため、部分分離絶縁膜５ｂの有する引っ張り応力をダミー領域に分散させることができる。そのため、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。図２では、この引っ張り応力を符号ＳＴ１として示しているが、引っ張り応力ＳＴ１は、図４９に示した引っ張り応力ＳＴ２よりも小さく、ＭＯＳトランジスタＴＲ１やシリコン層３ｂに対して与える影響が小さい。よって、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。
【００５４】
また、ダミー領域ＤＭ１を設けることにより、部分分離絶縁膜５ｂへの加工プロセスの安定性を向上させることができる。すなわち、部分分離絶縁膜５ｂをＣＭＰ（Chemical Mechanical Polishing）法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、部分分離絶縁膜５ｂにディッシングが生じにくい。また、プラズマエッチングにより部分分離絶縁膜５ｂを形成する場合には、部分分離絶縁膜５ｂが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。
【００５５】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミー領域ＤＭ１を形成しているので、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。またさらに、部分分離絶縁膜５ｂの有する引っ張り応力をダミー領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。よって、シリコン層３ｂやドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくく、ウェルにおけるリーク電流を増加させにくい。また、ダミー領域ＤＭ１を設けることにより、部分分離絶縁膜５ｂへの加工プロセスの安定性を向上させることができる。
【００５６】
なお、図５１に示したＳＯＩデバイスのように、本実施の形態にかかるＳＯＩデバイスにおいてもＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂを埋め込み絶縁膜２に接しないように設けてもよい。そうすれば、より一層、基板浮遊問題やホットキャリアの問題が抑制できる。
【００５７】
また、本実施の形態においては、シリサイド領域１０ｇを形成する場合について記述したが、シリサイド領域１０ｇを形成しない場合であっても、上記のような効果はある。通常、ＤＲＡＭのメモリセル等ではリフレッシュ特性の向上のため、ソース領域およびドレイン領域にはシリサイド化を行わないようにしている。その場合には、本実施の形態にかかるＳＯＩデバイス中のダミー領域についてもシリサイド領域を有しない構造となる。シリサイド領域を有しない構造であっても、ダミー領域ＤＭ１が設けられておれば、部分分離絶縁膜直下の薄いシリコン層３ｂのみを有する従来の技術よりもボディ抵抗を下げることができる。
【００５８】
＜実施の形態２＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図３は本実施の形態にかかるＳＯＩデバイスの上面図を、図４は図３における切断線Ｘ２−Ｘ２における断面図をそれぞれ示している。なお、図３および図４では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００５９】
本実施の形態においては、ダミー領域ＤＭ１の抵抗値をさらに下げるために、Ａｌ等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ１２ｃおよびダミー配線１３ｃが形成される。
【００６０】
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂには、図４に示すように、層間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介して接続され、コンタクトプラグ１２ａ，１２ｂには、それぞれ配線１３ａ，１３ｂが接続されることが多い。本実施の形態では、ダミー領域ＤＭ１のダミー活性領域３ｃにもシリサイド領域１０ｇを介してコンタクトプラグ１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｃを接続し、ダミーコンタクトプラグ１２ｃに配線１３ａ，１３ｂと同様のダミー配線１３ｃを設けるのである。
【００６１】
なお、ダミー配線１３ｃは隣接するダミー領域ＤＭ１にまたがって接続しておけばよい。そうすれば、隣接するダミー領域ＤＭ１の間で、ダミー活性領域３ｃとシリコン層３ｂとによる電気的経路だけでなく、ダミー配線１３ｃによる電気的経路も生じるので、ダミー領域ＤＭ１の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。
【００６２】
また、ダミー配線１３ｃを設けることにより、層間絶縁膜１１上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。
【００６３】
さらに、ダミー配線１３ｃを設けることにより、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。セルフヒーティング効果とは、素子動作時に発生した熱を充分に放熱することができずに熱を蓄積してしまう現象のことである。ＳＯＩデバイスでは、半導体素子が比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜や分離絶縁膜に囲まれているために、このセルフヒーティング効果が問題となりやすい。しかし、ダミー配線１３ｃが形成されておれば、ダミー配線１３ｃが放熱に寄与し、セルフヒーティング効果を抑制することができる。
【００６４】
なお、図３に示すように、ボディ端子領域３ｄにもコンタクトプラグ１２ｄおよび配線１３ｄが設けられる。そして、配線１３ｄはボディ電位Ｖｂｄに電気的に接続される。
【００６５】
その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００６６】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーコンタクトプラグ１２ｃおよびダミー配線１３ｃが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【００６７】
＜実施の形態３＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図５は本実施の形態にかかるＳＯＩデバイスの上面図を、図６は図５における切断線Ｘ３−Ｘ３における断面図をそれぞれ示している。なお、図５および図６では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００６８】
本実施の形態においては、ダミー領域ＤＭ１に代わって、ダミーゲート絶縁膜４ｂとダミーゲート電極７ｂとを有するダミー領域ＤＭ２が形成される。ダミー領域ＤＭ２は、シリコン層３ａに形成されたウェルをダミー活性領域として有し、さらに、シリコン層３ａ上に形成された、酸化膜等の絶縁膜からなるダミーゲート絶縁膜４ｂ、ダミーゲート絶縁膜４ｂ上に形成されたダミーゲート電極７ｂとを有している。また、ダミーゲート電極７ｂの表面にはシリサイド領域９ｂが形成されている。さらに、ダミーゲート電極７ｂの側面にはサイドウォール８が形成されている。
【００６９】
このように、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミー活性領域たるシリコン層３ａの占める割合が増加する。
【００７０】
シリコン層３ａは、膜厚が厚い分、シリコン層３ｂよりもその抵抗値が低いため、上述の抵抗ＲＳのようにＭＯＳトランジスタＴＲ１とボディ端子領域３ｄとの間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【００７１】
なお、ダミー活性領域たるシリコン層３ａは、ウェルをそのまま用いたものであるので、実施の形態１におけるダミー活性領域３ｃほどには不純物濃度が高くはない。しかしながら、部分分離絶縁膜５ｂ下のシリコン層３ｂの抵抗値に比べれば、膜厚一杯に広がったシリコン層の抵抗値は低い。よって、ダミー活性領域として利用することが可能である。
【００７２】
また、もちろん、実施の形態１におけるダミー活性領域３ｃを、図６に示したＳＯＩデバイスに設けて、さらなる抵抗値の低下を図ってもよい。
【００７３】
また、ダミーゲート電極７ｂを設けることで、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。ウェハ面内においてゲート電極の密度に粗密があると、導電性膜の堆積量やエッチング量等が微妙に異なってくるため、ゲート電極の寸法にばらつきが発生しやすいが、ダミーゲート電極７ｂを半導体素子の形成しないところにほぼ一様に設けておけば、ばらつきが生じにくくなるからである。
【００７４】
またさらに、ダミーゲート電極７ｂを設けることで、ウェハ面内においてゲート電極の有無による高さのばらつきも抑制できる。よって、層間絶縁膜（図示せず）をＭＯＳトランジスタＴＲ１およびダミー領域ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にかかる圧力を一定にしやすくなり、層間絶縁膜にディッシングが生じにくい。
【００７５】
その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００７６】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミー領域ＤＭ２が部分分離絶縁膜５ｂ内に形成されるので、実施の形態１にかかるＳＯＩデバイスと同様の効果を有する。また、ダミーゲート電極７ｂを設けるので、ＭＯＳトランジスタＴＲ１のゲート電極７ａをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。またさらに、層間絶縁膜をＭＯＳトランジスタＴＲ１およびダミー領域ＤＭ２の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じにくい。
【００７７】
＜実施の形態４＞
本実施の形態は、実施の形態３にかかるＳＯＩデバイスの変形例を示すものである。なお、図７は本実施の形態にかかるＳＯＩデバイスの断面図を示している。なお、図７では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００７８】
本実施の形態においては、ダミー領域ＤＭ２のダミーゲート電極７ｂに配線ＬＮを形成して、これにダミーゲート電位Ｖｄｍを与えてダミーゲート電極７ｂの電位を固定する。
【００７９】
ここで、ダミー活性領域たるシリコン層３ａに形成されるウェルがｐ型である場合には、ソース電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは負の電圧を印加すればよい。そうすれば、シリコン層３ａのうちダミーゲート絶縁膜４ｂ直下の部分に正孔が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層３ａの抵抗値がさらに低下する。
【００８０】
また、ウェルがｎ型である場合には、ソース電位を０Ｖとしてダミーゲート電位Ｖｄｍに０Ｖまたは正の電圧を印加すればよい。そうすれば、シリコン層３ａのうちダミーゲート絶縁膜４ｂ直下の部分に電子が蓄積されてキャリアが増加し、ダミー活性領域たるシリコン層３ａの抵抗値がさらに低下する。
【００８１】
その他の構成は実施の形態３にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００８２】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーゲート電極７ｂにダミーゲート電位Ｖｄｍを与えるので、ダミー活性領域たるシリコン層３ａの抵抗値をさらに低下させることができる。
【００８３】
＜実施の形態５＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスと実施の形態３にかかるＳＯＩデバイスとを組み合わせた構造の変形例を示すものである。すなわち、ダミーゲート電極がシリコン層３ａ上に部分的に設けられ、ダミーゲート電極付近は実施の形態３にかかるＳＯＩデバイスと同様の構造、それ以外のシリコン層３ａ付近は実施の形態１にかかるＳＯＩデバイスと同様の構造となったＳＯＩデバイスである。
【００８４】
なお、図８は本実施の形態にかかるＳＯＩデバイスの上面図を、図９は図８における切断線Ｘ４−Ｘ４における断面図をそれぞれ示している。なお、図８および図９では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００８５】
本実施の形態においては、ダミー領域ＤＭ２に代わって、ダミーゲート絶縁膜４ｃ、ダミーゲート電極７ｃ、ダミードレイン領域６ｃおよびダミーソース領域６ｄを有し、シリコン層３ａがダミーのボディ領域となる、ＭＯＳトランジスタと類似した構造のダミー領域ＤＭ３が形成される。ただし、シリコン層３ａとダミードレイン領域６ｃおよびダミーソース領域６ｄとは、同じ導電型にされるため、ダミー領域ＤＭ３の構造はＭＯＳトランジスタとは異なったものである。
【００８６】
また、ダミーゲート電極７ｃ、ダミードレイン領域６ｃおよびダミーソース領域６ｄの表面にはシリサイド領域９ｃ，１０ｃ，１０ｄがそれぞれ形成されている。さらに、ダミーゲート電極７ｃの側面にはサイドウォール８が形成されている。
【００８７】
なお、図９では例として、ダミードレイン領域６ｃおよびダミーソース領域６ｄを埋め込み絶縁膜２に接するほど深く設けた場合を示している。
【００８８】
このように、ダミー領域ＤＭ３が部分分離絶縁膜５ｂ内に形成されることで、部分分離絶縁膜５ｂ下のシリコン層３ｂが半導体装置において占める割合が減少する。そして、シリコン層３ｂが減少した分だけ、ダミードレイン領域６ｃ、ダミーソース領域６ｄ、ボディ領域たるシリコン層３ａおよびシリサイド領域１０ｃ，１０ｄの占める割合が増加する。
【００８９】
なお、ダミー領域ＤＭ３において、ダミードレイン領域６ｃおよびダミーソース領域６ｄの導電型を、ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂのようにシリコン層３ａとは異なる導電型になるようにしてもよい。その場合、同じ導電型とする場合に比べてボディ抵抗は上昇する。しかし、ダミー領域ＤＭ３が設けられることで従来の技術よりもボディ抵抗の値を低下させられることには変わりはない。
【００９０】
その他の構成は実施の形態１および３にかかるＳＯＩデバイスと同様のため、説明を省略する。
【００９１】
本実施の形態にかかるＳＯＩデバイスを用いれば、実施の形態１にかかるＳＯＩデバイスの有する効果と実施の形態３にかかるＳＯＩデバイスの有する効果が同時に得られる。
【００９２】
＜実施の形態６＞
本実施の形態は、実施の形態５にかかるＳＯＩデバイスの変形例を示すものである。なお、図１０は本実施の形態にかかるＳＯＩデバイスの上面図を、図１１は図１０における切断線Ｘ５−Ｘ５における断面図をそれぞれ示している。なお、図１０および図１１では実施の形態５にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【００９３】
本実施の形態においては、ダミー領域ＤＭ３の抵抗値をさらに下げるために、Ａｌ等の金属やポリシリコン等その他の導電性材料からなるダミーコンタクトプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３ｆが形成される。
【００９４】
ＭＯＳトランジスタＴＲ１のドレイン領域６ａおよびソース領域６ｂには、図１１に示すように層間絶縁膜１１内に形成されたコンタクトプラグ１２ａ，１２ｂがそれぞれシリサイド領域１０ａ，１０ｂを介して接続され、コンタクトプラグ１２ａ，１２ｂには、それぞれ配線１３ａ，１３ｂが接続されることが多い。本実施の形態では、ダミー領域ＤＭ３のダミードレイン領域６ｃおよびダミーソース領域６ｄにも、それぞれシリサイド領域１０ｃ，１０ｄを介してコンタクトプラグ１２ａ，１２ｂと同様のダミーコンタクトプラグ１２ｅ，１２ｆを接続し、ダミーコンタクトプラグ１２ｅ，１２ｆに配線１３ａ，１３ｂと同様のダミー配線１３ｅ，１３ｆを設けるのである。
【００９５】
なお、図１１に示すように、ダミーコンタクトプラグ１２ｅ，１２ｆのうち少なくとも一方をダミーゲート電極７ｃに（シリサイド領域９ｃを介して）接続する、いわゆるシェアードコンタクト構造を採用すればよい。そうすれば、ゲート電極７ｃの電位を、ダミードレイン領域６ｃおよびダミーソース領域６ｄの電位と同じ値に固定することができる。これにより、ダミー領域の抵抗値を固定することができる。
【００９６】
さらに、シェアードコンタクト構造にしたダミーゲート電極７ｃは隣接するダミー領域ＤＭ３にまたがって接続しておけばよい。そうすれば、隣接するダミー領域ＤＭ３の間で、ダミードレイン領域６ｃおよびダミーソース領域６ｄとシリコン層３ｂとによる電気的経路だけでなく、ダミーゲート電極７ｃによる電気的経路も生じるので、ダミー領域ＤＭ３の抵抗値をさらに下げることができる。よって、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行えるようになる。
【００９７】
本実施の形態では、実施の形態２におけるダミー配線１３ｃと同様、ダミー配線１３ｅ，１３ｆを設けることにより、層間絶縁膜１１上において配線の有無による高さのばらつきも抑制できる。よって、層間絶縁膜１１上にさらに上層の層間絶縁膜（図示せず）を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にかかる圧力を一定にしやすくなり、上層の層間絶縁膜にディッシングが生じにくい。
【００９８】
さらに、ダミー配線１３ｅ，１３ｆを設けることにより、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【００９９】
なお、図１０に示すように、ボディ端子領域３ｄにもコンタクトプラグ１２ｄが設けられる。そして、ボディ端子領域３ｄはボディ電位Ｖｂｄに電気的に接続される。
【０１００】
その他の構成は実施の形態５にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０１】
本実施の形態にかかるＳＯＩデバイスを用いれば、ダミーコンタクトプラグ１２ｅ，１２ｆおよびダミー配線１３ｅ，１３ｆが形成されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、層間絶縁膜１１上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０１０２】
＜実施の形態７＞
本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスの変形例を示すものである。なお、図１２は本実施の形態にかかるＳＯＩデバイスの上面図を示している。なお、図１２では実施の形態５または６にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１０３】
本実施の形態においては、ダミーゲート電極７ｃに代わって、ダミー領域のシリコン層と同様の大きさの四角形のダミーゲート電極７ｄを、ダミー領域から少しずらして形成している。なお、ダミーゲート電極７ｄに覆われていないシリコン層には、ダミー活性領域３ｅが形成される。このダミー活性領域３ｅはダミーゲート電極７ｄの四角形と相似な四角形の一部を切り欠いた形状をしている。また、このダミーゲート電極７ｄおよびダミー活性領域３ｅの表面にはシリサイド領域が形成されていてもよい。
【０１０４】
その他の構成は実施の形態５または６にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０５】
本実施の形態にかかるＳＯＩデバイスの有するダミーゲート電極７ｄおよびダミー活性領域３ｅの構造でも、実施の形態５または６にかかるＳＯＩデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。
【０１０６】
＜実施の形態８＞
本実施の形態も、実施の形態５または６にかかるＳＯＩデバイスの変形例を示すものである。なお、図１３は本実施の形態にかかるＳＯＩデバイスの上面図を示している。なお、図１３では実施の形態５または６にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１０７】
本実施の形態においては、ダミーゲート電極７ｃに代わって、ダミー領域のシリコン層を十字形に覆うダミーゲート電極７ｅを形成している。なお、ダミーゲート電極７ｅに覆われていないシリコン層には、ダミー活性領域３ｆが形成される。このダミー活性領域３ｆは、十字形のダミーゲート電極７ｅによって複数に分割されるが、全体として、ダミーゲート電極７ｅの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する。また、このダミーゲート電極７ｅおよびダミー活性領域３ｆの表面にはシリサイド領域が形成されていてもよい。
【０１０８】
その他の構成は実施の形態５または６にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１０９】
本実施の形態にかかるＳＯＩデバイスの有するダミーゲート電極７ｅおよびダミー活性領域３ｆの構造でも、実施の形態５または６にかかるＳＯＩデバイスと同様、基板浮遊問題やホットキャリアの問題の抑制が行える。
【０１１０】
なお、ダミーゲート電極の構造を本実施の形態のように十字型にしておくと、例えば、実施の形態７にかかるダミーゲート電極と比較して以下のような利点がある。
【０１１１】
まず、図１４はダミーゲート電極７ｅを用いた場合の、ダミー領域を挟むＡ地点およびＢ地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むＡＢ両地点間の抵抗として、部分分離絶縁膜５ｂの有する抵抗Ｒ１がある。
【０１１２】
さらに、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち左上の領域３ｆ１の有する抵抗Ｒ２、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち右上の領域３ｆ２の有する抵抗Ｒ４、および領域３ｆ１，３ｆ２に挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ１の有する抵抗Ｒ３の直列接続したものが、ＡＢ両地点間の抵抗として存在する。
【０１１３】
同様に、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち左下の領域３ｆ３の有する抵抗Ｒ６、十字型のダミーゲート電極７ｅにより分割されたダミー活性領域３ｆのうち右下の領域３ｆ４の有する抵抗Ｒ８、および領域３ｆ３，３ｆ４に挟まれたダミーゲート電極７ｅ直下のシリコン層３ａ３の有する抵抗Ｒ７の直列接続したものが、ＡＢ両地点間の抵抗として存在する。
【０１１４】
そして、十字型のダミーゲート電極７ｅの横一文字部分の直下のシリコン層３ａ２の有する抵抗Ｒ５がＡＢ両地点間の抵抗として存在する。
【０１１５】
一方、図１５はダミーゲート電極７ｄを用いた場合の、ダミー領域を挟むＣ地点およびＤ地点間に存在する電気抵抗を示した図である。まず、ダミー領域を挟むＣＤ両地点間の抵抗として、部分分離絶縁膜５ｂの有する抵抗Ｒ９がある。
【０１１６】
さらに、ダミーゲート電極７ｄに覆われなかった部分のダミー活性領域３ｅのうち、ＣＤを結ぶ線分に平行に存在する長方形部分３ｅ１の抵抗Ｒ１０が、ＣＤ両地点間の抵抗として存在する。
【０１１７】
また、ダミーゲート電極７ｄに覆われた部分の直下のシリコン層３ａ４の有する抵抗Ｒ１３、およびダミーゲート電極７ｄに覆われなかった部分のダミー活性領域３ｅのうち長方形部分３ｅ１を除いた部分のダミー活性領域３ｅ２の有する抵抗Ｒ１２の直列接続した合成抵抗Ｒ１１が存在する。
【０１１８】
ここで、ダミーゲート電極７ｄ，７ｅが、ＡＢ方向およびＣＤ方向にずれてパターン形成されてしまった場合を考える。
【０１１９】
図１４の場合、抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８の各値が、ＡＢ方向へのずれによって変化する。しかし、抵抗Ｒ２と抵抗Ｒ４の合計および抵抗Ｒ６と抵抗Ｒ８の合計はＡＢ方向へのずれによって変化することはない。領域３ｆ１と領域３ｆ２とは同じ材質でできており、その合計面積は一定値だからである。領域３ｆ３と領域３ｆ４についても同様である。
【０１２０】
また、それ以外の抵抗Ｒ１，Ｒ３，Ｒ５，Ｒ７の各値は、ＡＢ方向へのずれによって変化しない。
【０１２１】
よって、図１４の場合は、ダミーゲート電極７ｅがＡＢ方向にずれてパターン形成されてしまった場合であっても、ダミー領域の抵抗値が変化せず、マスクパターンの合わせ精度に左右されにくい抵抗値を有するダミー領域となる。
【０１２２】
このようにダミーゲート電極７ｅがずれてパターン形成されても、ダミー領域の抵抗値が変化しないようにするには、ダミー活性領域３ｅの形成されたシリコン層が、ダミーゲートの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成しておればよい。
【０１２３】
一方、図１５の場合は、抵抗Ｒ１２，Ｒ１３の各値が、ＣＤ方向へのずれによって変化する。また、それ以外の抵抗Ｒ９，Ｒ１０の各値は、ＣＤ方向へのずれによって変化しない。
【０１２４】
この場合は、抵抗Ｒ１２，Ｒ１３の各値が、ＣＤ方向へのずれによって変化する。ダミー活性領域３ｅ２とシリコン層３ａ４とでは材質が異なることから、抵抗Ｒ１２の変化と抵抗Ｒ１３の変化とでは、変化の仕方が異なる。よって、その合成抵抗Ｒ１１の値は、ダミーゲート電極７ｄがＣＤ方向にずれてパターン形成されてしまった場合には、変化することになる。よって、この場合はマスクパターンの合わせ精度に左右されやすい抵抗値を有するダミー領域となる。
【０１２５】
以上が、ダミーゲート電極の形状を十字型にする利点である。
【０１２６】
＜実施の形態９＞
本実施の形態は、実施の形態３にかかるＳＯＩデバイスの変形例を示すものである。なお、図１６は本実施の形態にかかるＳＯＩデバイスの上面図を、図１７は図１６における切断線Ｘ６−Ｘ６における断面図をそれぞれ示している。なお、図１６および図１７では実施の形態３にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１２７】
本実施の形態においては、部分分離絶縁膜５ｂ以外に、完全分離絶縁膜５ａが併せ用いられている。図１６および図１７に示すように、ＭＯＳトランジスタＴＲ１とその周辺に存在するダミー領域ＤＭ２とが一つのウェルに設けられており、そのウェルの境界部分に完全分離絶縁膜５ａが存在する。
【０１２８】
このように、部分分離絶縁膜５ｂと完全分離絶縁膜５ａとを併用する場合であっても、ダミー領域ＤＭ２を設けることで、実施の形態３と同様の効果を得ることができる。また、完全分離絶縁膜を用いるので、ラッチアップやノイズに対する耐性が強い。
【０１２９】
なお、本実施の形態は、実施の形態３にかかるＳＯＩデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。その場合は、各実施の形態に応じた効果を得ることができる。
【０１３０】
＜実施の形態１０＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイス中のダミー領域ＤＭ１の配置方法について説明するものである。
【０１３１】
ダミー領域ＤＭ１を形成する場合、ダミー活性領域３ｃを規定するパターンを有するフォトマスクを用いてフォトリソグラフィ技術により形成される。よって、このダミー活性領域３ｃの配置パターンがダミー領域ＤＭ１の配置パターンに相当する。
【０１３２】
以下に、ダミー活性領域３ｃの配置パターンの決定方法について説明する。
【０１３３】
まず、図１８に示すような、ダミー活性領域３ｃのパターン３ｃ１が規則的に配置されたフォトマスクの設計図面を用意する。この設計図面は、実際の図面でもよいし、ＣＡＤ上の電子データであっても構わない。
【０１３４】
次に、ＭＯＳトランジスタＴＲ１等、ＳＯＩデバイスの素子および回路のパターンが記載されたフォトマスクの設計図面を用意する。
【０１３５】
そして、この２つの設計図面を重ね合わせる。なお図１８では、素子および回路のパターンを破線表示している。そして、２つの設計図面を重ね合わせたときに、素子および回路のパターンが重なるダミー活性領域３ｃのパターン３ｃ１は消去する。また、素子および回路のパターンを若干拡大したオーバーサイズ像ＯＳの範囲内に存在するダミー活性領域３ｃのパターン３ｃ１についても消去する。
【０１３６】
こうして得られるのが、図１９に示す配置図である。このように、素子および回路のパターンが重なる部分のダミー活性領域３ｃのパターン３ｃ１およびオーバーサイズ像ＯＳの範囲内に存在するダミー活性領域３ｃのパターン３ｃ１を消去することで、素子および回路の、ダミー活性領域３ｃによる短絡等の危険が回避される。
【０１３７】
なお、図１９に示す配置図では、ダミー活性領域３ｃのパターン３ｃ１を消去した部分が、他の領域に比べて分離絶縁膜の領域が広くなりバランスを失する。そこで、図２０に示すように、パターン３ｃ１を消去した部分のうちオーバーサイズ像ＯＳの範囲外となる部分に、パターン３ｃ１よりも小さなパターン３ｃ２を改めて形成するようにしてもよい。このように、ダミー活性領域３ｃのパターンを数種類設けると、分離絶縁膜の粗密が均一となり、ＣＭＰ等のプロセスの安定性に対して有効である。
【０１３８】
また、素子および回路のパターンが記載されたフォトマスクの設計図面ではなく、ＳＯＩデバイスのシリコン層のウェルのパターンが記載されたフォトマスクの設計図面を用意し、両者を重ね合わせてウェルの境界上に存在するダミー活性領域３ｃのパターン３ｃ１を消去するようにもする。図２１および図２２はこれを示した図であり、ｎ型ウェル３ｇとｐ型ウェル３ｂとの境界上に存在するダミー活性領域３ｃのパターン３ｃ１が消去されている。
【０１３９】
このように、ウェルの境界上に存在するダミー活性領域３ｃのパターン３ｃ１を消去することで、ウェル間の、ダミー活性領域３ｃによる短絡の危険が回避される。
【０１４０】
なお、本実施の形態にかかるダミー領域の配置方法は、実施の形態１にかかるＳＯＩデバイスにその適用が限られるものではなく、上記した他の実施の形態の各々についても適用することが可能である。
【０１４１】
＜実施の形態１１＞
本実施の形態は、実施の形態１にかかるＳＯＩデバイスの変形例を示すものである。なお、図２３は本実施の形態にかかるＳＯＩデバイスの断面図を示している。なお、図２３では実施の形態１にかかるＳＯＩデバイスと同様の機能を有する要素については同一符号を付している。
【０１４２】
本実施の形態においては、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合を示している。なお、その他の構成は実施の形態１にかかるＳＯＩデバイスと同様のため、説明を省略する。
【０１４３】
実施の形態１にかかるＳＯＩデバイスのダミー領域ＤＭ１は、素子間の絶縁に完全分離絶縁膜５ａのみが用いられる場合であっても、以下のような効果を生じさせるので有効である。
【０１４４】
すなわち、完全分離絶縁膜５ａの有する引っ張り応力をダミー領域ＤＭ１に分散させることができ、引っ張り応力がＭＯＳトランジスタＴＲ１等に及ぼす力を軽減することができる。よって、ドレイン領域６ａおよびソース領域６ｂに結晶欠陥が生じにくい。
【０１４５】
また、ダミー領域ＤＭ１を設けることにより、完全分離絶縁膜５ａをＣＭＰ法を用いて形成する場合に、ウェハにかかる圧力を一定にしやすくなり、完全分離絶縁膜５ａにディッシングが生じにくい。また、プラズマエッチングにより完全分離絶縁膜５ａを形成する場合には、完全分離絶縁膜５ａが適度に分散していることから、ウェハ上で均一にプラズマの状態を保つことができる。よって、完全分離絶縁膜５ａへの加工プロセスの安定性を向上させることができる。
【０１４６】
また、比較的熱伝導率の小さい酸化膜等からなる埋め込み絶縁膜２および完全分離絶縁膜５ａに半導体素子が囲まれているために、セルフヒーティング効果が生じやすいが、ダミー領域ＤＭ１を設けることによりダミー領域ＤＭ１が放熱に寄与し、それを抑制することができる。
【０１４７】
また、ＳＯＩデバイスでは、埋め込み絶縁膜２が形成されているために、バルク基板に形成されたデバイスと比較して、重金属のゲッタリング能力が低い。
【０１４８】
バルク基板の場合には、ウェハの裏面に多結晶シリコン層を形成し、その多結晶シリコン層を、Ｆｅ，Ｃｕ，Ｃｒ，Ｎｉ，Ｐｔ等の有害な重金属のゲッタリングサイトとして用いることが多い。しかし、ＳＯＩデバイスでは、埋め込み絶縁膜２が形成されているために、重金属の移動が遮断されやすい。よって、重金属のゲッタリング能力が低くなる。
【０１４９】
ところが、シリコン層と埋め込み酸化膜との界面も、重金属のゲッタリングサイトとして機能することが知られている。よって、ダミー領域ＤＭ１を設けることにより、シリコン層と埋め込み酸化膜との界面の面積を増やすことができ、ゲッタリング能力を向上させることができる。その結果、ゲート絶縁膜の信頼性の向上、およびｐｎ接合界面でのリーク電流の発生の防止等の効果がある。
【０１５０】
なお、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合であってもダミー領域が有効に機能するのは、実施の形態１にかかるＳＯＩデバイスに限られるものではない。例えば、実施の形態２にかかるＳＯＩデバイスにおいて、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを用いる場合を示したのが、図２４である。
【０１５１】
このように、上記した他の実施の形態の各々についても、部分分離絶縁膜５ｂに代わって完全分離絶縁膜５ａを適用することが可能である。
【０１５２】
なお、シリコン層３ａ，３ｃは完全分離絶縁膜５ａおよび埋め込み酸化膜２により完全に絶縁されているので、その導電型はｎ型であってもｐ型であってもどちらでもよい。
【０１５３】
なお、完全分離絶縁膜を備えるＳＯＩデバイスであって、シリコン層のダミー領域を備えるものが、例えば特開平８−３２０４９号公報や特開平１０−３２１５４９号公報に記載されている。
【０１５４】
＜実施の形態１２＞
本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスを例にとり、その製造方法について図２５〜図４１を用いて説明するものである。
【０１５５】
まず、シリコン等からなる基板１を用意し、貼り合わせ法などにより基板１上に埋め込み酸化膜２とシリコン層３とを形成し、図２５に示すようなＳＯＩ基板を形成する。各部の膜厚の例は、埋め込み酸化膜２が１００〜５００ｎｍ、シリコン層３が３０〜４００ｎｍ程度である。なお、パワーデバイス用にする場合は、シリコン層３が数μｍから数十μｍ程度である。
【０１５６】
次に、ＳＯＩ基板上に絶縁膜４を形成する。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用いればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ程度である。その後、絶縁膜４上に部分分離絶縁膜形成用のマスク層２１を形成する。マスク層２１の膜厚の例は、５０〜３００ｎｍ程度である。このマスク層２１には、例えば窒化膜を用いればよい。窒化膜は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法やプラズマＣＶＤ法等で形成できる。
【０１５７】
そして、マスク層２１に対しフォトリソグラフィー技術を用いてパターニングを行う。具体的には、フォトレジストをマスク層２１上に形成して、フォトレジストをパターニングする。その後、フォトレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）装置やＥＣＲ（Electron Cyclotron Resonance）装置を用いてマスク層２１にエッチングを行う。そして、アッシング装置および硫酸と過酸化水素水との混合液を用いてフォトレジストを除去する。この状態を示すのが、図２６である。なお、図２６においては、ダミー領域を形成する領域をＤＭ３、ｎチャネル型のＭＯＳトランジスタを形成する領域をＴＲ１、ｐチャネル型のＭＯＳトランジスタを形成する領域をＴＲ２としてそれぞれ表示している。また、各領域の境界部分に、部分分離絶縁膜形成用のパターン２２ａが設けられている。
【０１５８】
次に、ＲＩＥ装置やＥＣＲ装置を用いてゲート絶縁膜４およびシリコン層３にエッチングを行って、トレンチ２２ｂを形成する（図２７）。ただし、シリコン層３をエッチングする際には、部分分離絶縁膜を形成するためにシリコン層３を貫通しないよう注意する必要がある。また、これにより絶縁膜４は、ゲート絶縁膜４ａ，４ｃ，４ｄの各領域に区分される。
【０１５９】
次に、酸化膜等の部分分離絶縁膜の材料をトレンチ２２ｂを充分に埋め込むように形成する。この材料には、例えばＨＤＰ（High Density Plasma）装置を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いればよい。なお、この部分分離絶縁膜の材料の膜厚は、例えば１００〜５００ｎｍ程度とすればよい。
【０１６０】
そして、ＣＭＰ法によりその表面を平坦化させる（図２８）。この後、１０００〜１１００℃程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。このようにして、部分分離絶縁膜５ｂがトレンチ２２ｂの内部に形成される。なお、部分分離絶縁膜の材料を堆積する前に、９００〜１０００℃程度の高温熱処理を行ってトレンチ２２ｂ内の上部や底部の角部分を丸めておけば、部分分離絶縁膜５ｂとして堆積させた材料の引っ張り応力が緩和されるので効果的である。
【０１６１】
次に、ウェットエッチングにより、またはＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂに対しエッチバックを行い、部分分離絶縁膜５ｂの表面の高さを調節する。そして、マスク層２１を例えば熱燐酸を用いて除去する（図２９）。なお、マスク層２１の除去時にゲート絶縁膜４ａ，４ｃ，４ｄも除去して、熱酸化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを設けるようにしてもよい。
【０１６２】
次に、ＭＯＳトランジスタＴＲ２の領域にフォトレジストＲＳａを形成して、不純物注入時のマスクとする。そして、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域のシリコン層３にＢ、ＢＦ2、Ｉｎ等の不純物ＩＰ１を注入して、ｐ型ウェルを形成する（図３０）。シリコン層３ａ，３ｂは、このｐ型ウェルの一部となる。
【０１６３】
次に、フォトレジストＲＳａを除去し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ１の領域にフォトレジストＲＳｂを形成して、不純物注入時のマスクとする。そして先と同様にして、ＭＯＳトランジスタＴＲ２の領域のシリコン層３にＰ、Ａｓ、Ｓｂ等の不純物ＩＰ２を注入して、ｎ型ウェルを形成する（図３１）。シリコン層３ｇ，３ｈは、このｎ型ウェルの一部となる。
【０１６４】
なお、ｐ型ウェルおよびｎ型ウェルとも、その不純物濃度は、例えば１×１０15〜１×１０19ｃｍ-2程度となるようにする。
【０１６５】
次に、ゲート電極７ａ，７ｃ，７ｄの形成を行う。なお、その前に、ゲート絶縁膜４ａ，４ｃ，４ｄを除去して、熱酸化や堆積により新たにゲート絶縁膜４ａ，４ｃ，４ｄを設けるようにしてもよい。また、窒化酸化膜やＡｌ2Ｏ3等の金属酸化膜、Ｔａ2Ｏ5等の高誘電率酸化膜などを新たなゲート絶縁膜４ａ，４ｃ，４ｄとして用いてもよい。
【０１６６】
そして、まず多結晶シリコン等のゲート電極の材料を、例えばＬＰＣＶＤ装置を用いて１００〜４００ｎｍ程度堆積させる。なお、多結晶シリコンには、ＰやＢ等の不純物をドープしておいてもよい。また、多結晶シリコン以外にもＷ，Ｔａ，Ａｌ等の金属材料をゲート電極の材料として用いてもよい。
【０１６７】
次に、フォトリソグラフィー技術によりゲート電極の材料にパターニングを行う。この際、ゲート電極の材料にパターニングを行なうためのマスク層としては、フォトレジストを用いる以外にも、酸化膜を用いたり、酸化膜と窒化膜の積層構造を用いてもよい。そして、パターニングの終了後、マスク層を除去する。
【０１６８】
次に、ポケット領域の形成を行う。ポケット領域は、微細化にともなう短チャネル効果を抑制するはたらきがある。短チャネル効果は、ドレイン領域及びソース領域でのｐｎ接合面の深さやゲート絶縁膜の寸法等の条件にも左右される。よって、その条件が最適化でき、短チャネル効果を抑制できる場合には、このポケット領域の形成を行わなくてもよい。
【０１６９】
まず、ＭＯＳトランジスタＴＲ２のポケット領域６ｅ３，６ｆ３の形成から行う。図３２に示すように、ｐ型のウェルが形成された領域にフォトレジストＲＳｃを形成する。そして、フォトレジストＲＳｃ、ゲート電極７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０12〜１×１０14ｃｍ-2程度の不純物濃度となるようにポケット領域６ｅ３，６ｆ３を形成する。
【０１７０】
そして、フォトレジストＲＳｃの除去後、新たにフォトレジストＲＳｄを形成し、ＭＯＳトランジスタＴＲ１のポケット領域６ａ３，６ｂ３の形成を行う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０12〜１×１０14ｃｍ-2程度の不純物濃度となるようにポケット領域６ａ３，６ｂ３を形成する。
【０１７１】
この後、続けてエクステンション領域６ａ２，６ｂ２の形成も行う。すなわち、フォトレジストＲＳｄ、ゲート電極７ａおよび部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０13〜１×１０15ｃｍ-2程度の不純物濃度となるようにエクステンション領域６ａ２，６ｂ２を形成する（図３３）。
【０１７２】
そして、フォトレジストＲＳｄの除去後、新たにフォトレジストＲＳｅを形成し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ２のエクステンション領域６ｃ２，６ｄ２，６ｅ２，６ｆ２の形成を行う。すなわち、フォトレジストＲＳｅ、ゲート電極７ｃ，７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０13〜１×１０15ｃｍ-2程度の不純物濃度となるようにエクステンション領域６ｃ２，６ｄ２，６ｅ２，６ｆ２を形成する（図３４）。
【０１７３】
次に、フォトレジストＲＳｅを除去し、サイドウォール８の形成を行う。サイドウォール膜としては、ＴＥＯＳ酸化膜、プラズマ酸化膜等を用いればよい。また、ＬＰＣＶＤ法やプラズマＣＶＤ法で形成したＳｉ3Ｎ4や、Ｓｉ3Ｎ4とＳｉＯ2の積層構造をサイドウォール膜として用いてもよい。そして、サイドウォール膜の堆積後、エッチバックを行い、サイドウォール８を形成する。
【０１７４】
そして、次に、ＭＯＳトランジスタＴＲ２およびダミー領域ＤＭ３上にフォトレジストＲＳｆを形成し、フォトレジストＲＳｆ、ゲート電極７ａ、サイドウォール８および部分分離絶縁膜５ｂをマスクとして例えばＡｓ，Ｐ，Ｓｂ等を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の不純物濃度となるようにドレイン領域６ａ１、ソース領域６ｂ１を形成する（図３５）。
【０１７５】
次に、フォトレジストＲＳｆを除去し、新たにフォトレジストＲＳｇを形成し、ダミー領域ＤＭ３およびＭＯＳトランジスタＴＲ２のダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１およびソース領域６ｆ１の形成を行う。すなわち、フォトレジストＲＳｇ、ゲート電極７ｃ，７ｄおよび部分分離絶縁膜５ｂをマスクとして例えばＢ，ＢＦ2，Ｉｎ等を注入し、例えば１×１０14〜１×１０16ｃｍ-2程度の不純物濃度となるようにダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ｅ１およびソース領域６ｆ１を形成する（図３６）。そして、この後フォトレジストＲＳｇを除去し、ソース領域およびドレイン領域の活性化のためのアニール（８００〜１１５０℃）を行う。
【０１７６】
なお、図２４以前の断面図においては、図が煩雑になる為、ポケット領域およびエクステンション領域の明示を省略していた。しかし、実際には上述のようにこれらの領域が形成されることが望ましい。
【０１７７】
次に、ダミードレイン領域６ｃ１、ダミーソース領域６ｄ１、ドレイン領域６ａ１，６ｅ１およびソース領域６ｂ１，６ｆ１の、シリサイド化を行う部分のゲート絶縁膜４ａ，４ｃ，４ｄを除去する。そして、ゲート電極７ｃ，７ａ，７ｄとともに、シリサイド化を行う（図３７）。
【０１７８】
なお、図３７においては、ソース、ドレイン、ゲートの全てにシリサイド化を行うサリサイド（SAlicide）プロセスが行われる場合を例示しているが、ゲート電極のみをシリサイド化するポリサイド（Polycide）プロセスを行う場合や、ＥＳＤ（Electro-Static Discharge）用に用いるためソース、ドレイン、ゲートのいずれにもシリサイド化を行わない場合などももちろん考えられる。シリサイド化を行わない部分には、シリサイドプロテクション酸化膜等を形成すればよい。なお、シリサイドとしては、ＴｉＳｉ2，ＣｏＳｉ2，ＮｉＳｉ2，ＷＳｉ2，ＴａＳｉ2，ＭｏＳｉ2，ＨｆＳｉ2，Ｐｄ2Ｓｉ，ＰｔＳｉ，ＺｒＳｉ2等が用いられる。
【０１７９】
次に、層間絶縁膜、コンタクトプラグおよび配線の形成を行う。まず、層間絶縁膜１１を、基板上の全面におよそ１μｍ程度堆積させる。そして、層間絶縁膜１１を平坦化させるためにＣＭＰ処理を行う。
【０１８０】
次に、コンタクトプラグの形成のために、フォトリソグラフィー技術によりコンタクトプラグ用トレンチを層間絶縁膜１１に形成する（図３８）。
【０１８１】
そして、コンタクトプラグ用トレンチ内に充分埋め込まれるようにＷ等の金属膜などの導電性材料を形成する。また、Ｗの代わりにＡｌ、ＴｉＮ、ドープト多結晶シリコン等を用いてもよい。
【０１８２】
なお、導電性材料の成膜方法としては、Ｗについては例えばブランケットＣＶＤ法と選択ＣＶＤ法とがある。Ａｌについては例えば高温スパッタ法とリフロースパッタ法とがある。ＴｉＮやドープト多結晶シリコンについては例えばＬＰＣＶＤ法がある。なお、Ｗと下地の層間絶縁膜１１との間での密着性の向上のために、Ｗを堆積させる前に、Ｔｉ，ＴｉＮ，ＴｉＷ等を形成しておいてもよい。ここでは、ブランケットＣＶＤ法を採用した場合のＷを例にとって説明する。
【０１８３】
まず、Ｗ膜を基板全面に形成し、エッチバックにより平坦化する（図３９）。
【０１８４】
次に、１層目の配線１３ａ，１３ｂ，１３ｅ，１３ｆ，１３ｇ，１３ｈを形成する。その材料として例えばＡｌ膜を採用し、これを層間絶縁膜１１および各コンタクトプラグ上に形成する。この材料にはＡｌ以外にも例えば、ＡｌＣｕＳｉやＣｕやドープト多結晶シリコンでもよい。
【０１８５】
そして、１層目の配線の材料にフォトリソグラフィー技術を用いてパターニングを行う（図４０）。
【０１８６】
次に、１層目の配線上に上層の層間絶縁膜１４を形成し、層間絶縁膜１１と同様、ＣＭＰ処理による平坦化を行う。そして層間絶縁膜１４内に、例えば配線１３ａ，１３ｇに接続されるビアホールを形成する。
【０１８７】
そして、ビアホール内に充分埋め込まれるように、１層目の配線と同様にしてＷ等の金属膜などの導電性材料を形成し、これをパターニングしてビアプラグ１９を形成する。そして、２層目の配線１５ａ〜１５ｆを形成する。
【０１８８】
以降、同様に上層の層間絶縁膜１６、ビアプラグ２０、３層目の配線１７ａ〜１７ｆを形成する。そして、最上層には、チップ保護用のパッシベーション膜１８が形成される（図４１）。
【０１８９】
以上のプロセスを経ることで、実施の形態６にかかるＳＯＩデバイスが形成される。
【０１９０】
なお、実施の形態９または１１にかかるような完全分離絶縁膜を有する構造を製造する場合には、図２７の工程の後に、図４２に示すように、トレンチ２２ｂを埋め込み絶縁膜２にまで到達させた構造のトレンチ２２ｃを形成する工程を追加すればよい。つまり、完全分離絶縁膜とすべき部分が開口したフォトレジストＲＳｈを用いてエッチングを行い、トレンチ２２ｃを形成する。
【０１９１】
そして、酸化膜等の、部分分離絶縁膜および完全分離絶縁膜の材料をトレンチ２２ｂ，２２ｃを充分に埋め込むように形成する。この材料には、例えばＨＤＰ装置を用いて形成されるプラズマＴＥＯＳ酸化膜等を用いればよい。
【０１９２】
そして、ＣＭＰ法によりその表面を平坦化させる（図４３）。この後、１０００〜１１００℃程度の熱処理を行い、堆積した膜の材料の膜質を向上させる。なお、部分分離絶縁膜および完全分離絶縁膜の材料を堆積する前に、９００〜１０００℃程度の高温熱処理を行ってトレンチ２２ｂ，２２ｃ内の上部や底部の角部分を丸めておけば、部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａとして堆積させた材料の引っ張り応力が緩和されるので効果的である。
【０１９３】
次に、ウェットエッチングにより、またはＲＩＥ装置やＥＣＲ装置を用いて部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａに対しエッチバックを行い、部分分離絶縁膜５ｂおよび完全分離絶縁膜５ａの表面の高さを調節する。そして、マスク層２１を例えば熱燐酸を用いて除去する（図４４）。
【０１９４】
以降のプロセスは、図３０以降に示したものと同様に行えばよい。
【０１９５】
本実施の形態にかかるＳＯＩデバイスの製造方法を用いれば、ＭＯＳトランジスタＴＲ１，ＴＲ２とダミー領域ＤＭ３とを並行して形成するので、ダミー領域を設けるための新たな工程が必要とはならずに、従来のフォトマスクのレイアウトを変更するだけで済み、経済的である。
【０１９６】
なお、本実施の形態は、実施の形態５または６にかかるＳＯＩデバイスの製造方法に限られるものではなく、実施の形態５または６にかかるＳＯＩデバイスの製造方法を変形することで、上記した他の実施の形態の各々についても製造することが可能である。
【０１９７】
すなわち、実施の形態１または２にかかるＳＯＩデバイスについては、図３２においてゲート電極７ｃを設けないようにしておけば、以降の工程を進めるだけで実施の形態１または２にかかるＳＯＩデバイスを製造することができる。
【０１９８】
また、実施の形態３または４にかかるＳＯＩデバイスについては、図３２において、ダミー領域ＤＭ３を挟む２つの部分分離絶縁膜５ｂに届くようにゲート電極７ｃを設けるようにしておけば、以降の工程を進めるだけで実施の形態３または４にかかるＳＯＩデバイスを製造することができる。
【０１９９】
また、実施の形態７または８にかかるＳＯＩデバイスについては、図３２において、ゲート電極７ｃを設ける際のフォトマスクのパターンに適当なものを採用することで、以降の工程を進めるだけで実施の形態７または８にかかるＳＯＩデバイスを製造することができる。
【０２００】
【発明の効果】
請求項１に記載の発明によれば、第１領域を備えているので、第１分離絶縁膜が連続して設けられる場合に比べ、基板浮遊問題やホットキャリアの問題の抑制が行える。またさらに、第１分離絶縁膜の有する引っ張り応力を第１領域に分散させることができ、引っ張り応力が半導体素子等に及ぼす力を軽減することができる。また、第１領域を設けることにより、第１分離絶縁膜への加工プロセスの安定性を向上させることができる。
【０２０１】
請求項２に記載の発明によれば、第２分離絶縁膜を備えるので、ラッチアップやノイズに対する耐性が強い。
【０２０２】
請求項３に記載の発明によれば、第１領域の半導体層内に前記第２導電型の不純物が注入されているので、半導体素子とボディ電位が与えられる部分の間に介在する抵抗の値が大きくなることを抑制できる。よって、ボディ電位を半導体装置の隅々まで伝達することが可能となり、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。また、これに伴って、ボディ端子領域からの距離により半導体素子の特性にばらつきが生じることを抑制できる。
【０２０３】
請求項４及び請求項５に記載の発明によれば、第１ウェルと第１領域の半導体層とを異なる導電型とする場合よりも第１領域の抵抗値を下げることができる。
【０２０４】
請求項６に記載の発明によれば、第１領域の半導体層の表面に第１配線が接続されているので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、第１配線間に層間絶縁膜を設け、その上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０２０５】
請求項７に記載の発明によれば、第１ゲート電極を有するので、半導体素子がゲート電極を有し、これをフォトリソグラフィ技術等を用いて形成する際に、ゲート電極の寸法のばらつきの発生を抑制することが可能となる。またさらに、層間絶縁膜を半導体素子および第１領域の上部に形成してこれにＣＭＰ法を行う場合、層間絶縁膜にディッシングが生じにくい。
【０２０６】
請求項８に記載の発明によれば、第１ゲート電極に第１ゲート電位を与えるので、半導体層の抵抗値をさらに低下させることができる。
【０２０７】
請求項９に記載の発明によれば、第１ゲートが半導体層の他の一部の上に部分的に設けられ、半導体層の他の一部のうち第１ゲートに覆われない部分に、前記所定の導電型の不純物が注入されているので、請求項３に記載の半導体装置の有する効果および請求項６に記載の半導体装置の有する効果が同時に得られる。
【０２０８】
請求項１０に記載の発明によれば、第１領域の半導体層と第１ゲート電極とが電気的に接続されているので、第１領域の抵抗値を固定することができる。また、電気的接続を第１コンタクトプラグおよび第１配線を用いて行うので、ボディ電位がより半導体装置の隅々まで伝達しやすく、基板浮遊問題やホットキャリアの問題の抑制がより確実に行える。また、第１配線間に層間絶縁膜を設け、層間絶縁膜上にさらに上層の層間絶縁膜を形成してこれにＣＭＰ法を行う場合、第１配線が存在するので上層の層間絶縁膜にディッシングが生じにくい。さらに、ＳＯＩデバイスにおいて問題となりやすいセルフヒーティング効果を抑制することができる。
【０２０９】
請求項１１に記載の発明によれば、第１ゲートが十字型であり、第１領域の半導体層が、第１ゲートの十字型を構成する各辺と平行な四辺を有する平行四辺形を構成するので、第１ゲートのパターンがずれて形成されてしまった場合であっても、第１領域の抵抗値が変化せず、プロセスの安定性に左右されにくい抵抗値を有する第１領域となる。
【図面の簡単な説明】
【図１】 実施の形態１に係るＳＯＩデバイスの上面図である。
【図２】 実施の形態１に係るＳＯＩデバイスの断面図である。
【図３】 実施の形態２に係るＳＯＩデバイスの上面図である。
【図４】 実施の形態２に係るＳＯＩデバイスの断面図である。
【図５】 実施の形態３に係るＳＯＩデバイスの上面図である。
【図６】 実施の形態３に係るＳＯＩデバイスの断面図である。
【図７】 実施の形態４に係るＳＯＩデバイスの断面図である。
【図８】 実施の形態５に係るＳＯＩデバイスの上面図である。
【図９】 実施の形態５に係るＳＯＩデバイスの断面図である。
【図１０】 実施の形態６に係るＳＯＩデバイスの上面図である。
【図１１】 実施の形態６に係るＳＯＩデバイスの断面図である。
【図１２】 実施の形態７に係るＳＯＩデバイスの上面図である。
【図１３】 実施の形態８に係るＳＯＩデバイスの上面図である。
【図１４】 実施の形態８に係るＳＯＩデバイスの、ダミー領域を挟むＡ地点およびＢ地点間に存在する電気抵抗を示した図である。
【図１５】 実施の形態７に係るＳＯＩデバイスの、ダミー領域を挟むＣ地点およびＤ地点間に存在する電気抵抗を示した図である。
【図１６】 実施の形態９に係るＳＯＩデバイスの上面図である。
【図１７】 実施の形態９に係るＳＯＩデバイスの断面図である。
【図１８】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図１９】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２０】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２１】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２２】 実施の形態１０に係るダミー領域の配置方法を示した図である。
【図２３】 実施の形態１１に係るＳＯＩデバイスの断面図である。
【図２４】 実施の形態１１に係るＳＯＩデバイスの断面図である。
【図２５】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２６】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２７】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２８】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図２９】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３０】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３１】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３２】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３３】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３４】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３５】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３６】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３７】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３８】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図３９】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４０】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４１】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４２】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４３】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４４】 実施の形態１２に係るＳＯＩデバイスの製造方法を示す図である。
【図４５】 従来のＳＯＩデバイスの断面図である。
【図４６】 従来のＳＯＩデバイスの電流電圧特性を示す図である。
【図４７】 従来のＳＯＩデバイスの問題点を示す図である。
【図４８】 従来のＳＯＩデバイスの上面図である。
【図４９】 従来のＳＯＩデバイスの断面図である。
【図５０】 従来のＳＯＩデバイスの断面図である。
【図５１】 従来のＳＯＩデバイスの断面図である。
【符号の説明】
１ 基板、２ 埋め込み絶縁膜、３，３ａ，３ｂ シリコン層、３ｃ ダミー拡散領域、４ｂ ダミーゲート絶縁膜、５ａ 完全分離絶縁膜、５ｂ 部分分離絶縁膜、６ｃ ダミードレイン領域、６ｄ ダミーソース領域、７ｂ，７ｃ ダミーゲート電極、９ｂ，９ｃ，１０ｃ，１０ｄ シリサイド領域、１１ 層間絶縁膜、１２ａ〜１２ｈ コンタクトプラグ、１３ａ〜１３ｈ 配線、ＴＲ１，ＴＲ２ ＭＯＳトランジスタ、ＤＭ１〜ＤＭ３ ダミー領域。
Claims (11)
- 基板および前記基板上に形成された埋め込み絶縁膜および前記埋め込み絶縁膜上に形成された半導体層を有するＳＯＩ基板と、
前記埋め込み絶縁膜と接触することなく前記半導体層の表面近傍に形成された絶縁膜である第１分離絶縁膜と、
前記半導体層の一部を含んで形成された複数のＭＯＳトランジスタと、を備え、
前記ＭＯＳトランジスタは、
各々が前記半導体層に選択的に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体層における前記ソース領域と前記ドレイン領域との間の第２導電型の部分であるボディ領域と、
前記ボディ領域の上にゲート酸化膜を介して形成されたゲート電極と、を備え、
前記第１分離絶縁膜と前記埋め込み絶縁膜との間には、前記半導体層における前記第２導電型の部分である第１分離絶縁膜下方半導体層が形成され、
前記半導体層における前記ＭＯＳトランジスタ及び前記第１分離絶縁膜各々の形成区域以外の区域において前記第１分離絶縁膜下方半導体層及び前記ボディ領域と同じウェルに属していることにより前記第１分離絶縁膜下方半導体層及び前記ボディ領域に電気的に接続され、ボディ電位が与えられる前記第２導電型の部分であるボディ電位設定領域と、
前記ＭＯＳトランジスタ各々の間の前記第１分離絶縁膜内における前記ＭＯＳトランジスタ及び前記ボディ電位設定領域各々の形成区域から分離された区域において前記半導体層の一部を含んで形成され、その上面に前記第１分離絶縁膜が形成されない第１領域と、をさらに備え、
前記第１領域の前記半導体層は前記第２導電型である
半導体装置。 - 請求項１に記載の半導体装置であって、
前記埋め込み絶縁膜と接触しつつ前記半導体層を貫通して形成された絶縁膜である第２分離絶縁膜をさらに備える半導体装置。 - 請求項１または請求項２に記載の半導体装置であって、
前記第１領域の前記半導体層内には前記第２導電型の不純物が注入されている
半導体装置。 - 請求項３に記載の半導体装置であって、
前記半導体層内には前記第２導電型の第１ウェルが形成され、
前記第１領域の前記半導体層は前記第１ウェルの一部である
半導体装置。 - 請求項４に記載の半導体装置であって、
前記半導体層内には前記第１導電型の第２ウェルが形成され、
前記第１ウェルと前記第２ウェルとの間に前記第２分離絶縁膜を備える
半導体装置。 - 請求項１ないし請求項５のいずれかに記載の半導体装置であって、
前記第１領域の前記半導体層の表面には第１配線が接続されている
半導体装置。 - 請求項３に記載の半導体装置であって、
前記第１領域は、前記半導体層の前記他の一部の表面に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極とを含む第１ゲートを有する
半導体装置。 - 請求項７に記載の半導体装置であって、
前記第１ゲート電極には固定電位が与えられる
半導体装置。 - 請求項7に記載の半導体装置であって、
前記第１ゲートは前記半導体層の前記他の一部の上に部分的に設けられ、
前記半導体層の前記他の一部のうち前記第１ゲートに覆われない部分に、前記所定の導電型の不純物が注入されている
半導体装置。 - 請求項９に記載の半導体装置であって、
前記第１領域の前記半導体層および前記第１ゲート電極に電気的に接続された第１コンタクトプラグと、
前記第１コンタクトプラグに接続された第１配線と
をさらに備える半導体装置。 - 請求項７に記載の半導体装置であって、
前記第１ゲートは十字型であり、
前記第１領域の前記半導体層は、前記第１ゲートの前記十字型を構成する各辺と平行な四辺を有する平行四辺形を構成する
半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100437A JP4698793B2 (ja) | 2000-04-03 | 2000-04-03 | 半導体装置 |
| US09/677,881 US6455894B1 (en) | 2000-04-03 | 2000-10-03 | Semiconductor device, method of manufacturing the same and method of arranging dummy region |
| FR0014712A FR2807211B1 (fr) | 2000-04-03 | 2000-11-15 | Dispositif semiconducteur de type soi et procede de fabricat ion de ce dispositif |
| TW089125596A TW477067B (en) | 2000-04-03 | 2000-12-01 | Semiconductor device, method of manufacturing the same and method of arranging dummy region |
| DE10059620A DE10059620A1 (de) | 2000-04-03 | 2000-12-01 | Halbleitervorrichtung,Verfahren zum Herstellen derselben und Verfahren zum Anordnen eines Dummybereiches |
| KR10-2000-0072678A KR100373287B1 (ko) | 2000-04-03 | 2000-12-02 | 반도체 장치, 그 제조 방법 및 더미 영역의 배치 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000100437A JP4698793B2 (ja) | 2000-04-03 | 2000-04-03 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011015269A Division JP5269924B2 (ja) | 2011-01-27 | 2011-01-27 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001284599A JP2001284599A (ja) | 2001-10-12 |
| JP2001284599A5 JP2001284599A5 (ja) | 2007-05-24 |
| JP4698793B2 true JP4698793B2 (ja) | 2011-06-08 |
Family
ID=18614644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000100437A Expired - Fee Related JP4698793B2 (ja) | 2000-04-03 | 2000-04-03 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6455894B1 (ja) |
| JP (1) | JP4698793B2 (ja) |
| KR (1) | KR100373287B1 (ja) |
| DE (1) | DE10059620A1 (ja) |
| FR (1) | FR2807211B1 (ja) |
| TW (1) | TW477067B (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158359A (ja) * | 2000-11-21 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3719650B2 (ja) * | 2000-12-22 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置 |
| US6787422B2 (en) * | 2001-01-08 | 2004-09-07 | Chartered Semiconductor Manufacturing Ltd. | Method of body contact for SOI mosfet |
| JP2002208705A (ja) | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2002246600A (ja) * | 2001-02-13 | 2002-08-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| KR100422468B1 (ko) * | 2001-07-31 | 2004-03-11 | 삼성전자주식회사 | 에스 오 아이 소자 및 그 제조방법 |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US6946371B2 (en) | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| KR100897474B1 (ko) * | 2002-06-29 | 2009-05-14 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
| US6960781B2 (en) * | 2003-03-07 | 2005-11-01 | Amberwave Systems Corporation | Shallow trench isolation process |
| JP4371710B2 (ja) * | 2003-06-09 | 2009-11-25 | キヤノン株式会社 | 半導体基体、半導体装置及びこれらの製造方法 |
| JP4651920B2 (ja) * | 2003-07-15 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US6930351B2 (en) | 2003-08-14 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device with dummy gate electrode |
| US20050056881A1 (en) * | 2003-09-15 | 2005-03-17 | Yee-Chia Yeo | Dummy pattern for silicide gate electrode |
| US7109532B1 (en) * | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
| DE102004048096A1 (de) * | 2004-09-30 | 2006-04-27 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur |
| JP5172083B2 (ja) * | 2004-10-18 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法、並びにメモリ回路 |
| US7883979B2 (en) * | 2004-10-26 | 2011-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a semiconductor device with reduced floating body effect |
| US20060091423A1 (en) * | 2004-10-29 | 2006-05-04 | Peter Poechmueller | Layer fill for homogenous technology processing |
| KR100641555B1 (ko) * | 2004-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터 |
| JP5091462B2 (ja) * | 2006-01-19 | 2012-12-05 | パナソニック株式会社 | セルおよび半導体装置 |
| US20090087956A1 (en) * | 2007-09-27 | 2009-04-02 | Texas Instruments Incorporated | Dummy Contact Fill to Improve Post Contact Chemical Mechanical Polish Topography |
| KR100967037B1 (ko) * | 2007-10-17 | 2010-06-29 | 주식회사 하이닉스반도체 | 퓨즈 박스 및 그 형성 방법 |
| US7880229B2 (en) * | 2007-10-18 | 2011-02-01 | Globalfoundries Inc. | Body tie test structure for accurate body effect measurement |
| US7994577B2 (en) * | 2008-07-18 | 2011-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD protection structures on SOI substrates |
| CN101872737A (zh) * | 2010-01-28 | 2010-10-27 | 中国科学院上海微系统与信息技术研究所 | 一种抑制soi浮体效应的mos结构及其制作方法 |
| US8598656B2 (en) * | 2010-03-08 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus of forming ESD protection device |
| KR101804420B1 (ko) * | 2010-06-14 | 2018-01-11 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US8217464B2 (en) * | 2010-08-06 | 2012-07-10 | Altera Corporation | N-well/P-well strap structures |
| JP2011146733A (ja) * | 2011-03-18 | 2011-07-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8765607B2 (en) * | 2011-06-01 | 2014-07-01 | Freescale Semiconductor, Inc. | Active tiling placement for improved latch-up immunity |
| US8796855B2 (en) | 2012-01-13 | 2014-08-05 | Freescale Semiconductor, Inc. | Semiconductor devices with nonconductive vias |
| US9143123B2 (en) * | 2012-07-10 | 2015-09-22 | Infineon Technologies Ag | RF switch, mobile communication device and method for switching an RF signal |
| CN105633134B (zh) * | 2014-10-28 | 2019-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体栅极版图及其修正方法、半导体结构形成方法 |
| FR3036846B1 (fr) | 2015-05-29 | 2018-06-15 | Stmicroelectronics (Crolles 2) Sas | Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant |
| KR102420539B1 (ko) * | 2015-08-26 | 2022-07-14 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10249621B2 (en) * | 2016-12-15 | 2019-04-02 | Texas Instruments Incorporated | Dummy contacts to mitigate plasma charging damage to gate dielectrics |
| KR101927667B1 (ko) * | 2018-03-15 | 2018-12-10 | 한국과학기술원 | 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| JPH0832039A (ja) | 1994-07-12 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| US5910017A (en) * | 1996-02-21 | 1999-06-08 | Texas Instruments Incorporated | Increasing uniformity in a refill layer thickness for a semiconductor device |
| US5767549A (en) * | 1996-07-03 | 1998-06-16 | International Business Machines Corporation | SOI CMOS structure |
| JPH1041406A (ja) * | 1996-07-18 | 1998-02-13 | Mitsubishi Electric Corp | 半導体装置 |
| EP0844660B1 (en) * | 1996-11-26 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP3648343B2 (ja) * | 1997-01-14 | 2005-05-18 | 株式会社東芝 | 半導体装置 |
| JP3371756B2 (ja) | 1997-05-16 | 2003-01-27 | 株式会社デンソー | 半導体基板の製造方法 |
| JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11204801A (ja) * | 1997-11-13 | 1999-07-30 | Seiko Epson Corp | 半導体装置 |
| JP4158219B2 (ja) * | 1998-02-27 | 2008-10-01 | 株式会社デンソー | 半導体装置の製造方法 |
| US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
| JPH11317528A (ja) * | 1998-05-07 | 1999-11-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100296130B1 (ko) * | 1998-06-29 | 2001-08-07 | 박종섭 | 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법 |
| KR100272166B1 (ko) * | 1998-06-30 | 2000-11-15 | 윤종용 | 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법 |
| JP4540146B2 (ja) * | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000216388A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP2001077368A (ja) * | 1999-09-03 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6281593B1 (en) * | 1999-12-06 | 2001-08-28 | International Business Machines Corporation | SOI MOSFET body contact and method of fabrication |
-
2000
- 2000-04-03 JP JP2000100437A patent/JP4698793B2/ja not_active Expired - Fee Related
- 2000-10-03 US US09/677,881 patent/US6455894B1/en not_active Expired - Fee Related
- 2000-11-15 FR FR0014712A patent/FR2807211B1/fr not_active Expired - Fee Related
- 2000-12-01 TW TW089125596A patent/TW477067B/zh not_active IP Right Cessation
- 2000-12-01 DE DE10059620A patent/DE10059620A1/de not_active Ceased
- 2000-12-02 KR KR10-2000-0072678A patent/KR100373287B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10059620A1 (de) | 2001-10-18 |
| KR20010096517A (ko) | 2001-11-07 |
| KR100373287B1 (ko) | 2003-02-25 |
| FR2807211B1 (fr) | 2004-12-17 |
| US6455894B1 (en) | 2002-09-24 |
| FR2807211A1 (fr) | 2001-10-05 |
| JP2001284599A (ja) | 2001-10-12 |
| TW477067B (en) | 2002-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4698793B2 (ja) | 半導体装置 | |
| US6794717B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6303414B1 (en) | Method of forming PID protection diode for SOI wafer | |
| US6670677B2 (en) | SOI substrate having an etch stop layer and an SOI integrated circuit fabricated thereon | |
| US6611041B2 (en) | Inductor with patterned ground shield | |
| US8466026B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6709950B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4749134B2 (ja) | 自己整合ダブルゲートデバイス及びその形成方法 | |
| JP2012169640A (ja) | 半導体装置 | |
| US6914307B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7402865B2 (en) | Semiconductor device including a contact connected to the body and method of manufacturing the same | |
| WO2004051749A1 (en) | Lateral lubistor structure and method | |
| JP5005241B2 (ja) | 半導体装置及びその製造方法 | |
| JP7759855B2 (ja) | 半導体装置およびその製造方法 | |
| JP5269924B2 (ja) | 半導体装置の製造方法 | |
| JP4608710B2 (ja) | 半導体装置 | |
| US20020033536A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR20040040685A (ko) | 무경계 콘택을 포함하는 반도체 장치의 로컬 살리시데이션방법 | |
| JP2004103812A (ja) | 半導体装置およびその製造方法 | |
| JP2012151230A (ja) | 保護素子及び保護素子を備えた半導体装置 | |
| JPH07335881A (ja) | 半導体装置及びその製造方法 | |
| KR20040008711A (ko) | 반도체 장치의 게이트 전극 제조방법 | |
| JP2012186491A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070330 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090828 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091106 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091106 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110302 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |