JP5110535B2 - 半導体測距素子及び固体撮像装置 - Google Patents

Description

本発明は半導体測距素子に係り、更には半導体測距素子を複数個を配列した固体撮像装置に関する。

１９９７年に発表されたＣＣＤを用いた１次元の距離画像センサを発端とし、例えば、Ｒ．宮川（R. Miyagawa)他１名，「ＣＣＤを用いた距離測定センサ（CCD-based range-finding sensor），米国電子電気学会（IEEE）トランズアクション・オン・エレクトロン・デバイセス(Ｔransaction on Electron Devices）,米国，１９９７年１０月，第４４巻，第１０号， ｐ．１６４８−１６５２に記載のように、光の飛行時間を用いて距離画像を取得する光飛行時間型（ＴＯＦ）型距離センサの開発が多方面で進んでいる。

しかしながら、現在実現されているＴＯＦ型距離センサの解像度は、２万画素以内程度に留まっている。又、ＣＣＤを用いた方式の場合、画素数が大きくなると画素の駆動が難しくなり、ＣＭＯＳとＣＣＤの混在プロセスを用いた方式では、製作コストが高くなる。

かかる状況に鑑み、本発明者の一人は、特開２００４−２９４４２０号公報において、高感度化に有効で且つ電荷転送を高速に行うＣＭＯＳ技術に基づく手法を既に提案した。更に、これを発展させ、特開２００５−２３５８９３号公報において、ＣＭＯＳ集積回路のフィールド酸化膜の上にゲート電極を形成した簡単な構造の距離画像センサをも提案している。

しかしながら、特開２００５−２３５８９３号公報で提案したフィールド酸化膜下の半導体層を活性層として利用する方式の場合、暗電流が大きく、その低減が課題となっている。

また、特開２００４−２９４４２０号公報で提案した構造等の浮遊拡散層で電荷の蓄積を行う方式の場合は、リセットノイズが除去できず、ランダムノイズレベルが高く、光量が少ない領域での性能劣化が大きいという課題がある。

本発明は、低製造コストで製造可能で、暗電流低減とリセットノイズ除去による低ノイズ性能に優れた半導体測距素子、及びこの半導体測距素子を画素として用い、高い距離分解能と空間解像度を有する固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、（ａ）第１導電型の半導体層と、（ｂ）半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、（ｃ）半導体層上の表面の一部に、電荷生成埋込領域とは半導体層の一部により離間して埋め込まれ、電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、（ｄ）半導体層上の表面の一部に、第１電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第１電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、（ｅ）半導体層上の表面の一部に、第２電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第２電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、（ｆ）半導体層、電荷生成埋込領域、第１及び第２電荷転送埋込領域、第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、電荷生成埋込領域と第１電荷転送埋込領域との間及び電荷生成埋込領域と第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷転送埋込領域と第１電荷読み出し埋込領域との間及び第２電荷転送埋込領域と第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極とを備える半導体測距素子であることを要旨とする。そして、この半導体測距素子は、電荷生成埋込領域で、対象物が反射したパルス光を光信号として受光し、電荷生成埋込領域直下の半導体層で光信号を信号電荷に変換し、第１及び第２転送ゲート電極に、パルス光と同期して、順次パルス信号を与えて動作させることにより、第１及び第２電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。ここで、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。「絶縁膜」としては、シリコン酸化膜（ＳｉＯ₂膜）が好適であるが、シリコン酸化膜（ＳｉＯ₂膜）以外の種々の絶縁膜の使用を妨げるものではない。即ち、第１及び第２転送ゲート電極は、より一般的には、種々の絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしている。例えば、シリコン酸化膜（ＳｉＯ₂膜）／シリコン窒化膜（Ｓｉ₃Ｎ₄膜）／シリコン酸化膜（ＳｉＯ₂膜）の３層積層膜からなるＯＮＯ膜とすれば、比誘電率ε_r＝５〜５．５と同程度が得られる。更に、ε_r＝６であるストロンチウム酸化物（ＳｒＯ）膜、ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜、ε_r＝８〜１１であるアルミニウム酸化物（Ａｌ₂Ｏ₃）膜、ε_r＝１０であるマグネシウム酸化物（ＭｇＯ）膜、ε_r＝１６〜１７であるイットリウム酸化物（Ｙ₂Ｏ₃）膜、ε_r＝２２〜２３であるハフニウム酸化物（ＨｆＯ₂）膜、ε_r＝２２〜２３であるジルコニウム酸化物（ＺｒＯ₂）膜、ε_r＝２５〜２７であるタンタル酸化物（Ｔａ₂Ｏ₅）膜、ε_r＝４０であるビスマス酸化物（Ｂｉ₂Ｏ₃）膜のいずれか一つの単層膜或いはこれらの複数を積層した複合膜がＭＩＳトランジスタのゲート絶縁膜として使用可能である。Ｔａ₂Ｏ₅やＢｉ₂Ｏ₃は多結晶シリコンとの界面における熱的安定性に欠ける（尚、ここで例示したそれぞれの比誘電率ε_rの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。更に、シリコン酸化膜とこれらの複合膜のゲート絶縁膜でも良い。複合膜は３層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率ε_rが５〜６以上の材料を含むゲート絶縁膜が好ましい。但し、複合膜の場合はゲート絶縁膜全体として測定される実効的な比誘電率ε_reffが５〜６以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなるゲート絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物がゲート絶縁膜として使用可能である。尚、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ₃）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ₃）等も高誘電率のゲート絶縁膜して使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。

本発明の第２の態様は、（ａ）第１導電型の半導体層と、（ｂ）この半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、（ｃ）表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、（ｄ）表面埋込領域上の表面の一部に、第１電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第１電荷転送障壁領域との間に第１電荷転送障壁領域を転送されてきた信号電荷を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、（ｅ）表面埋込領域上の表面の一部に、第２電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第２電荷転送障壁領域との間に第２荷転送障壁領域を転送されてきた信号電荷を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、（ｆ）表面埋込領域、第１及び第２電荷転送障壁領域、第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、第１電荷転送障壁領域及び第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷読み出し障壁領域と第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極とを備える半導体測距素子であることを要旨とする。そして、この半導体測距素子は、第１及び第２電荷転送障壁領域の間の表面埋込領域で、対象物が反射したパルス光を光信号として受光し、この表面埋込領域直下の半導体層で光信号を信号電荷に変換し、第１及び第２転送ゲート電極に、パルス光と同期して、順次パルス信号を与えて動作させることにより、第１及び第２ポテンシャル井戸に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。

本発明の第３の態様は、（ａ）第１導電型の半導体層と、（ｂ）半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、（ｃ）半導体層上の表面の一部に、電荷生成埋込領域とは半導体層の一部により離間して埋め込まれ、電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、（ｄ）半導体層上の表面の一部に、第１電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第１電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、（ｅ）半導体層上の表面の一部に、第２電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第２電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、（ｆ）半導体層、電荷生成埋込領域、第１及び第２電荷転送埋込領域、第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、電荷生成埋込領域と第１電荷転送埋込領域との間及び電荷生成埋込領域と第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷転送埋込領域と第１電荷読み出し埋込領域との間及び第２電荷転送埋込領域と第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極とを備える画素を１次元方向に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１及び第２転送ゲート電極に、順次パルス信号を与え、それぞれの画素において、第１及び第２電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。

本発明の第４の態様は、（ａ）第１導電型の半導体層と、（ｂ）この半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、（ｃ）表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、（ｄ）表面埋込領域上の表面の一部に、第１電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第１電荷転送障壁領域との間に第１電荷転送障壁領域を転送されてきた信号電荷を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、（ｅ）表面埋込領域上の表面の一部に、第２電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第２電荷転送障壁領域との間に第２荷転送障壁領域を転送されてきた信号電荷を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、（ｆ）表面埋込領域、第１及び第２電荷転送障壁領域、第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、第１電荷転送障壁領域及び第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷読み出し障壁領域と第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極とを備える画素を１次元方向に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１及び第２転送ゲート電極に、順次パルス信号を与え、それぞれの画素において、第１及び第２ポテンシャル井戸に蓄積された電荷の配分比から対象物までの距離を測定することを特徴とする。

本発明の第５の態様は、（ａ）第１導電型の半導体層と、（ｂ）半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、（ｃ）半導体層上の表面の一部に、電荷生成埋込領域とは半導体層の一部により離間して埋め込まれ、電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、（ｄ）半導体層上の表面の一部に、第１電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第１電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、（ｅ）半導体層上の表面の一部に、第２電荷転送埋込領域とは半導体層の一部により離間して埋め込まれ、第２電荷転送埋込領域から信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、（ｆ）半導体層、電荷生成埋込領域、第１及び第２電荷転送埋込領域、第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、電荷生成埋込領域と第１電荷転送埋込領域との間及び電荷生成埋込領域と第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷転送埋込領域と第１電荷読み出し埋込領域との間及び第２電荷転送埋込領域と第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極とを備える画素を２次元マトリクス状に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１及び第２転送ゲート電極に、順次パルス信号を与え、それぞれの画素において、第１及び第２電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定し、全画素を２次元アクセスし、測定された距離に対応する２次元画像を得ることを特徴とする。

本発明の第６の態様は、（ａ）第１導電型の半導体層と、（ｂ）この半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、（ｃ）表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、（ｄ）表面埋込領域上の表面の一部に、第１電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第１電荷転送障壁領域との間に第１電荷転送障壁領域を転送されてきた信号電荷を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、（ｅ）表面埋込領域上の表面の一部に、第２電荷転送障壁領域とは表面埋込領域の一部により離間して埋め込まれ、第２電荷転送障壁領域との間に第２荷転送障壁領域を転送されてきた信号電荷を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、（ｆ）表面埋込領域、第１及び第２電荷転送障壁領域、第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、（ｇ）この絶縁膜上に配置され、第１電荷転送障壁領域及び第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御し、信号電荷を、第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、（ｈ）この絶縁膜上に配置され、第１電荷読み出し障壁領域と第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極とを備える画素を２次元マトリクス状に配列した固体撮像装置であることを要旨とする。そして、この固体撮像装置は、パルス光と同期して、すべての画素の第１及び第２転送ゲート電極に、順次パルス信号を与え、それぞれの画素において、第１及び第２ポテンシャル井戸に蓄積された電荷の配分比から対象物までの距離を測定し、全画素を２次元アクセスし、測定された距離に対応する２次元画像を得ることを特徴とする。

本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図である。 図２のＡ−Ａ方向から見た模式的な断面図である。 パルス信号ＴＸ１＝０Ｖを第１転送ゲート電極に，パルス信号ＴＸ２＝−２．５Ｖを第２転送ゲート電極に与えたときの電位分布と第１電荷転送埋込領域への信号電荷の転送の様子を説明する模式図である。 パルス信号ＴＸ２＝０Ｖを第２転送ゲート電極に，パルス信号ＴＸ１＝−２．５Ｖを第１転送ゲート電極に与えたときの電位分布と第２電荷転送埋込領域への信号電荷の転送の様子を説明する模式図である。 第１の実施の形態に係る半導体測距素子の受光ゲート電極に入射するパルス光と、第１転送ゲート電極及び第２転送ゲート電極に印加するパルス信号との動作タイミングの関係を説明するタイミングチャートである。 図１に示した第１の実施の形態に係る固体撮像装置の動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する、図２のＡ−Ａ方向に対応する方向から見た模式的な断面図である。 図９（ａ）は、第１の実施の形態に係る半導体測距素子において、受光ゲート電極、第１転送ゲート電極、第２転送ゲート電極、第１読み出しゲート電極及び第２読み出しゲート電極のパターン位置に対して、電荷生成埋込領域，第１電荷転送埋込領域、第２電荷転送埋込領域、第１電荷読み出し埋込領域及び第２電荷読み出し埋込領域のパターン位置が右にΔシフトした場合を一例として示し、図９（ｂ）は、この場合のポテンシャルダイアグラムをしめし、破線の丸で囲んだＡ部分にバリヤが発生する不具合を説明する図である。 本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その１）である。 本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その２）である。 本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する工程断面図（その３）である。 図１３（ａ）は、本発明の第３の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図で、図１３（ｂ）は、図１３（ａ）のＢ−Ｂ方向から見た模式的な断面図である。 図１４（ａ）は、本発明の第４の実施の形態に係る固体撮像装置の画素の一部となる半導体測距素子の構成を説明する概略的な平面図で、図１４（ｂ）は、図１４（ａ）のＣ−Ｃ方向から見た模式的な断面図である。

次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１〜第４の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。例えば、以下の第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm）と周辺回路部（９４，９５，９６，ＮＣ₁〜ＮＣ_m）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の上辺部にはタイミング制御回路９４が、下辺部には水平シフトレジスタ９６が。それぞれ画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm方向に沿って設けられ、画素アレイ部の右辺部には画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；……；Ｘ_1j〜Ｘ_nj；……；Ｘ_1m〜Ｘ_nm方向に沿って垂直シフトレジスタ及び垂直走査回路９５が設けられている。画素Ｘ_njに内部構造を例示したように、それぞれの画素Ｘ_ijは、半導体光電変換素子と電荷転送部を備えるＴＯＦ画素回路８１及び電圧読み出し用バッファアンプ８２からなる。

タイミング制御回路９４及び水平シフトレジスタ９６及び垂直シフトレジスタ及び垂直走査回路９５によって画素アレイ部内の画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁〜Ｘ_n1；Ｘ₁₂〜Ｘ_n2；……；Ｘ_1j〜Ｘ_nj；……；Ｘ_1m〜Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

各画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmからの信号読み出しについては、おおむね通常のＣＭＯＳイメージセンサと同様である。但し、各画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmのそれぞれのフォトダイオードからの電荷転送させるための制御信号ＴＸ１（φ１）、ＴＸ２（φ２）は、タイミング制御回路９４から全画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmに同時に与えられ、しかも高い周波数の信号であるので、その期間には、スイッチングノイズが発生する。したがって画素部からの信号読み出しは、ノイズ処理回路ＮＣ₁〜ＮＣ_mによる処理が終了した後に読み出し期間を設けて行う。

第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の平面構造の一例を、図２に示す。図２の中央に示す受光ゲート電極１１の直下に、半導体光電変換素子が形成され、受光ゲート電極１１の両側に、半導体光電変換素子が生成した信号電荷を交互に左右に転送する第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａが配置されている。更に、第１転送ゲート電極１６ｂの左側には第１読み出しゲート電極１４ｂが、第２転送ゲート電極１６ａの右側には第２読み出しゲート電極１４ａが配置されている。

図１の光源９１から繰り返しパルス信号として照射された光は、対象物９２で反射され、図２の受光ゲート電極１１の周辺を周回する遮光膜の開口部（図示省略）を介して半導体光電変換素子に入射する。即ち、半導体光電変換素子は、遮光膜の開口部（図示省略）を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。

更に、図２及び図３に示すように、第１転送ゲート電極１６ｂ及び第１読み出しゲート電極１４ｂにより順に逐次転送された信号電荷を蓄積する第１浮遊拡散領域２３ｂが左側に、第２転送ゲート電極１６ａ及び第２読み出しゲート電極１４ａにより順に逐次転送された信号電荷を蓄積する第２浮遊拡散領域２３ａが右側に配置されている。

図２の左側には、更に、第１浮遊拡散領域２３ｂに隣接し、第１リセットゲート電極１３ｂと、この第１リセットゲート電極１３ｂを介して、第１浮遊拡散領域２３ｂに対向する第１リセットドレイン領域２４ｂが配置されている。一方、図２の右側には第２浮遊拡散領域２３ａに隣接し、第２リセットゲート電極１３ａと、この第２リセットゲート電極１３ａを介して、第２浮遊拡散領域２３ａに対向する第２リセットドレイン領域２４ａが更に配置されている。

第１浮遊拡散領域２３ｂ、第１リセットゲート電極１３ｂ及び第１リセットドレイン領域２４ｂとで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２浮遊拡散領域２３ａ、第２リセットゲート電極１３ａ及び第２リセットドレイン領域２４ａとで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに蓄積された電荷を第１リセットドレイン領域２４ｂ及び第２リセットドレイン領域２４ａにそれぞれ吐き出し、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａをリセットする。

図２に示されるように、第１の実施の形態に係る半導体測距素子においては、半導体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるように、平面パターン上、第１転送ゲート電極と第２転送ゲート電極のそれぞれの中心線（図示省略）が、同一直線上に配置されている。そして、信号電荷の転送方向に直交する方向（図２において、上下方向）に測った第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａのそれぞれの幅が、直交する方向に測った受光ゲート電極１１の幅よりも狭くすることにより、受光ゲート電極１１の直下の受光部の面積を大きくしても、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａによる信号電荷の完全転送が行えるようにしている。

図３は図２に示した半導体測距素子の断面構造であり、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０と、半導体層（エピタキシャル成長層）２０の上に配置された第２導電型（ｎ型）の電荷生成埋込領域２２が示されている。中央部の受光ゲート電極１１の直下の絶縁膜３１と、電荷生成埋込領域２２と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の電荷生成埋込領域２２の一部に注入される。

絶縁膜３１は、受光ゲート電極１１の直下から左側に第１転送ゲート電極１６ｂを経て、第１読み出しゲート電極１４ｂの下まで延伸し、右側に第２転送ゲート電極１６ａを経て、第２読み出しゲート電極１４ａの下まで延伸している。この絶縁膜３１の下において、受光ゲート電極１１の直下に、電荷生成埋込領域２２が配置され、電荷生成埋込領域２２の両側の第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下には、それぞれ第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａが配置されている。更に、絶縁膜３１を介して、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの両側の第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａの直下には、それぞれ第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが配置されている。図３から明らかなように、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａは、それぞれ第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに金属学的に接触（接合）するように形成されている。第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａは、それぞれ、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａより高不純物密度の半導体領域である。

電荷生成埋込領域２２と第１電荷転送埋込領域２７ｂの間の第１転送ゲート電極１６ｂの直下に位置する部分が第１転送チャネルとして機能し、電荷生成埋込領域２２と第２電荷転送埋込領域２７ａの間の第２転送ゲート電極１６ａの直下に位置する部分が第２転送チャネルとして機能する。即ち、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、第１及び第２転送チャネルの電位を、図４及び図５に示すように、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御する。

例えば、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａには、負電圧（例えばＲＸ１＝ＲＸ２＝−２Ｖ）を加え、受光ゲート電極１１に暗電流の低減のため、負の一定電圧、例えばＰＧ＝−２．５Ｖの一定値を与えておく。そして、例えば第１転送ゲート電極１６ｂにＴＸ１＝０Ｖ，第２転送ゲート電極１６ａにＴＸ２＝−２．５Ｖを与えたとき、半導体中の電位分布は、図４のようになり、光により発生した電子は、第１転送ゲート電極１６ｂの下の第１電荷転送埋込領域２７ｂに転送される。逆に、第１転送ゲート電極１６ｂにＴＸ１＝−２．５Ｖ，第２転送ゲート電極１６ａにＴＸ２＝０Ｖを与えると、半導体中の電位分布は、図５のようになり、光により発生した電子は、第２転送ゲート電極１６ａの下の第２電荷転送埋込領域２７ａに転送される。この様に、信号電荷を第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａにそれぞれ転送する。そして、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを開いたときには、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに蓄積された電荷が、すべて、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａに転送される。

即ち、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、第１及び第２転送チャネルの電位を、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御し、信号電荷を第１及び第２転送チャネルを介して交互に、第２導電型（ｎ型）の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａにそれぞれ転送する。

第１浮遊拡散領域２３ｂには、図２に示すように、電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が接続され、第２浮遊拡散領域２３ａには、電圧読み出し用バッファアンプ８２の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ１のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ１のソース電極は、垂直信号線Ｂ_i1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ２のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ２のソース電極は、垂直信号線Ｂ_i2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイレベルにすることにより、スイッチングトランジスタＭＳ１，ＭＳ２が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１，ＭＡ２で増幅された第１浮遊拡散領域２３ｂ，第２浮遊拡散領域２３ａの電位に対応する電流が垂直信号線Ｂ_i2，Ｂ_i1に流れる。

なお、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとを何らかの接続配線で短絡し、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとを共通の信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極に接続すれば、１画素内のトランジスタ数を少なくできるとともに、電位の共通した拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。このため、図１では、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａの電位を共通の信号読み出しトランジスタ（増幅トランジスタ）で読み出す構成を示している。第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとを接続する「接続配線」としては金属配線や多結晶シリコン配線等の表面配線層でも、埋込拡散層や埋込高融点金属層等の半導体基板１８中に埋め込まれた埋込配線層でも良い。

又、図３に示した断面図の紙面の奥、若しくは手前で、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとを、第２導電型（ｎ型）の拡散領域を介して連続するようにして、この拡散領域に共通の信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極を接続するようにしても良い。或いは、第２導電型（ｎ型）の拡散領域で第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとを一体の領域として構成し、この一体の領域に共通の信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極を接続するようにしても、１画素内のトランジスタ数を少なくできる。

電荷生成埋込領域２２とｐｎ接合を形成し、電荷生成領域となる半導体層２０の不純物密度は、半導体基板１９の不純物密度よりも低い。即ち、半導体基板１９は、不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下、半導体層（エピタキシャル成長層）２０が不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下程度が好ましい。

特に、半導体基板１９を不純物密度４×１０¹⁷ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下のシリコン基板、半導体層（エピタキシャル成長層）２０を不純物密度６×１０¹¹ｃｍ^-3程度以上、２×１０^１５ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、通常のＣＭＯＳプロセスが採用でき、絶縁膜３１としては、素子分離に用いられるＬＯＣＯＳ（Local oxidation of silicon）法と称される選択酸化法により形成された絶縁膜（フィールド酸化膜）３１が利用可能である。工業的な意味からは、不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度以下のシリコン基板１９、不純物密度６×１０¹³ｃｍ^-3程度以上、１．５×１０^１５ｃｍ^-3程度以下のシリコンエピタキシャル成長層２０とすれば、市場での入手も容易で好ましい。シリコンエピタキシャル成長層２０の厚さは４〜２０μｍ程度、好ましくは６〜１０μｍ程度とすれば良い。受光ゲート電極１１の直下、及び左右の第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下に位置する半導体層（エピタキシャル成長層）２０は、通常のＣＭＯＳプロセスにおけるｐウェルやｎウェルが配置されていない領域である。

電荷生成埋込領域２２のピーク不純物密度と深さは、ゲート絶縁膜となる絶縁膜（フィールド酸化膜）３１の厚さに対して、例えば−２．５Ｖの負電圧を加えたとき、半導体表面のホール蓄積層の不純物密度が十分に高くなるように、その値が設定されている。例えば、電荷生成埋込領域２２は、不純物密度５×１０¹⁴ｃｍ^-3程度以上、５×１０^１6ｃｍ^-3程度以下、好ましくは１×１０^１5ｃｍ^-3程度以上、２×１０¹⁶ｃｍ^-3程度以下、代表的には、例えば１×１０¹⁶ｃｍ^-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。

又、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに関しても、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに負電圧が与えられたときには、半導体表面にはホール蓄積層が十分な不純物密度で形成されるようにするとともに、十分な最大蓄積電子数が得られ、且つ第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを開いたときには、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに蓄積された電荷が、すべて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに転送できる完全空乏化が達成されるように、ピーク不純物密度、深さ及び大きさが設定されている。

製造プロセスを考慮すれば、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａは、それぞれ同一の不純物密度と深さに設定するのが都合が良く、例えば、不純物密度５×１０¹⁴ｃｍ^-3程度以上、５×１０^１6ｃｍ^-3程度以下、好ましくは１×１０^１5ｃｍ^-3程度以上、２×１０¹⁶ｃｍ^-3程度以下の不純物密度、０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度の深さで設計することが可能である。

絶縁膜３１を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。絶縁膜３１を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率ε_r＝４．４であるＣＶＤ酸化膜膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

絶縁膜（フィールド酸化膜）３１上に形成した第１転送ゲート電極１６ｂには、図６のパルス信号ＴＸ１を、第２転送ゲート電極１６ａには、図６のパルス信号ＴＸ２を与える。中央の受光ゲート電極１１には、一定電圧ＰＧ、例えばＰＧ＝−２．５Ｖを与える。例えばパルス信号ＴＸ１＝０Ｖを第１転送ゲート電極１６ｂに，パルス信号ＴＸ２＝−２．５Ｖを第２転送ゲート電極１６ａに与えたとき、電荷生成埋込領域２２中の電位分布は、図４のようになり、光信号により生成された電子は、左側の第１電荷転送埋込領域２７ｂに転送される。逆に、パルス信号ＴＸ１＝−２．５Ｖを第１転送ゲート電極１６ｂに，パルス信号ＴＸ２＝０Ｖを第２転送ゲート電極１６ａに与えると、光信号により生成された電子は、右側の第２電荷転送埋込領域２７ａに転送される。第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａによる電荷転送は、電荷生成埋込領域２２を用いて、絶縁膜（フィールド酸化膜）３１との界面より深いバルク中をキャリア（電子）が走行するので、絶縁膜（フィールド酸化膜）３１と半導体との界面における界面順位や表面散乱の影響を受けないため、高速に行われる。即ち、ｎ型電荷生成埋込領域２２をｐ型シリコンエピタキシャル成長層２０の上部に形成しているので、ｎ型電荷生成埋込領域２２とｐ型シリコンエピタキシャル成長層２０の界面に近い深い領域をキャリア（電子）が走行できるような深さ方向の電位ポテンシャルが形成されるので、半導体領域と絶縁膜３１との界面の準位に光で発生したキャリア（電子）が捕獲されないようにできる。

更に、電荷生成埋込領域２２がない場合は、ｐ型シリコンエピタキシャル成長層２０の深い位置での中性領域で発生した電子が拡散で絶縁膜（フィールド酸化膜）３１近傍の半導体表面付近に達するまでには、長い時間を要し、これによってパルス光と発生する電子の検出のタイミングのずれとなる。しかし、電荷生成埋込領域２２を設けることにより、電荷生成領域として機能するｐ型シリコンエピタキシャル成長層２０の深い位置での中性領域で発生した電子は、電荷生成埋込領域２２に短時間で注入され、これによってパルス光と発生する電子の検出のタイミングのずれの影響は軽減される。

第１の実施の形態に係る半導体測距素子においては、例えば、図６に示すようなパルス光が照射されたときパルス信号ＴＸ１＝０Ｖの期間に照射されたパルス光による信号電荷は、左側の第１電荷転送埋込領域２７ｂに転送され、パルス信号ＴＸ２＝０Ｖの期間に照射されたパルス光による信号電荷は、右側の第２電荷転送埋込領域２７ａに転送される。このとき、パルス光が図６に示すＡの波形のときには、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａにそれぞれ転送される電子（信号電荷）の量は等量である。一方、パルス光が遅れて、図６の破線で示すＢの波形のように入射したときには、右側の第２電荷転送埋込領域２７ａに転送される信号電荷量が増える。したがって、左側の第１電荷転送埋込領域２７ｂと右側の第２電荷転送埋込領域２７ａの蓄積された電子（信号電荷）の量の差を求めれば、パルス光の遅れ時間を推定することができる。

つまり、第１の実施の形態に係る半導体測距素子による推定距離Ｌは、式（１）で示されるように、左側の第１電荷転送埋込領域２７ｂに転送され蓄積された信号電荷Ｑ₁と、右側の第２電荷転送埋込領域２７ａに転送され、蓄積された信号電荷Ｑ₂との配分比から与えられる：
Ｌ＝（ｃＴ₀／２）（Ｑ₂／（Ｑ₁＋Ｑ₂）） ……（１）
ここで、ｃは光速、Ｔ₀は、パルス光のパルス幅である。

式（１）が成り立つためには、半導体光電変換素子の電荷生成領域となる半導体層２０において光信号により生成された信号電荷が、パルス光のパルス幅Ｔ₀に比べて遥かに短い時間で、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに振り分けられる構造を作る必要がある。そのため、第１の実施の形態に係る半導体測距素子においては、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａ直下の電荷生成埋込領域２２中に十分大きな横方向のフリンジング電界ができるような構造に設計されている。即ち、低不純物密度のｐ型シリコンエピタキシャル成長層２０上に、厚い酸化膜からなる絶縁膜（フィールド酸化膜）３１を形成し、その上に受光ゲート電極１１、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａを形成した構造により平行平板コンデンサを形成している。ガウスの法則から明らかなように、この平行平板コンデンサにおいては、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａのそれぞれの端の位置に対応する絶縁膜（フィールド酸化膜）３１の直下のフリンジ部分で、平行平板コンデンサの近似からずれるので、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに与えた電位で発生する垂直方向電界が弱くなり、垂直方向以外の方向の電界からなるフリンジング電界が発生する。このフリンジング電界の成分は、絶縁膜（フィールド酸化膜）３１が厚い方が、大きくなりやすい。特に、熱酸化膜の比誘電率換算で１５０ｎｍ程度以上、１０００ｎｍ程度以下の厚さとすることで、キャリア（電子）を基板の表面に平行に走行させるフリンジング電界（横方向電界）が発生しやすい。但し、絶縁膜（フィールド酸化膜）３１が厚くなると、フリンジング電界（つまり電極端部での横方向電界）はできやすくなるが、絶縁膜（フィールド酸化膜）３１を厚くしすぎると、今度は、電界そのものが弱くなり、かえって、電極端部での横方向電界が小さくなるので、熱酸化膜の比誘電率換算で１０００ｎｍ程度以上の厚さは好ましくない。したがって、熱酸化膜の比誘電率換算で２００ｎｍ程度以上、４００ｎｍ程度以下の厚さとすれば、フリンジング電界が大きくなるので好ましい。

実際には、信号電荷に比例する電圧として読み出され、第１電荷転送埋込領域２７ｂの蓄積電荷、第２電荷転送埋込領域２７ａの蓄積電荷に対応する電圧をＶ１，Ｖ２として：
Ｌ＝（ｃＴ₀／２）（Ｖ₂／（Ｖ₁＋Ｖ₂）） ……（２）
により、推定距離Ｌが求められる。

本発明の第１の実施の形態では、この様な信号電荷Ｑ₁，Ｑ₂の転送の構造に加えて、背景光の影響をなくすため、図２の平面図の上下方向に第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを設けている。即ち、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを介して、背景光電荷は、吐き出口となる第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに排出される。上下の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂには、制御パルス信号ＴＸＤを与え、図７のタイミング図に示したように、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに加える制御パルス信号ＴＸＤの時間幅が、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに加える制御パルス信号ＴＸ１，ＴＸ２の時間幅よりも長くしている。即ち、光パルスが投影されていない期間、制御パルス信号ＴＸＤの電位を高くして、背景光で発生した背景光電荷を第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに吐き出す。

制御パルス信号ＴＸ１が第１転送ゲート電極１６ｂに、制御パルス信号ＴＸ２が第２転送ゲート電極１６ａに与えられて、左右に信号電荷の振り分けを行っているときには、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに負の電圧（例えばＴＸＤ＝−２Ｖ）を与えて、電位障壁を形成し、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに電荷が転送されないようにしておく。

一方、背景光電荷を吐き出すときには、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに高い電位（例えば１Ｖ）を与えて、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送をしやすくする。

尚、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに印加する電圧ＴＸＤは、特に同じ電圧である必要はなく、互いに±の電圧を加えても排出できる。又、同じプラスの電圧を加えても背景光電荷を排出できる。即ち、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに印加する電圧ＴＸＤには、柔軟性を持った種々の電圧の与え方が可能であり、種々の電圧を印加することにより、効果的に背景光電荷の影響を除去できる。

図２及び３に示した受光ゲート電極１１と第１転送ゲート電極１６ｂとの間のギャップ、及び受光ゲート電極１１と第２転送ゲート電極１６ａとの間のギャップは１μｍ以下とするのが好ましい。ＣＣＤなどは、ポリシリコンを２層用いて、隣接した転送ゲート電極間のギャップを小さくし、ギャップ部の電位障壁ができないようにする技術は周知であるが、第１の実施の形態に係る半導体測距素子においても、受光ゲート電極１１と第１転送ゲート電極１６ｂとの間のギャップ、及び受光ゲート電極１１と第２転送ゲート電極１６ａとの間のギャップは、現在の微細加工技術が許容する最小ギャップ寸法まで狭くすることが好ましい。二重露光技術やＣＶＤで堆積したＴＥＯＳ（テトラエチルオルソシリケート）膜等を用いた開口の縮小技術を用いれば、光露光でも６０ｎｍ以下或いは５０ｎｍ以下のギャップは可能である。第１の実施の形態に係る半導体測距素子では、熱酸化膜の比誘電率換算で１５０ｎｍ程度以上、１０００ｎｍ程度以下の厚さの厚い絶縁膜（フィールド酸化膜）３１を用いかつ、十分な微細加工技術による受光ゲート電極１１と第１転送ゲート電極１６ｂとの間のギャップ、及び受光ゲート電極１１と第２転送ゲート電極１６ａとの間のギャップの微細化により、図３に示すような１層電極構造（例えば１層のポリシリコン電極構造）でも、受光ゲート電極１１と第１転送ゲート電極１６ｂとの間のギャップの直下、及び受光ゲート電極１１と第２転送ゲート電極１６ａとの間のギャップの直下の電荷生成埋込領域２２にポテンシャルの揺らぎを形成し、電位障壁を生じさせないようにすることができる。

＜固体撮像装置の動作＞
図７を用いて、図１に概略構成を示した本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作を説明する。第１の実施の形態に係る固体撮像装置は、図２に示したように、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａを受光ゲート電極１１の左右に設け、光パルスの電荷を左右に振り分けるようにした画素構造であるが、以下の説明では、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａを共通にして、１つの読み出しアンプで時系列的に読み出す場合について説明する（しかしながら、図２に示すように、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａと読み出しアンプを２系統設け、並列に読み出すようにした方が、読み出し速度の点では有利である。その読み出しタイミングは図７と異なり、ノイズキャンセル回路の構成も図１とは異なるが、２つの信号が同時にサンプリングできるように変更するだけである）：

（ａ）先ず、図７の左側に示したＴＯＦ信号蓄積期間では、図１に示した画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmの、それぞれの第１読み出しゲート電極１４ａ及び第２読み出しゲート電極１４ｂに、負電圧（例えばＲＸ１＝ＲＸ２＝２Ｖ）を加えておく。光パルスが投影されていない期間、制御パルス信号ＴＸＤの電位を高くして、背景光で発生した背景光電荷を第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに吐き出す。即ち、図２の第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂには、制御パルス信号ＴＸＤを与えるが、図７のタイミング図に示したように、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに加える制御パルス信号ＴＸＤの時間幅は、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに加える制御パルス信号ＴＸ１，ＴＸ２の時間幅よりも長くしている。

（ｂ）その後、制御パルス信号ＴＸＤ＝０Ｖとし、光源９１からパルス光を出射し、対象物９２で反射されたパルス光は、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmの遮光膜の開口部（図示省略）を介して、それぞれの半導体光電変換素子に入射する。これに同期して、すべての画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmのそれぞれの第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに繰り返しパルスＴＸ１，ＴＸ２を、図７に示すようなタイミングでいっせいに与えて一定期間動作させる。即ち、図７に示すように、光パルスの遅れ時間に依存した電荷を検出するため、ＴＸ１とＴＸ２は、光パルスに同期して、負電圧のパルス（例えば０，−２．５Ｖのパルス）を交互に加えることにより、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに、信号電子を蓄積する。ＴＯＦ信号蓄積期間では、中央の受光ゲート電極１１には、暗電流の低減のため一定電圧ＰＧ、例えばＰＧ＝−２．５Ｖを与えておく。その後、光源９１からのパルス光の出射を止め、信号読み出し期間に移る。信号読み出し期間では、制御パルス信号ＴＸＤの電位を再び高くして、背景光で発生した背景光電荷を第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに吐き出す。

（ｃ）図７の右側に示した信号読み出し期間では、垂直シフトレジスタの出力によって選択されたある１行分の画素信号に対して、画素内での電荷転送と同期して行われる。即ち、１水平ライン毎に、対応するカラムのノイズ処理回路ＮＣ₁〜ＮＣ_mに読み出し、それぞれのノイズ処理回路ＮＣ₁〜ＮＣ_mにおいて、第１ノイズキャンセル回路８４及び第２ノイズキャンセル回路８３で、ノイズキャンセルを行った後、水平走査を行う。先ず、制御信号ＲＳＴ（ｉ）のパルスを与えて、第２浮遊拡散領域２３ａをリセットしたときのリセットレベルをφＲ２パルスによってカラムの第２ノイズキャンセル回路８３にサンプルし、記憶する。次いで、ＲＸ２パルスを与え、第２電荷転送埋込領域２７ａから第２電荷読み出し埋込領域２６ａを経て第２浮遊拡散領域２３ａに電荷の転送を行う。そのときの信号レベルを、φＳ２パルスによってカラムの第２ノイズキャンセル回路８３にサンプルし、記憶する。更に、再び制御信号ＲＳＴ（ｉ）のパルスを与えて、第１浮遊拡散領域２３ｂをリセットし、そのリセットレベルをφＲ１パルスによってカラムの第１ノイズキャンセル回路８４にサンプルし、記憶する。次いで、ＲＸ１パルスを与え、第１電荷転送埋込領域２７ｂから第１電荷読み出し埋込領域２６ｂを経て第１浮遊拡散領域２３ｂに電荷の転送を行う。そのときの信号レベルを、φＳ１パルスによってカラムの第１ノイズキャンセル回路８４にサンプルし、記憶する。それぞれのノイズ処理回路ＮＣ₁〜ＮＣ_mの第１ノイズキャンセル回路８４及び第２ノイズキャンセル回路８３によって、信号レベルからリセットレベルを引き、２つの信号（蓄積電荷対応電圧）Ｖ１，Ｖ２を抽出して、これを順次水平走査により外部に読み出す。１水平ラインの選択は、制御信号Ｓを画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内の電圧読み出し用バッファアンプ８２の画素選択用のスイッチングトランジスタＭＳ１，ＭＳ２に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。

以上説明したように、第１の実施の形態に係る半導体測距素子によれば、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが島状のｎ型の表面埋込領域として形成されているので、電子（信号電荷）が転送される転送チャネルが、半導体領域と絶縁膜３１との界面ではなく、ｐ型シリコンエピタキシャル成長層２０とｎ型電荷生成埋込領域２２の界面に近い、深い位置に埋め込まれることにより、界面準位で電子（信号電荷）が捕獲されることがなくなる。界面準位で電子（信号電荷）が捕獲されると、これが時間を経過したのちに放出されることになり、応答が遅くなることから、距離分解能が低下する。特に、受光ゲート電極１１には負バイアスをかけることで、半導体領域と絶縁膜３１の界面の準位で発生する暗電流を低減するとともに、光パルスで発生した電子が、界面準位にトラップされて応答が遅くなることを防ぐことができる。

又、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに蓄積される信号電子に暗電流が加わらないようにするために、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａには、負のパルスにより動作させるので、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂ下の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの表面には周期的にホールの蓄積が生じ、これによって暗電流が低減できる。

更に、第１の実施の形態に係る半導体測距素子の読み出しは、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを用いて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに電荷を転送することで行うので、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生する暗電流は無視できるようになる。しかも、カラムに設けた相関２重サンプリング回路を用いて第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生するリセットノイズをキャンセルすることができる。これにより、低雑音化が図られ、低照度領域での距離分解能が向上する。

なお、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａ及び読み出し用トランジスタを共通とすることも可能で、こうすることにより、１画素内のトランジスタ数を少なくできるとともに、同じ拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。

更に、それぞれの画素において、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに所定の電圧を印加して、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。特に、それぞれの画素において、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａへの背景光電荷の蓄積が防止でき、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

更に、第１の実施の形態に係る半導体測距素子を図１に示すように２次元マトリクス状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。従来開発されているＴＯＦ型距離画像センサは、２万画素程度以下であるが、第１の実施の形態に係る固体撮像装置（ＴＯＦ型距離画像センサ）は、３２０×２４０画素、つまり、約７．７万画素程度が簡単に製造可能であり、従来に比べて大きく解像度を向上させることができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。又、第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の平面構造は、絶縁膜３１上の表面配線のパターンに関しては、第１の実施の形態に係る半導体測距素子の平面構造の一例として示した図２と基本的に同様となるので、重複した説明を省略する。

図８は図２に示した半導体測距素子の断面構造であり、第１の実施の形態に係る半導体測距素子と同様に、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０を備えるが、半導体層２０の上には、第２導電型（ｎ型）の表面埋込領域２８がｐウェル２５に囲まれた広い領域として存在している点が、第１の実施の形態に係る半導体測距素子とは異なる。

図８に示すように、絶縁膜３１が、第１の実施の形態に係る半導体測距素子と同様に、受光ゲート電極１１の直下から左側に第１転送ゲート電極１６ｂを経て、第１読み出しゲート電極１４ｂの下まで延伸し、右側に第２転送ゲート電極１６ａを経て、第２読み出しゲート電極１４ａの下まで延伸している。この絶縁膜３１を介して受光ゲート電極１１の直下の表面埋込領域２８が半導体光電変換素子の一部を構成しており、第１の実施の形態に係る半導体測距素子の電荷生成埋込領域２２に対応している。即ち、中央部の受光ゲート電極１１の直下の絶縁膜３１と、表面埋込領域２８と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の表面埋込領域２８の一部に注入される。

そして、中央の表面埋込領域２８の両側の第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下には、それぞれ第１導電型（ｐ型）の第１転送障壁領域３７ｂ及び第２転送障壁領域３７ａが配置されている。更に、絶縁膜３１を介して、第１転送障壁領域３７ｂ及び第２転送障壁領域３７ａの両側の第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａの直下には、それぞれ第１導電型（ｐ型）の第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａが配置されている点が、第１の実施の形態に係る半導体測距素子とは異なる。

しかしながら、図８に示す構造のポテンシャルダイアグラムと第１の実施の形態の図３に示した構造のポテンシャルダイアグラムとは、第１転送障壁領域３７ｂ及び第２転送障壁領域３７ａを電位障壁として、基本的に等価なポテンシャル井戸が形成される。そして、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、第１転送障壁領域３７ｂ及び第２転送障壁領域３７ａの電位を、図４及び図５に示したと同様に、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して静電的に制御する。即ち、第１転送障壁領域３７ｂ及び第２転送障壁領域３７ａは、それぞれ、第１の実施の形態に係る半導体測距素子の第１転送チャネル及び第２転送チャネルと等価な電位障壁制御領域として機能する。

図８の第１転送障壁領域３７ｂと第１読み出しゲート電極１４ｂとの間の表面埋込領域２８が、第１の実施の形態に係る半導体測距素子の第１電荷転送埋込領域２７ｂに対応し、第２転送障壁領域３７ａと第２読み出しゲート電極１４ａとの間の表面埋込領域２８が、第１の実施の形態に係る半導体測距素子の第２電荷転送埋込領域２７ａに対応している。

更に、図８の第１電荷読み出し障壁領域３８ｂの左側の表面埋込領域２８が、第１の実施の形態に係る半導体測距素子の第１電荷読み出し埋込領域２６ｂに対応し、更に、第２電荷読み出し障壁領域３８ａの右側の表面埋込領域２８が、第１の実施の形態に係る半導体測距素子の第２電荷読み出し埋込領域２６ａに対応している。このため、図８に示すように、第１電荷読み出し障壁領域３８ｂの左側の表面埋込領域２８は、第１浮遊拡散領域２３ｂに金属学的に接触（接合）するように形成され、第２電荷読み出し障壁領域３８ａの右側の表面埋込領域２８は、第２浮遊拡散領域２３ａに金属学的に接触（接合）するように形成されている。第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａは、それぞれ、表面埋込領域２８より高不純物密度の半導体領域である。

図８に示す構造のポテンシャルダイアグラムと第１の実施の形態で図３に示した構造のポテンシャルダイアグラムとは、基本的に等価なポテンシャル井戸が形成できるので、図８に示す構造でも、第１の実施の形態に係る半導体測距素子と同様に、第１転送ゲート電極１６ｂ及び第１読み出しゲート電極１４ｂにより順に、ポテンシャル井戸を転送された信号電荷が第１浮遊拡散領域２３ｂに蓄積され、第２転送ゲート電極１６ａ及び第２読み出しゲート電極１４ａにより順に、ポテンシャル井戸を転送された信号電荷が第２浮遊拡散領域２３ａに蓄積されるような動作がなされる。

図８の左側には、更に、第１浮遊拡散領域２３ｂに隣接し、第１リセットゲート電極１３ｂと、この第１リセットゲート電極１３ｂを介して、第１浮遊拡散領域２３ｂに対向する第１リセットドレイン領域２４ｂが配置され、図８の右側には第２浮遊拡散領域２３ａに隣接し、第２リセットゲート電極１３ａと、この第２リセットゲート電極１３ａを介して、第２浮遊拡散領域２３ａに対向する第２リセットドレイン領域２４ａが更に配置されている点は、第１の実施の形態に係る半導体測距素子と同様である。即ち、第１浮遊拡散領域２３ｂ、第１リセットゲート電極１３ｂ及び第１リセットドレイン領域２４ｂとで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、第２浮遊拡散領域２３ａ、第２リセットゲート電極１３ａ及び第２リセットドレイン領域２４ａとで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに蓄積された電荷を第１リセットドレイン領域２４ｂ及び第２リセットドレイン領域２４ａにそれぞれ吐き出し、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａをリセットする。

第２の実施の形態の説明の冒頭で述べたように、絶縁膜３１上の表面配線のパターンに関しては、第１の実施の形態に係る半導体測距素子の平面構造の一例として示した図２と基本的に同様であるので、平面図を省略しているが、第２の実施の形態に係る半導体測距素子でも、半導体光電変換素子が生成した信号電荷が互いに反対方向（左右方向）に転送されるように、平面パターン上、第１転送ゲート電極と第２転送ゲート電極のそれぞれの中心線が、同一直線上に配置されている。そして、信号電荷の転送方向に直交する方向に測った第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａのそれぞれの幅が、直交する方向に測った受光ゲート電極１１の幅よりも狭くすることにより、受光ゲート電極１１の直下の受光部の面積を大きくしても、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａによる信号電荷の完全転送が行えるようにしている。

平面図を省略しているが、本発明の第２の実施の形態でも、図２に示した第１の実施の形態の平面図と同様に、背景光の影響をなくすため、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを設け、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを介して、背景光電荷は、吐き出口となる第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに排出される。

第１浮遊拡散領域２３ｂには、第１の実施の形態の図２に示したと同様に、電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が接続され、第２浮遊拡散領域２３ａには、電圧読み出し用バッファアンプ８２の信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ１のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ１のソース電極は、垂直信号線Ｂ_i2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ２のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ２のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ２のソース電極は、垂直信号線Ｂ_i1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイレベルにすることにより、スイッチングトランジスタＭＳ１，ＭＳ２が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１，ＭＡ２で増幅された第１浮遊拡散領域２３ｂ，第２浮遊拡散領域２３ａの電位に対応する電流が垂直信号線Ｂ_i2，Ｂ_i1に流れる。

表面埋込領域２８のピーク不純物密度と深さは、ゲート絶縁膜となる絶縁膜（フィールド酸化膜）３１の厚さに対して、例えば-2．５Ｖの負電圧を加えたとき、半導体表面のホール蓄積層の不純物密度が十分に高くなるように、その値が設定されている。例えば、表面埋込領域２８は、不純物密度５×１０¹⁴ｃｍ^-3程度以上、５×１０^１6ｃｍ^-3程度以下、好ましくは１×１０¹⁵ｃｍ^-3程度以上、２×１０¹⁶ｃｍ^-3程度以下、代表的には、例えば１×１０¹⁶ｃｍ^-3程度の不純物密度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。

又、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下の表面埋込領域２８に関しても、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａに負電圧が与えられたときには、半導体表面にはホール蓄積層が十分な不純物密度で形成されるようにするとともに、十分な最大蓄積電子数が得られ、且つ第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを開いたときには、表面埋込領域２８のポテンシャル井戸に蓄積された電荷が、すべて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに転送できる完全空乏化が達成されるように、ピーク不純物密度、深さ及び大きさが設定されている。

第１導電型（ｐ型）の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａは、それぞれ同一の不純物密度と深さに設定するのが製造プロセス上都合が良く、例えば、不純物密度６×１０¹⁶ｃｍ^-3程度以上、５×１０^１９ｃｍ^-3程度以下、好ましくは１×１０^１7ｃｍ^-3程度以上、２×１０¹⁸ｃｍ^-3程度以下の不純物密度、０．０５〜２μｍ程度、好ましくは０．８〜１．２μｍ程度の深さで設計することが可能である。

本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作は、図８に示す構造のポテンシャルダイアグラムと第１の実施の形態で図３に示した構造のポテンシャルダイアグラムとが基本的に等価であることを理解すれば、図７を用いて説明した第１の実施の形態に係る固体撮像装置の動作と基本的に同一であることが容易に理解可能であろう。したがって、重複した動作説明を省略する。

図２及び図３に示した第１の実施の形態に係る固体撮像装置の構造では、ｎ型の電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａにより形成される転送の方向付領域と、受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａとは自己整合的には形成されない。このため、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａの各領域を形成するためのリソグラフィ工程にアライメントずれΔが生じると、図９に示すような問題が発生する。

図９（ａ）では、受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａのパターン位置に対して、ｎ型の電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａのパターン位置が右にΔシフトした場合を一例として示している。

図９（ａ）に示すように、受光ゲート電極１１の左端で受光ゲート電極１１の下にｎ層のないｐ領域部分が生じると、図９（ｂ）の破線の丸で囲んで示すように、Ａ部分はポテンシャルが浅くなって、バリヤが発生する。したがって、電荷生成埋込領域２２から第１電荷転送埋込領域２７ｂへ、右から左に電荷を転送する駆動モードのとき、転送不良を引き起こす。

同様に、（図示しないが）受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６ａ、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａのパターン位置に対して、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａのパターン位置が左にΔシフトした場合、受光ゲート電極１１の右端でバリヤが発生し、電荷生成埋込領域２２から第２電荷転送埋込領域２７ａへ、左から右に電荷を転送する駆動モードのとき、転送不良を引き起こす。

本発明の第２の実施の形態に係る固体撮像装置によれば、第１導電型（ｐ型）の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａの転送方向付領域となる端部の位置と、受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６の端部の位置を、自己整合的に形成できるので、図９（ｂ）に示すようなバリヤが発生することはなく、電荷生成埋込領域２２から第１電荷転送埋込領域２７ｂへ、或いは、電荷生成埋込領域２２から第２電荷転送埋込領域２７ａへ、電荷を転送する駆動モードのとき、転送不良を引き起こすことがない。

＜半導体測距素子及び固体撮像装置の製造方法＞
図１０〜図１２を用いて、本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法を説明する。尚、以下に述べる半導体測距素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。

（ａ）先ず、０．０７〜０．００１２Ωｃｍ程度（不純物密度８×１０¹⁷ｃｍ^-3程度以上、１×１０²⁰ｃｍ^-3程度）の（１００）面を主表面とするｐ型半導体基板１９上に、厚さ４〜２０μｍ程度で、不純物密度６×１０¹³〜１．５×１０¹⁵ｃｍ^-3程度以下のｐ型シリコンエピタキシャル成長層２０を形成したエピタキシャル基板を用意する。このｐ型シリコンエピタキシャル成長層２０の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ_２）を形成後、フォトレジスト膜を塗布し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０¹²〜１０¹³ｃｍ^-2程度のドーズ量でボロン（¹¹Ｂ⁺）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散して図１０（ａ）に示すようにｐウェル２５を形成する。このとき図示を省略した周辺回路部及びそれぞれの画素Ｘ_ijの内部に配置される読み出し用バッファアンプ８２にも、同時にｐウェル２５が形成される。又、図示を省略した周辺回路部には、同様にしてｎウェルも形成される。更に、ｐ型シリコンエピタキシャル成長層２０の主表面の熱酸化膜をすべて除去して剥離してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ₂）をシリコンエピタキシャル成長層２０の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ₃Ｎ₄）３４を成長させる。この窒化膜３４の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、選択酸化（ＬＯＣＯＳ）用の窒化膜３４のマスクを形成する。そして、ＬＯＣＯＳ法を用いて窒化膜３４の開口部に図１０（ａ）に示すように、厚さ１５０ｎｍ程度以上、１０００ｎｍ程度以下、２００ｎｍ程度以上、４００ｎｍ程度以下のフィールド酸化膜３１を形成する。素子形成領域を覆う窒化膜３４は、シリコンに比較して酸化速度が著しく遅いので酸化防止膜として用いられる。

（ｂ）次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５１を形成し、フォトレジスト膜５１をマスクとして、図１０（ｂ）に示すように、ｐ型シリコンエピタキシャル成長層２０に６×１０¹⁰〜３×１０¹¹ｃｍ^-2程度のドーズ量で燐（³¹Ｐ⁺）をイオン注入し、ｐ型シリコンエピタキシャル成長層２０の表面に表面埋込領域用イオン注入層を形成する。その後、フォトレジスト膜を除去して、活性化熱処理をすれば、図１０（ｃ）に示すようにフィールド酸化膜３１とｐ型シリコンエピタキシャル成長層２０との界面に、表面埋込領域２８が形成される。

（ｃ）次に、窒化膜３４を除去してから、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。次に、ゲートしきい値電圧制御（Ｖ_th制御）イオン注入を行う。先ずフォトリソグラフィ技術により、周辺回路のｐウェル２５をフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからｐウェル２５以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路の周辺回路及び読み出し用バッファアンプ８２のｐウェルと同時に、ｐウェル２５にｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖ_th制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。更に、ｐウェル２５の表面を熱酸化し、ゲート酸化膜３２を形成する。更に、図１１（ｄ）に示すように、ゲート酸化膜３２の上の全面にＣＶＤ法によりポリシリコン膜６１を２００〜４００ｎｍ程度堆積し、更にシールド膜として機能する窒化膜６２を８０〜１５０ｎｍ程度堆積する。ここで「シールド膜」は、後述する電極パターンニングの際、電極材料に対してエッチングの選択比が十分取れる膜であれば良く、窒化膜６２に限定される必要はない。

（ｄ）そして、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５２を窒化膜（シールド膜）６２上に形成する。そして、このフォトレジスト膜５２をマスクとして、反応性イオンエッチング（ＲＩＥ）などにより窒化膜（シールド膜）６２をエッチングする。そして、図１１（ｅ）に示すように、フォトレジスト膜５２及び窒化膜（シールド膜）６２のパターンをマスクとして、ボロン（¹¹Ｂ⁺）をドーズ量１０¹³ｃｍ^-2〜８×１０¹⁴ｃｍ^-2のオーダーでイオン注入する。

その後、フォトレジスト膜５２を除去して、活性化熱処理をすれば、図１１（ｆ）に示すように、ｐ型の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａが形成される。

（ｅ）そして、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５３を窒化膜（シールド膜）６２上に、図１２（ｇ）に示すように形成する。そして、このフォトレジスト膜５３をマスクとして、ＲＩＥなどによりポリシリコン膜６１をエッチングする。その後、フォトレジスト膜５３を除去すれば、図１２（ｈ）に示すように、受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６ａ、第１読み出しゲート電極１４ｂ、第２読み出しゲート電極１４ａ、第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａのパターンが形成される。

（ｆ）次に、フォトリソグラフィ技術を用いて、ｐウェル２５以外の領域上に他のフォトレジスト膜５４を被覆する。そして、図１２（ｉ）に示すように第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａをマスクとして、自己整合的に、ｐウェル２５に砒素（⁷⁵Ａｓ⁺）を１０¹⁵ｃｍ^-2のオーダーでイオン注入する。同時に、周辺回路の周辺回路及び読み出し用バッファアンプ８２のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａや図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも砒素（⁷⁵Ａｓ⁺）がイオン注入される。その後、フォトレジスト膜５４を除去して、ｐ型半導体基板１９を活性化熱処理すれば、ｐウェル２５には、図８に示すように、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａ、第１リセットドレイン領域２４ｂ及び第２リセットドレイン領域２４ａが形成される。同様に、図示を省略した周辺回路のｐウェル等にｎ型ソース／ドレイン領域が形成される。このとき、第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａに注入された砒素（⁷⁵Ａｓ⁺）も活性化されるので、第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａが低抵抗化する。

（ｇ）次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ₂）と、この酸化膜（ＣＶＤ−ＳｉＯ₂）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この表面に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコンなどを含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグラフィ技術を用いて、各画素の受光ゲート電極１１の直上に開口部を有する金属膜を形成し、遮光膜とする。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜の上にＣＶＤ法により積層すれば、本発明の第２の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜などが利用される。

以上説明したように、本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法によれば、ｐ型の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａの転送方向付領域となる端部の位置と、受光ゲート電極１１、第１転送ゲート電極１６ｂ、第２転送ゲート電極１６ａの端部の位置を、自己整合的に形成できるので、図９（ｂ）に示すようなバリヤが発生することはなく、電荷生成埋込領域２２から第１電荷転送埋込領域２７ｂへ、或いは、電荷生成埋込領域２２から第２電荷転送埋込領域２７ａへ、電荷を転送する駆動モードのとき、転送不良を引き起こすことがない。

更に、ｎ型の表面埋込領域２８やｐ型の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａの形成は、標準的なＣＭＯＳイメージセンサの製造工程に、追加工程として、イオン注入などで形成するだけで良く、簡単な工程の追加で実現できる。したがって、本発明の第２の実施の形態に係る半導体測距素子及び固体撮像装置の製造方法によれば、標準ＣＭＯＳプロセスを基本としながら、ＣＣＤと同様に高速信号転送が可能なＴＯＦ型距離画像センサを標準的なＣＭＯＳプロセスで実現可能なものである。

又、第１の実施の形態で説明したと同様に、第２の実施の形態に係る半導体測距素子によれば、表面埋込領域２８中に設けられた第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａにより、第１の実施の形態と同様なポテンシャル井戸構造が形成されているので、電子（信号電荷）が転送される転送チャネルが、半導体領域と絶縁膜３１との界面ではなく、ｐ型シリコンエピタキシャル成長層２０とｎ型表面埋込領域２８の界面に近い、深い位置に埋め込まれることにより、界面準位で電子（信号電荷）が捕獲されることがなくなる。界面準位で電子（信号電荷）が捕獲されると、これが時間を経過したのちに放出されることになり、応答が遅くなることから、距離分解能が低下する。特に、受光ゲート電極１１には負バイアスをかけることで、半導体領域と絶縁膜３１の界面の準位で発生する暗電流を低減するとともに、光パルスで発生した電子が、界面準位にトラップされて応答が遅くなることを防ぐことができる。

又、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下のポテンシャル井戸に蓄積される信号電子に暗電流が加わらないようにするために、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａには、負のパルスにより動作させるので、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂの直下の表面埋込領域２８の表面には周期的にホールの蓄積が生じ、これによって暗電流が低減できる。

更に、第２の実施の形態に係る半導体測距素子の読み出しは、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを用いて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに電荷を転送することで行うので、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生する暗電流は無視できるようになる。しかも、第１の実施の形態と同様に、カラムに設けた相関２重サンプリング回路を用いて第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生するリセットノイズをキャンセルすることができる。これにより、低雑音化が図られ、低照度領域での距離分解能が向上する。

更に、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａ及び読み出し用トランジスタを共通とすれば、１画素内のトランジスタ数を少なくできるとともに、同じ拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。

更に、第２の実施の形態に係る半導体測距素子を図１に示すように２次元マトリクス状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。

（第３の実施の形態）
本発明の第３の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と基本的に同一であるため、重複した説明を省略する。

第３の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の断面構造は、基本的に第１の実施の形態に係る半導体測距素子の断面構造と同様であるが、平面的なレイアウトに関しては、第１の実施の形態に係る半導体測距素子の平面構造とは異なる。即ち、第１の実施の形態では、図２に示したように、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａを受光ゲート電極１１の両側に設け、光パルスの電荷を左右に振り分けるようにした画素構造を示したが、第３の実施の形態に係る固体撮像装置（半導体測距素子）では、図１３（ａ）の左端近傍に、受光ゲート電極１１が配置され、受光ゲート電極１１の右側方向に、半導体光電変換素子が生成した信号電荷を交互に上下２列で転送する第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａが配置されている。更に、上段（上の行）の第１転送ゲート電極１６ｂの右側には第１読み出しゲート電極１４ｂが、下段（下の行）の第２転送ゲート電極１６ａの右側には第２読み出しゲート電極１４ａが配置されている。

上段の第１読み出しゲート電極１４ｂの右側には、第１転送ゲート電極１６ｂ及び第１読み出しゲート電極１４ｂにより順に逐次転送された信号電荷を蓄積する第１浮遊拡散領域２３ｂが配置され、更に、第１浮遊拡散領域２３ｂの右側に隣接して、第１リセットゲート電極１３ｂと、この第１リセットゲート電極１３ｂを介して、第１浮遊拡散領域２３ｂに対向する第１リセットドレイン領域２４ｂが配置されている。

一方、下段の第２読み出しゲート電極１４ａの右側には、第２転送ゲート電極１６ａ及び第２読み出しゲート電極１４ａにより順に逐次転送された信号電荷を蓄積する第２浮遊拡散領域２３ａが配置され、更に、第２浮遊拡散領域２３ａの右側に隣接して、第２リセットゲート電極１３ａと、この第２リセットゲート電極１３ａを介して、第２浮遊拡散領域２３ａに対向する第２リセットドレイン領域２４ａが配置されている。

上段の第１浮遊拡散領域２３ｂ、第１リセットゲート電極１３ｂ及び第１リセットドレイン領域２４ｂとで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、下段の第２浮遊拡散領域２３ａ、第２リセットゲート電極１３ａ及び第２リセットドレイン領域２４ａとで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。それぞれの第１リセットゲート電極１３ｂ及び第２リセットゲート電極１３ａに対し、制御信号Ｒをすべてハイ（Ｈ）レベルにして、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに蓄積された電荷を第１リセットドレイン領域２４ｂ及び第２リセットドレイン領域２４ａにそれぞれ吐き出し、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａをリセットする。

図１３（ｂ）には図１３（ａ）のＢ−Ｂ方向から見た断面、即ち、上段の第１転送ゲート電極１６ｂ、第１読み出しゲート電極１４ｂを切る断面を示すが、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置された第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０と、半導体層（エピタキシャル成長層）２０の上に配置された第２導電型（ｎ型）の電荷生成埋込領域２２が示されている。左側に示した受光ゲート電極１１の直下の絶縁膜３１と、電荷生成埋込領域２２と、半導体層（エピタキシャル成長層）２０と半導体基板１９とで半導体光電変換素子を構成している。受光ゲート電極１１の直下に位置する第１導電型（ｐ型）の半導体層（エピタキシャル成長層）２０の一部が、半導体光電変換素子の電荷生成領域として機能している。電荷生成領域で生成されたキャリア（電子）は、電荷生成領域の直上の電荷生成埋込領域２２の一部に注入される。図１３（ｂ）では、絶縁膜３１が、受光ゲート電極１１の直下から右側方向に、第１転送ゲート電極１６ｂを経て、第１読み出しゲート電極１４ｂの下まで延伸している様子を示しているが、図１３（ａ）から分かるように、同様に、受光ゲート電極１１の直下から、右側に第２転送ゲート電極１６ａを経て、第２読み出しゲート電極１４ａの下まで延伸している。

絶縁膜３１を介して、受光ゲート電極１１の直下に、電荷生成埋込領域２２が配置され、電荷生成埋込領域２２の右側方向に位置する第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下には、それぞれ第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａが並列配置されている（図１３（ｂ）では、第１電荷転送埋込領域２７ｂ側のみが示されている。）。更に、絶縁膜３１を介して、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの右側方向において、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａの直下には、それぞれ第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが並列配置されている（図１３（ｂ）では、第１電荷読み出し埋込領域２６ｂ側のみが示されている。）。図１３（ａ）から明らかなように、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａは、それぞれ第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに金属学的に接触（接合）するように形成されている。第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａは、それぞれ、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａより高不純物密度の半導体領域である。

電荷生成埋込領域２２と第１電荷転送埋込領域２７ｂの間の第１転送ゲート電極１６ｂの直下に位置する部分が第１転送チャネルとして機能し、電荷生成埋込領域２２と第２電荷転送埋込領域２７ａの間の第２転送ゲート電極１６ａの直下に位置する部分が第２転送チャネルとして機能する。即ち、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、図４及び図５の右半分のポテンシャルダイアグラムに示すように、この第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して、第１及び第２転送チャネルの電位を静電的に制御する。第１及び第２転送チャネルの電位が、静電的に制御されることにより、信号電荷が第１及び第２転送チャネルを介して、それぞれ２段（２列）で、交互に並列方向に転送され、この結果、信号電荷は、第２導電型（ｎ型）の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａにそれぞれ２段（２列）で並列方向に転送され、蓄積する。

第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとは表面配線や埋込配線（埋込層）等の接続配線で短絡され、図１３（ａ）に示すように、電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のゲート電極が、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａの共通端子として接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１のドレイン端子となるｎ型の半導体領域７３は電源ＶＤＤに接続され、ソース端子となるｎ型の半導体領域７２は画素選択用のスイッチングトランジスタＭＳ１のドレイン端子を兼用している。画素選択用のスイッチングトランジスタＭＳ１のソース端子となるｎ型の半導体領域７５は、垂直信号線に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。

選択用制御信号Ｓをハイレベルにすることにより、スイッチングトランジスタＭＳ１が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ１で増幅された第１浮遊拡散領域２３ｂ，第２浮遊拡散領域２３ａの電位に対応する電流が、時系列で垂直信号線に順に流れる。

本発明の第３の実施の形態では、第１の実施の形態と同様に、背景光の影響をなくすため、図１３の平面図の上下方向に第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを設けている。即ち、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂを介して、背景光電荷は、吐き出口となる第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに排出される。制御パルス信号ＴＸ１が第１転送ゲート電極１６ｂに、制御パルス信号ＴＸ２が第２転送ゲート電極１６ａに与えられて、左右に信号電荷の振り分けを行っているときには、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに負の電圧（例えばＴＸＤ＝−２Ｖ）を与えて、電位障壁を形成し、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに電荷が転送されないようにしておき、背景光電荷を吐き出すときには、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに高い電位（例えば１Ｖ）を与えて、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送をしやすくすることは、第１の実施の形態で説明したとおりである。

半導体層２０、半導体基板１９、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａの不純物密度や厚さ（深さ）は第１の実施の形態で説明したとおりであるから、重複した説明を省略する。

本発明の第３の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作は、図７を用いて説明した第１の実施の形態に係る固体撮像装置の動作と基本的に同一であるので、重複した動作説明を省略する。

以上説明したように、第３の実施の形態に係る半導体測距素子によれば、第１の実施の形態に係る半導体測距素子と同様に、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが島状のｎ型の表面埋込領域として形成されているので、電子（信号電荷）が転送される転送チャネルが、半導体領域と絶縁膜３１との界面ではなく、ｐ型シリコンエピタキシャル成長層２０とｎ型電荷生成埋込領域２２の界面に近い、深い位置に埋め込まれることにより、界面準位で電子（信号電荷）が捕獲されることがなくなる。界面準位で電子（信号電荷）が捕獲されると、これが時間を経過したのちに放出されることになり、応答が遅くなることから、距離分解能が低下する。特に、受光ゲート電極１１には負バイアスをかけることで、半導体領域と絶縁膜３１の界面の準位で発生する暗電流を低減するとともに、光パルスで発生した電子が、界面準位にトラップされて応答が遅くなることを防ぐことができる。

又、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに蓄積される信号電子に暗電流が加わらないようにするために、第１の実施の形態に係る半導体測距素子と同様に、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａには、負のパルスにより動作させるので、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂ下の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの表面には周期的にホールの蓄積が生じ、これによって暗電流が低減できる。

更に、第３の実施の形態に係る半導体測距素子の読み出しは、第１の実施の形態に係る半導体測距素子と同様に、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを用いて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに電荷を転送することで行うので、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生する暗電流は無視できるようになる。しかも、カラムに設けた相関２重サンプリング回路を用いて第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生するリセットノイズをキャンセルすることができる。これにより、低雑音化が図られ、低照度領域での距離分解能が向上する。

又、第３の実施の形態に係る半導体測距素子では、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａ及び読み出し用トランジスタを共通しているので、１画素内のトランジスタ数を少なくできるとともに、同じ拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。

更に、第１の実施の形態に係る半導体測距素子と同様に、それぞれの画素において、第１排出ゲート電極１２ａ及び第２排出ゲート電極１２ｂに所定の電圧を印加して、第１排出ドレイン領域２１ａ及び第２排出ドレイン領域２１ｂに背景光電荷の転送を行い、背景光の影響を抑制できるので、背景光電荷に起因したショットノイズを抑制でき、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。特に、それぞれの画素において、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａへの背景光電荷の蓄積が防止でき、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

更に、第３の実施の形態に係る半導体測距素子を図１に示すように２次元マトリクス状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。

尚、第３の実施の形態に係る固体撮像装置において、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａと読み出しアンプを２系統設け、並列に読み出すようにしても良い。２系統の並列に読み出しをすれば、読み出し速度の点では有利となる。２系統の並列に読み出しの場合の読み出しタイミングは、図７と異なり、ノイズキャンセル回路の構成も図１と異なるが、２つの信号が同時にサンプリングできるように変更すれば良い。

（第４の実施の形態）
図１３に示した第３の実施の形態に係る固体撮像装置の構造に対して、より信号電荷の最大蓄積量を増やしながら受光ゲート電極１１から第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａへ、又第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａへの電荷の転送を容易にした構造を、第４の実施の形態に係る固体撮像装置として図１４に示す。

本発明の第４の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と基本的に同一であるため、重複した説明を省略する。又、第４の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内のＴＯＦ画素回路８１として機能する半導体測距素子の断面構造は、基本的に第１及び第３の実施の形態に係る半導体測距素子の断面構造と同様であり、平面的なレイアウトに関しては、第３の実施の形態に係る半導体測距素子の平面構造と同様に、図１４（ａ）の左端近傍に、受光ゲート電極１１が配置され、受光ゲート電極１１の右側方向に、半導体光電変換素子が生成した信号電荷を交互に上下２列で転送する第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａが配置されているが、そのパターン形状が第３の実施の形態に係る半導体測距素子の平面構造とは異なる。

即ち、図１４（ａ）に示すように、受光ゲート電極１１は互いに対称となる斜辺を有する台形と、台形の底辺よりも長い長辺を有した長方形の長辺を、台形の底辺に貼り付けて形成したに相当する７角形の形状をなしている。

そして、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、それぞれ受光ゲート電極１１の斜辺に対向する斜辺を有する鉞形状をなしている。即ち、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、２つの鉞の刃を互いに対向させるように配置している。

更に、互いに対向した１対の鉞の柄の部分にできるスペースに、それぞれ矩形の第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを配置している。こうして、上段（上の行）の第１転送ゲート電極１６ｂの右側には第１読み出しゲート電極１４ｂが、下段（下の行）の第２転送ゲート電極１６ａの右側には第２読み出しゲート電極１４ａが配置されている。

上段の第１読み出しゲート電極１４ｂの右側には、第１転送ゲート電極１６ｂ及び第１読み出しゲート電極１４ｂにより順に逐次転送された信号電荷を蓄積する第１浮遊拡散領域２３ｂが配置され、下段の第２読み出しゲート電極１４ａの右側には、第２転送ゲート電極１６ａ及び第２読み出しゲート電極１４ａにより順に逐次転送された信号電荷を蓄積する第２浮遊拡散領域２３ａが配置されている。

上段の第１浮遊拡散領域２３ｂと図示を省略した第１リセットゲート電極及び第１リセットドレイン領域とで第１のリセットトランジスタとなるＭＯＳトランジスタが形成され、下段の第２浮遊拡散領域２３ａと図示を省略した第２リセットゲート電極及び第２リセットドレイン領域とで第２のリセットトランジスタとなるＭＯＳトランジスタが形成されている。

第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａとは表面配線や埋込配線（埋込層）等の接続配線で短絡され、図１４（ａ）に示すように、電圧読み出し用バッファアンプ８２を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡのゲート電極が、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａの共通端子として接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳのソース電極は、垂直信号線Ｂ_iに接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。選択用制御信号Ｓをハイレベルにすることにより、スイッチングトランジスタＭＳが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡで増幅された第１浮遊拡散領域２３ｂ，第２浮遊拡散領域２３ａの電位に対応する電流が垂直信号線Ｂ_iに、時系列で交互に流れる。

図１４（ｂ）には図１４（ａ）のＣ−Ｃ方向から見た断面、即ち、上段の第１転送ゲート電極１６ｂ、第１読み出しゲート電極１４ｂを切る断面を示すが、基本的に図１３（ｂ）と同様であり、第１導電型（ｐ型）の半導体基板１９と、半導体基板１９の上に配置されたｐ型の半導体層（エピタキシャル成長層）２０と、半導体層２０の上に配置された第２導電型（ｎ型）の電荷生成埋込領域２２が示されている。左側に示した受光ゲート電極１１の直下の絶縁膜３１と、電荷生成埋込領域２２と、半導体層２０と半導体基板１９とで半導体光電変換素子を構成している。

絶縁膜３１を介して、受光ゲート電極１１の直下に、電荷生成埋込領域２２が配置され、電荷生成埋込領域２２の右側方向に位置する第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａの直下には、それぞれ第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａが並列配置されている（図１４（ｂ）では、第１電荷転送埋込領域２７ｂ側のみが示されている。）。更に、絶縁膜３１を介して、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの右側方向において、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａの直下には、それぞれ第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが並列配置されている（図１４（ｂ）では、第１電荷読み出し埋込領域２６ｂ側のみが示されている。）。図１４（ａ）から明らかなように、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａは、それぞれ第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに金属学的に接触（接合）するように形成されている。第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａは、それぞれ、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａより高不純物密度の半導体領域である。

電荷生成埋込領域２２と第１電荷転送埋込領域２７ｂの間の第１転送ゲート電極１６ｂの直下に位置する部分が第１転送チャネルとして機能し、電荷生成埋込領域２２と第２電荷転送埋込領域２７ａの間の第２転送ゲート電極１６ａの直下に位置する部分が第２転送チャネルとして機能する。即ち、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａは、第１及び第２転送チャネルの上部にそれぞれ形成された絶縁膜３１を介して、第１及び第２転送チャネルの電位を静電的に制御する。第１及び第２転送チャネルの電位が、静電的に制御されることにより、信号電荷が第１及び第２転送チャネルを介して、それぞれ２段（２列）で、交互に並列方向に転送され、この結果、信号電荷は、第２導電型（ｎ型）の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａにそれぞれ２段（２列）で並列方向に転送され、蓄積する。

本発明の第４の実施の形態では、背景光の影響をなくすため、図１４の平面図の左端近傍に、背景光電荷の吐き出口となる背景光排出埋込領域２９と排出ドレイン領域２１が設けられ、背景光電荷が背景光排出埋込領域２９を介して排出ドレイン領域２１に排出される。背景光排出埋込領域２９は、プロセスの簡略化を考慮すれば、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａと同一の不純物密度及び厚さ（深さ）に選定すれば良く、排出ドレイン領域２１は、第１浮遊拡散領域２３ｂと第２浮遊拡散領域２３ａと同一の不純物密度及び厚さ（深さ）に選定すれば良い。半導体層２０、半導体基板１９、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａの不純物密度や厚さ（深さ）は第１の実施の形態で説明したとおりであるから、重複した説明を省略する。

本発明の第４の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作は、第１〜第３の実施の形態に係る固体撮像装置の動作と基本的に同一であるので、重複した動作説明を省略する。

以上説明したように、第４の実施の形態に係る半導体測距素子によれば、第１及び第３の実施の形態に係る半導体測距素子と同様に、電荷生成埋込領域２２，第１電荷転送埋込領域２７ｂ、第２電荷転送埋込領域２７ａ、第１電荷読み出し埋込領域２６ｂ及び第２電荷読み出し埋込領域２６ａが島状のｎ型の表面埋込領域として形成されているので、電子（信号電荷）が転送される転送チャネルが、半導体領域と絶縁膜３１との界面ではなく、ｐ型シリコンエピタキシャル成長層２０とｎ型電荷生成埋込領域２２の界面に近い、深い位置に埋め込まれることにより、界面準位で電子（信号電荷）が捕獲されることがなくなる。界面準位で電子（信号電荷）が捕獲されると、これが時間を経過したのちに放出されることになり、応答が遅くなることから、距離分解能が低下する。特に、受光ゲート電極１１には負バイアスをかけることで、半導体領域と絶縁膜３１の界面の準位で発生する暗電流を低減するとともに、光パルスで発生した電子が、界面準位にトラップされて応答が遅くなることを防ぐことができる。

又、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａに蓄積される信号電子に暗電流が加わらないようにするために、第１及び第３の実施の形態に係る半導体測距素子と同様に、第１転送ゲート電極１６ｂ及び第２転送ゲート電極１６ａには、負のパルスにより動作させるので、第１転送ゲート電極１６ａ及び第２転送ゲート電極１６ｂ下の第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの表面には周期的にホールの蓄積が生じ、これによって暗電流が低減できる。

更に、第４の実施の形態に係る半導体測距素子の読み出しは、第１及び第３の実施の形態に係る半導体測距素子と同様に、第１読み出しゲート電極１４ｂ及び第２読み出しゲート電極１４ａを用いて、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａに電荷を転送することで行うので、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生する暗電流は無視できるようになる。しかも、カラムに設けた相関２重サンプリング回路を用いて第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａで発生するリセットノイズをキャンセルすることができる。これにより、低雑音化が図られ、低照度領域での距離分解能が向上する。

又、第４の実施の形態に係る半導体測距素子では、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａ及び読み出し用トランジスタを共通しているので、１画素内のトランジスタ数を少なくできるとともに、同じ拡散層で電荷検出を行うことで、変換利得などの特性を等しくすることができ、精度が向上する。

更に、第４の実施の形態に係る半導体測距素子を図１に示すように２次元マトリクス状に配列すれば、低コスト且つ高い距離分解能が得られ、構造も単純であるため、多数の画素を配置した空間解像度の高いＴＯＦ型距離画像センサが実現できる。

尚、第４の実施の形態に係る固体撮像装置において、第１浮遊拡散領域２３ｂ及び第２浮遊拡散領域２３ａと読み出しアンプを２系統設け、並列に読み出すようにしても良い。２系統の並列に読み出しをすれば、読み出し速度の点では有利となる。２系統の並列に読み出しの場合の読み出しタイミングは、図７と異なり、ノイズキャンセル回路の構成も図１と異なるが、２つの信号が同時にサンプリングできるように変更すれば良い。

又、画素サイズを２倍とし、図１４に示した構造の左側に、背景信号用の転送構造、蓄積構造、読み出し機構を設けて、背景光による信号を読み出すようにした構造にしても良い。このような構造で、背景光の影響を抑制すれば、背景光電荷に起因したショットノイズを抑制し、これにより、高い距離計測精度（距離分解能）と最大測距範囲が達成できる。特に、それぞれの画素において、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａへの背景光電荷の蓄積を防止すれば、第１電荷転送埋込領域２７ｂ及び第２電荷転送埋込領域２７ａの容量を最大に生かして信号電荷を蓄積できるので、広いダイナミックレンジを実現できる。更に、ダイナミックレンジを、信号との最大値と、ノイズレベルで表すならば、背景光電荷に起因したノイズが減るので、ダイナミックレンジが増大する。

（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１〜第４の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）としてのＴＯＦ型距離画像センサを例示的に説明したが、本発明の半導体測距素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体測距素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

更に、第２及び第３の実施形態の平面パターン形状に対し、第２の実施の形態で説明した第２導電型（ｎ型）の表面埋込領域２８中に、第１導電型（ｐ型）の第１転送障壁領域３７ｂ、第２転送障壁領域３７ａ、第１電荷読み出し障壁領域３８ｂ及び第２電荷読み出し障壁領域３８ａを埋め込んだセルフアライメント構造を採用しても良いことは勿論である。

この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

産業上の利用の可能性

本発明によれば、低製造コストで製造可能で、暗電流低減とリセットノイズ除去による低ノイズ性能に優れた半導体測距素子、及びこの半導体測距素子を画素として用い、高い距離分解能と空間解像度を有する固体撮像装置を提供できるので、自動車用の距離センサの分野や３次元画像の取得や生成の分野に応用可能である。更に３次元画像を利用した運動競技選手の動作解析やゲーム機の分野にも利用可能である。

Claims (22)

1. パルス光を出射する光源と、
   第１導電型の半導体層と、
   前記半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、
   前記半導体層上の表面の一部に、前記電荷生成埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、
   前記半導体層上の表面の一部に、前記第１電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第１電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、
   前記半導体層上の表面の一部に、前記第２電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第２電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、
   前記半導体層、前記電荷生成埋込領域、前記第１及び第２電荷転送埋込領域、前記第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、
   該絶縁膜上に配置され、前記電荷生成埋込領域と前記第１電荷転送埋込領域との間及び前記電荷生成埋込領域と前記第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、
   該絶縁膜上に配置され、前記第１電荷転送埋込領域と前記第１電荷読み出し埋込領域との間及び前記第２電荷転送埋込領域と前記第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極
   とを備え、前記電荷生成埋込領域で、対象物が反射した前記パルス光を光信号として受光し、前記電荷生成埋込領域直下の前記半導体層で前記光信号を前記信号電荷に変換し、前記第１及び第２転送ゲート電極に、前記パルス光と同期して、順次パルス信号を与えて動作させることにより、前記第１及び第２電荷転送埋込領域に前記信号電荷が交互に転送され、更に前記第１及び第２電荷読み出し埋込領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする半導体測距素子。
2. 前記第１電荷読み出し埋込領域に接し、前記第１電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
   前記第２電荷読み出し埋込領域に接し、前記第２電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
   とを更に備えることを特徴とする請求項１に記載の半導体測距素子。
3. 前記電荷生成埋込領域の直上の前記絶縁膜上に配置され、前記電荷生成埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項１又は２に記載の半導体測距素子。
4. パルス光を出射する光源と、
   第１導電型の半導体層と、
   該半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、
   前記表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、
   前記表面埋込領域上の表面の一部に、前記第１電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第１電荷転送障壁領域との間に前記第１電荷転送障壁領域を転送されてきた信号電荷の一部を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、
   前記表面埋込領域上の表面の一部に、前記第２電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第２電荷転送障壁領域との間に前記第２荷転送障壁領域を転送されてきた前記信号電荷の他の一部を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、
   前記表面埋込領域、前記第１及び第２電荷転送障壁領域、前記第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、
   該絶縁膜上に配置され、前記第１電荷転送障壁領域及び前記第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、
   該絶縁膜上に配置され、前記第１電荷読み出し障壁領域と前記第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極
   とを備え、前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域で、対象物が反射した前記パルス光を光信号として受光し、該表面埋込領域直下の前記半導体層で前記光信号を前記信号電荷に変換し、前記第１及び第２転送ゲート電極に、前記パルス光と同期して、順次パルス信号を与えて動作させることにより、前記第１及び第２ポテンシャル井戸に前記信号電荷が交互に転送され、更に前記第１及び第２電荷読み出し障壁領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする半導体測距素子。
5. 前記第１電荷読み出し障壁領域とは前記表面埋込領域の一部により離間し、前記第１ポテンシャル井戸から前記第１電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
   前２ポテンシャル井戸から前記第２電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
   とを更に備えることを特徴とする請求項４に記載の半導体測距素子。
6. 前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域の直上の前記絶縁膜上に配置され、前記表面埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項４又は５に記載の半導体測距素子。
7. 前記第１及び第２浮遊拡散領域が共通の読み出しトランジスタに接続されていることを特徴とする請求項２又は５に記載の半導体測距素子。
8. 第２導電型がｎ型の場合において、前記第１及び第２転送ゲート電極に交互に負のパルスを印加することを特徴とする請求項１〜７のいずれか１項に記載の半導体測距素子。
9. 第１導電型の半導体層と、
   前記半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、
   前記半導体層上の表面の一部に、前記電荷生成埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、
   前記半導体層上の表面の一部に、前記第１電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第１電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、
   前記半導体層上の表面の一部に、前記第２電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第２電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、
   前記半導体層、前記電荷生成埋込領域、前記第１及び第２電荷転送埋込領域、前記第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、
   該絶縁膜上に配置され、前記電荷生成埋込領域と前記第１電荷転送埋込領域との間及び前記電荷生成埋込領域と前記第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、
   該絶縁膜上に配置され、前記第１電荷転送埋込領域と前記第１電荷読み出し埋込領域との間及び前記第２電荷転送埋込領域と前記第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極
   とを備える画素を１次元方向に配列した半導体チップと、
   パルス光を出射する光源
   とを備え、前記パルス光と同期して、すべての画素の前記第１及び第２転送ゲート電極に、順次パルス信号を与え、
   それぞれの画素において、それぞれの前記電荷生成埋込領域で、対象物が反射した前記パルス光を光信号として受光し、前記電荷生成埋込領域直下の前記半導体層で前記光信号が前記信号電荷に変換され、前記信号電荷が前記第１及び第２電荷転送埋込領域に交互に転送され、更に前記第１及び第２電荷読み出し埋込領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする固体撮像装置。
10. 前記画素が、
    前記第１電荷読み出し埋込領域に接し、前記第１電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
    前記第２電荷読み出し埋込領域に接し、前記第２電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
    とを更に備えることを特徴とする請求項９に記載の固体撮像装置。
11. 前記画素が、前記電荷生成埋込領域の直上の前記絶縁膜上に配置され、前記電荷生成埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項９又は１０に記載の固体撮像装置。
12. 第１導電型の半導体層と、
    該半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、
    前記表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、
    前記表面埋込領域上の表面の一部に、前記第１電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第１電荷転送障壁領域との間に前記第１電荷転送障壁領域を転送されてきた信号電荷の一部を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、
    前記表面埋込領域上の表面の一部に、前記第２電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第２電荷転送障壁領域との間に前記第２荷転送障壁領域を転送されてきた前記信号電荷の他の一部を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、
    前記表面埋込領域、前記第１及び第２電荷転送障壁領域、前記第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、
    該絶縁膜上に配置され、前記第１電荷転送障壁領域及び前記第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、
    該絶縁膜上に配置され、前記第１電荷読み出し障壁領域と前記第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極
    とを備える画素を１次元方向に配列した半導体チップと、
    パルス光を出射する光源
    とを備え、前記パルス光と同期して、すべての画素の前記第１及び第２転送ゲート電極に、順次パルス信号を与え、
    それぞれの画素において、それぞれの前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域で、対象物が反射した前記パルス光を光信号として受光し、前記表面埋込領域直下の前記半導体層で前記光信号が前記信号電荷に変換され、前記信号電荷が前記第１及び第２ポテンシャル井戸に交互に転送され、更に前記第１及び第２電荷読み出し障壁領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定することを特徴とする固体撮像装置。
13. 前記画素が、
    前記第１電荷読み出し障壁領域とは前記表面埋込領域の一部により離間し、前記第１ポテンシャル井戸から前記第１電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
    前２ポテンシャル井戸から前記第２電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
    とを更に備えることを特徴とする請求項１２に記載の固体撮像装置。
14. 前記画素が、前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域の直上の前記絶縁膜上に配置され、前記表面埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項１２又は１３に記載の固体撮像装置。
15. 第１導電型の半導体層と、
    前記半導体層上の表面の一部に埋め込まれ、第２導電型で島状の電荷生成埋込領域と、
    前記半導体層上の表面の一部に、前記電荷生成埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記電荷生成埋込領域から転送された信号電荷を蓄積する、第２導電型で島状の第１及び第２電荷転送埋込領域と、
    前記半導体層上の表面の一部に、前記第１電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第１電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第１電荷読み出し埋込領域と、
    前記半導体層上の表面の一部に、前記第２電荷転送埋込領域とは前記半導体層の一部により離間して埋め込まれ、前記第２電荷転送埋込領域から前記信号電荷が転送される、第２導電型で島状の第２電荷読み出し埋込領域と、
    前記半導体層、前記電荷生成埋込領域、前記第１及び第２電荷転送埋込領域、前記第１及び第２電荷読み出し埋込領域上を被覆する絶縁膜と、
    該絶縁膜上に配置され、前記電荷生成埋込領域と前記第１電荷転送埋込領域との間及び前記電荷生成埋込領域と前記第２電荷転送埋込領域との間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷転送埋込領域へ交互に転送する第１及び第２転送ゲート電極と、
    該絶縁膜上に配置され、前記第１電荷転送埋込領域と前記第１電荷読み出し埋込領域との間及び前記第２電荷転送埋込領域と前記第２電荷読み出し埋込領域の間にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２電荷読み出し埋込領域へ転送する第１及び第２読み出しゲート電極
    とを備える画素を２次元マトリクス状に配列した半導体チップと、
    パルス光を出射する光源
    とを備え、前記パルス光と同期して、すべての画素の前記第１及び第２転送ゲート電極に、順次パルス信号を与え、
    それぞれの画素において、それぞれの前記電荷生成埋込領域で、対象物が反射した前記パルス光を光信号として受光し、前記電荷生成埋込領域直下の前記半導体層で前記光信号が前記信号電荷に変換され、前記信号電荷が前記第１及び第２電荷転送埋込領域に交互に転送され、更に前記第１及び第２電荷読み出し埋込領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定し、全画素を２次元アクセスし、前記測定された距離に対応する２次元画像を得ることを特徴とする固体撮像装置。
16. 前記画素が、
    前記第１電荷読み出し埋込領域に接し、前記第１電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
    前記第２電荷読み出し埋込領域に接し、前記第２電荷読み出し埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
    とを更に備えることを特徴とする請求項１５に記載の固体撮像装置。
17. 前記画素が、前記電荷生成埋込領域の直上の前記絶縁膜上に配置され、前記電荷生成埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項１５又は１６に記載の固体撮像装置。
18. 第１導電型の半導体層と、
    該半導体層の表面に埋め込まれた第２導電型の表面埋込領域と、
    前記表面埋込領域上の表面の一部に埋め込まれ、第１導電型で島状の第１及び第２電荷転送障壁領域と、
    前記表面埋込領域上の表面の一部に、前記第１電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第１電荷転送障壁領域との間に前記第１電荷転送障壁領域を転送されてきた信号電荷の一部を蓄積する第１ポテンシャル井戸を形成する第１導電型で島状の第１電荷読み出し障壁領域と、
    前記表面埋込領域上の表面の一部に、前記第２電荷転送障壁領域とは前記表面埋込領域の一部により離間して埋め込まれ、前記第２電荷転送障壁領域との間に前記第２荷転送障壁領域を転送されてきた前記信号電荷の他の一部を蓄積する第２ポテンシャル井戸を形成する第１導電型で島状の第２電荷読み出し障壁領域と、
    前記表面埋込領域、前記第１及び第２電荷転送障壁領域、前記第１及び第２電荷読み出し障壁領域上を被覆する絶縁膜と、
    該絶縁膜上に配置され、前記第１電荷転送障壁領域及び前記第２電荷転送障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御し、前記信号電荷を、前記第１及び第２ポテンシャル井戸へ交互に転送する第１及び第２転送ゲート電極と、
    該絶縁膜上に配置され、前記第１電荷読み出し障壁領域と前記第２電荷読み出し障壁領域にそれぞれ形成される転送チャネルの電位を、前記絶縁膜を介して静電的に制御する第１及び第２読み出しゲート電極
    とを備える画素を２次元マトリクス状に配列した半導体チップと、
    パルス光を出射する光源
    とを備え、前記パルス光と同期して、すべての画素の前記第１及び第２転送ゲート電極に、順次パルス信号を与え、
    それぞれの画素において、それぞれの前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域で、対象物が反射した前記パルス光を光信号として受光し、前記表面埋込領域直下の前記半導体層で前記光信号が前記信号電荷に変換され、前記信号電荷が前記第１及び第２ポテンシャル井戸に交互に転送され、更に前記第１及び第２電荷読み出し障壁領域を介してそれぞれ読み出された前記信号電荷の総量としての電荷の配分比から前記パルス光の遅れ時間を推定して、前記対象物までの距離を測定し、全画素を２次元アクセスし、前記測定された距離に対応する２次元画像を得ることを特徴とする固体撮像装置。
19. 前記画素が、
    前記第１電荷読み出し障壁領域とは前記表面埋込領域の一部により離間し、前記第１ポテンシャル井戸から前記第１電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第１浮遊拡散領域と、
    前２ポテンシャル井戸から前記第２電荷読み出し障壁領域を経て転送された前記信号電荷を蓄積する、前記表面埋込領域よりも高不純物密度で、第２導電型の第２浮遊拡散領域
    とを更に備えることを特徴とする請求項１８に記載の固体撮像装置。
20. 前記画素が、前記第１及び第２電荷転送障壁領域の間の前記表面埋込領域の直上の前記絶縁膜上に配置され、前記表面埋込領域がｎ型の場合において負の電圧を印加する受光ゲート電極を更に備えることを特徴とする請求項１８又は１９に記載の固体撮像装置。
21. 前記第１及び第２浮遊拡散領域が共通の読み出しトランジスタに接続されていることを特徴とする請求項１０，１３，１６及び１９のいずれか１項に記載の固体撮像装置。
22. 第２導電型がｎ型の場合において、前記第１及び第２転送ゲート電極に交互に負のパルスを印加することを特徴とする請求項９〜２１のいずれか１項に記載の固体撮像装置。

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