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JP5132123B2 - 電力用半導体素子 - Google Patents
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Description

本発明は、電力用半導体素子に関し、特に、スーパージャンクション構造を有する電力用半導体素子に関する。
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの電力用半導体素子のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度には、ベース層とドリフト層との間のｐｎ接合に要求される耐圧に応じた限界があり、この限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが、低消費電力素子の性能向上には重要である。このトレードオフには素子材料により決まる限界があり、この限界を超えることが、既存のパワー素子を超える低オン抵抗素子の実現への道である。
この限界を超えたＭＯＳＦＥＴの一例として、ドリフト層にｐピラー層とｎピラー層とを交互に埋め込んだスーパージャンクション構造と呼ばれる構造を有するＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。スーパージャンクション構造においては、ｐピラー層に含まれるチャージ量（不純物量）とｎピラー層に含まれるチャージ量とを等しくすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる。
このように、縦型パワーＭＯＳＦＥＴにおいては、スーパージャンクション構造を用いることで、材料限界を超えたオン抵抗／耐圧のトレードオフを実現することが可能である。そして、このようにトレードオフを改善すると、オン抵抗を所定の値に保ったまま、チップ面積を小さくすることができる。この場合、動作電流は一定値に保ったままチップ面積を縮小することになるため、チップ内に流れる電流密度は増加する。従って、チップ面積を縮小すると、アバランシェ降伏時及び内蔵ダイオードのリカバリー動作時などの縦型パワーＭＯＳＦＥＴにバイポーラ動作をさせたときの電流密度も増加する。バイポーラ動作時の電流密度が増加すると、素子内のキャリア密度も増加する。素子内のキャリア密度がある程度以上増加すると、キャリアのチャージによって電界強度が増加して、電流集中が起こり、素子が破壊に至る。つまり、スーパジャンクション構造によってオン抵抗が低減され、チップ面積が縮小されることにより、電流密度が増加し、アバランシェ耐量及びリカバリー耐量が低下するという新たな問題が発生している。
特開２００４−２８２００７号公報
本発明の目的は、オン抵抗が低く、アバランシェ耐量及びリカバリー耐量が高い電力用半導体素子を提供することである。
本発明の一態様によれば、半導体基板と、ゲート絶縁膜と、前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、前記半導体基板の下面側に設けられた第１の主電極と、前記半導体基板の上面側に設けられた第２の主電極と、を備え、前記半導体基板は、下面が前記第１の主電極に接続された第１の第１導電型半導体層と、前記第１の第１導電型半導体層上に形成され、前記半導体基板の面方向に交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、前記第３の第２導電型半導体層の直上域に形成され、前記第２の主電極の一部が埋設されたトレンチ溝と、前記第２の第１導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第４の第２導電型半導体層と、前記第４の第２導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第５の第１導電型半導体層と、前記トレンチ溝と前記第３の第２導電型半導体層との間に前記トレンチ溝の底面及び側面を覆うように配置され、下面が前記第４の第２導電型半導体層の下面よりも下方に位置しており、前記第２の主電極、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層に接続され、不純物濃度が前記第４の第２導電型半導体層の不純物濃度及び前記第３の第２導電型半導体層の不純物濃度よりも高い第６の第２導電型半導体層と、を有したことを特徴とする電力用半導体素子が提供される。
また、本発明の一態様によれば、半導体基板と、ゲート絶縁膜と、前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、前記半導体基板の下面側に設けられた第１の主電極と、前記半導体基板の上面側に設けられた第２の主電極と、を備え、前記半導体基板は、下面が前記第１の主電極に接続された第１の第１導電型半導体層と、前記第１の第１導電型半導体層上に形成され、前記半導体基板の上面に平行な方向に交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、前記第３の第２導電型半導体層の直上域に形成され、前記第２の主電極の一部が埋設されたトレンチ溝と、前記第２の第１導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第４の第２導電型半導体層と、前記第４の第２導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第５の第１導電型半導体層と、前記トレンチ溝と前記第３の第２導電型半導体層との間に配置され、下面が前記第４の第２導電型半導体層の下面よりも下方に位置しており、前記第２の主電極及び前記第３の第２導電型半導体層に接続され、不純物濃度が前記第４の第２導電型半導体層の不純物濃度及び前記第３の第２導電型半導体層の不純物濃度よりも高い第６の第２導電型半導体層と、を有し、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層のうち少なくとも一方の不純物量は、前記半導体基板の厚さ方向において変化しており、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層からなる部分の上側部分では、前記第３の第２導電型半導体層の不純物量は、前記第２の第１導電型半導体層の不純物量よりも多く、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層からなる部分の下側部分では、前記第３の第２導電型半導体層の不純物量は、前記第２の第１導電型半導体層の不純物量よりも少ないことを特徴とする電力用半導体素子が提供される。
本発明によれば、オン抵抗が低く、アバランシェ耐量及びリカバリー耐量が高い電力用半導体素子を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
なお、図１は、パワーＭＯＳＦＥＴのセル部のみを示している。後述する図２乃至図１１においても、同様である。
図１に示すように、本実施形態に係るパワーＭＯＳＦＥＴ２１においては、ｎ型の半導体基板１９、例えばｎ型シリコン基板が設けられている。そして、この半導体基板１９の下層部下面には、第１の半導体層としてｎ＋ドレイン層２が形成されている。また、半導体基板１９の下面側には、ｎ＋ドレイン層２に接するように、第１の主電極としてのドレイン電極１が設けられている。
そして、半導体基板１９におけるｎ＋ドレイン層２上の部分には、複数本のストライプ状のｐピラー層４（第３の半導体層）が形成されており、半導体基板１９におけるｐピラー層４間の部分がストライプ状のｎピラー層３（第２の半導体層）になっている。これにより、半導体基板１９の上面に平行な方向に沿って、ｎピラー層３とｐピラー層４とが交互に周期的に配列され、スーパージャンクション構造を形成している。また、各ｎピラー層３における幅方向両側部の表面には、第４の半導体層としてｐベース層５がそれぞれストライプ状に形成されており、ｐベース層５の表面には、第５の半導体層としてのｎソース層６がストライプ状に形成されている。すなわち、ｐベース層５はｎピラー層３の表面の一部に選択的に形成されており、ｎソース層６はｐベース層５の表面の一部に選択的に形成されている。
半導体基板１９上には、例えば、膜厚が約０．１μｍのシリコン酸化膜からなるゲート絶縁膜８が形成されており、ゲート絶縁膜８上におけるｎピラー層３の直上域には、制御電極としてのゲート電極９が形成されている。ゲート電極９はゲート絶縁膜８により半導体基板１９から絶縁されている。ゲート電極９は、ｎピラー層３と平行に、ストライプ状に延びており、ｎピラー層３の一方の側部に形成されたｎソース層６の直上域の端部から、ｐベース層５、ｎピラー層３、ｐベース層５の直上域を経て、ｎピラー層３の他方の端部に形成されたｎソース層６の直上域の端部に達している。これにより、ｐベース層５、ｎソース層６、ｎピラー層３、ゲート絶縁膜８及びゲート電極９からなる絶縁ゲート構造は、プレナーゲート構造をなしている。ゲート電極９の周囲は絶縁膜に覆われており、この絶縁膜上にはソース電極１０が設けられている。すなわち、ソース電極１０は半導体基板１９の上面側に設けられている。
また、半導体基板１９の上面におけるｐピラー層４の直上域には、トレンチ溝１６が形成されており、このトレンチ溝１６の内部には、ソース電極１０の一部が埋設されている。すなわち、ソース電極１０はｐピラー層４の直上域において下方に向けて突出しており、この突出した部分が、トレンチ溝１６内に進入している。ソース電極１０におけるトレンチ溝１６内に位置する部分が、トレンチコンタクト１７となっている。
トレンチ溝１６の底部、すなわち、トレンチコンタクト１７の下端部の周辺部には、ｐ＋コンタクト層７が形成されている。ｐ＋コンタクト層７の不純物濃度は、ｐベース層５の不純物濃度よりも高い。また、ｐ＋コンタクト層７は、ｐベース層５よりも深い位置に形成されている。すなわち、ｐ＋コンタクト層７はｐベース層５の下面から下方に向けて突出しており、ｐ＋コンタクト層７の下面は、ｐベース層５の下面よりも低い位置にある。トレンチコンタクト１７の下面は、ｎソース層６の下面及びｐ＋コンタクト層７の上面よりも低く、ｐベース層５の下面及びｐ＋コンタクト層７の下面よりも高い位置にある。これにより、ｐベース層５、ｎソース層６、ｐ＋コンタクト層７が、トレンチコンタクト１７に接続されている。
次に、本実施形態の作用効果について説明する。
従来の構造では、半導体基板にトレンチ溝を形成し、このトレンチ溝の底部にｐ＋コンタクト層を形成し、トレンチ溝の内部にソース電極に接続されたトレンチコンタクトを形成しても、ｐ＋コンタクト層はｐベース層の内部に配置されていた。このため、スーパージャンクション構造が形成されているドリフト層内で発生したホールは、ｐベース層の底部からｐベース層内に流入し、ｐベース層内及びｐ＋コンタクト層内を通過してから、ソース電極に流れ込んでいた。しかしながら、ｐベース層の不純物濃度は、ｐ＋コンタクト層の不純物濃度の１／１００程度と低いため、この経路は抵抗が高い。このため、ホールの排出抵抗も高い。ホールの排出抵抗が高いと、ホールがドリフト層内に蓄積されやすくなり、ホールのプラスチャージによって、電界強度が増加する。この結果、アバランシェ降伏によるキャリア発生確率が増加する。つまり、アバランシェ降伏が起こりやすくなり、また、弱いアバランシェ降伏が起きていた場合は、より顕著な降伏が起きて、より多くのキャリアを発生させてしまう。これにより、素子内のキャリアが増加し、電界強度がさらに増加し、キャリアがさらに増加するという正のフィードバック状況が発生し、素子が破壊に至る。
これに対して、本実施形態においては、ｐ＋コンタクト層７がｐベース層５よりも下方に形成されているため、アバランシェ降伏時や内蔵ダイオードのリカバリー動作時などにドリフト層（ｎピラー層３及びｐピラー層４）内で発生したホールは、ドリフト層から直接ｐ＋コンタクト層７に流入し、トレンチコンタクト１７を介してソース電極１０へと排出される。このため、ホールの排出抵抗が小さい。ホールの排出抵抗が小さいということは、ホールの排出が速やかに行われ、ドリフト層内にホールが蓄積され難いことになる。ホールが蓄積され難ければ、ホールのプラスチャージによる電界強度の増加を抑制することができ、素子の破壊を防止することができる。このため、アバランシェ降伏時や内蔵ダイオードのリカバリー動作時などにおいても、上述のような正のフィードバック状況が発生しにくく、素子が破壊されにくい。すなわち、本実施形態の構造は、高耐量素子の実現化に対して有効である。
このように、本実施形態によれば、スーパジャンクション構造の形成に伴って発生する問題、すなわち、素子のオン抵抗を低減し、チップ面積を縮小することにより、キャリア濃度が増加し、アバランシェ耐量及びリカバリー耐量が低下するという問題を解決することができる。なお、スーパージャンクション構造を持たない素子において、ｐ＋コンタクト層をｐベース層よりも下方に形成すると、突出したｐ＋コンタクト層に電界が集中して耐圧が却って低下するが、本実施形態においては、素子がスーパージャンクション構造を有しているため、ドリフト層内に電界分布が一様であり、電界集中が起こりにくい。このため、耐圧が低下することがない。
次に、本実施形態の第１の変形例について説明する。
図２は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図２に示すように、本変形例に係るＭＯＳＦＥＴにおいては、ソース電極１０の突出部における半導体基板１９の上方に位置する部分の幅が、半導体基板１９の内部に埋設された部分、すなわち、トレンチコンタクト１７の幅よりも大きくなっており、半導体基板１９の表面に相当する位置に段差が形成されている。この段差部分は、ｎソース層６の表面の一部に接触している。
前述の第１の実施形態においては、図１に示すように、トレンチ溝１６の側壁でのみｎソース層６がソース電極１０に接続されていたが、本変形例においては、図２に示すように、ｎソース層６は、トレンチ溝１６の側壁及び段差部分の双方でソース電極１０に接続されている。すなわち、ｎソース層６の表面の一部もソース電極１０に接続されている。これにより、ホールの排出抵抗をより一層低減することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、本実施形態の第２の変形例について説明する。
図３は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図３に示すように、本変形例においては、ｐ＋コンタクト層７がトレンチ溝１６の底部だけでなく、側壁にも形成されている。すなわち、ｐ＋コンタクト層７は、トレンチコンタクト１７の底面及び側面の全体を覆っている。これにより、トレンチ溝１６の全体からホールを排出することが可能となり、より低いホール排出抵抗を得ることができる。例えば、ｎピラー層３からｐベース層５に進入したホールも、ｐ＋コンタクト層７を介して効率よく排出することができる。なお、図に示していないが、終端部も含めたソース電極１０のコンタクトを、深いトレンチコンタクトとｐ＋コンタクト層で取り出すことで、終端部で発生したホールも速やかに排出し、素子全体の耐量を向上させることができる。本変形例における上記以外の構成及び作用効果は、前述の第１の変形例と同様である。
（第２の実施形態）
図４は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、並びに、ｎピラー層及びｐピラー層の不純物濃度（ピラー濃度）並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。
図４に示すように、本実施形態に係るパワーＭＯＳＦＥＴ２２においては、ｐピラー層４の不純物濃度（ｐピラー濃度）が深さ方向で連続的に変化しており、ｐピラー層４の上端部において最も高く、下に行くほど低くなっている。一方、ｎピラー層３の不純物濃度（ｎピラー濃度）は、深さ方向で一定である。また、ｎピラー層３及びｐピラー層４の幅は、深さ方向で一定である。従って、深さ方向の任意の位置におけるピラー層の不純物量、すなわち、その位置の不純物濃度とピラー幅との積によって与えられる不純物量は、ｐピラー層４については上部が多く下部が少なくなっており、ｎピラー層３について深さ方向において一定である。この結果、ｎピラー層３及びｐピラー層４からなるスーパージャンクション構造の上側部分においては、ｐピラー層４の不純物量がｎピラー層３の不純物量よりも多く、スーパージャンクション構造の下側部分においては、ｎピラー層３の不純物量がｐピラー層４の不純物量よりも多い。本実施形態における上記以外の構成は、前述の第１の実施形態の第１の変形例と同様である。
次に、本実施形態の作用効果について説明する。
前述の如く、パワーＭＯＳＦＥＴにおいては、ｐ＋コンタクト層７をｐベース層５よりも深い位置に形成することにより、ｐ＋コンタクト層７の下面に電界が集中しやすくなる。但し、スーパージャンクション構造の存在により、ドリフト層内の電界分布が平坦になるため、アバランシェ降伏の発生は抑えられている。しかしながら、アバランシェ降伏の発生をより確実に防止するためには、ｐ＋コンタクト層７の下面の電界を低減することが好ましい。
そこで、本実施形態においては、上述の如くピラー濃度を傾斜させている。これにより、図４に示すように、スーパージャンクション構造内の電界は、中央部で最も強くなり、上端部及び下端部では中央部よりも弱くなる。これにより、スーパージャンクション構造の上端部に位置するｐ＋コンタクト層７の下面においては、電界が弱くなる。このように、電界が最も強くなる位置を、ｐ＋コンタクト層７の下面の位置からずらすことにより、ｐ＋コンタクト層７の下面においてはアバランシェ降伏が起き難くなり、降伏が起きるときはスーパージャンクション構造の中央部で起きるようになる。これにより、より高いアバランシェ耐量及びより高いリカバリー耐量を実現することが可能となる。本実施形態における上記以外の作用効果は、前述の第１の実施形態の第１の変形例と同様である。
次に、第２の実施形態の変形例について説明する。
図５は、本変形例に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、並びに、ｎピラー層及びｐピラー層の不純物濃度（ピラー濃度）並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。
図５に示すように、本変形例においては、ｐピラー層４の不純物濃度は階段状に変化している。これによっても、前述の第２の実施形態と同様な効果が得られる。なお、図５においては、不純物濃度が２段階に変化している例を示したが、３段階以上に変化させてもよい。このような不純物濃度のプロファイルは、例えば、複数回のイオン注入によりｐピラー層４を形成し、イオン注入ごとに注入量を変えることにより、実現することができる。
なお、前述の第２の実施形態及び本変形例においては、ｎピラー層の不純物濃度を一定として、ｐピラー層の不純物濃度を上部が高く下部が低くなるようなプロファイルとする例を示したが、本発明はこれに限定されず、ｎピラー層の不純物濃度を下方にいくほど高くなるようにしても同様な効果が得られ、ｐピラー層の不純物濃度及びｎピラー層の不純物濃度の双方を変化させても、同様な効果が得られる。また、ｎピラー層及びｐピラー層の不純物濃度は深さ方向に対して一定とし、ｐピラー層の幅を、上部が太く下部が細くなるように変化させてもよい。これにより、Ｐピラー層の幅と不純物濃度との積で与えられる不純物量は、上部が多く下部が少なくなるように分布する。
（第３の実施形態）
図６は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。
図６に示すように、本実施形態に係るパワーＭＯＳＦＥＴ２３においては、トレンチ溝１６の深さはｐベース層５の接合深さと略等しくなっている。すなわち、前述の第１及び第２の実施形態と比較して、トレンチコンタクト１７がより深い位置まで形成されており、トレンチコンタクト１７の下面が、ｐベース層５の下面と略同じ高さに位置している。なお、ｐ＋コンタクト層７の拡散深さは０．３〜１μｍ程度であることから、トレンチコンタクト１７の下面とｐベース層５の下面との高さの差は、０．３〜１μｍよりも小さいことが望ましい。
本実施形態においては、トレンチコンタクト１７をより深く形成し、その分、ｐ＋コンタクト層７を薄くしている。これにより、ｐ＋コンタクト層７の抵抗を低減し、ホールの排出抵抗を低減して、より高い耐量を得ることができる。これに対して、トレンチコンタクト１７が浅過ぎると、ｐ＋コンタクト層７をｐベース層５よりも深くまで形成するためには、ｐ＋コンタクト層７を厚く形成する必要が生じ、ｐ＋コンタクト層７の抵抗が大きくなってしまう。また、ｐ＋コンタクト層７の不純物濃度を十分に高くすることにより、ｐ＋コンタクト層７を薄くしても、ｐ＋コンタクト層７全体が空乏化することを防止でき、空乏層がトレンチコンタクト１７に接触することを防止できる。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
（第４の実施形態）
図７は、本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。
前述の第１乃至第３の実施形態及びそれらの変形例においては、ＭＯＳゲート構造は、ゲート電極９が半導体基板１９上に配置されたプレナーゲート構造であった。これに対して、本実施形態に係るパワーＭＯＳＦＥＴ２４においては、図７に示すように、ＭＯＳＦＥＴゲート構造は、ゲート電極９の一部が半導体基板１９内に埋め込まれたトレンチゲート構造となっている。すなわち、半導体基板１９の上面に、トレンチ溝１６とは別にゲート用トレンチ溝１８が形成されており、このゲート用トレンチ溝１８の内部に、ゲート絶縁膜８を介してゲート電極９が埋め込まれている。本実施形態においては、ＭＯＳゲート構造をトレンチゲート構造とすることにより、狭ピッチ化を図ることができる。また、トレンチゲート構造を採用しても、ｐ＋コンタクト層７をｐベース層５よりも下方に形成することで、プレナーゲート構造と同様に高耐量を得ることができる。本実施形態における上記以外の構成及び作用効果は、例えば前述の第２の実施形態と同様である。
次に、第４の実施形態の第１の変形例について説明する。
図８は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
前述の第４の実施形態に係るパワーＭＯＳＦＥＴ２４（図７参照）においては、例えば前述の第２の実施形態に係るパワーＭＯＳＦＥＴ２２（図４参照）について、単純にＭＯＳゲート構造をプレナーゲート構造からトレンチゲート構造に変更しているため、ゲート電極９の下面が必ずｐベース層５の下面よりも深い位置に形成されてしまう。このため、ゲート電極９の底部において電界が強められる。また、ゲート電極９の底部付近でホールが発生すると、このホールはｎピラー層３を通ってトレンチコンタクト１７に排出されるため、排出抵抗がやや高くなる。このため、ゲート電極９の底部において、アバランシェ降伏が発生しやすくなる場合がある。
そこで、本変形例においては、図８に示すように、ｐ＋コンタクト層７をゲート電極９よりも深い位置に形成している。すなわち、ｐ＋コンタクト層７の下面を、ゲート電極９の下面よりも低い位置に配置している。これにより、ゲート電極９の底部における電界集中を緩和すると共に、ゲート電極９の底部付近で発生したホールの排出抵抗を低減することができる。この結果、耐量をより一層向上させることができる。
次に、第４の実施形態の第２の変形例について説明する。
図９は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図９に示すように、本変形例においては、トレンチコンタクト１７がゲート電極９の底部よりも深くまで形成されている。これにより、ｐ＋コンタクト層７の接合深さが、ゲート電極９の下面よりも深くなる。また、トレンチコンタクト１７が直接ｎピラー層３及びｐピラー層４に接続されないように、トレンチ溝１６の側壁にもｐ＋コンタクト層７が形成されている。この結果、ホールの排出抵抗をより一層低減することができる。
（第５の実施形態）
図１０は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。
図１０に示すように、本実施形態に係るパワーＭＯＳＦＥＴ２５においては、トレンチコンタクト１７がｐベース層５を突き抜けており、このトレンチコンタクト１７の底部付近にｐ＋コンタクト層７が形成されており、ｐ＋コンタクト層７はｐベース層５から離隔している。これにより、トレンチコンタクト１７の側面におけるｐベース層５に接触している領域とｐ＋コンタクト層７に接触している領域との間の領域は、ｎピラー層３に直接接している。この結果、ソース電極１０とｎピラー層３とにより、ショットキー接合１１が形成されており、これにより、ショットキーダイオード（ＳＢＤ）が構成されている。一方、パワーＭＯＳＦＥＴ２５においては、ｐ＋コンタクト層７及びｐピラー層４とｎピラー層３とにより、ｐｎダイオードが形成されている。このため、パワーＭＯＳＦＥＴ２５においては、ｐｎダイオードとショットキーダイオードとが並列に設けられている。
パワーＭＯＳＦＥＴの通常の動作においては、ドレイン電極に正極、ソース電極に負極の電圧が印加されており、ゲート電極の電位に応じてＭＯＳが開閉し、ソース・ドレイン間に電流が流れる。一方、パワーＭＯＳＦＥＴの用途によっては、ドレイン電極に負極、ソース電極に正極の電圧が印加されて電流が流される場合もある。この場合、前述の第１乃至第４の実施形態に係るパワーＭＯＳＦＥＴおいては、ｐピラー層４とｎピラー層３とからなるｐｎダイオードのみを介して電流が流れるが、本実施形態においては、このｐｎダイオードの他に、ショットキー接合１１からなるショットキーダイオード（ＳＢＤ）を介しても電流が流れる。これにより、より大きな電流を流すことができる。また、ＳＢＤは、ｐｎダイオードと比較して、オフセット電圧が小さく、電流損失が小さく、スイッチングが速いため、ＳＢＤを設けることにより、静的特性及び動的特性の双方が向上する。
また、ＳＢＤを内蔵することで、ある程度のバイポーラ動作をしなくとも、電流を流すことが可能であるため、低電流時のリカバリーチャージを減らすことが可能となり、リカバリー損失を低減することが可能となる。
更に、本実施形態においては、ｐベース層５とｐ＋コンタクト層７によりショットキー接合領域の端部が覆われているため、ショットキー接合１１に加わる電界が小さくなり、逆方向のリーク電流が小さい。一方、これまでに示した実施形態と同様に、ホールの排出抵抗は小さいので、高耐量を得ることが可能である。
なお、従来のパワーＭＯＳＦＥＴにおいて、ＳＢＤを設けようとすると、ＳＢＤ用の電極を半導体基板内に埋め込む必要があるため、プロセスが複雑になり、製造コストが増大すると共に、この電極の先端部に電界が集中し、耐圧が低下してしまう。これに対して、本実施形態においては、トレンチコンタクト１７を利用してＳＢＤを形成することができるため、ＳＢＤの形成に伴って工程数及び製造コストが増加することがない。また、前述の第２の実施形態において説明したように、ピラー濃度のプロファイルを最適化することにより、トレンチコンタクト付近の電界を低減できるため、ＳＢＤを設けることによって耐圧が低下することがない。本実施形態における上記以外の構成及び作用効果は、例えば前述の第２の実施形態と同様である。
次に、第５の実施形態の変形例について説明する。
図１１は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図１１に示すように、本変形例においては、ＭＯＳゲート構造をトレンチゲート構造としている。本変形例における上記以外の構成は、第５の実施形態と同様である。本変形例のように、ＭＯＳゲート構造をトレンチゲート構造としても、第５の実施形態と同様な効果を得ることができる。
（第６の実施形態）
図１２は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図であり、
図１３は、本実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する平面図である。
図１２及び図１３は、パワーＭＯＳＦＥＴのセル部だけでなく、素子終端部も含めた構造を示している。なお、図１３においては、図面を見やすくするために、セル部のｐベース層５及びｐ＋コンタクト層７は図示を省略しているが、トレンチコンタクト１７に沿ってストライプ状に形成されている。
図１２及び図１３に示すように、本実施形態に係るパワーＭＯＳＦＥＴ２６においては、素子の終端部において、半導体基板１９上にフィールド絶縁膜１２が設けられており、フィールド絶縁膜１２の上に、ソース電極１０と一体的に形成されたフィールドプレート電極１３が設けられている。フィールドプレート電極１３はソース電極１０の周囲に形成されており、その形状は、上方から見て、コーナー部に曲率がついた、すなわち、コーナー部が丸められた矩形の枠状である。
フィールドプレート１３の内周部分においては、下方に突出したトレンチコンタクト１７ｓが設けられている。上方から見て、トレンチコンタクト１７ｓの形状は、コーナー部に曲率がついた矩形の枠状である。トレンチコンタクト１７ｓは、半導体基板１９の周辺部分の上面に枠状に形成されたトレンチ溝１６ｓ内に埋め込まれている。終端部のトレンチ溝１６ｓの幅はセル部のトレンチ溝１６よりも太く、従って、終端部のトレンチコンタクト１７ｓの幅はセル部のトレンチコンタクト１７の幅よりも太い。また、トレンチ溝１６ｓの深さはトレンチ溝１６の深さよりもやや深くなっている。
そして、トレンチコンタクト１７ｓの周囲にはｐベース層５ｓが形成されており、トレンチコンタクト１７ｓの底部付近には、ｐベース層５ｓから下方に突出するように、ｐ＋コンタクト層７ｓが形成されている。すなわち、ｐ＋コンタクト層７ｓの下面は、ｐベース層５ｓの下面よりも低い位置にある。上方から見て、ｐベース層５ｓ及びｐ＋コンタクト層７の形状は、トレンチコンタクト１７ｓに沿った枠状である。
一方、フィールドプレート電極１３の外周部分の下面は階段状になっており、外周側ほど下面の位置が高くなっている。また、フィールドプレート電極１３の直下域においても、ｎピラー層３及びｐピラー層４が形成されており、スーパージャンクション構造が構成されている。
本実施形態においては、素子の終端部に枠状のｐベース層５ｓが形成されている。このｐベース層５ｓはＭＯＳゲート構造を形成せずに、ｐ＋コンタクト層７ｓと共に、終端部で発生したホールを排出するための幅の広いコンタクトを形成している。また、この枠状のｐベース層５ｓに沿って、ｐベース層５ｓと同心状に枠状のトレンチ溝１６ｓが形成されており、このトレンチ溝１６ｓ内にトレンチコンタクト１７ｓが埋め込まれている。これにより、素子の終端部からホールを効率よく排出し、終端部の耐圧を向上させることができる。
更に、終端部のトレンチ溝１６ｓはセル部のトレンチ溝１６よりも幅が広いが、トレンチ溝は、プロセス上の理由により、幅が広くなるほど深さが深くなるため、ｐ＋コンタクト層７ｓが形成される位置は、セル部のｐ＋コンタクト層７より若干深くなる。このため、終端部のホールがより一層排出し易くなり、より高い耐量を得ることができる。
なお、ｐ＋コンタクト層７ｓが深い位置に形成されると、その分、耐圧を保持するドリフト層の厚さが薄くなるため、耐圧が却って低下する可能性もある。このため、終端部に形成されるｎピラー層３とｐピラー層４は、ＭＯＳゲート構造が形成されているセル部のピラー層よりも、不純物濃度を低くすることが望ましい。
更にまた、本実施形態においては、素子のコーナー部では、ｐベース層５ｓに曲率が付いている。これにより、ｐベース層５ｓの端部における電界集中を抑制することができる。更に、ｐベース層５と同心円状となるような曲率を付けて、ｐ＋コンタクト層７が形成されているため、コーナー部のどの部分においても同様に速やかにホールを排出することが可能である。
更にまた、本実施形態においては、フィールドプレート電極１３の外周部分の下面が階段状になっているため、フィールドプレート電極１３の特定の角部に電界が集中することを防止できる。これにより、耐圧をより一層向上させることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第６の実施形態の第１の変形例について説明する。
図１４は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図１４に示すように、本変形例においては、トレンチコンタクト１７及び１７ｓの側面の全領域をそれぞれ覆うように、ｐ＋コンタクト層７及び７ｓが形成されている。このように、終端部のトレンチ溝１６ｓの側壁にもｐ＋コンタクト層７ｓを形成することにより、終端部の半導体層表面に流れるホールを速やかに排出させることが可能となり、より高い耐量を実現することができる。本変形例における上記以外の構成及び作用効果は、前述の第６の実施形態と同様である。
次に、第６の実施形態の第２の変形例について説明する。
図１５は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図１５に示すように、本変形例においては、終端部には複数本のトレンチ溝１６ｓが同心状に形成されている。各トレンチ溝１６ｓの幅は、セル部のトレンチ溝１６の幅と等しい。これにより、トレンチ溝１６ｓの深さをトレンチ溝１６の深さと等しくすることができる。このため、本変形例においては、終端部に複数本のトレンチコンタクト１７ｓが同心状に設けられており、各トレンチコンタクト１７ｓの幅及び深さは、セル部のトレンチコンタクト１７の幅及び深さと等しくなっている。
本変形例によれば、終端部とセル部との間でドリフト層の厚さを等しくすることができる。これにより、終端部における耐圧の低下をより確実に抑制することができる。本変形例における上記以外の構成及び作用効果は、前述の第６の実施形態と同様である。
なお、第６の実施形態並びにその第１及び第２の変形例においては、フィールドプレート電極１３がソース電極１０に接続されている例を示したが、本発明はこれに限定されず、フィールドプレート電極はゲート電極に接続されていてもよい。また、リサーフ構造又はガードリング構造を用いた終端構造も実施可能である。更に、第６の実施形態並びにその第１及び第２の変形例においては、終端部のｐベース層５ｓの外側にもスーパージャンクション構造が形成されている構造を示しているが、この部分にはスーパージャンクション構造が形成されていなくてもよい。
以上、本発明を第１乃至第６の実施形態及びそれらの変形例により説明したが、本発明はこれらの実施形態等に限定されるものではない。例えば、上述の各実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ＭＯＳゲート部及びスーパージャンクション構造の平面パターンはストライプ状に限らず、例えば、格子状又は千鳥状に形成してもよい。
更に、ｐピラー層４はｎ＋ドレイン層２に接していてもよい。この場合にも、上述の各実施形態と同様な効果が得られる。そして、スーパージャンクション構造とｎ＋ドレイン層２との間にｎピラー層３よりも低い不純物濃度を有する層が挿入されていても、同様に実施可能である。
更にまた、上述の各実施形態及び変形例は、相互に組み合わせて実施することができる。例えば、第６の実施形態並びにその第１及び第２の変形例（図１２乃至図１４参照）においては、セル部の構成は第１の実施形態（図１参照）又はその第２の変形例（図３参照）と同様な構成である例を示したが、本発明はこれに限定されず、第６の実施形態並びにその第１及び第２の変形例は、他のいずれかの実施形態又は変形例と組み合わせても実施可能である。
更にまた、上述の各実施形態及び変形例においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴについて説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）などの化合物半導体、又はダイアモンドなどのワイドバンドギャップ半導体を用いることもできる。
更にまた、上述の各実施形態においては、電力用半導体素子がＭＯＳＦＥＴである例を示したが、本発明は、スーパージャンクション構造を有する電力用半導体素子であれば好適に適用することができ、例えば、ＳＢＤ、ｐｉｎダイオード又はＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などに適用することもできる。
本発明の第１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、並びに、ｎピラー層及びｐピラー層の不純物濃度（ピラー濃度）並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。 第２の実施形態の変形例に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、並びに、ｎピラー層及びｐピラー層の不純物濃度（ピラー濃度）並びに電界を深さ方向の位置に対応させて例示する模式的グラフ図である。 本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。 本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。 第４の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第４の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。 第５の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図である。 第６の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する平面図である。 第６の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第６の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
符号の説明
１ ドレイン電極（第１の主電極）、２ ｎ＋ドレイン層（第１の半導体層）、３ ｎピラー層（第２の半導体層）、４ ｐピラー層（第３の半導体層）、５、５ｓ ｐベース層（第４の半導体層）、６ ｎソース層（第５の半導体層）、７、７ｓ ｐ＋コンタクト層（第６の半導体層）、８ ゲート絶縁膜、９ ゲート電極（制御電極）、１０ ソース電極（第２の主電極）、１１ ショットキー接合、１２ フィールド絶縁膜、１３ フィールドプレート電極、１６、１６ｓ トレンチ溝、１７、１７ｓ トレンチコンタクト、１８ ゲート用トレンチ溝、１９ 半導体基板、２１〜２６：パワーＭＯＳＦＥＴ

Claims (5)

  1. 半導体基板と、
    ゲート絶縁膜と、
    前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、
    前記半導体基板の下面側に設けられた第１の主電極と、
    前記半導体基板の上面側に設けられた第２の主電極と、
    を備え、
    前記半導体基板は、
    下面が前記第１の主電極に接続された第１の第１導電型半導体層と、
    前記第１の第１導電型半導体層上に形成され、前記半導体基板の面方向に交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、
    前記第３の第２導電型半導体層の直上域に形成され、前記第２の主電極の一部が埋設されたトレンチ溝と、
    前記第２の第１導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第４の第２導電型半導体層と、
    前記第４の第２導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第５の第１導電型半導体層と、
    前記トレンチ溝と前記第３の第２導電型半導体層との間に前記トレンチ溝の底面及び側面を覆うように配置され、下面が前記第４の第２導電型半導体層の下面よりも下方に位置しており、前記第２の主電極、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層に接続され、不純物濃度が前記第４の第２導電型半導体層の不純物濃度及び前記第３の第２導電型半導体層の不純物濃度よりも高い第６の第２導電型半導体層と、
    を有したことを特徴とする電力用半導体素子。
  2. 半導体基板と、
    ゲート絶縁膜と、
    前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、
    前記半導体基板の下面側に設けられた第１の主電極と、
    前記半導体基板の上面側に設けられた第２の主電極と、
    を備え、
    前記半導体基板は、
    下面が前記第１の主電極に接続された第１の第１導電型半導体層と、
    前記第１の第１導電型半導体層上に形成され、前記半導体基板の上面に平行な方向に交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、
    前記第３の第２導電型半導体層の直上域に形成され、前記第２の主電極の一部が埋設されたトレンチ溝と、
    前記第２の第１導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第４の第２導電型半導体層と、
    前記第４の第２導電型半導体層の表面に選択的に形成され、前記第２の主電極に接続された第５の第１導電型半導体層と、
    前記トレンチ溝と前記第３の第２導電型半導体層との間に配置され、下面が前記第４の第２導電型半導体層の下面よりも下方に位置しており、前記第２の主電極及び前記第３の第２導電型半導体層に接続され、不純物濃度が前記第４の第２導電型半導体層の不純物濃度及び前記第３の第２導電型半導体層の不純物濃度よりも高い第６の第２導電型半導体層と、
    を有し、
    前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層のうち少なくとも一方の不純物量は、前記半導体基板の厚さ方向において変化しており、
    前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層からなる部分の上側部分では、前記第３の第２導電型半導体層の不純物量は、前記第２の第１導電型半導体層の不純物量よりも多く、
    前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層からなる部分の下側部分では、前記第３の第２導電型半導体層の不純物量は、前記第２の第１導電型半導体層の不純物量よりも少ないことを特徴とする電力用半導体素子。
  3. 前記トレンチ溝の深さは、前記第４の第２導電型半導体層の接合深さと略等しいことを特徴とする請求項１または２に記載の電力用半導体素子。
  4. 前記第６の第２導電型半導体層は、前記トレンチ溝の側壁にも形成されていることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体素子。
  5. 前記第４の第２導電型半導体層、前記第５の第１導電型半導体層、前記第２の第１導電型半導体層、前記ゲート絶縁膜及び前記制御電極からなる絶縁ゲート構造が、プレナーゲート構造であることを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体素子。
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