JP5939846B2

JP5939846B2 - 半導体装置の製造方法

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Publication number: JP5939846B2
Application number: JP2012053555A
Authority: JP
Inventors: 斎藤　直人; 直人斎藤
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2012-03-09
Filing date: 2012-03-09
Publication date: 2016-06-22
Anticipated expiration: 2032-03-09
Also published as: KR20130103430A; US9231081B2; CN103311127A; CN103311127B; US20130244385A1; JP2013187499A; TWI570811B; TW201347047A; KR101985664B1

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＣＭＯＳと同一基板上に形成されるトレンチＭＯＳＦＥＴの構造および製造方法に関する。

ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、低耐圧領域および高耐圧領域にかかわらず重要な課題となっている。

キャリアが移動する方向を、半導体基板表面に対して上下（鉛直方向）に設定する縦型構造のトレンチＭＯＳＦＥＴは、小面積で大きなチャネル幅を持つトランジスタを構成できるので、高駆動能力が必要な用途に多く用いられる。これまではディスクリートのドライバー素子として広く用いられてきたが、この高駆動能力のトレンチＭＯＳＦＥＴと制御回路を構成する通常のＣＭＯＳトランジスタを一体化したプロセスが近年提案されるようになってきた。

トレンチＭＯＳＦＥＴの表面形状は、上から見た場合、トレンチ領域と、非トレンチ領域に分けられる。さらに非トレンチ領域は高濃度不純物領域であるソース領域および、ボディ領域の電位を固定するための高濃度不純物領域であるボディコンタクト領域に分けられる。

さらに非トレンチ領域であるソース領域およびボディコンタクト領域は、通常、同電位で使用されるので、両不純物領域は隣接しており、同じ金属配線で同時に接続される場合が多い。シリサイド形成プロセスの場合は、両領域は連続したシリサイドで覆われ、最小限のコンタクト面積・数を介して配線金属に接続されることになる。

単位面積あたりの駆動能力を向上させるためには、上記トレンチ領域か、非トレンチ領域の面積を削減することが求められる。非トレンチ領域のひとつである、ボディコンタクト領域は、電位さえ固定できていれば良く、その点で面積的には小さくしておいた方が有効であるが、電位が不安定であるとトランジスタがスナップバックにはいってしまい、所望の動作電圧での正常動作を妨げる。

また、ソース領域を構成する不純物の濃度のばらつき、および拡散のばらつきに、ボディコンタクト領域は影響を受けるため、よりマージンを持った面積を有して配置しておく必要がある。そのため容易に面積は縮小できない。

従来は電位を固定しつつ、極力面積を小さく構成できるよう、不純物濃度と熱処理を制御して、ソース領域およびボディコンタクト領域を構成していた。あるいはまた、下記の特許文献１のように、ボディコンタクト領域を配置する箇所と配置しない箇所を設け、全体として面積を縮小しようとする提案もなされている。

特許文献１の技術は、図５に示すように、トレンチ領域５１と非トレンチ領域５３をストライプ状に配置し、非トレンチ領域５３の幅を２種類に分けて、幅の広い方にボディコンタクト領域５２を配置し、幅の狭い方にはこれを配置しない。この配置を隣接するストライプで互い違いに並べることにより、面積効率を最適化し、最小限の面積でトランジスタを構成して、単位面積あたりのトランジスのＯＮ抵抗を低減しようというものである。

特開２００２−５０７６０号公報

しかしながら、特許文献１の技術によっても、ボディコンタクト領域を一定の面積以上配置しなければならず、この領域は依然としてトランジスタ面積の縮小化に制限を与えるものとなっている。また、トレンチ領域を格子状に配置する場合、ストライプ状のレイアウトに限定される、ボディコンタクト領域をところどころ配置する、という施策はトランジスタ特性の均一性を得る上で必ずしもよい方法とは言えない。

そこで、本発明の目的は、工程増にならずかつ、制御性の良い工程をもちいて、均一な素子面積の小さなトレンチＭＯＳＦＥＴを得ることができる製造方法を実現することである。

本発明は、前記目的を達成するために、請求項１に記載の発明では、
第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、前記第２導電型のエピタキシャル層の表面から一定の深さまで、第１導電型のボディ領域を形成する工程と、前記ボディ領域の表面を構成している半導体材料を除去して、凸型コンタクト領域の周囲にシャロートレンチを形成する工程と、前記シャロートレンチの表面の一部から前記第２導電型のエピタキシャル層内にまで至る、深いトレンチ領域を形成する工程と、前記深いトレンチ領域の内壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接して、前記深いトレンチ領域内を多結晶シリコンにより充填する工程と、前記ボディ領域表面の前記シャロートレンチ内に第２導電型のソース領域を形成する工程と、前記ボディ領域表面の前記凸型コンタクト領域に第１導電型のボディコンタクト領域を形成する工程と、前記ソース領域および前記ボディコンタクト領域とを接続するシリサイド層を形成する工程とからなり、
前記凸型コンタクト領域の、表面すべてが前記ボディコンタクト領域であり、前記ソース領域の表面と共に前記シリサイド層で覆われていることを特徴とする半導体装置の製造方法とした。

請求項２に記載の発明では、
第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層の表面の特定の領域に凹型コンタクト領域とするためのシャロートレンチを形成する工程と、前記エピタキシャル層の表面からの距離が一定となるように、前記凹型コンタクト領域がない平坦な領域の下では浅く、前記凹型コンタクト領域の下では深くて前記埋め込み層に向かって突出している第１導電型のボディ領域を形成する工程と、前記ボディ領域の表面から前記エピタキシャル層内にまで至る深いトレンチを、前記平坦な領域に形成する工程と、前記深いトレンチ領域の内壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に接する、前記深いトレンチ領域内を多結晶シリコンにより充填する工程と、前記ボディ領域表面の前記平坦な領域に第２導電型のソース領域を形成する工程と、前記ボディ領域表面の前記凹型コンタクト領域に沿って第１導電型のボディコンタクト領域を形成する工程と、前記ソース領域および前記ボディコンタクト領域とを接続するシリサイド層を形成する工程とからなり、
前記凹型コンタクト領域の、表面すべてが前記ボディコンタクト領域であり、前記ソース領域の表面と共に前記シリサイド層で覆われていることを特徴とする半導体装置の製造方法とした。

本発明によれば、素子特性を最大限引き出すことが可能で微細寸法にも対応できる半導体装置を製造することが可能になり、その結果コストを下げることも可能である。

本実施の形態の第一の半導体装置の製造方法を説明するための工程順断面図である。本実施の形態の第一の半導体装置の製造方法を説明するための図１に続く工程順断面図である。本実施の形態の第二の半導体装置の製造方法を説明するための工程順断面図である。本実施の形態の第二の半導体装置の製造方法を説明するための図３に続く工程順断面図である。従来の半導体装置を説明するための図である。

図１は、本実施の形態の半導体装置の製造方法を説明するための図であり、本発明におけるトレンチＭＯＳＦＥＴの工程順断面図である。

図１（ａ）に示すように、Ｐ型半導体基板１上に形成されたＮ型型埋め込み層２上にエピタキシャル層３（ここではＮ−ｅｐｉ層３と呼ぶ）が設置され、全体的にＮ型不純物がドープされている。Ｎ型埋め込み層２は５×１０¹⁷／ｃｍ³〜５×１０¹⁹／ｃｍ³の濃度を有し、トレンチＭＯＳＦＥＴのドレイン領域となる。Ｓｂ（アンチモン）、Ａｓ（砒素）、あるいはＰ（リン）をドープすることにより形成される。また、Ｎ−ｅｐｉ層３は、低濃度のドレイン領域あるいはドリフト領域となり、１×１０¹⁵／ｃｍ³〜５×１０¹⁷／ｃｍ³の濃度にリンをドープすることで実現される。Ｎ型埋め込み層２の厚みは約２〜１０μｍ厚であり、Ｎ−ｅｐｉ層３は２〜１０μｍである。

次に図１（ｂ）に示すように、Ｎ−ｅｐｉ層３内に素子分離のためのＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）あるいはＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）（図示していない）を利用して、一部を残して表面の半導体材料を除去し、凸型コンタクト領域５を形成する。したがって、凸型コンタクト領域５の周囲はシャロートレンチ１２となっており、その表面は低くなっている。素子分離としてＳＴＩを用いる場合、凸型コンタクト領域５以外の場所にＳＴＩ形成のためのシリコンエッチングを行なうことにより、図１（ｂ）のような形状を形成することができる。ＣＭＯＳ形成領域については、ＳＴＩに絶縁膜を埋め込む工程などが、ここで行なわれる。一方、素子分離としてＬＯＣＯＳを用いる場合は、凸型コンタクト領域５以外に５０ｎｍ〜１５０ｎｍのＬＯＣＯＳ酸化膜を形成し、ＬＯＣＯＳ酸化膜を除去することにより、図１（ｂ）に示す凸型コンタクト５を形成する。

次にＰ型のボディ領域４をイオン注入により形成する。Ｐ型のボディ領域４はＢ（ホウ素）あるいはＢＦ₂（ニ酸化ホウ素）を５×１０¹⁶／ｃｍ³〜１×１０¹⁸／ｃｍ³の濃度になるように注入する。このときの注入の加速エネルギーは、トレンチＭＯＳＦＥＴが必要とする耐圧によって変わるが、好ましくは５０〜２５０ｋｅＶの範囲内である。なお、Ｐ型のボディ領域４の形成工程は、凸型コンタクト領域５を形成する前であっても良い。

次に図１（ｃ）に示すように、シャロートレンチ内に深いトレンチ６をエッチングにより形成する。深いトレンチ６の深さは１〜３μｍ程度であり、トランジスタに要求される所望のドレイン耐圧により適宜設定される。

次に図２（ａ）において、深いトレンチ６の内壁にゲート酸化膜７を熱酸化により形成し、ゲート電極８となる多結晶シリコンをトレンチ６内にゲート酸化膜７を介して充填する。ゲート電極８は、深いトレンチ６の側壁及び底面に沿って延在するゲート酸化膜７によりＮ−ｅｐｉ層３およびＰ型のボディ領域４から電気的に隔離されている。ゲート酸化膜７の厚みは所望のトランジスタのゲート破壊耐圧を考慮して設定されるが、およそ７ｎｍ〜２０ｎｍである。また、ゲート酸化膜７の形成温度としては８００℃から１１５０℃となるが、より好ましくは１０００℃〜１１５０℃の範囲である。

次に図２（ｂ）において、Ｐ型のボディ領域４の上側表面領域に、Ｎ型の高濃度不純物領域であるソース領域９を形成するためのイオン注入を行なう。Ｎ型のソース領域９を形成するためには、シート抵抗を低減するため例えばＡｓを、好ましくは５×１０¹⁴〜１×１０¹⁶ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。もちろん、Ｐ（リン）を高濃度に注入しても良いし、ＡｓとＰの両方を導入しても良い。また、凸型コンタクト領域５を含む領域にＰ型のボディコンタクト領域１０を形成するためのイオン注入を行なう。Ｐ型のボディコンタクト領域１０を形成するためには、シート抵抗を低減するため例えばＢＦ₂を、好ましくは５×１０¹⁴〜１×１０¹⁶ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。もちろん、Ｂ（ボロン）を高濃度に注入しても良いし、ＢＦ₂とＢの両方を導入しても良い。

その後、図２（ｃ）のように、シリサイド層１１をソース領域９および、ボディコンタクト領域１０上に形成し、プラグ配線（図示せず）をもちいて配線金属層（図示せず）に接続される。

以上の説明は、Ｎ−ｅｐｉ層３を用いた場合で説明したが、Ｐ−ｅｐｉ層を使いＰ型のボディ領域４と同時にＮ型の不純物をイオン注入し、Ｎ型型埋め込み層２とＰ型のボディ領域４との間をＮ型のドレイン領域として設定しても良い。また、ここではＮ型のトランジスタを前提として説明したが、埋め込み層、ｅｐｉ層をＰ型、ボディ領域をＮ型としたＰ型のトランジスタの場合も同じように適用できる。（もちろんｅｐｉ層をＮ型とし、不純物導入によってＰ型埋め込み層とボディ領域との間をＰ型のドレイン領域として設定しても良い。）
また、トレンチＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳについては詳細説明していないが、上記に示した工程はＣＭＯＳ形成にあたって、何ら障害となる工程は存在せず、トレンチＭＯＳＦＥＴとＣＭＯＳを同一基板上に形成することは容易である。

図３は、本実施の形態の第２の半導体装置の製造方法を説明するための図である。
図３（ａ）において、Ｐ型半導体基板１上に形成されたＮ型型埋め込み層２に上、ｅｐｉ層３（ここではＮ−ｅｐｉ層３と呼ぶ）が設置され、全体的にＮ型不純物がドープされている。Ｎ型埋め込み層２はＳｂ（アンチモン）、あるいはＡｓ（砒素）、またあるいはＰ（リン）をドープすることにより形成され、５×１０¹⁷／ｃｍ³〜５×１０¹⁹／ｃｍ³の濃度を有する、またＮ−ｅｐｉ層３は、リンをドープすることで実現され、１×１０¹⁵／ｃｍ³〜５×１０¹⁷／ｃｍ³の濃度を有する。Ｎ型埋め込み層２の厚みは約２〜１０μｍ厚であり、Ｎ−ｅｐｉ層３の厚みは２〜１０μｍである。

次にＮ−ｅｐｉ層３内に、素子分離としてのＳＴＩを配置するためにシリコンをエッチングし、シャロートレンチを形成し、絶縁膜をシャロートレンチ内に埋め込むことになるが、トレンチＭＯＳＦＥＴの形成予定領域にあるシャロートレンチ内に埋め込まれた絶縁膜は除去する。（この絶縁膜の除去は、後のＰ型のボディ領域イオン注入用のレジストパターン形成後に行なっても良い。）これにより、シャロートレンチを利用した凹型コンタクト領域１５が形成される。なお、シャロートレンチの深さは、要求される動作電圧により適宜設定されるが、およそ２００ｎｍ〜６００ｎｍである。

素子分離としてＳＴＩではなくＬＯＣＯＳを用いて上記凹型コンタクト領域１５のような形状を作ることも可能である。この際には、凹型コンタクト領域１５部分にのみ５０ｎｍ〜１５０ｎｍのＬＯＣＯＳ酸化膜を形成し、後にＬＯＣＯＳ酸化膜をエッチングにより除去することで、ＳＴＩに似た形状の凹型コンタクト領域１５が形成できる。

次に図３（ｂ）において、Ｐ型のボディ領域４をイオン注入により形成する。Ｐ型のボディ領域４はＢ（ホウ素）あるいはＢＦ₂（ニ酸化ホウ素）を５×１０¹⁶／ｃｍ³〜１×１０¹⁸／ｃｍ³の濃度になるように注入される。このとき、シャロートレンチを利用した凹型コンタクト領域１５が形成されている領域においても凹型コンタクト領域１５が形成されていない平坦な領域１６においても、表面から不純物が到達することができる距離は同じであるので、ボディ領域４を形成する不純物はＮ−ｅｐｉ層３の表面の形状を反映して分布することになり、凹型コンタクト領域１５直下ではＰ型のボディ領域４の底を深く、その他の領域ではＰ型のボディ領域４の底を浅くすることができる。

次に図３（ｃ）に示すように、深いトレンチ６をボディ領域４の表面からＮ−ｅｐｉ層３にかけて形成する。深いトレンチ６の深さは１〜３ｕｍ程度であり、所望のトランジスタに要求されるドレイン耐圧により適宜設定される。なお、ここで深いトレンチ６はＰ型のボディ領域４の底が浅くなっている領域に設定されることが重要である。

次に図４（ａ）に示すように、深いトレンチ２６の内壁にゲート酸化膜７を熱酸化により形成し、ゲート電極８となる多結晶シリコンをトレンチ６内にゲート酸化膜７を介して充填する。ゲート電極８は、深いトレンチ６の側壁及び底面に沿って延在するゲート酸化膜７によりＮ−ｅｐｉ層３およびＰ型のボディ領域４から電気的に隔離されている。ゲート酸化膜７の厚みは所望のトランジスタのゲート破壊耐圧を考慮して設定されるが、およそ７ｎｍ〜２０ｎｍである。また、ゲート酸化膜７の形成温度としては８００℃から１１５０℃となるが、より好ましくは１０００℃〜１１５０℃の範囲である。

次に図４（ｂ）に示すように、Ｎ−ｅｐｉ層３の上側表面及び深いトレンチ６の側壁に隣接する凹型コンタクト領域１５を含む領域に、Ｐ型ボディコンタクト領域３０を形成する。さらに、深いトレンチ６に隣接し、Ｐ型ボディコンタクト領域３０にも隣接するようにＮ型ソース領域９を形成する。

その後、図４（ｃ）のように、シリサイド層１１をＮ型の高濃度不純物領域であるソース領域９および、Ｐ型のボディコンタクト領域３０上に形成し、プラグ配線（図示せず）をもちいて配線金属層（図示せず）に接続される。

以上の説明は、Ｎ−ｅｐｉ層３を用いた場合で説明したが、Ｐ−ｅｐｉ層を使いＰ型のボディ領域４と同時にＮ型の不純物をイオン注入し、Ｎ型型埋め込み層２とＰ型のボディ領域４との間をＮ型のドレイン領域として設定しても良い。また、ここではＮ型のトランジスタを前提として説明したが、埋め込み層、ｅｐｉ層をＰ型、ボディ領域をＮ型としたＰ型のトランジスタの場合も同じように適用できる。（もちろんｅｐｉ層をＮ型とし、不純物導入によってＰ型埋め込み層とボディ領域との間をＰ型のドレイン領域として設定しても良い。）
また、トレンチＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳについては一切触れていないが、上記に示した工程はＣＭＯＳ形成にあたって、何ら障害となる工程は存在せず、トレンチＭＯＳＦＥＴとＣＭＯＳを同一基板上に形成することは容易である。

これまでに説明した本実施の形態により次のような効果を得ることができる。
（１）ボディの電位をとるためのシリコン高濃度領域とシリサイド層の接触面積を大きく取ることが可能になり、接触面積がおなじであれば実質のボディコンタクト領域の面積である平面的なボディコンタクト領域の大きさを小さくできるので、同一面積でＯＮ抵抗の低いトレンチＭＯＳＦＥＴを形成することができる
（２）ＳＴＩあるいはＬｏｃｏｓプロセスのような安定した工程を利用することにより、ばらつきを最小限に抑えつつ、高度な特性を持つデバイスを製造することができる

比較的高耐圧・高駆動能力を要求される、自動車向け半導体装置や、ＴＶ，ＤＶＤ，白物家電などの家庭向け電化製品、において有効となる半導体装置に利用できる。

１Ｐ型半導体基板
２Ｎ型型埋め込み層
３Ｎ−ｅｐｉ層
４Ｐ型ボディ領域
５凸型コンタクト
６深いトレンチ
７ゲート酸化膜
８ゲート電極
９Ｎ型ソース領域
１０、３０Ｐ型ボディコンタクト領域
１１シリサイド層
１２シャロートレンチ
１５凹型コンタクト
１６平坦な領域

Claims

第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、
前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、
前記第２導電型のエピタキシャル層の表面から一定の深さまで、第１導電型のボディ領域を形成する工程と、
前記ボディ領域の表面を構成している半導体材料を除去して、凸型コンタクト領域の周囲にシャロートレンチを形成する工程と、
前記シャロートレンチの表面の一部から前記第２導電型のエピタキシャル層内にまで至る、深いトレンチ領域を形成する工程と、
前記深いトレンチ領域の内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接して、前記深いトレンチ領域内を多結晶シリコンにより充填する工程と、
前記ボディ領域表面の前記シャロートレンチ内に第２導電型のソース領域を形成する工程と、
前記ボディ領域表面の前記凸型コンタクト領域に第１導電型のボディコンタクト領域を形成する工程と、
前記ソース領域および前記ボディコンタクト領域とを接続するシリサイド層を形成する工程と、
からなり、
前記凸型コンタクト領域の、表面すべてが前記ボディコンタクト領域であり、前記ソース領域の表面と共に前記シリサイド層で覆われていることを特徴とする半導体装置の製造方法。
前記シャロートレンチの深さが、２００ｎｍ〜６００ｎｍの範囲内であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記シャロートレンチを形成する工程が、ＬＯＣＯＳ酸化膜を形成する工程と、そのＬＯＣＯＳ酸化膜を除去する工程とからなることを特徴とする請求項１に記載の半導体装置の製造方法。
前記ＬＯＣＯＳ酸化膜の膜厚は５０ｎｍ〜１５０ｎｍの範囲内であることを特徴とする、請求項３に記載の半導体装置の製造方法。