JP5150243B2

JP5150243B2 - 半導体記憶装置

Info

Publication number: JP5150243B2
Application number: JP2007335666A
Authority: JP
Inventors: 拓西山; 尚久奥村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2013-02-20
Anticipated expiration: 2027-12-27
Also published as: JP2009158739A

Description

本発明は半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載される。半導体素子の電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。メモリカードのさらなる高容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。

メモリ素子の積層数は増加傾向にあり、メモリカードの記憶容量に応じて８段、さらには１６段もしくはそれ以上に積層することが検討されている。多段に積層された半導体素子（メモリ素子）に対してワイヤボンディングを行うためには、例えば短辺片側パッド構造の半導体素子の電極パッドをそれぞれ露出させるように、複数の半導体素子を階段状に積層することが考えられる（特許文献１，２参照）。この場合、半導体素子の積層数が増加するにつれて階段方向の長さが長くなり、配線基板に対する半導体素子の占有面積（全素子の投影面積）が増加する。メモリカードは寸法が規定されているため、半導体素子を単純に階段積層した構造では半導体素子の積層数に限界がある。

例えば、半導体素子を階段状に積層して電極パッドを露出させる場合、階段部分の段面はワイヤボンディングが可能な幅で露出させる必要がある。メモリカードの寸法内で半導体素子の積層数を増加させるためには段面の幅を減少させることが有効であるが、ワイヤボンディング時における半導体素子とキャピラリとの干渉等を考慮すると段面の幅の減少には限界がある。一方、積層する半導体素子を複数の素子群に分けると共に、それぞれ半導体素子を階段状に積層した複数の素子群を、スペーサ層を介して積み重ねることによって、配線基板に対する半導体素子の占有面積を低減することができる。ただし、この場合には上段側の素子群の最下層に位置する半導体素子の電極パッドの下方が中空状態となるため、ボンディング時の荷重で接続不良や素子クラック等が発生するおそれがある。
特開２００１−２１７３８３号公報特開２００５−３０２８７１号公報

本発明の目的は、半導体素子を配線基板上に多段に積層するにあたって、半導体素子に対するワイヤボンディング性を維持しつつ、半導体素子の積層数の増加を図ることを可能にした半導体記憶装置を提供することにある。

本発明の態様に係る半導体記憶装置は、外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記配線基板の前記素子搭載部上に、パッド形成面を同方向に向けると共に、パッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第１のメモリ素子群と、外形の一辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記第１の素子群上に、パッド形成面を前記第１のメモリ素子群と同方向に向けると共に、パッド配列辺を前記第１のメモリ素子群と逆方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて順に階段状に積層されている第２のメモリ素子群と、前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１のメモリ素子群を構成する前記複数の第１のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２のメモリ素子群を構成する前記複数の第２のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、前記第１のメモリ素子と前記第２のメモリ素子とは同一の外形形状を有し、前記第２のメモリ素子群における最下段の第２のメモリ素子は、前記第１のメモリ素子群における最上段の第１のメモリ素子と外形辺が重なるように配置され、かつ前記最上段の第１のメモリ素子の直上にスペーサ層として機能する絶縁性接着層を介して積層されており、かつ前記最上段の第１のメモリ素子に接続された前記第１の金属ワイヤの素子側端部は、前記絶縁性接着層内に埋め込まれており、前記第１のメモリ素子群における最下段の第１のメモリ素子の厚さをＴ１、他の第１のメモリ素子の厚さをＴ２、前記第２のメモリ素子群における前記最下段の第２のメモリ素子の厚さをＴ３、他の第２のメモリ素子の厚さをＴ４としたとき、前記第１のメモリ素子群はＴ１＞Ｔ２を満足し、かつ前記第２のメモリ素子群はＴ３＞Ｔ４を満足することを特徴としている。

本発明の態様に係る半導体記憶装置によれば、ワイヤボンディング性を維持しつつ、半導体素子（メモリ素子）の積層数を増加させることできる。

以下、本発明を実施するための形態について、図面を参照して説明する。図１および図２は本発明の実施形態による半導体記憶装置（半導体装置）の構成を示す図であって、図１は半導体記憶装置（半導体装置）の平面図、図２はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。これらの図に示される半導体記憶装置（半導体装置）１は半導体メモリカードを構成している。すなわち、半導体記憶装置１はケースレスの半導体メモリカード（例えばマイクロＳＤ^TM規格のメモリカード）として使用される。

半導体記憶装置１は素子搭載基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の主面２ａと、素子搭載面となる第２の主面２ｂとを備えている。配線基板２の第２の主面２ｂには、第１ないし第３のチップコンデンサＣ１〜Ｃ３やヒューズＦ１等が実装されている。

配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。

配線基板２の第１の主面２ａには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第１の主面２ａはメモリカードの表面に相当する。さらに、配線基板２の第１の主面２ａには、外部接続端子５の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカードのテストパッドを有している。第１の主面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。

配線基板２の第２の主面２ｂは、素子搭載部６と接続パッド７を含む第２の配線網とを備えている。なお、配線基板２の第２の主面２ｂはメモリカードの裏面に対応するものである。接続パッド７を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第１の配線網と電気的に接続されている。接続パッド７は、短辺３Ａに沿った第１のパッド領域８Ａ、短辺３Ｂに沿った第２のパッド領域８Ｂおよび長辺４Ａに沿った第３のパッド領域８Ｃのそれぞれに配置されている。

配線基板２の素子搭載部６には、複数のメモリ素子（半導体素子）９が搭載されている。メモリ素子９としてはＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子が用いられる。複数のメモリ素子９は矩形状の同一形状を有し、それぞれ電極パッド１０を備えている。電極パッド１０はメモリ素子９の外形の一辺、具体的には一方の短辺に沿って配列されている。メモリ素子９は短辺片側パッド構造を有している。メモリ素子９上にはコントローラ素子（半導体素子）１１が積層されている。コントローラ素子１１は、複数のメモリ素子９からデータの書き込みや読み出しを行う素子を選択し、選択したメモリ素子９へのデータの書き込み、選択したメモリ素子９に記憶されたデータの読み出し等を行う。

複数のメモリ素子９は第１および第２のメモリ素子群（半導体素子群）１２、１３に分けられており、これらメモリ素子群１２、１３は配線基板２の第２の主面２ｂ上に積み重ねられている。メモリ素子群１２、１３はそれぞれ８個のメモリ素子９で構成されている。第１のメモリ素子群１２を構成する８個のメモリ素子９は、配線基板２の素子搭載部６上に順に階段状に積層されている。第２のメモリ素子群１３を構成する８個のメモリ素子９は、第１のメモリ素子群１２上に順に階段状に積層されている。第２のメモリ素子群１３の階段方向（階段状に積層されたメモリ素子９の上段に向かう方向）は、第１のメモリ素子群１２の階段方向とは逆方向とされている。

第１のメモリ素子群１２を構成する８個のメモリ素子９のうち、最下段（１段目）のメモリ素子９は電極パッド１０を有する電極形成面を上方に向け、配線基板２の素子搭載部６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。第１のメモリ素子群１２を構成する他のメモリ素子９の接着層も同様である。１段目のメモリ素子９はパッド配列辺を配線基板２の短辺３Ａに向けて配置されている。すなわち、メモリ素子９は電極パッド１０が配線基板２の第１のパッド領域８Ａの近傍に位置するように配置されている。

２段目のメモリ素子９は電極パッド１０を有する電極形成面を上方に向け、１段目のメモリ素子９の電極パッド１０を露出させつつ、１段目のメモリ素子９上に接着層（図示せず）を介して接着されている。同様に、残りの６個のメモリ素子（３〜８段目のメモリ素子）９は、下段側のメモリ素子９の電極パッド１０が露出するように短辺を長辺方向にずらし、それぞれ接着層（図示せず）を介して順に接着されている。このように、第１のメモリ素子群１２を構成する８個のメモリ素子（１〜８段目のメモリ素子）９は、それらのパッド配列辺を同方向（短辺３Ａの方向）に向け、かつ下段側のメモリ素子９の電極パッド１０が露出するように、短辺を長辺方向にずらして階段状に積層されている。

第１のメモリ素子群１２は階段状の積層構造を有するため、第１のメモリ素子群１２を構成する各メモリ素子９の電極パッド１０は、いずれも上方に向けて露出させた状態で第１のパッド領域８Ａの近傍に位置している。第１のメモリ素子群１２を構成する８個のメモリ素子９の電極パッド１０は、それぞれ第１のパッド領域８Ａに配置された接続パッド７と第１の金属ワイヤ（Ａｕワイヤ等）１４を介して電気的に接続されている。各電極パッド１０の電気特性や信号特性等が等しい場合には、第１の金属ワイヤ１４で順に接続することができる。各電極パッド１０間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。

第２のメモリ素子群１３を構成する８個のメモリ素子９のうち、最下段（９段目）のメモリ素子９は電極パッド１０を有する電極形成面を上方に向け、第１のメモリ素子群１２における最上段（８段目）のメモリ素子９の直上に、スペーサ層として機能する絶縁性接着層１５を介して接着されている。第２のメモリ素子群１３における最下段（９段目）のメモリ素子９は、第１のメモリ素子群１２における最上段（８段目）のメモリ素子９と短辺および長辺がそれぞれ重なるように積層されている。このため、８段目のメモリ素子９の電極パッド１０は平面的に露出しておらず、９段目のメモリ素子９で塞がれている。

そこで、９段目のメモリ素子９は８段目のメモリ素子９上にスペーサ層として機能する絶縁性接着層１５を介して接着されている。絶縁性接着層１５その少なくとも一部が接着時温度で軟化または溶融し、その内部に８段目のメモリ素子９に接続された第１の金属ワイヤ１４の端部（素子側端部）を取り込みつつ、８段目のメモリ素子９と９段目のメモリ素子９との間を接着するものである。このため、絶縁性接着層１５には第１の金属ワイヤ１４の絶縁を確保するために絶縁樹脂からなる接着剤が用いられる。

図３に示すように、第１のメモリ素子群１２における最上段（８段目）のメモリ素子９Ｈに接続された第１の金属ワイヤ１４の素子側端部は絶縁性接着層１５内に埋め込まれており、これにより第２のメモリ素子群１３における最下段（９段目）のメモリ素子９Ｉとの接触が防止されている。絶縁性接着層１５は９段目のメモリ素子９Ｉの裏面に形成され、第１の金属ワイヤ１４の素子側端部を取り込むように８段目のメモリ素子９Ｈに接着される。絶縁性接着層１５は、例えばアクリル系樹脂のような熱可塑性樹脂組成物、あるいはエポキシ系樹脂のような熱硬化性樹脂組成物で構成される。

このように、絶縁性接着層１５は接着層としての機能に加えて、スペーサ層として機能を併せ持つものである。８段目のメモリ素子９Ｈに接続された第１の金属ワイヤ１４は絶縁性接着層１５の厚さに基づいて９段目のメモリ素子９Ｉの下面から離間している。このようなスペーサ層としての機能を得る上で、絶縁性接着層１５の厚さは４０μｍ以上とすることが好ましい。絶縁性接着層１５の厚さが４０μｍ未満であると、第１の金属ワイヤ１４が９段目のメモリ素子９Ｉの下面に接触するおそれが生じる。ただし、絶縁性接着層１５の厚さが厚すぎると半導体記憶装置１の薄型化を阻害するため、絶縁性接着層１５の厚さは１００μｍ以下とすることが好ましい。

第２のメモリ素子群１３における最下段（９段目）のメモリ素子９は、パッド配列辺を配線基板２の短辺３Ｂに向けて配置されている。すなわち、第２のメモリ素子群１３を構成するメモリ素子９は、第１のメモリ素子群１２とはパッド配列辺を逆方向に向けて配置されている。これによって、第２のメモリ素子群１３を構成するメモリ素子９の電極パッド１０は、第１のメモリ素子群１２と接続された第１のパッド領域８Ａとは反対側の第２のパッド領域８Ｂの近傍に位置している。

１０段目のメモリ素子９は電極パッド１０を有する電極形成面を上方に向け、９段目のメモリ素子９の電極パッド１０を露出させつつ、９段目のメモリ素子９上に接着層（図示せず）を介して接着されている。１０段目のメモリ素子９は９段目のメモリ素子９とパッド配列辺を同方向に向けて配置されている。同様に、第２のメモリ素子群１３の残り６個のメモリ素子（１１〜１６段目のメモリ素子）９は、９段目のメモリ素子９とパッド配列辺を同方向に向けると共に、下段側のメモリ素子９の電極パッド１０が露出するように短辺を長辺方向にずらし、それぞれ接着層（図示せず）を介して順に接着されている。

第２のメモリ素子群１３を構成する８個のメモリ素子９は、それらのパッド配列辺を同方向（第１のメモリ素子群１１とは逆方向）に向け、かつ下段側のメモリ素子９の電極パッド１０が露出するように短辺を長辺方向にずらして、第１のメモリ素子群１２の階段方向とは逆方向に階段状に積層されている。９段目のメモリ素子９の接着層には、上述したようにスペーサ層として機能する絶縁性接着層１５が用いられる。１０〜１６段目のメモリ素子９の接着層には、第１のメモリ素子群１２の接着層と同様に、一般的なダイアタッチフィルム（接着剤フィルム）が用いられる。

第２のメモリ素子群１３は階段状の積層構造を有するため、第２のメモリ素子群１３を構成する各メモリ素子９の電極パッド１０は、いずれも上方に向けて露出させた状態で第２のパッド領域８Ｂの近傍に位置している。第２のメモリ素子群１３を構成する８個のメモリ素子９の電極パッド１０は、それぞれ第２のパッド領域８Ｂに配置された接続パッド７と第２の金属ワイヤ（Ａｕワイヤ等）１６を介して電気的に接続されている。各電極パッド１０の電気特性や信号特性等が等しい場合には、第２の金属ワイヤ１６で順に接続することができる。各電極パッド１０間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。

この実施形態の半導体記憶装置（半導体装置）１においては、第１のメモリ素子群１２と第２のメモリ素子群１３の階段方向を逆方向にすると共に、第２のメモリ素子群１３における最下段（９段目）のメモリ素子９を第１のメモリ素子群１２における最上段（８段目）のメモリ素子９の直上に積層している。従って、第１および第２のメモリ素子群１２、１３における階段部分の段面の幅（電極パッド１０を含むメモリ素子９の露出幅、例えば３２０μｍ）を確保しつつ、第１および第２のメモリ素子群１２、１３による配線基板２の占有面積を低減することができる。言い換えると、メモリ素子９に対するワイヤボンディング性を維持しつつ、メモリ素子９の積層数の増加を図ることが可能となる。

すなわち、第２のメモリ素子群１３における最下段（９段目）のメモリ素子９を、第１のメモリ素子群１２における最上段（８段目）のメモリ素子９の電極パッド１０が露出するように配置した場合、第１および第２のメモリ素子群１２、１３による階段方向の長さは、１〜７段目のメモリ素子９の電極パッド１０を露出させるためのずれ量に、８段目のメモリ素子９の電極パッド１０を露出させるための９段目のメモリ素子９のずれ量を加えた長さとなる。メモリカード等の半導体記憶装置１は寸法が規定されているため、メモリ素子９のずれ量（階段方向の長さ）の増加に伴って寸法規格から外れるおそれある。メモリ素子９の階段方向の長さを低減するためには各メモリ素子９のずれ量を減少させればよいが、それではワイヤボンディングが可能な幅を確保できなくなるおそれがある。

上述したような点に対して、この実施形態では第２のメモリ素子群１３における最下段（９段目）のメモリ素子９を第１のメモリ素子群１２における最上段（８段目）のメモリ素子９の直上に積層している。これによって、各メモリ素子群１２、１３を８段積層とした上で、メモリ素子群１２、１３による階段方向の長さ、言い換えるとメモリ素子群１２、１３による配線基板２の占有面積を低減することが可能となる。すなわち、メモリ素子群１２、１３による階段方向の長さの増加要因は１〜７段目のメモリ素子９の電極パッド１０を露出させるためのずれ量（長手方向へのオフセット量）のみとなり、８段のメモリ素子の電極パッドを全て露出させる場合に比べてずれ量を低減することができる。

９段目のメモリ素子９を単に８段目のメモリ素子９の直上に積層しただけでは、８段目のメモリ素子９の電極パッド１０に接続された金属ワイヤ１４の絶縁不良によるショート、金属ワイヤ１４の接続不良等が生じるおそれがある。このため、この実施形態では９段目のメモリ素子９の接着層として、スペーサ層の機能を併せ持つ絶縁性接着層１５を適用し、８段目のメモリ素子９の電極パッド１０に接続された金属ワイヤ１４の端部を絶縁性接着層１５内に埋め込んでいる。これによって、金属ワイヤ１４の絶縁不良や接続不良等が生じることを防いでいる。従って、メモリ素子９に対するワイヤボンディング性、ワイヤボンディング後の信頼性等を維持しつつ、メモリ素子９の積層数の増加を図った半導体記憶装置１を提供することが可能となる。

さらに、９段目のメモリ素子９を８段目のメモリ素子９の直上に積層することによって、９段目のメモリ素子９の電極パッド１０の下方に８段目のメモリ素子９が存在することになる。従って、９段目のメモリ素子９の電極パッド１０の下方が完全な中空状態となることはないため、９段目のメモリ素子９に対するワイヤボンディング性を良好に保つことが可能となる。９段目のメモリ素子９をずらして配置した場合、オーバーハング構造となるためにワイヤボンディング時にたわみが生じるおそれがある。メモリ素子９のたわみは接続不良や素子クラック等の発生原因となる。この実施形態の半導体記憶装置１によれば、メモリ素子９のたわみによる接続不良や素子クラック等を抑制することができる。

上述したように、配線基板２と第１および第２のメモリ素子群１２、１３とは第１および第２の金属ワイヤ１４、１６を介して電気的に接続される。メモリ素子群１２、１３を構成する各８個のメモリ素子９の電極パッド１０のうち、電気特性や信号特性等が等しい電極パッドは金属ワイヤ１４、１６で順に接続することができる。一方、素子選択（チップセレクト）等の制御信号用の電極パッドは、配線基板２の接続パッド７と個別に接続しなければならない場合がある。この際、各メモリ素子群１２、１３を８段の半導体素子９で構成しているため、金属ワイヤ１４、１６のワイヤリングが困難になるおそれがある。

例えば、第１および第２のメモリ素子群１２、１３は、それぞれコントローラ素子１１による制御信号に応じて２組の素子集団に分けられる。第１のメモリ素子群１２は、１〜４段目のメモリ素子９による第１の素子集団と、５〜８段目のメモリ素子９による第２の素子集団とに分けられる。第２のメモリ素子群１３も同様に、９〜１２段目のメモリ素子９による第３の素子集団と、１３〜１６段目のメモリ素子９による第４の素子集団とに分けられる。このような場合、第２の素子集団（もしくは第４の素子集団）に接続される金属ワイヤ１４（１６）は、第１の素子集団（もしくは第３の素子集団）に接続された金属ワイヤ１４（１６）を避けてワイヤリングする必要があるが、メモリ素子９の積層数が８段というように多段化すると金属ワイヤ間の接触が避けられないおそれがある。

そこで、この実施形態では第１のメモリ素子群１２を構成する８個のメモリ素子９のうち、第２の素子集団（５〜８段目のメモリ素子９）を第１の素子集団（１〜４段目のメモリ素子９）に対して電極パッド１０の配列方向にずらした状態で配置している。すなわち、第２の素子集団はそれを構成する５〜８段目のメモリ素子９の電極パッド１０が第１の素子集団を構成する１〜４段目のメモリ素子９の電極パッド１０の間に位置するように配置されている。第２のメモリ素子群１３も同様であり、第４の素子集団（９〜１２段目のメモリ素子９）は第３の素子集団（１３〜１６段目のメモリ素子９）に対して電極パッド１０の配列方向にずらした状態で配置されている。

例えば、電極パッド１０の配置間隔が２２６μｍの場合、第２の素子集団（もしくは第４の素子集団）は第１の素子集団（もしくは第３の素子集団）に対して電極パッド１０の配列方向に、例えばパッド間隔（２２６μｍ）の半分の距離（１１３μｍ）だけオフセットされた状態で配置される。図１は第２のメモリ素子群１３における第４の素子集団１３Ｂを、第３の素子集団１３Ａを基準として、長辺４Ａに向けてオフセットさせた状態を示している。第４の素子集団１３Ｂを第３の素子集団１３Ａに対して電極パッド１０の配列方向にずらした状態で配置することによって、１３〜１６段目のメモリ素子９の電極パッド１０は９〜１２段目のメモリ素子９の電極パッド１０の間に位置される。第１のメモリ素子群１２の第１および第２の素子集団も同様とされている。

各メモリ素子群１２、１３における複数の素子集団の具体的な接続形態について、図４ないし図６を参照して述べる。第１のメモリ素子群１２と第２のメモリ素子群１３は同様な構成を有しているため、ここでは第１のメモリ素子群１２を例として説明する。１〜８段目のメモリ素子９Ａ〜９Ｈの電極パッド１０のうち、データ信号用端子（ＩＯ）等に関しては図４および図５に示すように、１〜８段目のメモリ素子９Ａ〜９Ｈの電極パッド１０がデータ信号用金属ワイヤ１４ａで順に接続されている。

一方、素子選択（チップセレクト）等の制御信号用端子（ＣＥ，ＲＢ，素子選択等）に関しては、第１の素子集団１２Ａと第２の素子集団１２Ｂとに分けて、配線基板２の接続パッド７と電気的に接続する必要がある。例えば、素子選択は第１の素子集団１２Ａと第２の素子集団１２Ｂとに分けて制御される。第１の素子集団１２Ａに関しては、１〜４段目のメモリ素子９Ａ〜９Ｄの素子選択０端子および素子選択１端子の通電状態を確認して素子選択を行う。第２の素子集団１２Ｂも同様であり、５〜８段目のメモリ素子９Ｅ〜９Ｈの素子選択０端子および素子選択１端子の通電状態を確認して素子選択を行う。

第１の素子集団１２Ａにおける電極パッド１０のうち、ＣＥ（Ｃｈｉｐｅｎａｂｌｅ）端子やＲＢ（Ｒｅａｄｙ／Ｂｕｓｙ）端子については図４および図６に示すように、第１の制御信号用金属ワイヤ１４ｂで４個の電極パッド１０が順に接続され、その上で１段目のメモリ素子９Ａの電極パッド１０と接続パッド７とが第１の制御信号用金属ワイヤ１４ｂを介して接続されている。第２の素子集団１２Ｂも同様である。すなわち、ＣＥ端子やＲＢ端子については第２の制御信号用金属ワイヤ１４ｃで４個の電極パッド１０が順に接続され、その上で５段目のメモリ素子９Ｅの電極パッド１０と接続パッド７とが第２の制御信号用金属ワイヤ１４ｃを介して接続されている。

第１の制御信号用金属ワイヤ１４ｂに関しては、接続パッド７とその近傍に位置する１段目のメモリ素子９Ａの電極パッド１０とを接続しているため、通常のワイヤボンディングで問題となることはない。一方、第２の制御信号用金属ワイヤ１４ｃに関しては、１〜４段目の半導体素子９Ａ〜９Ｄの電極パッド１０を飛び越えて、接続パッド７と５段目のメモリ素子９Ｅの電極パッド１０との間を接続する必要がある。このため、半導体素子９の積層構造によっては、第２の制御信号用金属ワイヤ１４ｃがその下方に位置する第１の制御信号用金属ワイヤ１４ｂと接触するおそれがある。

例えば、単純に１〜８段目の半導体素子９Ａ〜９Ｈの長辺を揃えて階段状に積層した場合、第２の制御信号用金属ワイヤ１４ｃは第１の制御信号用金属ワイヤ１４ｂ上をワイヤリングされるために接触しやすくなる。また、第２の制御信号用金属ワイヤ１４ｃに入線角度をつけたとしても、例えばメモリ素子９を８段もしくはそれ以上というように多段に積層した場合、入線角度に限界があることから、第２の制御信号用金属ワイヤ１４ｃの第１の制御信号用金属ワイヤ１４ｂとの接触が避けられないおそれがある。

このような点に対して、この実施形態では第２の素子集団１２Ｂを第１の素子集団１２Ａに対してずらして配置し、それによって５〜８段目のメモリ素子９Ｅ〜９Ｈの電極パッド１０を１〜４段目のメモリ素子９Ａ〜９Ｄの電極パッド１０の間に位置させている。このため、第２の制御信号用金属ワイヤ１４ｃは図４に示すように、入線角度をつけることなく、１〜４段目のメモリ素子９Ａ〜９Ｄの電極パッド１０の間にワイヤリングすることができる。従って、第２の素子集団１２Ｂに第２の制御信号用金属ワイヤ１４ｃを接続するにあたって、第１の制御信号用金属ワイヤ１４ｂとの接触が抑制される。第２のメモリ素子群１３の第３および第４の素子集団についても同様である。

第２のメモリ素子群１３（具体的には１６段目のメモリ素子９）上には、コントローラ素子１１が接着層（図示せず）を介して接着されている。コントローラ素子１１はコ字型パッド構造を有しており、第１の外形辺に沿って配列された電極パッド１７Ａと第２の外形辺に沿って配列された電極パッド１７Ｂと第３の外形辺に沿って配列された電極パッド１７Ｃとを備えている。これら電極パッド１７Ａ〜１７Ｃのうち、第３のパッド領域８Ｃの近傍に位置する電極パッド１７Ａは、第３のパッド領域８Ｃに配置された接続パッド７と金属ワイヤ１８Ａを介して電気的に接続されている。

第１のパッド領域８Ａの近傍に位置する電極パッド１７Ｂは、第１のパッド領域８Ａに配置された接続パッド７と金属ワイヤ１８Ｂを介して電気的に接続されている。第３の外形辺に沿って配列された電極パッド１７Ｃに関しては、第１のパッド領域８Ａに配置された接続パッド７と直接接続することが困難であることから、コントローラ素子１１と隣接して中継素子１９を配置している。第３の外形辺に沿って配列された電極パッド１７Ｃは中継素子１９を介して第１のパッド領域８Ａに配置された接続パッド７と接続される。

中継素子１９は１つの外形辺とそれと直交する他の外形辺のそれぞれに沿って配列された電極パッド（中継パッド）２０Ａ、２０Ｂを有している。中継素子１９は電極パッド２０Ａがコントローラ素子１１の電極パッド１７Ｃと対向し、かつ電極パッド２０Ｂが第１のパッド領域８Ａの近傍に位置するように配置されている。中継素子１９の電極パッド２０Ａはコントローラ素子１１の電極パッド１７Ｃと中継用金属ワイヤ２１Ａを介して接続されており、電極パッド２０Ｂは中継用金属ワイヤ２１Ｂを介して接続パッド７と接続されている。中継素子１９は電極パッド２０Ａと電極パッド２０Ｂとを繋ぐ配線層を有している。従って、コントローラ素子１１の電極パッド１７Ｃは中継素子１９を介して第１のパッド領域８Ａに配置された接続パッド７と電気的に接続されている。

メモリ素子９やコントローラ素子１１が実装された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層２２がモールド成形されている。メモリ素子９やコントローラ素子１１は、金属ワイヤ１４、１６、１８等と共に封止樹脂層２２で一体的に封止されている。封止樹脂層２２の先端には、メモリカードの前方を示す傾斜部２３が設けられている。封止樹脂層２２の後方には封止樹脂を一部盛り上げた取手部２４が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置１が構成されている。なお、図１では封止樹脂層２２の図示を省略している。

半導体記憶装置１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤ^TMカード）を構成するものである。従って、封止樹脂層２２等は直接外部に露出した状態とされている。すなわち、半導体記憶装置１は封止樹脂層２２等を外部に露出させたケースレスの半導体メモリカードとして用いられる。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部２３は半導体記憶装置１自体に設けられている。

第１のメモリ素子群１２を構成するメモリ素子９の厚さは必ずしも限定されるものではないが、最下段（１段目）のメモリ素子９の厚さを他のメモリ素子９より厚くすることが好ましい。１段目のメモリ素子９は、配線基板２の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差等に起因する凹凸部）上に配置されるため、封止樹脂層２２のモールド成形時に局所的に大きな圧力が付加される。このため、１段目のメモリ素子９の厚さを薄くしすぎると、モールド成形時の局所的な圧力で割れが生じるおそれがある。

このため、第１のメモリ素子群１２を構成する８個のメモリ素子９のうち、１段目のメモリ素子９の厚さ（Ｔ１）は２〜８段目のメモリ素子９の厚さ（Ｔ２）より厚くする（Ｔ１＞Ｔ２）ことが好ましい。１段目のメモリ素子９の厚さＴ１は、例えば４０〜５０μｍの範囲とする。他（２〜８段目）のメモリ素子９の厚さＴ２は積層厚の増大を抑制するために、例えば１０〜４０μｍの範囲とする。厚さＴ２が４０μｍを超えるとメモリ素子９の積層厚が厚くなる。厚さＴ２を１０μｍ未満とすることは素子製造工程の観点から難しく、製造時や取り扱い時に割れも生じやすくなる。

第２のメモリ素子群１３を構成するメモリ素子９の厚さも必ずしも限定されるものではないが、最下段（９段目）のメモリ素子９の厚さ（Ｔ３）は他のメモリ素子（１０〜１６段目のメモリ素子）９の厚さ（Ｔ４）より厚くする（Ｔ３＞Ｔ４）ことが好ましい。９段目のメモリ素子９は８段目のメモリ素子９で支持されているものの、他のメモリ素子９に比べると支持構造に劣ることから、９段目のメモリ素子９の厚さＴ３は他のメモリ素子９の厚さＴ４より厚くすることが好ましく、例えば２５〜４０μｍの範囲とする。他（１０〜１６段目）のメモリ素子９の厚さＴ４は、例えば１０〜２５μｍの範囲とする。

半導体記憶装置１でメモリカードを構成する場合、メモリカードの厚さはメモリ素子９とコントローラ素子１１の積層厚に配線基板２の厚さや封止樹脂層２２のコントローラ素子１０上の厚さ（素子上樹脂厚）を加えた厚さとなる。例えば、配線基板２の厚さを１１０μｍ、１段目のメモリ素子９の厚さを４５μｍ、その接着層の厚さを１５μｍ、２〜８段目および１０〜１６段目のメモリ素子９の各厚さを２０μｍ、それらの各接着層の厚さを５μｍ、９段目のメモリ素子９の厚さを３０μｍ、その接着層の厚さを５０μｍ、コントローラ素子１１の厚さを２０μｍ、その接着層の厚さを５μｍ、封止樹脂層２２の素子上樹脂厚を１４５μｍとしたとき、これらの合計厚は７７０μｍとなる。すなわち、信頼性に優れる半導体記憶装置１の薄型化と高容量化を実現することが可能となる。

ここで、厚さが１０〜４０μｍというような極薄の半導体メモリ素子９は、例えば以下に示すような製造方法を適用して作製することが好ましい。すなわち、まず表面に素子領域を有する半導体ウェーハを用意する。このような半導体ウェーハの表面からブレード等を用いて所定の深さの溝を形成する。溝の深さは完成時の素子厚さより深く設定する。次いで、溝が形成された半導体ウェーハの表面に保護テープを貼り付けた後、半導体ウェーハの裏面を所望の素子厚まで研削並びに研磨する。溝に達する研削、研磨工程によって、半導体ウェーハを保護テープで保持しつつ、半導体素子をそれぞれ個片化する。

次に、半導体ウェーハの裏面に接着剤フィルム（ダイアタッチフィルム等）を一体化した保護テープを貼り付け、保護テープのみを剥離する。この後、溝で分割した半導体素子の形状に沿ってレーザ光を照射し、半導体ウェーハの裏面に貼り付けた接着剤フィルムを半導体素子の形状に応じて切断することによって、個片化された接着剤フィルムを有する半導体素子を得ることができる。このように、半導体ウェーハの先ダイシングと接着剤フィルムのレーザ光による切断とを組み合せることによって、接着剤フィルムが貼り付けられた極薄の半導体素子を再現性よく得ることが可能となる。

この実施形態の半導体記憶装置１において、メモリ素子９の搭載数（積層数）は１６個に限られるものではなく、第１および第２のメモリ素子群１２、１３を構成するメモリ素子９の数がそれぞれ複数個であればよい。ただし、半導体記憶装置１の高容量化を図る上で、第１および第２のメモリ素子群１２、１３を構成するメモリ素子９の数はそれぞれ８個もしくはそれ以上（合計で１６個もしくはそれ以上）であることが好ましい。例えば、記憶容量が１ＧＢのメモリ素子９を１６個使用することによって、１６ＧＢの半導体メモリカードを実現することができる。すなわち、半導体記憶装置１によれば薄型で高容量のメモリカード等を高信頼性の下で提供することが可能となる。

上述した実施形態の半導体記憶装置１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。具体的には、実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置にも適用可能である。半導体パッケージは配線基板２の第１の主面２ａに半田ボール等からなる外部接続端子（ボール端子）が設けられることを除いて、基本的な構造は半導体記憶装置１と同様とされる。

なお、本発明の半導体装置および半導体記憶装置は上記した実施形態に限定されるものではなく、配線基板上に複数のメモリ素子を積層して搭載した各種の半導体記憶装置等に適用可能である。本発明の半導体装置および半導体記憶装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。

本発明の実施形態による半導体記憶装置を示す平面図である。図１のＡ−Ａ線に沿った断面図である。図１の半導体記憶装置の一部を拡大して示す断面図である。図１に示す半導体記憶装置を構成するメモリ素子と配線基板との接続状態を示す図である。図１に示す半導体記憶装置を構成するメモリ素子と配線基板とのデータ信号用金属ワイヤによる接続状態を示す図である。図１に示す半導体記憶装置を構成するメモリ素子と配線基板との制御信号用金属ワイヤによる接続状態を示す図である。

符号の説明

１…半導体記憶装置（半導体装置）、２…配線基板、５…外部接続端子、６…素子搭載部、７…接続パッド、８…パッド領域、９…メモリ素子、１０，１７，２０…電極パッド、１１…コントローラ素子、１２…第１のメモリ素子群、１３…第２のメモリ素子群、１４，１６，１８，２１…金属ワイヤ、１５…スペーサ層として機能する絶縁性接着層、１９…中継素子、２２…封止樹脂層。

Claims

外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
外形の一辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記配線基板の前記素子搭載部上に、パッド形成面を同方向に向けると共に、パッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第１のメモリ素子群と、
外形の一辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記第１の素子群上に、パッド形成面を前記第１のメモリ素子群と同方向に向けると共に、パッド配列辺を前記第１のメモリ素子群と逆方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて順に階段状に積層されている第２のメモリ素子群と、
前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
前記第１のメモリ素子群を構成する前記複数の第１のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
前記第２のメモリ素子群を構成する前記複数の第２のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、
前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、
前記第１のメモリ素子と前記第２のメモリ素子とは同一の外形形状を有し、
前記第２のメモリ素子群における最下段の第２のメモリ素子は、前記第１のメモリ素子群における最上段の第１のメモリ素子と外形辺が重なるように配置され、かつ前記最上段の第１のメモリ素子の直上にスペーサ層として機能する絶縁性接着層を介して積層されており、かつ前記最上段の第１のメモリ素子に接続された前記第１の金属ワイヤの素子側端部は、前記絶縁性接着層内に埋め込まれており、
前記第１のメモリ素子群における最下段の第１のメモリ素子の厚さをＴ１、他の第１のメモリ素子の厚さをＴ２、前記第２のメモリ素子群における前記最下段の第２のメモリ素子の厚さをＴ３、他の第２のメモリ素子の厚さをＴ４としたとき、前記第１のメモリ素子群はＴ１＞Ｔ２を満足し、かつ前記第２のメモリ素子群はＴ３＞Ｔ４を満足することを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記最下段の第１のメモリ素子の厚さＴ１は４０〜５０μｍの範囲、前記他の第１のメモリ素子の厚さＴ２は１０〜４０μｍの範囲、前記最下段の第２のメモリ素子の厚さＴ３は２５〜４０μｍの範囲、前記他の第２のメモリ素子の厚さＴ４は１０〜２５μｍの範囲であることを特徴とする半導体記憶装置。
請求項１または請求項２記載の半導体記憶装置において、
前記第１のメモリ素子群は、第１の素子集団と、前記第１の素子集団に対して前記電極パッドの配列方向にずらした状態で配置された第２の素子集団とに分けられており、
前記第２のメモリ素子群は、第３の素子集団と、前記第３の素子集団に対して前記電極パッドの配列方向にずらした状態で配置された第４の素子集団とに分けられており、
前記第１の金属ワイヤは、前記第１および第２の素子集団を構成する複数の前記第１のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第１のデータ信号用金属ワイヤと、前記第１の素子集団を構成する複数の前記第１のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第１の制御信号用金属ワイヤと、前記第２の素子集団を構成する複数の前記第１のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第２の制御信号用金属ワイヤとを備え、前記第２の制御信号用金属ワイヤは前記第１の素子集団を構成する前記複数の第１のメモリ素子の前記電極パッド間にワイヤリングされており、
前記第２の金属ワイヤは、前記第３および第４の素子集団を構成する複数の前記第２のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第２のデータ信号用金属ワイヤと、前記第３の素子集団を構成する複数の前記第２のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第３の制御信号用金属ワイヤと、前記第４の素子集団を構成する複数の前記第２のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第４の制御信号用金属ワイヤとを備え、前記第４の制御信号用金属ワイヤは前記第３の素子集団を構成する前記複数の第２のメモリ素子の前記電極パッド間にワイヤリングされていることを特徴とする半導体記憶装置。
請求項１ないし請求項３のいずれか１項記載の半導体記憶装置において、
さらに、前記第２のメモリ素子群上に前記コントローラ素子と隣接して配置され、第１の外形辺に沿って配列された第１の中継パッド、前記第１の外形辺と直交する第２の外形辺に沿って配列された第２の中継パッド、および前記第１の中継パッドと前記第２の中継パッドとを電気的に繋ぐ配線層を有する中継素子を具備し、
前記コントローラ素子の前記電極パッドは、第１の外形辺に沿って配列された第１の電極パッドと、第２の外形辺に沿って配列された第２の電極パッドと、第３の外形辺に沿って配列された第３の電極パッドとを有し、
前記コントローラ素子の前記第１および第２の電極パッドは、前記配線基板の前記接続パッドと前記第３の金属ワイヤを介して電気的に接続されており、
前記コントローラ素子の前記第３の電極パッドは、前記中継素子の前記第１の中継パッドと第１の中継用金属ワイヤを介して電気的に接続されており、
前記中継素子の前記第２の中継パッドは、前記配線基板の前記接続パッドと第２の中継用金属ワイヤを介して電気的に接続されていることを特徴とする半導体記憶装置。
請求項４記載の半導体記憶装置において、
前記配線基板は略矩形状の外形を有し、前記外形は直線形状の第１の長辺、切り欠き部を有する第２の長辺、第１の短辺および第２の短辺を有し、
前記配線基板の前記第２の主面は、前記第１の短辺に沿って設けられた第１のパッド領域と、前記第２の短辺に沿って設けられた第２のパッド領域と、前記第１の長辺に沿って設けられた第３のパッド領域とを有し、
前記第１のメモリ素子群を構成する前記複数の第１のメモリ素子の前記電極パッドは、前記第１のパッド領域に配置された前記接続パッドと前記第１の金属ワイヤを介して電気的に接続されており、
前記第２のメモリ素子群を構成する前記複数の第２のメモリ素子の前記電極パッドは、前記第２のパッド領域に配置された前記接続パッドと前記第２の金属ワイヤを介して電気的に接続されており、
前記コントローラ素子の前記第１の電極パッドは、前記第３のパッド領域に配置された前記接続パッドと前記第３の金属ワイヤを介して電気的に接続されており、
前記コントローラ素子の前記第２の電極パッドは、前記第１のパッド領域に配置された前記接続パッドと前記第３の金属ワイヤを介して電気的に接続されており、
前記中継素子の前記第２の中継パッドは、前記第１のパッド領域に配置された前記接続パッドと前記第２の中継用金属ワイヤを介して電気的に接続されていることを特徴とする半導体記憶装置。
請求項１ないし請求項５のいずれか１項記載の半導体記憶装置において、
前記半導体記憶装置は半導体メモリカードであることを特徴とする半導体記憶装置。