JP5192712B2

JP5192712B2 - 薄膜ｍｉｍキャパシタ及びその製造方法

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Publication number: JP5192712B2
Application number: JP2007091974A
Authority: JP
Inventors: 智之高橋; 裕一笹島
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2013-05-08
Anticipated expiration: 2027-03-30
Also published as: JP2008251878A

Description

本発明は、薄膜ＭＩＭ（Metal-Insulator-Metal）キャパシタ及びその製造方法に関し、特にその製造工程の改良に関する。

薄膜ＭＩＭキャパシタは、半導体技術，真空技術を利用した成膜と加工を繰り返すことで形成する。図５には、その基本的な製造工程が示されており、同図(A)のＳｉ基板１００の主面上に、下部電極層１０２，誘電体層１０４，上部電極層１０６が順次積層形成される（図５(B)参照）。次に、上部電極１０６Ａ（図５(C)参照），誘電体膜１０４Ａ（図５(D)参照），下部電極１０２Ａ（図５(E)参照）を順次形成する。

電極材料としては、ＰｔやＡｕなどの金属材料，酸化Ｉｒや酸化Ｒｕなどの酸化物材料などが挙げられる。誘電体材料としては、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３），ＢＴ（ＢａＴｉＯ_３）などが挙げられ、スパッタリング法やゾルゲル法などによって成膜される。また、図５(C)〜(E)の加工は、フォトリソグラフィ技術を利用してレジストマスクを形成し、ドライエッチングやウエットエッチングによって行われる。このように、成膜と加工を繰り返して薄膜ＭＩＭキャパシタが形成される。

これに対し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）によりＭＩＭ積層膜を加工することでプロセスの簡略化を図るようにしたキャパシタの作製方法が提案されている（下記特許文献１参照）。図６には、その断面構造が示されており、工作物１１２の上に誘電体層１１４をパターニングしエッチングして、段差形状を形成する。そして複数の導電ライン用の第１パターン１１６およびＭＩＭキャパシタ用の第２パターン１１８を画定するトレンチを形成する。そして、第２導電層１３４，第１誘電体層１３６，第３導電層１３８を順次積層形成する。その後、主面に対してＣＭＰを実施し、過剰な材料の層を除去する。この平坦化プロセスにより、第３導電層１３８，第１誘電体層１３６，第２導電層１３４によるＭＩＭキャパシタ１４２が形成される。
特表２００６−５００７７２公報

しかしながら、上述した図５の背景技術では、成膜とフォトリソグラフィ技術を利用した加工を繰り返す必要があり、工程数が多く、素子形成プロセスに時間がかかるという課題がある。また、工程数が多いため、ハンドリング回数も増え、基板表面の傷・ゴミや素子パターンの欠けなどが増加し、歩留まりが低下するといった問題もある。更に、工程数が多くなると、必用とするマスク数も増加するため、コストがかかるようになる。

これに対し、図６の背景技術のようにＣＭＰ技術を利用する手法では、工程数の削減などの効果が期待できる。しかし、基板上の絶縁膜に段差形状を形成してＭＩＭ薄膜キャパシタを形成する場合、素子サイズが大きくなってしまう（図６のΔＡ参照）。また、電気的接続の観点から、下部電極の厚さを従来必用とされる厚さより厚くする必要があり、下部電極の厚さを厚くすることで、プロセス時間およびコストの増加といった課題が生じる。

一方、電子機器においては、その小型化に伴う電子部品への小型・軽量化，高性能化の要望が高く、キャパシタ素子に対しては薄膜化と同時に高容量化が必要とされており、このような観点からの工夫も必要である。

本発明は、以上の点に着目したもので、その目的は、素子サイズの増大を招くことなく製造工程を簡略化することである。他の目的は、製造時間の短縮および歩留まりの向上を図ることである。

前記目的を達成するため、本発明は、薄膜の誘電体と電極を基板上に交互に積層して、前記誘電体の薄膜が複数層形成されたキャパシタを形成する薄膜ＭＩＭキャパシタの製造方法であって、前記基板上に、前記誘電体及び電極の積層膜厚を考慮した高さの凸部を形成する工程，この凸部が形成された基板上に、前記誘電体と電極の薄膜を交互に積層する工程，この工程後の基板主面にＣＭＰ加工を施すことによって、前記凸部上に電極を露出させる工程，を含んでおり、前記凸部を異なる高さで複数形成するとともに、少なくとも表面以外の電極については、前記凸部のいずれかから露出させたことを特徴とする。

主要な形態の一つは、下部の電極を露出させる凸部と、該下部の電極と電流の方向が逆の上部の電極を引き出す接続部を、隣接して基板上に配置したことを特徴とする。

本発明の薄膜ＭＩＭキャパシタは、前記いずれかの方法で製造したことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。

本発明によれば、基板上に所定高さの凸部を形成したＣＭＰ加工を施すことで、簡易的に薄膜ＭＩＭキャパシタを製造することができ、加工プロセスを削減し、プロセス時間の短縮及び歩留まりの向上を図ることができる。また、前記凸部から電極を引き出すため、同一の容量であれば、素子サイズを制限することができる。特に、誘電体の薄膜を複数層積層し、異なる高さの前記凸部を複数設けることとしたので、所望の電極を露出させることができ、電極と誘電体が交互に複数層積層された薄膜積層キャパシタにも適用可能である。更に、下部の電極を露出させる凸部と、該下部の電極と電流の方向が逆の上部の電極を引き出す接続部を隣接して配置することで、電極あるいは接続部周りに発生する磁界が相殺されるようになり、ＥＳＬの低減を図ることができる。

以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。

最初に、図１を参照しながら、本発明の実施例１について説明する。図１には、本実施例の積層ＭＩＭキャパシタの主要製造工程と断面構造が示されている。本実施例の製造方法は、基板加工プロセスと、成膜・ＣＭＰ除去プロセスとに大別される。

（１）基板加工プロセス
熱酸化ＳｉＯ_２膜１２が形成されたＳｉ基板１０を準備する（図１(A)参照）。このＳｉＯ_２膜上に、レジストマスクをフォトリソグラフィによってパターニングし、ＲＩＥ（Reactive Ion Etching）によりＳｉＯ_２膜１２を加工し、その後レジストをＯ_２アッシング除去する。これにより、図１(B)に示すようなＳｉＯ_２からなる島状の凸部１４を有する基板が作製される。ここで、ＳｉＯ_２凸部１４は、例えば４００ｎｍの高さに設定する。この値は、例えば、後述する上部電極＋誘電体の厚さと一致させる。もちろん、４００nm以上であれば差し支えない。別言すれば、図１(B)の断面で見た場合、ＳｉＯ_２凸部１４の高さは、ＳｉＯ_２膜１２の外周部１２ａよりも下部電極の厚さ分だけ低く設定される。

（２）成膜・ＣＭＰ除去プロセス
続いて、上述した加工基板上に、下部電極膜１６，誘電体膜１８，上部電極膜２０を順にスパッタ成膜する（図１(C)参照）。電極材料としては例えばＰｔ（厚さ：２５０ｎｍ）とし、誘電体材料としては例えばＢＳＴ（厚さ：１５０ｎｍ）とする。次に、ＳｉＯ_２０膜１２上の電極膜及び誘電体膜をＣＭＰによって除去する。ＣＭＰとしては、例えば「ＧＲＩＮＤ−ＸＣＭＰ装置」を使用し、アルミナスラリを９０ml/minで滴下し、テーブル速度，ヘッド速度，加圧圧力をそれぞれ、８０ｒｐｍ，８０ｒｐｍ，０．０２ＭＰａとして研磨を行う。このとき、ＳｉＯ_２膜１２の凸部以外の膜を除去しないよう、凹部をレジストや絶縁膜で保護するようにしてもよい。研磨終了後、洗浄及びアニール処理を行う。アニール処理は、例えばＯ_２雰囲気で６００℃，３０分程度行う。これにより、図１(D)に示すような薄膜ＭＩＭキャパシタが得られる。

上述したように、ＳｉＯ_２凸部１４の高さが、ＳｉＯ_２膜１２の外周部１２ａよりも下部電極膜１６の厚さ分低く設定されている。このため、ＳｉＯ_２膜１２の外周部１２ａが露出するようにＣＭＰプロセスによる加工を施すと、ＳｉＯ_２凸部１４上に下部電極膜１６が露出するようになる。従って、この部分から下部電極膜１６の外部接続用の引き出しを行うことができる。なお、ＳｉＯ_２凸部１４が形成されていない部分には、上部電極膜２０が露出している。

次に、以上のようにして得た本実施例の積層ＭＩＭキャパシタと、上述した図６の背景技術の積層ＭＩＭキャパシタの素子サイズを比較検討する。例えば、上部及び下部の電極の厚さ４００ｎｍ，誘電体の厚さ２００ｎｍ，素子サイズ１００μｍ^２，単位面積当りの容量２０ｎＦ／ｍｍ^２の積層ＭＩＭキャパシタを作製する場合を想定する。本プロセスを用いれば、図１(D)に示すように、キャパシタ素子の一辺の長さを１０μｍ，一つのＳｉＯ_２凸部１４の一辺の長さを０．１μｍとした場合、容量面積は９９．９９９μｍ^２，全容量約２ｐＦのキャパシタを作製することが可能である。

これに対し、前記特許文献１の方法では、図６に示すように、素子サイズの一辺の長さを１０μｍとすると、ΔＡで示す端部の距離が第１誘電体層１３６及び第２導電層１３４の厚さの和となるため、その分キャパシタとしての面積が低減する。このため、容量面積の一辺の長さは８．８μｍとなり、容量面積は７７．４４μｍ^２，容量約１．５ｐＦのキャパシタとなる。両者を比較すれば、素子サイズを同じにすれば、本実施例のほうが先行技術よりも容量の大きなキャパシタを得ることができ、逆に、同一の容量であれば、素子サイズを制限することができる。

次に、本実施例の電気特性について測定例を説明する。サンプルの素子サイズは０．１６ｍｍ^２で、ＣＶ（容量電圧）特性はＬＣＲメータを用いて測定し、ＩＶ（電流電圧）特性評価にはピコアンメータを用いた。その結果、容量及びｔａｎδは、それぞれ２２．３nF/mm²，０．０１２８となった。一方、図５に示した従来技術で作製した薄膜ＭＩＭキャパシタの場合、同一素子サイズで、容量及びｔａｎδが、それぞれ２１．６nF/mm²，０．０１２９であり、ほぼ同等である。一方、本実施例のサンプルのＩＶ特性の測定結果は、図４に示すようになり、従来技術とほぼ同等の結果が得られている。これらの結果から、本実施例によれば、ＣＭＰによる薄膜ＭＩＭキャパシタの簡易作製が可能となるとともに、フォトリソグラフィ技術で作製した従来技術と同等の特性が得られることが確認された。

以上のように、本実施例によれば、次のような効果がある。
(1) Ｓｉ基板の上層のＳｉＯ_２絶縁膜を加工し、次いで下部電極／誘電体／上部電極を成膜し、ＣＭＰを行って薄膜ＭＩＭキャパシタを作製することとしたので、従来技術と比較して製造工程が簡略化され、製造時間の短縮，歩留まりの向上，コスト削減が期待できる。
(2)Ｓｉ基板の上層のＳｉＯ_２絶縁膜に島状の凸部を形成し、この凸部から下部電極を引き出す構造となっているので、容量面積を同じにすれば、前記従来技術と比較して素子サイズを低減することができる。
(3)下部電極を厚く形成する必要がなく、この点からも、製造時間の短縮，コスト削減を図ることができる。

次に、図２を参照しながら実施例２について説明する。なお、上述した実施例と同一ないし対応する構成要素には同一の符号を用いる。前記図１の実施例では、電極層が２層，誘電体層が１層であるが、本実施例は、更に複数層積層した例で、電極が３層，誘電体が２層からなる積層キャパシタ（基板／絶縁体／下部電極／下部誘電体／中間電極／上部誘電体／上部電極）の例である。この場合、下部電極及び中間電極を引き出すための高さの異なるＳｉＯ_２凸部を形成すればよい。

電極の厚さを４００ｎｍ，誘電体の厚さを２００ｎｍとする。図１(A)に示したようなＳｉＯ_２膜１２が形成されたＳｉ基板１０を準備し、ＲＩＥ加工により、少なくとも２つの高さの異なるＳｉＯ_２凸部５０，５２をそれぞれ形成する（図２(A)参照）。同図中、段差Ｈａは、少なくとも電極と誘電体の総和である１６００ｎｍ必要である。なお、段差Ｈａを１６００＋αｎｍに設定してもよく、αはオーバＣＭＰのマージンとなる。本例では、α＝２００ｎｍとする。

ＳｉＯ_２凸部５０の直上表面には、後のＣＭＰ工程で下部電極が露出する。このため、ＳｉＯ_２凸部５０の高さＨｂは、１４００ｎｍ（＝上部電極厚＋上部誘電体厚＋中間電極厚＋下部誘電体厚＋α）に設定する。同様に、ＳｉＯ_２凸部５２の直上表面には、後のＣＭＰ工程で中間電極が露出する。このためＳｉＯ_２凸部５２の高さＨｃは、８００ｎｍ（＝上部電極厚＋上部誘電体厚＋α）に設定する。

以上のようなＳｉＯ_２凸部５０，５２が形成されたＳｉＯ_２膜１２上には、下部電極膜１６，下部誘電体膜１８Ｌ，中間電極膜２０Ｍ，上部誘電体膜２２，上部電極膜２４が順に積層形成される（図２(B)参照）。その後、ＣＭＰにより余分な電極層や誘電体層を除去すると、図２(C)に示すように、ＳｉＯ_２凸部５０上に下部電極膜１６が露出し、ＳｉＯ_２凸部５２上に中間電極膜２０Ｍが露出するようになる（図２(C)参照）。

以上のように、本実施例によれば、凸部の高さを制御することで、電極と誘電体が交互に複数積層された積層キャパシタであっても、下部電極や中間電極を良好に表面に露出させて引き出すことができる。

次に、図３(A)を参照しながら、実施例３について説明する。本実施例は、ＳｉＯ_２凸部を複数設けるようにした例である。図３(A)には素子の平面図が示されており、ＳｉＯ_２膜１２の矩形の領域内に、高さが所定の値に設定された複数のＳｉＯ_２凸部５０と、接続部５４が、電極あるいは接続部周りに発生する磁界が相殺されるように隣接して配置されている。ＳｉＯ_２凸部５０では下部電極膜１６が露出し、接続部５４では上部電極膜２０が露出している。例えば、下部電極膜１６における電流の方向を「＋」とすると、上部電極膜２０における電流の方向は「−」となる。「＋」と「−」の電流引き出しが逆となり、電流の流れる方向が逆となる。このため、電極あるいは接続部周りに発生する磁界が相殺されるようになり、インダクタンスが打ち消しあってＥＳＬが低減されるようになる。このように、本実施例によれば、低ＥＳＬを特徴とする多端子構造の薄膜キャパシタも作製することができる。

なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例に示した材料，形状，寸法は一例であり、同様の効果を奏するように適宜変更可能である。
(2)前記実施例では、基板上に形成した凸部上に、下部電極や中間電極が露出するようにしたが、全ての電極が凸部上に露出するようにしてもよい。また、凸部が外周部と連続するようにしてもよいし、高さの異なる凸部が連続するようにしてもよい。図３(B)にはその一例が示されている。凸部６０は、外周部６１と連続している。凸部６２は、高さが異なる２つの露出面６４，６６を備えている。
(3)ＭＩＭ構造が鋭角となって電界集中が起きないように、凸部の角などに丸みを形成するようにしてもよい。また、凸部にテーパを持たせた形状とすることで、凸部側壁における耐圧低下を防ぐようにしてもよい。

本発明は、薄膜ＭＩＭキャパシタ，積層薄膜ＭＩＭキャパシタ，低ＥＳＬ薄膜ＭＩＭキャパシタなどに好適である。

本発明の実施例１の主要工程と積層構造を示す図である。本発明の実施例２の主要工程と積層構造を示す図である。 (A)は本発明の実施例３の平面図，(B)は他の凸部の例を示す図である。前記実施例１のサンプルのＩＶ特性の測定例を示すグラフである。半導体技術及び真空技術を利用した薄膜ＭＩＭキャパシタの従来製造方法の主要工程図である。ＣＭＰを利用した従来製造方法によって作製した薄膜ＭＩＭキャパシタの積層構造を示す図である。

符号の説明

１０：Ｓｉ基板
１２：ＳｉＯ_２膜
１２ａ：外周部
１４：凸部
１６：下部電極膜
１８：誘電体膜
１８Ｌ：下部誘電体膜
２０：上部電極膜
２０Ｍ：中間電極膜
２２：上部誘電体膜
２４：上部電極膜
５０，５２：凸部
５４：接続部
６０,６２:凸部
６１：外周部
６４，６６：露出面
１００：Ｓｉ基板
１０２：下部電極層
１０２Ａ：下部電極
１０４：誘電体層
１０４Ａ：誘電体膜
１０６：上部電極層
１０６Ａ：上部電極
１１２：工作物
１１４：誘電体層
１１６：パターン
１１８：パターン
１３４：導電層
１３６：誘電体層
１３８：導電層
１４２：キャパシタ

Claims

薄膜の誘電体と電極を基板上に交互に積層して、前記誘電体の薄膜が複数層形成されたキャパシタを形成する薄膜ＭＩＭキャパシタの製造方法であって、
前記基板上に、前記誘電体及び電極の積層膜厚を考慮した高さの凸部を形成する工程，
この凸部が形成された基板上に、前記誘電体と電極の薄膜を交互に積層する工程，
この工程後の基板主面にＣＭＰ加工を施すことによって、前記凸部上に電極を露出させる工程，
を含んでおり、
前記凸部を異なる高さで複数形成するとともに、少なくとも表面以外の電極については、前記凸部のいずれかから露出させたことを特徴とする薄膜ＭＩＭキャパシタの製造方法。
下部の電極を露出させる凸部と、該下部の電極と電流の方向が逆の上部の電極を引き出す接続部を、隣接して基板上に配置したことを特徴とする請求項１記載の薄膜ＭＩＭキャパシタの製造方法。
請求項１又は２に記載の方法で製造されたことを特徴とする薄膜ＭＩＭキャパシタ。