JP7443734B2

JP7443734B2 - 電子部品

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Publication number: JP7443734B2
Application number: JP2019215900A
Authority: JP
Inventors: 和弘吉川; 健一吉田; 隆史大塚
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2024-03-06
Anticipated expiration: 2039-11-29
Also published as: JP2021086963A

Description

本発明は電子部品及びその製造方法に関し、特に、キャパシタを有する電子部品及びその製造方法に関する。

特許文献１及び２には、基板上にキャパシタとインダクタが形成された電子部品が開示されている。特許文献１及び２に記載されたキャパシタは、下部電極と、下部電極を覆う誘電体膜と、誘電体膜を介して下部電極と対向する上部電極によって構成される。この種の電子部品においては、下部電極や上部電極の材料として銅などの良導体が用いられ、誘電体膜の材料として窒化シリコンなどの無機絶縁材料が用いられる。

特開２００７－１４２１０９号公報特開２００８－３４６２６号公報

しかしながら、銅などの良導体と窒化シリコンなどの無機絶縁材料は密着性が低いことから、両者の界面において剥離が生じることがあった。このような剥離を防止するためには、下部電極の表面を粗面化することによって密着性を高める方法が考えられるが、この場合には、誘電体膜の耐圧が低下するという問題があった。

したがって、本発明は、キャパシタを有する電子部品において、誘電体膜の耐圧を確保しつつ、下部電極と誘電体膜の界面における剥離を防止することを目的とする。

本発明による電子部品は、下部電極と、下部電極を覆う誘電体膜と、誘電体膜を介して下部電極に積層された上部電極とを備え、誘電体膜と接する下部電極の表面は、上部電極と対向する第１の表面と、上部電極と対向しない第２の表面を含み、第１の表面の表面粗さは、第２の表面の表面粗さよりも小さいことを特徴とする。

本発明によれば、下部電極が表面粗さの小さい第１の表面と表面粗さの大きい第２の表面を有していることから、表面粗さの小さい第１の表面によって耐圧が確保されるとともに、表面粗さの大きい第２の表面によって下部電極と誘電体膜の密着性を高めることが可能となる。

本発明において、第１の表面の全面が第２の表面よりも表面粗さが小さくても構わない。これによれば、誘電体膜の耐圧をより高めることが可能となる。

本発明による電子部品は、下部電極と同じ導体層に位置するインダクタパターンをさらに備え、インダクタパターンの表面の表面粗さは、第２の表面の表面粗さと同じであっても構わない。これによれば、信頼性の高いＬＣフィルタを提供することが可能となる。

本発明による電子部品の製造方法は、下部電極を形成する工程と、下部電極の表面のうち第１の表面を第１のレジスト層で覆った状態で、下部電極の表面のうち第１のレジスト層で覆われていない第２の表面を粗面化する工程と、第１のレジスト層を除去した後、下部電極の第１及び第２の表面に誘電体膜を形成する工程と、誘電体膜を介して下部電極の第１の表面と対向する上部電極を形成する工程とを備えることを特徴とする。

本発明によれば、表面粗さの小さい第１の表面と表面粗さの大きい第２の表面を下部電極に形成していることから、信頼性の高い電子部品を提供することが可能となる。

本発明において、下部電極を形成する工程は、シード層を形成する工程と、下部電極を形成すべき領域に開口部を有する第２のレジスト層を形成する工程と、シード層を給電体とする電解メッキを行うことにより開口部にメッキ層を形成する工程と、第２のレジスト層を除去することによりシード層を露出させる工程とを含み、粗面化する工程は、露出したシード層が除去されるまでウェットエッチングすることにより行っても構わない。これによれば、シード層の除去と下部電極の粗面化を同時に行うことが可能となる。

このように、本発明によれば、キャパシタを有する電子部品において、誘電体膜の耐圧を確保しつつ、下部電極と誘電体膜の界面における剥離を防止することが可能となる。

図１は、本発明の一実施形態による電子部品１の構造を説明するための略平面図である。図２は、図１のＡ－Ａ線に沿った略断面図である。図３は、導体層Ｍ１，ＭＭのパターン形状を説明するための略平面図である。図４は、導体層Ｍ２のパターン形状を説明するための略平面図である。図５は、電子部品１の等価回路図である。図６は、キャパシタＣの拡大断面図である。図７は、第１の変形例によるキャパシタＣの拡大断面図である。図８は、第２の変形例によるキャパシタＣの拡大断面図である。図９は、電子部品１の製造方法を説明するための工程図である。図１０は、電子部品１の製造方法を説明するための工程図である。図１１は、電子部品１の製造方法を説明するための工程図である。図１２は、電子部品１の製造方法を説明するための工程図である。図１３は、電子部品１の製造方法を説明するための工程図である。図１４は、電子部品１の製造方法を説明するための工程図である。図１５は、電子部品１の製造方法を説明するための工程図である。図１６は、電子部品１の製造方法を説明するための工程図である。図１７は、電子部品１の製造方法を説明するための工程図である。図１８は、電子部品１の製造方法を説明するための工程図である。図１９は、電子部品１の製造方法を説明するための工程図である。図２０は、電子部品１の製造方法を説明するための工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態による電子部品１の構造を説明するための略平面図である。また、図２は、図１のＡ－Ａ線に沿った略断面図である。

本実施形態による電子部品１はＬＣフィルタであり、図１及び図２に示すように、基板２と、基板２の主面上に形成された導体層Ｍ１，ＭＭ，Ｍ２及び絶縁層６を備えている。導体層Ｍ１，ＭＭのパターン形状については図３に示されており、導体層Ｍ２のパターン形状については図４に示されている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。

導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、導体パターン１１～１７を含んでいる。このうち、導体パターン１１～１４は端子電極パターンであり、導体パターン１５はキャパシタの下部電極であり、導体パターン１６はインダクタパターンである。下部電極を構成する導体パターン１５及びインダクタパターンを構成する導体パターン１６の一端は、導体パターン１７を介して導体パターン１１に接続されている。これら導体パターン１１～１７はいずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きいメッキ層Ｐによって構成されている。他の導体層ＭＭ，Ｍ２に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。導体パターン１１～１７のうち、少なくともキャパシタの下部電極を構成する導体パターン１５については、その上面及び側面が誘電体膜（容量絶縁膜）４で覆われている。なお、キャパシタの下部電極を構成する導体パターン１５とインダクタパターンを構成する導体パターン１６は、一部が兼用されていても構わない。

導体パターン１５の上面には、誘電体膜４を介して導体パターン１８が形成されている。導体パターン１８は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。導体層Ｍ１及び導体層ＭＭは絶縁層６で覆われる。本実施形態においては、誘電体膜４が無機絶縁材料からなる。

導体層Ｍ２は、絶縁層６の表面に設けられた２層目の導体層であり、図４に示すように、導体パターン２１～２７を含んでいる。このうち、導体パターン２１～２４は端子電極パターンであり、導体パターン２５はキャパシタの引き出し電極であり、導体パターン２６はインダクタパターンである。導体パターン２５は、絶縁層６に設けられたビア２５ａを介して上部電極である導体パターン１８に接続されるとともに、導体パターン２２に接続される。また、インダクタパターンを構成する導体パターン２６の一端は、絶縁層６に設けられたビア２６ａを介して導体パターン１６の他端に接続され、導体パターン２６の他端は、導体パターン２７を介して導体パターン２３，２４に接続されている。さらに、導体パターン２１～２４は、絶縁層６に設けられたビア２１ａ～２４ａを介してそれぞれ導体パターン１１～１４に接続されている。

図５は、本実施形態による電子部品１の等価回路図である。

図５に示すように、本実施形態による電子部品１は、導体パターン２１と導体パターン２２の間にキャパシタＣが接続され、導体パターン２１と導体パターン２３，２４の間にインダクタＬが接続された回路構成を有する。キャパシタＣは、下部電極である導体パターン１５と、上部電極である導体パターン１８と、導体パターン１５，１８間に位置する誘電体膜４によって構成される。

図６は、キャパシタＣの拡大断面図である。

図６に示すように、誘電体膜４と接する導体パターン１５の表面は、表面粗さが小さく平滑性の高い表面Ｓ１と、表面Ｓ１よりも表面粗さの大きい表面Ｓ２を有している。そして、上部電極である導体パターン１８は、表面Ｓ１と重なる位置に配置されている。これにより、下部電極である導体パターン１５は、平滑性の高い表面Ｓ１が誘電体膜４を介して上部電極である導体パターン１８と対向することから、表面の凹凸に起因する誘電体膜４の耐圧低下を防止することができるとともに、設計通りのキャパシタンスを得ることが可能となる。これに対し、上部電極である導体パターン１８と対向しない表面Ｓ２については、表面Ｓ１よりも表面粗さが高められていることから、誘電体膜４に対する密着性が向上し、両者の界面における剥離を防止することが可能となる。特に、導体パターン１５と誘電体膜４の界面における剥離は、導体パターン１５の角部において発生しやすいため、表面粗さの大きい表面Ｓ２は、導体パターン１５の角部を含んでいることが好ましい。

また、図６に示す例では、平滑性の高い表面Ｓ１の幅Ｗ１が上部電極である導体パターン１８の幅Ｗ０よりも大きく（Ｗ１＞Ｗ０）、これによって導体パターン１５の表面のうち、導体パターン１８と対向する全表面が平滑性の高い表面Ｓ１を構成している。但し、幅Ｗ１と幅Ｗ０の関係についてはこれに限定されず、図７に示す第１の変形例のように、幅Ｗ１と幅Ｗ０が一致していても構わない（Ｗ１＝Ｗ０）。これによれば、表面粗さの大きい表面Ｓ２の面積が拡大することから、導体パターン１５と誘電体膜４の密着性をより高めることが可能となる。さらに、図８に示す第２の変形例のように、幅Ｗ１が幅Ｗ０よりも小さくても構わない（Ｗ１＜Ｗ０）。この場合、導体パターン１５と誘電体膜４の密着性はよりいっそう高められるものの、導体パターン１８の一部が誘電体膜４を介して表面Ｓ２と対向する。このため、耐圧を十分に確保するためには、導体パターン１８と対向する表面Ｓ２の面積を最小限に抑えることが望ましい。

次に、本実施形態による電子部品１の製造方法について説明する。

図９～図２０は、本実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個の電子部品１の製造プロセスに着目して説明する。

まず、図９に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法などを用いてシード層Ｓを形成する。次に、図１０に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図１１に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図１１に示す断面においては、導体層Ｍ１に導体パターン１５，１６が含まれている。

次に、図１２に示すようにレジスト層Ｒ１を除去した後、図１３に示すように、導体パターン１５の上面の一部にレジスト層Ｒ２を形成する。この状態で、酸などを用いたウェットエッチングを行うことにより、図１４に示すように、レジスト層Ｒ１で覆われていたシード層Ｓを除去する。上述の通り、シード層Ｓの除去においては酸などが用いられるため、導体層Ｍ１の表面が粗面化される。但し、導体パターン１５の上面のうち、レジスト層Ｒ２で覆われている部分はエッチングされないため、電解メッキ直後の平滑性が保たれる。これにより、導体パターン１５の表面は、表面粗さが小さく平滑性の高い表面Ｓ１と、表面Ｓ１よりも表面粗さの大きい表面Ｓ２に区画される。但し、表面Ｓ２の粗面化方法については、上述したウェットエッチングに限定されず、イオンミリングなど他の方法によって行っても構わない。また、表面Ｓ２の粗面化とシード層Ｓの除去を同時に行う点も必須でなく、それぞれ異なる工程によって行っても構わない。

次に、図１５に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などを利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。この時、表面Ｓ１を除く導体層Ｍ１の全表面が粗面化されているため、導体層Ｍ１と誘電体膜４の密着性は十分に確保される。

次に、図１６に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン１５の上面に誘電体膜４を介して導体パターン１８を形成する。導体パターン１８も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。この時、上部電極である導体パターン１８は、導体パターン１５の平滑な表面Ｓ１と重なる位置に形成する。また、特に限定されるものではないが、導体層ＭＭの膜厚を導体層Ｍ１の膜厚よりも薄くすることにより導体層ＭＭの加工精度を高め、これによって加工精度に起因するキャパシタンスのばらつきを低減することが好ましい。

次に、図１７に示すように、絶縁層６を形成する。次に、絶縁層６をパターニングすることによって、図１８に示すように、絶縁層６にビア２５ａ，２６ａを形成する。ビア２５ａ底部には導体パターン１８が露出し、ビア２６ａの底部には導体パターン１６を覆う誘電体膜４が露出する。

次に、図１９に示すように、絶縁層６上にレジスト層Ｒ３を形成した後、レジスト層Ｒ３にビア２６ａと重なる開口部３２を形成する。これにより、導体パターン１６の上面を覆う誘電体膜４は、開口部３２を介して露出する。この状態で、イオンミリングなどを行うことにより、図２０に示すように、開口部３２に露出する誘電体膜４を除去し、導体パターン１６の上面を露出させる。

そして、レジスト層Ｒ３を除去した後、導体層Ｍ１の形成方法と同様の方法によって、絶縁層６上に導体層Ｍ２を形成すれば、図２に示す断面を有する電子部品１が完成する。

以上説明したように、本実施形態による電子部品１は、下部電極である導体パターン１５の表面が平滑性の高い表面Ｓ１と、表面Ｓ１よりも表面粗さの大きい表面Ｓ２を有しており、上部電極である導体パターン１８が表面Ｓ１と重なる位置に配置されている。これにより、表面の凹凸に起因する誘電体膜４の耐圧低下を防止することができるとともに、設計通りのキャパシタンスを得ることが可能となる。また、上部電極である導体パターン１８と対向しない表面Ｓ２については、表面Ｓ１よりも表面粗さが高められていることから、誘電体膜４に対する密着性が向上し、両者の界面における剥離を防止することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＬＣフィルタに応用した場合を例に説明したが、本発明の対象となる電子部品がＬＣフィルタに限定されるものではなく、他の種類の電子部品に応用しても構わない。

１電子部品
２基板
３平坦化層
４誘電体膜
６絶縁層
１１～１８，２１～２７導体パターン
２１ａ～２６ａビア
３１，３２開口部
Ｃキャパシタ
Ｌインダクタ
Ｍ１，ＭＭ，Ｍ２導体層
Ｐメッキ層
Ｒ１～Ｒ３レジスト層
Ｓシード層
Ｓ１第１の表面
Ｓ２第２の表面

Claims

上面、側面及び角部を有する下部電極と、
前記下部電極の前記上面、前記側面及び前記角部を覆う誘電体膜と、
前記誘電体膜を介して前記下部電極の前記上面に積層された上部電極と、を備え、
前記誘電体膜と接する前記下部電極の前記上面、前記側面及び前記角部からなる表面は、前記上部電極と対向する第１の表面と、前記上部電極と対向しない第２の表面を含み、
前記第１の表面の表面粗さは、前記第２の表面の表面粗さよりも小さく、
前記第２の表面は、前記上面のうち前記上部電極と対向しない部分、前記側面及び前記角部を含み、
前記第１の表面の幅が前記上部電極の幅よりも小さいことを特徴とする電子部品。
前記下部電極と同じ導体層に位置するインダクタパターンをさらに備え、
前記インダクタパターンの表面の表面粗さは、前記第２の表面の表面粗さと同じであることを特徴とする請求項１に記載の電子部品。