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JP5196954B2 - 半導体装置の製造方法 - Google Patents
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JP5196954B2 - 半導体装置の製造方法 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、例えば高誘電率ゲート絶縁膜を有するCＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置を対象とする。
ＭＩＳＦＥＴを備える半導体装置において、微細化に伴うゲート絶縁膜の薄膜化はトンネル電流の増加を直接もたらし、従来から用いられているシリコン酸化膜やシリコン酸窒化膜では、その薄膜化の物理的な限界に直面している。リーク電流の抑制と実効的なゲート絶縁膜厚の薄膜化を両立させるために、酸化ハフニウム（HfO2）や窒化ハフニウムシリケイト（HfSiON）等の高誘電率材料をゲート絶縁膜に用いる、いわゆるHigh-kゲート絶縁膜技術が提案されている。
しかし、酸化ハフニウム（HfO2）や窒化ハフニウムシリケイト（HfSiON）等をゲート絶縁膜に用いた場合、電極材料固有の仕事関数から期待される閾値電圧を得ることができないという問題がHf系High-kゲート絶縁膜の実用化の大きな障害となった。この現象はポリシリコン電極の場合のみならずメタル電極を用いても出現し、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタを取り上げて説明すると、nMOSで低い閾値電圧を得るために仕事関数の小さな材料を用いた場合、nMOSの閾値電圧が高くなってしまい、pMOSで（絶対値で）低い閾値電圧を得るために仕事関数の大きな材料を用いるとpMOSの閾値電圧（の絶対値）が高くなってしまう。
そこで、nMOSの閾値電圧Vthを下げるためにHf系High-k絶縁膜上に酸化ランタン（La2O3）等のキャップ層を用いる技術や、pMOSの閾値電圧Vthを下げるためにHf系High-k絶縁膜上にAl2O3等のキャップ層を用いる技術が提案されている。しかしながら、CMOS化のため両方の技術を同時に採用しようとすると、Hf系High-kゲート絶縁膜の上でどちらか一方のキャップ層をnMOS およびpMOS の一方側から除去し、他方のキャップ層を全面堆積した後に、nMOS およびpMOS の他方側から剥離しなければならないなど、現実的なインテグレーションを行うことが困難であるという課題があった。
H. N. Alshareef et al., VLSI Technology Symposium, p.10 (2006) K. L. Lee et al., VLSI Technology Symposium, p.202 (2006)
本発明の目的は、nMISとpMISの双方で閾値電圧（絶対値）の低下を実現できる、高誘電率ゲート絶縁膜を有するCＭＩＳＦＥＴを備える半導体装置を提供することにある。
本発明の第１の側面によれば、
ｎ型およびｐ型のＭＩＳＦＥＴを備える半導体装置の製造方法であって、 前記ｎ型のＭ
ＩＳＦＥＴが形成される第１の領域と、前記ｐ型のＭＩＳＦＥＴが形成される第２の領域
とを有する基板の表面に第１のシリコン酸化膜またはシリコン酸窒化膜を形成する工程と
、
前記第１のシリコン酸化膜またはシリコン酸窒化膜に接するようにアルミニウムを含む
第１の絶縁膜を全面に形成する工程と、
前記第１の絶縁膜と、前記第１のシリコン酸化膜またはシリコン酸窒化膜とを前記第１
の領域で選択的に除去する工程と、
前記基板の表面の前記第１の領域に第２のシリコン酸化膜またはシリコン酸窒化膜を形
成する工程と、
前記第２のシリコン酸化膜またはシリコン酸窒化膜、および前記第１の絶縁膜に接する
ように、希土類元素または第２族元素、および、ハフニウムまたはジルコニウムを含む第
２の絶縁膜を全面に形成する工程と、
を備え、
前記第２の絶縁膜を全面に形成する工程は、
ハフニウムまたはジルコニウムを含む絶縁膜を全面に形成する工程と、
前記ハフニウムまたはジルコニウムを含む絶縁膜上に希土類元素または第２族元素を含
む層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、nMISとpMISの双方で閾値電圧（絶対値）の低下を実現できる、高誘電率ゲート絶縁膜を有するCＭＩＳＦＥＴを備える半導体装置およびその製造方法が提供される。
本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下の各図において、同一の部分には同一の参照番号を付してその重複説明を適宜省略する。なお、各図は必ずしも正確な縮尺の図面ではなく、説明の便宜上部分的に拡大または縮小し、縦横の倍率を変更している点に留意されたい。
（１）第１の実施の形態
（Ａ）半導体装置
図１は、本発明の第１の実施の形態による半導体装置の概略構成を示す略示断面図である。同図に示す半導体装置１は、ＳＴＩ（Shallow Trench Insulator）で形成された素子分離絶縁膜１００で素子分離がされたｐ型半導体基板Ｓの表面の第１の領域ＡＲ１に形成されたｎＭＯＳと、第２の領域ＡＲ２に形成されたｐＭＯＳとを備える。これらのｎＭＯＳおよびｐＭＯＳは、本実施形態において、例えば第１導電型の第１のＭＩＳＦＥＴおよび第２導電型の第２のＭＩＳＦＥＴにそれぞれ対応する。
第１の領域ＡＲ１では、ｐ半導体基板Ｓの表面層にｐウェル９０が形成され、薄いゲート絶縁膜６を介してｐウェル９０上に高誘電率ゲート絶縁膜１０およびゲート電極Ｇ１のゲートスタック構造体並びに側壁ＳＷが形成される。ｐウェル９０の表面層では、ゲートスタック構造体並びに側壁ＳＷを間に挟むようにｎ型の不純物拡散層９２が形成されている。
薄いゲート絶縁膜６は、本実施形態においてシリコン酸化膜（ＳｉＯ２）で形成されるが、これに限ることなく、例えばシリコン酸窒化膜（ＳｉＯＮ）で形成してもよい。
高誘電率ゲート絶縁膜１０は、本実施形態において窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）で形成され、ｎＭＯＳの閾値電圧Ｖｔｈを下げるように機能する。高誘電率ゲート絶縁膜１０は、窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）に限ることなく、希土類元素または第２族元素、および、ハフニウムまたはジルコニウムを含む絶縁膜であればよい。高誘電率ゲート絶縁膜１０は、本実施形態において、例えば第１の絶縁膜に対応する。
ゲート電極Ｇ１は、窒化チタン（ＴｉＮ）膜１４とポリシリコン膜１６との積層体で構成される。
第２の領域ＡＲ２では、ｐ半導体基板Ｓの表面層にｎウェル８０が形成され、ゲート絶縁膜６を介してｎウェル８０上に、アルミニウム酸化（Ａｌ２Ｏ３）膜４、高誘電率ゲート絶縁膜１０およびゲート電極Ｇ２のゲートスタック構造体並びに側壁ＳＷが形成される。ｎウェル８０の表面層では、ゲートスタック構造体並びに側壁ＳＷを間に挟むようにｐ型の不純物拡散層８２が形成されている。アルミニウム酸化（Ａｌ２Ｏ３）膜４は、本実施形態において０．５ｎｍの膜厚で形成されてｐＭＯＳの閾値電圧Ｖｔｈを下げる。アルミニウム酸化（Ａｌ２Ｏ３）膜４は、本実施形態において例えば第２の絶縁膜に対応する。
本実施形態の特徴は、極薄のアルミニウム酸化（Ａｌ２Ｏ３）膜４が、第２の領域ＡＲ２においてゲート絶縁膜６と高誘電率ゲート絶縁膜１０との間に挿入するように介装され、これにより、第１の領域ＡＲ１においてゲート絶縁膜６に接する高誘電率ゲート絶縁膜１０が形成された層とは異なる層に形成されている点にある。これにより、nＭＯＳとpＭＯＳの双方で閾値電圧（絶対値）の低下が実現され、高誘電率ゲート絶縁膜１０と金属ゲート電極とを含む半導体装置においてさらなる高性能化と消費電力の低下とを達成することができる。また、nＭＯＳとpＭＯＳの双方で同一の金属電極を有し、同時に加工することができるので、低コストでの製造が可能になる。
（Ｂ）半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について図２乃至図１４を参照しながら説明する。
先ず、図２に示すように、ｐ型半導体基板Ｓ１の表面層にＳＴＩ（Shallow Trench Insulator）技術を用いて素子分離絶縁膜１００を形成する。ここで、特に図示しないが、ｐ型半導体基板Ｓ１の第１の領域ＡＲ１の表面部にはｐウェルが形成され、ｐ型半導体基板Ｓ１の第２の領域ＡＲ２の表面部にはｎウェルが形成されている。
次に、図３に示すように、熱酸化処理またはオゾン水酸化処理等を用いて、ｐ型半導体基板Ｓ１の表面に約０．６ｎｍのシリコン酸化膜２を形成する。ここで、シリコン酸化膜に代えてシリコン窒化膜（ＳｉＯＮ）を形成してもよい。シリコン酸化膜２は、本実施形態において、例えば第１のシリコン酸化膜またはシリコン酸窒化膜に対応する。
次いで、図４に示すように、シリコン酸化膜２上にトリメチルアルミニウム（（（ＣＨ３）３Ａｌ）：ＴＭＡ）と水蒸気（Ｈ２Ｏ）を用いたＡＬＤ（Atomic Layer Deposition）法を用いて、０．５ｎｍのアルミニウム酸化膜４を堆積する。アルミニウム酸化膜４は、本実施形態による半導体装置の製造方法において、例えば第１の絶縁膜に対応する。
次に、図５に示すように、全面にレジスト膜を塗布した後、フォトリソグラフィを用いたパターニングにより、第２の領域ＡＲ２を覆うフォトレジストＰＲ２を形成し、希弗酸水溶液等を用いて、図６に示すように、アルミニウム酸化膜４およびシリコン酸化膜２を第２の領域ＡＲ２において選択的に除去する。
続いて、図７に示すように、シンナー等でフォトレジストＰＲ２を除去し、熱酸化処理またはオゾン水酸化処理等を再度用いて、図８に示すように、ｐ型半導体基板Ｓ１の表面の第１の領域ＡＲ１に約０．６ｎｍのシリコン酸化膜６を形成する。ここで、シリコン酸化膜２の場合と同様に、シリコン酸化膜６に代えてシリコン窒化膜（ＳｉＯＮ）を形成してもよい。シリコン酸化膜６は、本実施形態において、例えば第２のシリコン酸化膜またはシリコン酸窒化膜に対応する。
次に、約２ｎｍのハフニウムシリケイト（ＨｆＳｉＯ）膜を全面に堆積させ、プラズマ窒化法で窒素を導入し、導入した窒素を１０００℃の温度および５Ｔｏｒｒの圧力の下で１０秒間の熱処理を行って安定化させることにより、図９に示すように、全面に窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８を形成する。窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８は、本実施形態による半導体装置の製造方法において、例えば第２の絶縁膜に対応する。
次いで、図１０に示すように、ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ法等を用いて、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８上に約０．９ｎｍのランタン酸化（Ｌａ２Ｏ３）膜１２を堆積させる。
さらに、図１１に示すように、ランタン酸化（Ｌａ２Ｏ３）膜１２の上にゲート電極となる約１０ｎｍの窒化チタン（ＴｉＮ）膜８と膜厚７０ｎｍのポリシリコン膜９を堆積させ、これらをＲＩＥ（Reactive Ion Etching）法によりゲート電極に加工することにより、図１２に示すように、ゲートスタックの基本構造が完成する。
その後、通常のプロセス技術を用いて側壁ＳＷを形成し、ソース・ドレインの不純物拡散層８２，９２を形成するためのイオンインプラおよび活性化アニール工程等を経て、図１に示す半導体装置１のように、ＭＯＳ型トランジスタを完成させる。ここまでの熱工程により、窒化ハフニウムシリケイト膜（ＨｆＳｉＯＮ）膜８上に堆積したランタン酸化（Ｌａ２Ｏ３）膜１２は、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８内に拡散し、図１に示すように、窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）膜１０が形成される。なお、特に図示しないが、側壁ＳＷの下方の基板表面層にエクステンション層を形成してもよい。
ｎＭＯＳでは窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）膜１０中のランタン（Ｌａ）とシリコン酸化膜６とが接することで、電気双極子が形成され、ｎＭＯＳに対して所望の低閾値電圧Ｖｔｈが実現され、高い性能を有するｎＭＯＳトランジスタが形成される。この一方、ｐＭＯＳではアルミニウム酸化膜４とシリコン酸化膜２が接触することで、ｎＭＯＳとは逆方向の電気双極子が形成され、ｐＭＯＳに所望の低閾値電圧Ｖｔｈ（絶対値）が実現される。アルミニウム酸化膜４上の窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）膜１０中のランタン（Ｌａ）の拡散はアルミニウム酸化膜４によって遮断され、シリコン酸化膜２との接触が抑制されるため、ランタン（Ｌａ）によるｐＭＯＳの閾値電圧Ｖｔｈ増加は防止されている。
本実施形態では、第２の領域ＡＲ２上にもランタン酸化（Ｌａ２Ｏ３）膜を残したままにしたが、第２の領域ＡＲ２上のランタン酸化（Ｌａ２Ｏ３）膜を選択的に除去してもよい。
また、上記実施形態では、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８上にランタン酸化（Ｌａ２Ｏ３）膜を形成したが、ハフニウムランタンシリケイト（ＨｆＬａＳｉＯ２）膜として堆積させてもよい。また、ランタン酸化（Ｌａ２Ｏ３）膜を堆積した後に、ハフニウムシリケイト（ＨｆＳｉＯ）膜を堆積し、その後、窒化処理およびアニール処理を実施しても良い。このとき、第２領域ＡＲ２のアルミニウム酸化（Ａｌ２Ｏ３）膜４上に堆積したランタン酸化膜（Ｌａ２Ｏ３）を選択的に除去しても良い。
本実施形態では、第１の絶縁膜としての窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）膜１０を形成するために、ハフニウムシリケイト（ＨｆＳｉＯ）膜を用いているが、これに限ることなく、ジルコニウムシリケイト（ＺｒＳｉＯ）膜、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化（ＺｒＯ２）膜、ハフニウムジルコニウム酸化膜（ＨｆＺｒＯ）、ハフニウムジルコニウムシリケイト膜（ＨｆＺｒＳｉＯ）等でも同等の効果を得ることができる。
また、ｎＭＯＳの閾値電圧Ｖｔｈを低下させる電気双極子を形成する元素としてランタンを用いているが、他の希土類元素や第２族元素を用いても同様の効果が得られる。
また、シリコン酸化膜２を形成する前に、ｎ型シリコン基板Ｓの第２領域ＡＲ２の表面に、チャネルの一部となるシリコンジャーマナイドエピタキシャル層を選択的に形成すれば、ｐＭＯＳの閾値電圧Ｖｔｈをさらに低下させることが可能である。
（２）第２の実施の形態
（Ａ）半導体装置
上述したゲートスタック構造は、ｎＭＯＳとｐＭＯＳとで逆の関係となっても同一の効果を奏することができる。このような形態を第２の実施の形態として説明する。
図１３は、本発明の第２の実施の形態による半導体装置の概略構成を示す略示断面図である。図１との対比により明らかなように、図１３に示す半導体装置３は、ｐ型半導体基板Ｓの表面の第１の領域ＡＲ１に形成されたｎＭＯＳのゲート構造と、第２の領域ＡＲ２に形成されたｐＭＯＳのゲート構造とが図１の半導体装置１と逆の関係になっている。
即ち、第１の領域ＡＲ１では、ゲート絶縁膜２を介してｐ型半導体基板Ｓ上に、酸化ランタン（Ｌａ２Ｏ３）膜２４、高誘電率ゲート絶縁膜４０およびゲート電極Ｇ１のゲートスタック構造体並びに側壁ＳＷが形成される。また、第２の領域ＡＲ２では、ｐ型半導体基板Ｓ上に薄いゲート絶縁膜６を介して高誘電率ゲート絶縁膜４０およびゲート電極Ｇ２のゲートスタック構造体並びに側壁ＳＷが形成される。薄いゲート絶縁膜２，６は、本実施形態においてシリコン酸化膜（ＳｉＯ２）で形成されるが、これに限ることなく、例えばシリコン酸窒化膜（ＳｉＯＮ）で形成してもよい。
高誘電率ゲート絶縁膜４０は、本実施形態において窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）で形成され、ｐＭＯＳの閾値電圧Ｖｔｈを下げるように機能する。高誘電率ゲート絶縁膜４０は、窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）に限ることなく、アルミニウム、および、ハフニウムまたはジルコニウムを含む絶縁膜であればよい。高誘電率ゲート絶縁膜４０は、本実施形態において、例えば第１の絶縁膜に対応する。 ゲート電極Ｇ１は、炭化タンタル膜１４とポリシリコン膜１６との積層体で構成される。
第１の領域ＡＲ１において、酸化ランタン（Ｌａ２Ｏ３）膜２４は、本実施形態において０．３ｎｍの膜厚で形成されてｎＭＯＳの閾値電圧Ｖｔｈを下げる。酸化ランタン（Ｌａ２Ｏ３）膜２４は、本実施形態において例えば第２の絶縁膜に対応する。
本実施形態において、極薄の酸化ランタン（Ｌａ２Ｏ３）膜２４は、第１の領域ＡＲ１において極薄のゲート絶縁膜２と高誘電率ゲート絶縁膜４０との間に挿入するように介装され、これにより、第２の領域ＡＲ２においてゲート絶縁膜６に接する高誘電率ゲート絶縁膜４０が形成された層とは異なる層に形成されている。これにより、nＭＯＳとpＭＯＳの双方で閾値電圧（絶対値）の低下が実現され、高誘電率ゲート絶縁膜４０と金属ゲート電極を含む半導体装置においてさらなる高性能化と消費電力の低下とを達成することができる。本実施形態においてゲート絶縁膜２と高誘電率ゲート絶縁膜４０との間に挿入するように介装された第２の絶縁膜は、酸化ランタン（Ｌａ２Ｏ３）膜に限ることなく、希土類元素または第２族元素を含む絶縁膜であればよい。また、第１の実施の形態と同様に、本実施形態の半導体装置３はnＭＯＳとpＭＯＳの双方で同一の金属電極を有し、同時に加工することができるので、低コストでの製造が可能になる。
（Ｂ）半導体装置の製造方法
次に、図１３に示す半導体装置３の製造方法について図１４乃至図２２を参照しながら説明する。
先ず、上述した第１の実施の形態と同様に、ｐ型半導体基板Ｓ１の表面層にＳＴＩ（Shallow Trench Insulator）技術を用いて素子分離絶縁膜１００を形成し、熱酸化処理またはオゾン水酸化処理等を用いて、ｐ型半導体基板Ｓ１の表面に約０．６ｎｍのシリコン酸化膜２を形成する（図２参照）。ここで、シリコン酸化膜に代えてシリコン窒化膜（ＳｉＯＮ）を形成してもよい。なお、特に図示しないが、ｐ型半導体基板Ｓ１の第１の領域ＡＲ１の表面部にはｐウェル９０が形成され、ｐ型半導体基板Ｓ１の第２の領域ＡＲ２の表面部にはｎウェル８０が形成されている。
次いで、図１４に示すように、全面に０．３ｎｍの酸化ランタン（Ｌａ２Ｏ３）膜２４を堆積させる。
次に、図１５に示すように、全面にレジスト膜を塗布した後、フォトリソグラフィを用いたパターニングにより、第１の領域ＡＲ１を覆うフォトレジストＰＲ４を形成し、希塩酸水溶液等を用いて、図１６に示すように、酸化ランタン（Ｌａ２Ｏ３）膜２４およびシリコン酸化膜２を第２の領域ＡＲ２において選択的に除去する。
続いて、図１７に示すように、シンナー等でフォトレジストＰＲ４を除去し、熱酸化処理またはオゾン水酸化処理等を再度用いて、図１８に示すように、ｐ型半導体基板Ｓ１の表面の第２の領域ＡＲ２に約０．６ｎｍのシリコン酸化膜６を形成する。
次に、約２ｎｍのハフニウムシリケイト（ＨｆＳｉＯ）膜を全面に堆積させ、プラズマ窒化法で窒素を導入し、導入した窒素を１０００℃の温度および５Ｔｏｒｒの圧力の下で１０秒間の熱処理を行って安定化させることにより、図１９に示すように、全面に窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８を形成する。
次いで、図２０に示すように、ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ法等を用いて、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８上に約１．５ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）膜３２を堆積させる。
さらに、図２１に示すように、酸化アルミニウム（Ａｌ２Ｏ３）膜３２の上にゲート電極となる約１０ｎｍの窒化チタン（ＴｉＮ）膜１４と膜厚７０ｎｍのポリシリコン膜１６を堆積させ、これらをＲＩＥ法によりゲート電極に加工することにより、図２２に示すように、ゲートスタックの基本構造が完成する。
その後、通常のプロセス技術を用いて側壁ＳＷを形成し、ソース・ドレインの不純物拡散層８２，９２を形成するためのイオンインプラおよび活性化アニール工程等を経て、図１３に示す半導体装置３のように、ＭＯＳ型トランジスタを完成させる。ここまでの熱工程により、窒化ハフニウムシリケイト膜（ＨｆＳｉＯＮ）膜８上に堆積した酸化アルミニウム（Ａｌ２Ｏ３）膜３２は、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８内に拡散し、図１３に示すように、窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）膜４０が形成される。
ｐＭＯＳでは窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）膜４０中のアルミニウム（Ａｌ）とシリコン酸化膜６とが接することで、電気双極子が形成され、ｐＭＯＳに対して所望の低閾値電圧Ｖｔｈが実現され、高い性能を有するｐＭＯＳトランジスタが形成される。この一方、ｎＭＯＳでは酸化ランタン（Ｌａ２Ｏ３）膜２４とシリコン酸化膜２が接触することで、ｐＭＯＳとは逆方向の電気双極子が形成され、ｎＭＯＳに所望の低閾値電圧Ｖｔｈ（絶対値）が実現される。酸化ランタン（Ｌａ２Ｏ３）膜２４上の窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）膜４０中のアルミニウム（Ａｌ）拡散は酸化ランタン（Ｌａ２Ｏ３）膜２４によって遮断され、シリコン酸化膜２との接触が抑制されるため、アルミニウム（Ａｌ）によるｎＭＯＳの閾値電圧Ｖｔｈ増加は防止されている。
本実施形態では、第１の領域ＡＲ１上にも酸化アルミニウム（Ａｌ２Ｏ３）膜３２を残したままにしたが、第１の領域ＡＲ１上の酸化アルミニウム（Ａｌ２Ｏ３）膜３２膜を選択的に除去してもよい。
また、上記第２の実施の形態では、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜８上に酸化アルミニウム（Ａｌ２Ｏ３）膜３２を形成したが、ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯ膜として堆積させてもよい。また、酸化アルミニウム（Ａｌ２Ｏ３）膜３２を堆積した後に、ハフニウムシリケイト（ＨｆＳｉＯ）膜を堆積し、その後、窒化処理およびアニール処理を実施しても良い。このとき、第１領域ＡＲ１の酸化ランタン（Ｌａ２Ｏ３）膜２４上に堆積した酸化アルミニウム（Ａｌ２Ｏ３）膜３２を選択的に除去しても良い。
なお、第１の実施の形態と同様に、シリコン酸化膜２を形成する前に、ｐ型シリコン基板Ｓの第２領域ＡＲ２の表面に、チャネルの一部となるシリコンジャーマナイドエピタキシャル層を選択的に形成すれば、ｐＭＯＳの閾値電圧Ｖｔｈをさらに低下させることが可能である。
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限るものではなく、その技術的範囲内で種々変形して実施できることは勿論である。例えば、上述した本実施の形態では基板としてｐ型半導体基板Ｓを用いたが、これに限ることなく、ｎ型半導体基板の他、表面にｎ型半導体層およびｐ型半導体層が形成されていれば、ガラス基板やセラミック基板を用いてもよい。
本発明の第１の実施の形態による半導体装置の概略構成を示す略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 図１に示す半導体装置の製造方法を説明する略示断面図である。 本発明の第２の実施の形態による半導体装置の概略構成を示す略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。 図１３に示す半導体装置の製造方法を説明する略示断面図である。
符号の説明
１，３：半導体装置
２，６シリコン酸化膜
４：アルミニウム酸化（Ａｌ２Ｏ３）膜
８：窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）膜
１０：窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）膜
１２：ランタン酸化（Ｌａ２Ｏ３）膜
４０：窒化ハフニウムアルミニウムシリケイト（ＨｆＡｌＳｉＯＮ）膜
２４：酸化ランタン（Ｌａ２Ｏ３）膜
３２：
８０：ｎウェル
８２：ｐ型不純物拡散層
９０：ｐウェル
９２：ｎ型不純物拡散層
ＡＲ１：第１の領域
ＡＲ２：第２の領域
Ｇ１，Ｇ２：ゲート電極
Ｓ：ｐ型半導体基板

Claims (2)

  1. ｎ型およびｐ型のＭＩＳＦＥＴを備える半導体装置の製造方法であって、 前記ｎ型の
    ＭＩＳＦＥＴが形成される第１の領域と、前記ｐ型のＭＩＳＦＥＴが形成される第２の領
    域とを有する基板の表面に第１のシリコン酸化膜またはシリコン酸窒化膜を形成する工程
    と、
    前記第１のシリコン酸化膜またはシリコン酸窒化膜に接するようにアルミニウムを含む
    第１の絶縁膜を全面に形成する工程と、
    前記第１の絶縁膜と、前記第１のシリコン酸化膜またはシリコン酸窒化膜とを前記第１
    の領域で選択的に除去する工程と、
    前記基板の表面の前記第１の領域に第２のシリコン酸化膜またはシリコン酸窒化膜を形
    成する工程と、
    前記第２のシリコン酸化膜またはシリコン酸窒化膜、および前記第１の絶縁膜に接する
    ように、希土類元素または第２族元素、および、ハフニウムまたはジルコニウムを含む第
    ２の絶縁膜を全面に形成する工程と、
    を備え、
    前記第２の絶縁膜を全面に形成する工程は、
    ハフニウムまたはジルコニウムを含む絶縁膜を全面に形成する工程と、
    前記ハフニウムまたはジルコニウムを含む絶縁膜上に希土類元素または第２族元素を含
    む層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. ｎ型およびｐ型のＭＩＳＦＥＴを備える半導体装置の製造方法であって、 前記ｎ型
    のＭＩＳＦＥＴが形成される第１の領域と、前記ｐ型のＭＩＳＦＥＴが形成される第２の
    領域とを有する基板の表面に第１のシリコン酸化膜またはシリコン酸窒化膜を形成する工
    程と、
    前記第１のシリコン酸化膜またはシリコン酸窒化膜に接するようにアルミニウムを含む
    第１の絶縁膜を全面に形成する工程と、
    前記第１の絶縁膜と、前記第１のシリコン酸化膜またはシリコン酸窒化膜とを前記第１
    の領域で選択的に除去する工程と、
    前記基板の表面の前記第１の領域に第２のシリコン酸化膜またはシリコン酸窒化膜を形
    成する工程と、
    前記第２のシリコン酸化膜またはシリコン酸窒化膜、および前記第１の絶縁膜に接する
    ように、希土類元素または第２族元素、および、ハフニウムまたはジルコニウムを含む第
    ２の絶縁膜を全面に形成する工程と、
    を備え、
    前記第２の絶縁膜を全面に形成する工程は、
    希土類元素または第２族元素を含む層を全面に形成する工程と、
    前記希土類元素または第２族元素を含む層の上にハフニウムまたはジルコニウムを含む
    絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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