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JP5208537B2 - 不揮発性記憶素子 - Google Patents
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Description

本発明は、不揮発性記憶素子及びその製造方法に係り、例えば電荷蓄積層に電荷を注入、放出することで情報を記憶する不揮発性記憶素子及びその製造方法に関する。
不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の一種であるフラッシュメモリが知られている。さらに、フラッシュメモリの一種としてＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のメモリセルトランジスタを用いたフラッシュメモリが知られている。このＭＯＮＯＳ型のメモリセルトランジスタは、電荷蓄積層に絶縁膜を用いており、微細化に適した構造を有している。
このメモリセルトランジスタは、半導体基板上に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、及び制御ゲート電極が順次積層されたゲート構造を有する。そして、制御ゲート電極と半導体基板との間に高電界を印加し、半導体基板側から電荷蓄積層へ注入された電子が電荷蓄積層の欠陥に起因するトラップに捕獲されることで生じるメモリセルトランジスタの閾値電圧の変化を、情報の記憶に用いている。この場合、電荷蓄積層及びブロック絶縁膜の静電容量を大きくし、トンネル絶縁膜に高い電圧を印加することで、書き込み及び消去に必要な動作電圧を低減することができる。また、電荷蓄積層に捕獲された電荷の保持特性向上や、効率よく書き込み及び消去を行うためには、リーク電流の低減が必要である。よって、ブロック絶縁膜には、静電容量が大きく、リーク電流が少ないことが望まれる。
一般的に、ＭＯＮＯＳ型メモリセルトランジスタでは、電荷蓄積層として主に窒化シリコン（ＳｉＮ）が用いられている。また、この電荷蓄積層には、電荷の保持特性向上やリーク電流の低減等の理由から、酸化シリコン及び窒化シリコンより誘電率の高い材料の導入が望まれており、さらに、高トラップ密度かつ高耐熱性が求められる。
新たな材料を電荷蓄積層に適用するには、従来のメモリセルトランジスタの形成方法に適応できることが望ましい。ここで、従来の浮遊ゲート型やＭＯＮＯＳ型のメモリセルトランジスタの形成方法は、半導体基板上に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、及び制御ゲート電極を順次堆積したゲート構造を形成する。そして、半導体基板に、ホウ素（Ｂ）、リン（Ｐ）、砒素（Ａｓ）、或いはアンチモン（Ｓｂ）等の不純物をイオン注入することでイオン注入領域を形成する。最後に、試料に熱処理を施し、イオン注入領域を活性化させる。その後は、周知の方法で層間絶縁膜や配線層等を形成して不揮発性半導体メモリが完成する。
しかし、従来のメモリセルトランジスタの製造には、例えば９００〜１０００℃での高温熱処理工程が伴う。電荷蓄積層に非晶質である窒化シリコンや、非晶質の高誘電率絶縁材料を導入する場合、高温熱処理により、この非晶質の絶縁膜を含む積層膜がミキシング或いは相互拡散することにより、膜厚の変化や電気的特性の劣化が引き起こされることが懸念される。よって、高温熱処理後も構造及び電気的特性を維持しながら、高い熱的安定性を有する積層膜の形成が要求される。
また、この種の関連技術として、高誘電率絶縁膜を含むＳＯＮＯＳ型メモリ素子において、リテンション特性を維持しつつ駆動電圧を低くする技術が開示されている（特許文献１参照）。
特開２００５−２６８７５６号公報
本発明は、電荷蓄積層に高誘電率絶縁材料を用いた場合において、熱的安定性に優れた不揮発性記憶素子及びその製造方法を提供することを目的とする。
本発明の一視点に係る不揮発性記憶素子は、半導体領域と、前記半導体領域内に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備する。そして、前記電荷蓄積層は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含み、前記ブロック絶縁膜は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含むことを特徴とする。
本発明の一視点に係る不揮発性記憶素子は、半導体領域と、前記半導体領域内に互いに離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間の前記半導体領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられ、かつ非晶質である第１の絶縁層と、前記第１の絶縁層内に粒状に形成されかつ結晶化した第２の絶縁層とを含む電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備する。そして、前記第２の絶縁層は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含み、前記ブロック絶縁膜は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含むことを特徴とする。
本発明の一視点に係る不揮発性記憶素子の製造方法は、半導体領域上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、電荷蓄積層を形成する工程と、第１の熱処理を施し、前記電荷蓄積層を結晶化する工程と、前記電荷蓄積層上に、ブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に、制御ゲート電極を形成する工程と、前記半導体領域に不純物を導入して、前記半導体領域内に不純物領域を形成する工程と、第２の熱処理を施し、前記不純物領域を活性化する工程とを具備することを特徴とする。
本発明によれば、電荷蓄積層に高誘電率絶縁材料を用いた場合において、熱的安定性に優れた不揮発性記憶素子及びその製造方法を提供することができる。
従来のメモリセルトランジスタの製造において、半導体基板上に電荷蓄積層及びブロック絶縁膜が堆積された後、この積層膜に対してエッチング処理が施される。そして、露出した半導体基板にソース領域及びドレイン領域を形成するために不純物が導入された後、この不純物領域を活性化するために、９００〜１０００℃での高温熱処理が施される。この際、非晶質の電荷蓄積層と、非晶質のブロック絶縁膜とがミキシング或いは相互拡散して、膜厚の変化や電気的特性の劣化が引き起こされる。
図１（ａ）は、シリコン基板上に、酸化シリコン（ＳｉＯ２）からなるトンネル絶縁膜、非晶質の窒化シリコン（ＳｉＮ）からなる電荷蓄積層、非晶質のランタンアルミネート（ＬａＡｌＯ）からなるブロック絶縁膜が順次積層された積層ゲート構造における断面構造のＴＥＭ（transmission electron microscopy）像を示している。さらに、この積層ゲート構造に９００℃程度の高温熱処理を施した後の断面ＴＥＭ像を図１（ｂ）に示している。
これら図１（ａ）及び図１（ｂ）から、高温熱処理により、電荷蓄積層であるＳｉＮ膜の膜厚が減少し、ランタンアルミネートと窒化シリコンとがミキシング或いは相互拡散して非晶質反応層が形成されている。また、図１（ｂ）より、ランタンアルミネートの上部が結晶化しており、その膜厚が不均一であることが分かる。また、この積層ゲート構造の静電容量より得られた電気的特性において、高温熱処理により酸化膜換算膜厚（ＥＯＴ：effective oxide thickness）が２ｎｍ程度増大していることが確認された。よって、高温熱処理により引き起こされる電荷蓄積層とブロック絶縁膜との相互反応が、膜構造の不均一性及び電気的特性の劣化を引き起こすことが明らかになった。
このような問題を解決すべく、本発明者らは、非晶質膜より高い熱的安定性が期待される、結晶化した高誘電率絶縁材料を電荷蓄積層に利用することにより、電荷蓄積層とブロック絶縁膜との積層膜の耐熱性向上を図った。さらに、結晶化した高誘電率絶縁材料の誘電率は、非晶質状態のそれに比べて一般的に高いことが知られており、さらなるＥＯＴの低減が期待される。以上に述べた知見に基づいて、本発明の実施形態を詳細に説明する。
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図２は、本発明の第１の実施形態に係るメモリセルトランジスタ（不揮発性記憶素子）の構成を示す断面図である。
ｐ型導電性の基板（ｐ−ｓｕｂ）１１は、例えばｐ型半導体基板、ｐ型ウェルを有する半導体基板、ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板等である。半導体基板１１としては、シリコン（Ｓｉ）、又はＳｉＧｅ、ＧａＡｓ、ＺｎＳｅ等の化合物半導体が用いられる。
半導体基板１１内には、互いに離間したソース領域１２及びドレイン領域１３が設けられている。ソース領域１２及びドレイン領域１３はそれぞれ、半導体基板１１に高濃度のｎ＋型不純物（リン（Ｐ）、砒素（Ａｓ）、或いはアンチモン（Ｓｂ）等）を導入して形成されたｎ＋型拡散領域により構成される。
ソース領域１２及びドレイン領域１３間の半導体基板１１上（すなわち、チャネル領域上）には、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４が設けられている。トンネル絶縁膜１４上には、膜厚１０ｎｍ程度の結晶化したハフニウムアルミネートからなる電荷蓄積層１５が設けられている。
電荷蓄積層１５上には、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６が設けられている。ブロック絶縁膜１６上には、制御ゲート電極１７が設けられている。この制御ゲート電極１７は、窒化タンタル層１７Ａ及びタングステン層１７Ｂが順に積層されて構成されている。
以下に、本実施形態のメモリセルトランジスタを構成する各層の材料について具体的に説明する。
トンネル絶縁膜１４としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、或いはそれらの積層膜を用いることができる。
電荷蓄積層１５に用いられる高誘電率（high-k）絶縁材料としては、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、及び希土類金属のうち少なくとも１つを含む酸化物、窒化物、或いは酸窒化物をあげることができる。電荷蓄積層１５は、その全部又は一部が結晶化されている。
ブロック絶縁膜１６に用いられる高誘電率絶縁材料としては、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートをあげることができる。ブロック絶縁膜１６は、その全部又は一部が結晶化されていてもよいし、非晶質であってもよい。ブロック絶縁膜１６が結晶化されている場合は、耐熱性が向上するので好ましい。
なお、上記希土類金属は、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（ブロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロビウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｌｕ（ルテチウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）を含む。
制御ゲート電極１７Ａとしては、ｐ＋型多結晶シリコン、又は、金（Ａｕ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ベリリウム（Ｂｅ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、エルビウム（Ｅｒ）、ランタン（Ｌａ）、チタン（Ｔｉ）、及びイットリウム（Ｙ）からなる群から選ばれる一種類以上の元素を含み、それらの単体又は珪化物、ホウ化物、窒化物、或いは炭化物等の金属系導電材料を広く用いることができる。特に、制御ゲート電極としての金属系導電材料は、多結晶シリコンからなる制御ゲート電極に比べて空乏化がないことから、酸化膜換算膜厚（ＥＯＴ）を薄くすることができるため好ましい。
制御ゲート電極１７Ａ上に積層される導電層１７Ｂとしては、タングステン（Ｗ）等の金属や、タングステンシリサイド、ニッケルシリサイド、或いはコバルトシリサイド等の低抵抗のフルシリサイドを用いることができる。
本実施形態のメモリセルトランジスタは、電荷蓄積層１５として絶縁体を用いた、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルトランジスタである。ＭＯＮＯＳ型メモリセルトランジスタは、電荷蓄積層１５に電荷（電子）を捕獲して蓄積する。電荷を捕獲する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕獲することができる。
電荷蓄積層１５には、チャネル領域からトンネル絶縁膜を介して電子が注入、或いは放出される。電荷蓄積層１５に注入された電子は、この電荷蓄積層１５のトラップに捕獲される。トラップに捕獲された電子は、簡単にはトラップから脱出することができず、そのまま安定することになる。そして、電荷蓄積層１５の電荷量に応じてメモリセルトランジスタの閾値電圧が変化するため、この閾値電圧のレベルによってデータ“０”、データ“１”を判別することで、メモリセルトランジスタにデータを記憶する。
このように構成された本実施形態のメモリセルトランジスタにおいて、耐熱性向上効果について実験的に調べた結果を示す。図３に、ＳｉＯ２からなるトンネル絶縁膜１４上に、電荷蓄積層１５として結晶化したハフニウムアルミネート（ＨｆＡｌＯ）、ブロック絶縁膜１６として非晶質のランタンアルミネート（ＬａＡｌＯ）を順次堆積した積層ゲート構造に９００℃程度の熱処理を施した後の断面ＴＥＭ像を示す。ハフニウムアルミネート（ＨｆＡｌＯ）は、ＳｉＯ２からなるトンネル絶縁膜１４上に、ＡＬＤ（atomic layer deposition）法により堆積し、ランタンアルミネートを堆積する前に、９００℃程度の高温熱処理により結晶化した。図３に示すように、ハフニウムアルミネート（ＨｆＡｌＯ）が結晶化した状態を保ち、その膜厚がほとんど変化していないことが分かる。さらに、ランタンアルミネート（ＬａＡｌＯ）が結晶化しており、ハフニウムアルミネートとランタンアルミネートとの相互拡散が生じていない。
結晶化したハフニウムアルミネートを電荷蓄積層（結晶化電荷蓄積層）として用いた場合と、比較例である非晶質の窒化シリコンを電荷蓄積層（非晶質電荷蓄積層）として用いた場合とのメモリセルトランジスタの電気的特性から、熱処理前後でのＥＯＴ変化率（％）を調べた結果を図４に示す。この結果より、ＥＯＴ変化率が非晶質電荷蓄積層では２１％、結晶化電荷蓄積層では１．０％であった。よって、結晶化電荷蓄積層を用いることにより、高温熱処理による電荷蓄積層とブロック絶縁膜との相互反応が抑制される。この結果、熱処理によるＥＯＴ変化が抑制され、高い熱的安定性を示すメモリセルトランジスタを形成することができる。
また、ブロック絶縁膜１６に前述した高誘電率絶縁材料を用いているため、基板１１−制御ゲート電極１７間の静電容量を大きくすることができる。これにより、制御ゲート電極１７に印加する動作電圧を低くすることができる。
具体的には、ブロック絶縁膜１６の静電容量を大きくすることで、トンネル絶縁膜１４に印加される電界を増加させることができる。これにより、低電圧で効率的に電荷蓄積層１５に電荷を注入、放出することができる。
前述したように、電荷蓄積層１５が非晶質である場合、この非晶質の電荷蓄積層１５と、希土類金属を含むブロック絶縁膜１６とがミキシング或いは相互拡散することにより、膜厚の変化や電気的特性の劣化が引き起こされる。しかし、本実施形態では、ブロック絶縁膜１６を堆積する前に電荷蓄積層１５を結晶化しているため、後の熱処理によってブロック絶縁膜１６の膜厚の変化や電気的特性が劣化するのを防ぐことが可能となる。
次に、本実施形態のメモリセルトランジスタの製造方法の一例について図面を参照して説明する。
図５に示すように、ｐ型半導体基板１１上に、例えば熱酸化法を用いて、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４を形成する。続いて、トンネル絶縁膜１４上に、例えばＡＬＤ法を用いて、膜厚１０ｎｍ程度のハフニウムアルミネートからなる電荷蓄積層１５を堆積する。続いて、試料に９００℃程度の熱処理を施し、ハフニウムアルミネートを結晶化する。
続いて、図６に示すように、電荷蓄積層１５上に、例えばＡＬＤ法を用いて、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６を堆積する。続いて、ブロック絶縁膜１６上に、例えばスパッタ法を用いて、窒化タンタル層１７Ａ及びタングステン層１７Ｂを順に堆積して、制御ゲート電極１７を形成する。続いて、所望の平面形状を有する積層ゲート構造を形成するために、制御ゲート電極１７上に、リソグラフィー法を用いて、レジスト層１８を形成する。続いて、図７に示すように、レジスト層１８をマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて積層ゲート構造をエッチングし、半導体基板１１の上面を露出させる。
続いて、図８に示すように、半導体基板１１にドナーであるリン（Ｐ）をイオン注入し、半導体基板１１内に不純物領域１２及び１３を形成する。その後、レジスト層１８を除去する。そして最後に、試料に９００℃程度の熱処理を行い、不純物領域を活性化させてソース領域１２及びドレイン領域１３を形成する。この熱処理工程において、ブロック絶縁膜１６も結晶化される。このようにして、本実施形態のメモリセルトランジスタが形成される。
以上詳述したように本実施形態によれば、結晶化した電荷蓄積層１５を用いることにより、高温熱処理による電荷蓄積層１５とブロック絶縁膜１６との相互反応を抑制することができる。すなわち、トンネル絶縁膜１４上に電荷蓄積層１５を堆積し、熱処理を施して電荷蓄積層１５を結晶化した後、電荷蓄積層１５上にブロック絶縁膜１６を堆積するようにしている。これにより、不純物領域を活性化するための熱処理を施した場合でも、電荷蓄積層１５とブロック絶縁膜１６との相互反応が抑制される。その結果、ＥＯＴの増大が抑制され、高い熱的安定性を有するメモリセルトランジスタを形成することができる。
また、ブロック絶縁膜１６に前述した高誘電率絶縁材料を用いているため、基板１１−制御ゲート電極１７間の静電容量を大きくすることができる。これにより、制御ゲート電極１７に印加する動作電圧を低くすることができる。さらに、電荷蓄積層１５とブロック絶縁膜１６との相互反応が抑制されるため、ブロック絶縁膜１６の膜厚の変化や電気的特性が劣化するのを防ぐことが可能となる。
また、ブロック絶縁膜１６も結晶化されるため、メモリセルトランジスタの耐熱性をより向上することができる。
（第２の実施形態）
第２の実施形態は、トンネル絶縁膜と結晶化した電荷蓄積層との界面に、非晶質の絶縁層を設けるようにしている。これにより、トンネル絶縁膜１４へのダメージを低減することができるため、トンネル絶縁膜１４の特性劣化を低減することができる。ひいては、メモリセルトランジスタの特性を向上させることができる。
図９は、本発明の第２の実施形態に係るメモリセルトランジスタの構成を示す断面図である。
半導体基板１１内には、互いに離間したソース領域１２及びドレイン領域１３が設けられている。ソース領域１２及びドレイン領域１３間の半導体基板１１上（すなわち、チャネル領域上）には、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４が設けられている。トンネル絶縁膜１４上には、膜厚５ｎｍ程度の窒化シリコンからなる第１の絶縁層１５Ａと、膜厚１０ｎｍ程度の結晶化したハフニウムアルミネートからなる高誘電率の第２の絶縁層１５Ｂとが積層された電荷蓄積層１５が設けられている。
電荷蓄積層１５に含まれる第１の絶縁層１５Ａは、非晶質状態であり、例えば窒化シリコンが用いられる。電荷蓄積層１５に含まれる第２の絶縁層１５Ｂとしては、第１の実施形態で示した電荷蓄積層１５と同じ材料が用いられる。
電荷蓄積層１５上には、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６が設けられている。ブロック絶縁膜１６上には、制御ゲート電極１７が設けられている。この制御ゲート電極１７は、窒化タンタル層１７Ａ及びタングステンシリサイド層１７Ｂが順に積層されて構成されている。
電荷蓄積層１５に含まれる第１の絶縁層１５Ａは、電荷蓄積層としての機能を有しつつ、バリア層としての機能も有する。トンネル絶縁膜１４とハフニウムアルミネート１５Ｂとの間にバリア層１５Ａを設けることで、トンネル絶縁膜１４上に直接ハフニウムアルミネート１５Ｂを設ける場合に比べて、トンネル絶縁膜１４へのダメージを低減することができる。これにより、トンネル絶縁膜１４の特性劣化を低減することができ、ひいては、メモリセルトランジスタの特性劣化を低減することができる。
次に、本実施形態のメモリセルトランジスタの製造方法の一例について図面を参照して説明する。
図１０に示すように、ｐ型半導体基板１１上に、例えば熱酸化法を用いて、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４を形成する。続いて、トンネル絶縁膜１４上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、膜厚５ｎｍ程度の窒化シリコンからなる第１の絶縁層１５Ａを堆積する。続いて、第１の絶縁層１５Ａ上に、例えばＡＬＤ法を用いて、膜厚１０ｎｍ程度のハフニウムアルミネートからなる高誘電率の第２の絶縁層１５Ｂを堆積する。続いて、試料に９００℃程度の熱処理を施し、第２の絶縁層１５Ｂを結晶化する。
続いて、図１１に示すように、電荷蓄積層１５上に、例えばＡＬＤ法を用いて、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６を堆積する。続いて、ブロック絶縁膜１６上に、例えばスパッタ法を用いて、窒化タンタル層１７Ａを堆積する。続いて、窒化タンタル層１７Ａ上に、例えばＣＶＤ法を用いて、多結晶シリコン層１７Ｂを堆積する。そして、多結晶シリコン層１７Ｂ上に、Ｗ（ＣＯ）６を原料ガスとするＣＶＤ法を用いてタングステン膜（図示せず）を堆積する。この多結晶シリコン層１７Ｂは、その後の熱処理工程でタングステンシリサイドに変換される。
続いて、図１２に示すように、リソグラフィー法及びＲＩＥ法を用いて、積層ゲート構造をパターニングする。続いて、半導体基板１１にドナーであるリン（Ｐ）をイオン注入し、半導体基板１１内に不純物領域１２及び１３を形成する。そして最後に、試料に９００℃程度の熱処理を行い、不純物領域を活性化させてソース領域１２及びドレイン領域１３を形成する。この熱処理工程において、ブロック絶縁膜１６も結晶化される。このようにして、本実施形態のメモリセルトランジスタが形成される。
以上詳述したように本実施形態によれば、高温熱処理によって例えばハフニウムアルミネートからなる高誘電率の第２の絶縁層１５Ｂがトンネル絶縁膜１４に拡散するのを抑制することができる。これにより、トンネル絶縁膜１４の特性劣化を低減することができるため、電荷蓄積層１５から半導体基板１１へのリーク電流を低減することができる。ひいては、メモリセルトランジスタの特性劣化を低減することができる。
また、結晶化した第２の絶縁層１５Ｂを用いることにより、高温熱処理による電荷蓄積層１５とブロック絶縁膜１６との相互反応を抑制することができる。その他の効果は、第１の実施形態と同じである。
（第３の実施形態）
第３の実施形態は、非晶質の絶縁層内に結晶化した粒状の高誘電率絶縁層を含むようにして電荷蓄積層を構成している。そして、結晶化した粒状の高誘電率絶縁層をブロック絶縁膜との界面に配置することで、電荷蓄積層とブロック絶縁膜との相互反応を抑制するようにしている。
図１３は、本発明の第３の実施形態に係るメモリセルトランジスタの構成を示す断面図である。
半導体基板１１内には、互いに離間したソース領域１２及びドレイン領域１３が設けられている。ソース領域１２及びドレイン領域１３間の半導体基板１１上（すなわち、チャネル領域上）には、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４が設けられている。トンネル絶縁膜１４上には、膜厚１０ｎｍ程度の電荷蓄積層１５が設けられている。この電荷蓄積層１５は、窒化シリコンからなる絶縁層１５Ａ内に、直径２〜５ｎｍ程度の結晶化した酸化チタンからなる複数のドット１５Ｂ（粒状で高誘電率の絶縁層１５Ｂ）が形成されて構成されている。これらのドット１５Ｂは、後述するブロック絶縁膜１６との界面付近に設けられている。
電荷蓄積層１５に含まれる絶縁層１５Ａは、非晶質状態であり、例えば窒化シリコンが用いられる。電荷蓄積層１５に含まれる粒状の絶縁層１５Ｂとしては、第１の実施形態で示した電荷蓄積層１５と同じ材料が用いられる。
電荷蓄積層１５上には、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６が設けられている。ブロック絶縁膜１６上には、制御ゲート電極１７が設けられている。この制御ゲート電極１７は、炭化タンタル層１７Ａ及びタングステン層１７Ｂが順に積層されて構成されている。
このように構成されたメモリセルトランジスタにおいて、ブロック絶縁膜１６との界面付近に結晶化した酸化チタンからなる複数のドット１５Ｂが形成されるため、電荷蓄積層１５とブロック絶縁膜１６とが相互反応するのを抑制することができる。
次に、本実施形態のメモリセルトランジスタの製造方法の一例について図面を参照して説明する。
図１４に示すように、ｐ型半導体基板１１上に、例えば熱酸化法を用いて、膜厚４ｎｍ程度の酸化シリコンからなるトンネル絶縁膜１４を形成する。続いて、トンネル絶縁膜１４上に、例えばＣＶＤ法を用いて、膜厚１０ｎｍ程度の窒化シリコンからなる絶縁層１５Ａを堆積する。続いて、絶縁層１５Ａ上に、例えばＡＬＤ法を用いて、膜厚５ｎｍ程度の薄い酸化チタン膜を堆積する。続いて、試料に９００℃程度の熱処理を施すことで、絶縁層１５Ａ内に、直径２〜５ｎｍ程度の結晶化した酸化チタンからなる複数のドット１５Ｂが形成される。
続いて、図１５に示すように、電荷蓄積層１５上に、例えばＡＬＤ法を用いて、膜厚１０〜２０ｎｍ程度のランタンアルミネートからなるブロック絶縁膜１６を堆積する。続いて、ブロック絶縁膜１６上に、例えばスパッタ法を用いて、炭化タンタル層１７Ａ及びタングステン層１７Ｂを順に堆積して、制御ゲート電極１７を形成する。
続いて、図１６に示すように、リソグラフィー法及びＲＩＥ法を用いて、積層ゲート構造をパターニングする。続いて、半導体基板１１にドナーであるリン（Ｐ）をイオン注入し、半導体基板１１内に不純物領域１２及び１３を形成する。そして最後に、試料に９００℃程度の熱処理を行い、不純物領域を活性化させてソース領域１２及びドレイン領域１３を形成する。この熱処理工程において、ブロック絶縁膜１６も結晶化される。このようにして、本実施形態のメモリセルトランジスタが形成される。
以上詳述したように本実施形態によれば、ブロック絶縁膜１６との界面付近に結晶化した複数のドット１５Ｂを形成しているため、電荷蓄積層１５とブロック絶縁膜１６とが相互反応するのを抑制することができる。
また、トンネル絶縁膜１４上には、窒化シリコンからなる絶縁層１５Ａが設けられるため、高温熱処理によるトンネル絶縁膜１４へのダメージを低減することができる。この結果、トンネル絶縁膜１４の特性劣化を低減することができる。その他の効果は、第１の実施形態と同じである。
なお、上記各実施形態では、ソース／ドレイン領域をｎ型としチャネル領域をｐ型とするエンハンスメント型の構造を例に説明したが、これに限らず、ソース／ドレイン領域をｎ型としチャネルもｎ型とするディプリーション型の構造としてもよい。さらに、バルクの半導体基板に限らず、ＳＯＩ（Silicon On Insulator）型の基板を用いてもよい。
さらに、上記各実施形態において、半導体基板の一例としてシリコン基板を用いているが、多結晶シリコン基板、フィン型基板、積層型ＭＯＮＯＳ等、あらゆる半導体基板やトランジスタ構造に適用することが可能である。加えて、上記各実施形態に示したメモリセルトランジスタは、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＤＩＮＯＲ（Divided bit-line NOR）、ＮＡＮＯ、或いはＯＲＮＡＮＤ型等のメモリセルアレイに適用することが可能である。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
比較例に係る積層ゲート構造の断面ＴＥＭ像を示す図。 本発明の第１の実施形態に係るメモリセルトランジスタの構成を示す断面図。 第１の実施形態に係る積層ゲート構造の断面ＴＥＭ像を示す図。 第１の実施形態と比較例とにおける熱処理前後でのＥＯＴ変化率を示す図。 第１の実施形態に係るメモリセルトランジスタの製造方法を示す断面図。 図５に続くメモリセルトランジスタの製造方法を示す断面図。 図６に続くメモリセルトランジスタの製造方法を示す断面図。 図７に続くメモリセルトランジスタの製造方法を示す断面図。 本発明の第２の実施形態に係るメモリセルトランジスタの構成を示す断面図。 第２の実施形態に係るメモリセルトランジスタの製造方法を示す断面図。 図１０に続くメモリセルトランジスタの製造方法を示す断面図。 図１１に続くメモリセルトランジスタの製造方法を示す断面図。 本発明の第３の実施形態に係るメモリセルトランジスタの構成を示す断面図。 第３の実施形態に係るメモリセルトランジスタの製造方法を示す断面図。 図１４に続くメモリセルトランジスタの製造方法を示す断面図。 図１５に続くメモリセルトランジスタの製造方法を示す断面図。
符号の説明
１１…半導体基板、１２…ソース領域（不純物領域）、１３…ドレイン領域（不純物領域）、１４…トンネル絶縁膜、１５…電荷蓄積層、１６…ブロック絶縁膜、１７…制御ゲート電極、１８…レジスト層。

Claims (3)

  1. 半導体領域と、
    前記半導体領域内に互いに離間して設けられたソース領域及びドレイン領域と、
    前記ソース領域及び前記ドレイン領域間の前記半導体領域上に設けられたトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられ、かつ非晶質である第１の絶縁層と、前記第１の絶縁層内に粒状に形成されかつ結晶化した第２の絶縁層とを含む電荷蓄積層と、
    前記電荷蓄積層上に設けられたブロック絶縁膜と、
    前記ブロック絶縁膜上に設けられた制御ゲート電極と、
    を具備し、
    前記第２の絶縁層は、Ｈｆ、Ａｌ、Ｚｒ、Ｔｉ、及び希土類金属のうち少なくとも１つを含む、全部又は一部が結晶化した酸化物、窒化物、或いは酸窒化物を含み、
    前記ブロック絶縁膜は、希土類金属のうち少なくとも１つを含む酸化物、酸窒化物、シリケート、或いはアルミネートを含むことを特徴とする不揮発性記憶素子。
  2. 前記第２の絶縁層は、前記ブロック絶縁膜との界面に設けられることを特徴とする請求項１に記載の不揮発性記憶素子。
  3. 前記第１の絶縁層は、窒化シリコンからなることを特徴とする請求項１又は２に記載の不揮発性記憶素子。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279312B2 (ja) * 2008-03-28 2013-09-04 株式会社東芝 半導体装置、及び半導体装置の製造方法
JP4917085B2 (ja) * 2008-12-15 2012-04-18 東京エレクトロン株式会社 半導体装置
JP5336872B2 (ja) 2009-02-06 2013-11-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8263458B2 (en) * 2010-12-20 2012-09-11 Spansion Llc Process margin engineering in charge trapping field effect transistors
JP2012146750A (ja) * 2011-01-07 2012-08-02 Toshiba Corp 半導体記憶装置およびその製造方法
JP5462897B2 (ja) * 2012-01-24 2014-04-02 東京エレクトロン株式会社 半導体装置の製造方法
DE102012211460A1 (de) * 2012-07-03 2014-01-09 Robert Bosch Gmbh Gassensor und Verfahren zum Herstellen eines solchen
US10344398B2 (en) * 2015-01-08 2019-07-09 Micron Technology, Inc. Source material for electronic device applications
CN108257968A (zh) * 2016-12-28 2018-07-06 上海新昇半导体科技有限公司 一种无结半导体沟道栅阵列存储器结构及其制备方法
CN115632103A (zh) * 2022-10-20 2023-01-20 珠海冠宇电池股份有限公司 正极片、电芯和电池

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001234468A1 (en) * 2000-01-19 2001-07-31 North Carolina State University Lanthanum oxide-based gate dielectrics for integrated circuit field effect transistors and methods of fabricating same
US6984591B1 (en) * 2000-04-20 2006-01-10 International Business Machines Corporation Precursor source mixtures
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7564108B2 (en) * 2004-12-20 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen treatment to improve high-k gate dielectrics
KR100690911B1 (ko) * 2005-07-18 2007-03-09 삼성전자주식회사 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법
US7482651B2 (en) * 2005-12-09 2009-01-27 Micron Technology, Inc. Enhanced multi-bit non-volatile memory device with resonant tunnel barrier
JP4719035B2 (ja) * 2006-03-13 2011-07-06 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP4866652B2 (ja) * 2006-05-10 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20080031594A (ko) * 2006-10-04 2008-04-10 삼성전자주식회사 전하 트랩형 메모리 소자
JP5060110B2 (ja) * 2006-11-27 2012-10-31 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
KR100786707B1 (ko) 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
KR100843229B1 (ko) * 2007-01-11 2008-07-02 삼성전자주식회사 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법
KR20080082844A (ko) * 2007-03-09 2008-09-12 삼성전자주식회사 전하 트랩형 메모리 소자
KR20090041196A (ko) * 2007-10-23 2009-04-28 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 시스템
JP2009194311A (ja) * 2008-02-18 2009-08-27 Toshiba Corp 不揮発性半導体メモリ装置およびその製造方法

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