JP5282384B2 - 抵抗記憶素子およびスイッチング回路 - Google Patents

Description

この発明は、抵抗記憶素子およびスイッチング回路に関するもので、特に、多結晶体としての半導体セラミックからなる素体を備える抵抗記憶素子およびそれを用いて構成されるスイッチング回路に関するものである。

抵抗記憶素子は、抵抗記憶機能を有する素体を備えており、この素体は、初期状態でたとえば比較的高い抵抗を示すが、所定値以上の電圧を印加すると、低抵抗状態に変化し、電圧を除去しても、この低抵抗状態が保持（記憶）され、他方、低抵抗状態にある素体に所定値以上の電圧を逆方向に印加すると、高抵抗状態に戻り、この電圧を除去しても、高抵抗状態が保持（記憶）されるという特性を有している。

このような抵抗記憶素子は、所定値以上の電圧を順方向および逆方向の各々に印加することにより、低抵抗状態と高抵抗状態とにスイッチングできるものであり、スイッチングにより、抵抗変化させ、それを記憶することが可能である。このような抵抗スイッチ効果を利用することにより、抵抗記憶素子は、いわゆるメモリー素子としてだけでなく、スイッチング素子としても用いることができる。

この発明にとって興味ある抵抗記憶素子として、たとえば非特許文献１に記載されたものがある。非特許文献１では、異種材料の界面、より具体的には、ＳｒＴｉＯ_３単結晶基板とＳｒＲｕＯ_３薄膜（単結晶薄膜）との接合界面において、上述した抵抗記憶特性を発現させている、抵抗記憶素子が記載されている。この抵抗記憶素子では、抵抗状態を変化させ得るスイッチング電圧は、最大３Ｖ程度であり、比較的低い電圧でスイッチングしてしまう。

抵抗記憶素子が使用されようとする回路の中には、３Ｖ以上の定格電圧が加えられる回路も比較的多くある。そこで、非特許文献１に記載の抵抗記憶素子を、上記のような比較的高い駆動電圧環境でスイッチング素子として使用しようとする場合、スイッチング電圧を定格電圧より高くする必要がある。

しかしながら、非特許文献１に記載の抵抗記憶素子は、スイッチング電圧が最大３Ｖ程度と比較的低く、駆動電圧自体でスイッチングが不用意に生じる可能性があり、そのものだけではスイッチング素子として安定して使用することができないという問題がある。

したがって、たとえば３０Ｖ以上といった高い電圧でスイッチングするようなスイッチング素子を実現しようとすると、別の抵抗体を直列に挿入する必要があり、この場合、スイッチング電圧については高くできるものの、挿入される抵抗体により、消費電力が増大し、また、この抵抗体のためにスイッチングされる抵抗変化率が低下してしまうという問題に遭遇する。
T. Fujii、外５名，「エピタキシャル酸化物のショットキー接合SrRuO3/SrTi0.99Nb0.01O3における電流−電圧ヒステリシス特性と抵抗スイッチング（Hysteretic current-voltage characteristics and resistance switching at an epitaxial oxide Schottky Junction SrRuO3/SrTi0.99Nb0.01O3)」，APPLIED PHYSICS LETTERS 86, 012107(2005)

上述の問題に鑑み、本件発明者は、以下の（１）および（２）のような新規な半導体セラミック、より具体的には、多結晶体のチタン系複合酸化物からなる素体を備える抵抗記憶素子を提案した。

（１）一般式：（Ｓｒ_１−ｘＡ_ｘ）_ｖ（Ｔｉ_１−ｙＢ_ｙ）_ｗＯ_３（ただし、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、０．００１≦ｘ＋ｙ≦０．０２（ただし、０≦ｘ≦０．０２、および０≦ｙ≦０．０２）の条件、ならびに０．８７≦ｖ／ｗ≦１．０３０の条件を満足するもの。

（２）一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満足するもの。

上述した新規な半導体セラミックからなる素体を備える抵抗記憶素子によれば、非特許文献１に記載のものに比べて、スイッチング電圧を高くでき、かつ抵抗変化率を高くすることができる。また、スイッチング電圧を印加するための１対の電極間に存在する半導体セラミックの粒界数や厚みを制御することにより、スイッチング電圧を制御することができる。

図７は、たとえば、上記（１）の組成を有する半導体セラミックからなる素体を備える抵抗記憶素子の典型的な電流−電圧特性（Ｉ−Ｖ特性）を示している。図７に示したＩ−Ｖ特性が有する抵抗記憶素子は、素体を構成するチタン系複合酸化物がＳｒ_{０．９９２}Ｌａ_{０．００８}ＴｉＯ_３の組成を有するものである。図７に示したＩ−Ｖ特性を求めるため、パルス幅０．１ｓｅｃの電圧パルスを１Ｖ刻みで印加し、流れる電流を測定した。

図７を参照して、まず、０Ｖから１００Ｖまで電圧を印加していくと［１］、約６０Ｖのところで、電流が１００ｍＡ（電流リミット）に達する［２］。その後、１００Ｖから０Ｖへ電圧を下げていくと、約２０Ｖで電流が１００ｍＡより小さくなり［３］、行き帰りで同じＩ−Ｖ特性を示さず［４］、高抵抗状態から低抵抗状態へ変化する。

次に、０Ｖから−１００Ｖへ電圧を印加していくと［５］、約−３０Ｖで一度電流リミットに達し、約−４０Ｖから電流が低下し始め［６］、−１００Ｖまで徐々に電流が低下していく（言い換えると、抵抗が上昇していく）［７］。その後、−１００Ｖから０Ｖへ電圧を印加していくと、前述した場合と同様、行き帰りで同じＩ−Ｖ特性を示さず［８］、高抵抗状態のまま電流が低下していく。

このように、図７に示した抵抗記憶素子によれば、絶対値で５０Ｖ前後にスイッチング電圧が現れ、順方向および逆方向のいずれの極性の電圧を印加した場合でも、抵抗変化率の高いスイッチング特性が安定して得られている。

上述した新規な半導体セラミックからなる素体を備える抵抗記憶素子は、非特許文献１に記載のものに比べて、より高いスイッチング電圧を実現しようとして開発されたものである。しかしながら、一方では、消費電力等の観点から、用途によっては、非特許文献１に記載のものほど低くはないが、より低いスイッチング電圧であることが望まれることもある。

そこで、上述した新規な半導体セラミックからなる素体を備える抵抗記憶素子において、スイッチング電圧を印加する電極間の間隔、すなわち、電極間に位置する半導体セラミックの厚みを薄くして、スイッチング電圧を低くしていくと、たとえば図６に示すように、低抵抗⇒高抵抗状態にスイッチングする極性では、安定して高い抵抗変化率を示すが、高抵抗⇒低抵抗状態にスイッチングする極性で、抵抗変化率が極度に小さくなる試料が出ることがあった。なお、図６は、図７に示したＩ−Ｖ特性を有する試料と同じ組成の試料であって、後述する実験例において作製した試料１１についてのＩ−Ｖ特性を示す図である。

そこで、この発明の目的は、安定して高い抵抗変化率を幅広いスイッチング電圧で得ることができるようにされた、抵抗記憶素子を提供しようとすることである。

この発明の他の目的は、回路中の電流の流れを制御するスイッチング動作を安定して得ることができる、スイッチング回路を提供しようとすることである。

前述した図７に示したＩ−Ｖ特性は、１００〜２００Ｖ、パルス幅１００ｍｓｅｃのパルス電圧を順方向および逆方向の各々に１０〜５０回印加して、エレクトロフォーミング処理を行なった試料について、評価したものである。このように、順方向および逆方向の各々に交互に複数回エレクトロフォーミング処理した試料の場合、同じ組成であり、かつ同じスイッチング電圧を印加したとしても、個々の試料間において、低抵抗⇒高抵抗状態と高抵抗⇒低抵抗状態との間でスイッチング特性に差があることがわかった。すなわち、低抵抗⇒高抵抗状態では安定して高いスイッチング特性が得られるが、高抵抗⇒低抵抗状態では個々のスイッチング電圧にばらつきが生じやすいことがわかった。さらに、電極間の厚みを薄くすると、上記の傾向が顕著に生じ、低抵抗⇒高抵抗状態でしか高い抵抗変化率が得られないことがわかった。

このことから、低抵抗⇒高抵抗状態のスイッチングのみを利用できれば、比較的低いスイッチング電圧によっても安定して高い抵抗変化率を示す抵抗記憶素子を実現できることがわかる。

そこで、本件発明者が鋭意研究を重ねた結果、エレクトロフォーミング処理として加える電圧の極性とスイッチング特性との間に一定の関係があることを見出した。そして、エレクトロフォーミング処理を片極性にだけ施し、エレクトロフォーミング処理を施した極性とは逆の極性のスイッチング電圧を印加するようにすれば、低抵抗⇒高抵抗状態の安定したスイッチングを必ず生じさせるようにすることができることを見出した。

このような背景の下、この発明は、多結晶体のチタン系複合酸化物からなる素体を備え、この素体に第１方向のスイッチング電圧を印加したとき、素体が低抵抗状態から高抵抗状態にスイッチングする、スイッチング特性を有する、抵抗記憶素子にまず向けられるものであって、前述した技術的課題を解決するため、素体が、当該素体に上記第１方向とは逆の第２方向の電圧が印加されることによってエレクトロフォーミング処理されたものであることを第１の特徴としている。

また、上記素体を構成する多結晶体のチタン系複合酸化物は、
一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、
０≦ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、
０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および
０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たす半導体セラミックであることを第２の特徴としている。
好ましくは、上記素体を構成する多結晶体のチタン系複合酸化物の組成を示す上一般式において、ｙは０．００８≦ｙ≦０．０２の条件を満たすようにされる。

上記エレクトロフォーミング処理時において素体中に流れる最大電流は、１０〜５００ｍＡとなるように制限されることが好ましい。

この発明に係る抵抗記憶素子は、好ましくは、素体の少なくとも一部を介して対向する１対の電極をさらに備え、これら電極は、上記チタン系複合酸化物より仕事関数が大きい材料からなることが好ましい。

この発明は、また、回路中の電流の流れを制御するためのスイッチング素子が挿入された、スイッチング回路にも向けられる。この発明に係るスイッチング回路は、上記スイッチング素子として、この発明に係る抵抗記憶素子が用いられ、当該スイッチング回路中において流れる電流の方向とは逆方向に、前記エレクトロフォーミング処理のための電圧が印加された第２方向が向けられるように、スイッチング素子が挿入されていることを特徴としている。

この発明によれば、低抵抗⇒高抵抗状態へスイッチングする極性を必ず利用することになるので、たとえば１０〜４０Ｖ程度の比較的低いスイッチング電圧においても、安定して高い抵抗変化率を有する、抵抗記憶素子を得ることができる。

この発明において、素体を構成する多結晶体のチタン系複合酸化物が、前述したように、一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３で表されるものであるとき、より高い抵抗変化率を得ることができる。

この発明において、エレクトロフォーミング処理時において素体中に流れる最大電流を、１０〜５００ｍＡとなるように制限すると、高い抵抗変化率を確実に得ることができるとともに、不可逆な抵抗劣化が生じることを確実に防止することができる。

素体の少なくとも一部を介して対向する１対の電極が、ともに、チタン系複合酸化物より仕事関数が大きい材料からなるとき、素体と電極間でショットキー障壁を形成するため、低抵抗⇒高抵抗状態へスイッチングする極性（スイッチング電圧を印加すべき方向）を電極によって見分けることが不可能である。しかし、この発明によれば、このような見分けが不要となるので、１対の電極が、ともに、チタン系複合酸化物より仕事関数が大きい材料からなるとき、この発明の意義がより顕著なものとなる。

なお、非特許文献１では、ＳｒＴｉＯ_３単結晶基板とＳｒＲｕＯ_３薄膜（単結晶薄膜）との接合界面において、抵抗記憶特性を発現させていて、また、一方の電極において、Ｐｔを用いてショットキー障壁を利用し、他方の電極において、Ａｇを用いてオーミック性を利用しているため、スイッチング特性が発現する極性は特定されることになる。したがって、非特許文献１に記載の技術では、この発明が解決しようとする上記のような課題に遭遇し得ない。

この発明に係るスイッチング回路によれば、たとえば１０〜４０Ｖ程度のスイッチング電圧であっても、高いスイッチング特性を有する抵抗記憶素子が、スイッチング素子として組み込まれているので、優れたスイッチング作用を発揮させることができる。

図１は、この発明の一実施形態による抵抗記憶素子１を示す断面図である。

抵抗記憶素子１は、多結晶体のチタン系複合酸化物からなる素体２を備えている。上記チタン系複合酸化物としては、好ましくは、一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表される半導体セラミックが用いられる。

上記一般式において、０≦ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たすように組成比が選ばれる。

抵抗記憶素子１は、また、素体２の少なくとも一部を介して対向する少なくとも１対の対向電極３および４を備えている。この実施形態では、素体２は積層構造を有していて、対向電極３および４は、素体２の内部に位置されながら、素体２の少なくとも一部を挟むように対向しており、素体２を得るための焼成と同時に焼成されて形成される。このような同時焼成を比較的高温で実施することによって、対向電極３および４と素体２との界面を強固な状態とすることができ、抵抗記憶素子１の耐電圧特性を高めることができる。

対向電極３および４は、素体２とショットキー障壁を形成するものであることが好ましい。すなわち、対向電極３および４の仕事関数が素体２の仕事関数より高いことが好ましく、具体的には、Ｐｄ、Ｐｔ、Ａｇ−Ｐｄ、Ａｕ、ＲｕおよびＩｒから選ばれる１種の金属が対向電極３および４の材料として用いられることが好ましい。

抵抗記憶素子１は、さらに、端子電極５および６を備えている。端子電極５および６は、素体２の各端部上に形成され、それぞれ、対向電極３および４と電気的に接続される。端子電極５および６は、たとえば銀を含む導電性ペーストの焼き付けによって形成される。

このような抵抗記憶素子１において、端子電極５および６を介して対向電極３および４間に第１方向のスイッチング電圧を印加したとき、素体２の、対向電極３および４に挟まれた部分が低抵抗化し、その後、この第１方向のスイッチング電圧を除去しても、素体２の低抵抗状態が保持され、他方、対向電極３および４間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、素体２の、対向電極３および４に挟まれた部分が高抵抗化し、その後、この第２方向のスイッチング電圧を除去しても、素体２の高抵抗状態が保持される。

この発明に係る抵抗記憶素子１では、上述したスイッチング電圧がたとえば５Ｖ以上と高くなり、また、たとえば５０００％以上といった高い抵抗変化率を実現することができる。

素体２を構成する前述した半導体セラミックとしての多結晶体のチタン系複合酸化物が、前述の一般式において、０≦ｘ≦０．５のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという、より限定的な条件を満たす場合には、たとえば１００００％以上というように、より高い抵抗変化率を実現することができる。

以上のような抵抗記憶素子１が有する特性が発現されるメカニズムについては完全に解明されていない。一般に、半導体と金属との界面では抵抗スイッチング効果が発現し、その抵抗変化自体は半導体側に起因するものと考えられている。この発明では、半導体セラミックとしての多結晶体のチタン系複合酸化物を用いることにより、セラミック自体は半導体化されているため、その抵抗は低いが、粒界が高抵抗となっており、スイッチング現象が引き起こされる電極３および４にかかる電圧は、電極界面、粒界面に分散し、各界面にかかる実効電圧が低下することにより、非特許文献１に記載されるものと比較して高いスイッチング電圧を実現できているものと考えられる。

半導体セラミックとしての多結晶体のチタン系複合酸化物において、粒界が高抵抗化している理由としては、単に、粒界で伝導電子が散乱され移動度が低下するために高抵抗となっているだけでなく、浅い粒界準位が自然に生成し、それらが電子のトラップとなり、低い粒界障壁が形成されているものと推測される。

すなわち、上述のように、単に、粒界での伝導電子の散乱が原因で抵抗が高くなっていると仮定すれば、非特許文献１に記載の抵抗記憶素子に直列に抵抗体を接続したような形となり、その抵抗変化率は、
抵抗変化率＝｛（直列抵抗成分＋高抵抗状態での素子の抵抗）−（直列抵抗成分＋低抵抗状態での素子の抵抗）｝／（直列抵抗成分＋低抵抗状態での素子の抵抗）
の式で表される。

本素子においても、電極界面の抵抗のみ変化し、抵抗スイッチングが発現しているとすると、上記式においては、素子の抵抗が粒界の抵抗に相当し、直列抵抗成分がセラミック自体に相当することになるが、セラミック自体の抵抗が高いため、抵抗変化率も低下してしまうはずである。たとえば、直列抵抗成分が１ＭΩであり、これが変化しないとすると、素子の抵抗が低抵抗状態で１Ω、高抵抗状態で１ＭΩというように６桁抵抗変化したとしても、直列抵抗成分があるため、低抵抗状態では１ＭΩ＋１Ω、高抵抗状態では１ＭΩ＋１ＭΩというように、ほぼ２倍しか抵抗変化しない。このことから、この発明に係る抵抗記憶素子１では、単に粒界で伝導電子が散乱され移動度が低下するために高抵抗となっているだけではないことが説明できる。

このように、この発明に係る抵抗記憶素子１によれば、比較的高い電圧で抵抗スイッチングが可能であり、非特許文献１に記載のものと比較して、同等以上の高い抵抗変化率を実現できるのは、粒界に形成されている低い粒界障壁などが大きく影響しているものと考えられる。つまり、スイッチング電圧の印加により、粒界の障壁の高さなども変化し、このことが高い抵抗変化率をもたらしている可能性があると推測される。なぜなら、前述したように、単に粒界抵抗が高くなり、電極３および４との界面にかかる電圧が低下することにより、抵抗スイッチング現象が生じていると考えると、抵抗変化率が高いことまで説明することができないためである。

素体２を構成する半導体セラミックとしての多結晶体のチタン系複合酸化物は、対向電極３および４に挟まれた部分に存在する粒界数によって前述したスイッチング電圧が変わる特性を有している。したがって、対向電極３および４に挟まれた部分に存在する粒界数、すなわち対向電極３および４間の間隔を制御することにより、スイッチング電圧を制御することができる。

そこで、対向電極３および４間の間隔を狭くして、スイッチング電圧を低くしていくと、前述したように、フォーミング電圧を順方向および逆方向の各々に複数回印加して、エレクトロフォーミング処理を行なった試料では、低抵抗⇒高抵抗状態と高抵抗⇒低抵抗状態との間でスイッチング特性に差があり、低抵抗⇒高抵抗状態では安定して高いスイッチング特性が得られるが、高抵抗⇒低抵抗状態では個々のスイッチング電圧にばらつきが生じやすいことがわかった。

これに対して、エレクトロフォーミング処理を片極性にだけ施し、エレクトロフォーミング処理を施した極性とは逆の極性のスイッチング電圧を印加するようにすれば、低抵抗⇒高抵抗状態のスイッチングを必ず生じさせるようにすることができる。

このことを、図２を参照しながら説明する。図２は、図１に示した抵抗記憶素子１が、回路中の電流の流れを制御するためのスイッチング素子として用いられた、スイッチング回路１１を示す図である。

図２を参照して、スイッチング素子としての抵抗記憶素子１が、スイッチング回路１１に挿入されている。抵抗記憶素子１には、そこにフォーミング電圧またはスイッチング電圧を印加するための電源１２がオン／オフ制御スイッチ１３を介して接続されている。

まず、図２（ａ）に示すように、スイッチ１３がオンされ、電源１２から電圧が矢印１４で示す方向の極性をもって抵抗記憶素子１に印加されることによって、エレクトロフォーミング処理が完了する。この矢印１４で示す方向は、スイッチング回路１１中において流れる電流１５または１７（図２（ｂ）または同（ｄ）参照）とは逆方向である。

上記のようにエレクトロフォーミング処理された後、図２（ｂ）に示すように、スイッチ１３はオフされる。また、エレクトロフォーミング処理された抵抗記憶素子１は低抵抗状態となる。したがって、図２（ｂ）に示すように、スイッチング回路１１中において、矢印１５で示すように、電流の流れが許容され、大きな電流を流すことが可能となる。

上記図２（ｂ）の状態において、スイッチ１３がオンされ、電源１２からスイッチング電圧が矢印１６で示す方向（つまり、図２（ａ）の矢印１４と逆の方向）の極性をもって抵抗記憶素子１に印加され、高抵抗化されると（図２（ｃ）参照）、抵抗記憶素子１は高抵抗状態となる（図２（ｄ）参照）。その結果、スイッチング回路１１中の電流の流れが抵抗記憶素子１によって制限され、矢印１７で示すように、流れる電流が小さくなる（図２（ｄ）参照）。図２において、矢印１５と矢印１７の各々の太さを変えることにより、電流の大小を表している。

抵抗記憶素子１を再び低抵抗化するには、図２（ａ）に示すように、スイッチ１３をオンし、電源１２からスイッチング電圧を矢印１４で示す方向の極性をもって抵抗記憶素子１に印加すればよい。

上記のように、電極３および４間の厚みが薄くなったとき、エレクトロフォーミング処理を片極性にだけ施し、エレクトロフォーミング処理を施した極性とは逆の極性のスイッチング電圧を印加するようにすれば、低抵抗⇒高抵抗状態のスイッチングを必ず生じさせるようにすることができるのは、多結晶体のチタン系複合酸化物の粒界障壁がスイッチング特性に何らかの関与をしているためであると推測される。すなわち、片方の極性にしか良好なスイッチング特性が発現しなくなるのは、粒界の数が減ったことが関与しているものと推測される。また、電極３および４の双方がショットキー障壁を利用するものの場合、エレクトロフォーミング処理により片方のショットキー障壁が劣化しており、これも関与している可能性がある。

次に、この発明に係る抵抗記憶素子１のエレクトロフォーミング処理およびエレクトロフォーミング処理後の抵抗スイッチング特性について、より具体的に説明する。

図３は、この発明に係る抵抗記憶素子１の典型的な電流−電圧特性（Ｉ−Ｖ特性）を示している。なお、図３に示したＩ−Ｖ特性が有する抵抗記憶素子１は、素体を構成する半導体セラミックがＳｒ_{０．９９２}Ｌａ_{０．００８}ＴｉＯ_３の組成を有するものであって、後述する実験例において作製されたものである。

まず、図３に示すように、エレクトロフォーミング処理として、電流制限を３０ｍＡに設定し、パルス幅０．１ｓｅｃの電圧パルスを１Ｖ刻みでプラス側に０Ｖから１００Ｖまで印加した。このエレクトロフォーミング処理後、Ｉ−Ｖ特性を評価した。

Ｉ−Ｖ特性の評価に当たって、電圧を０Ｖ→所定電圧(プラス側)→０Ｖ→所定電圧（マイナス側）→０Ｖというようにスイープさせた。また、このとき、電圧はパルス幅０．１ｓｅｃの電圧パルスで印加した。図３に示すように、エレクトロフォーミング処理を施した極性と同じ極性（プラス方向）において、高抵抗⇒低抵抗状態へのスイッチングが発現し、逆極性（マイナス方向）において、低抵抗⇒高抵抗状態のスイッチングが発現することがわかる。そして、低⇒高抵抗状態へとスイッチングする、フォーミングを行なったのと逆極性において、高い抵抗変化率を安定して実現できていることがわかる。

図４は、図３に相当する図であって、図３の場合と逆の極性でエレクトロフォーミング処理を実施した場合を示している。なお、図４の場合には、電流制限を３０ｍＡに設定した点において、図３の場合と異なっている。

図４に示す場合には、まず、エレクトロフォーミング処理として、パルス幅０．１ｓｅｃの電圧パルスを１Ｖ刻みでマイナス側に０Ｖから−８０Ｖまで印加した。このエレクトロフォーミング処理後、Ｉ−Ｖ特性を評価した。

Ｉ−Ｖ特性の評価に当たって、電圧を０Ｖ→所定電圧(プラス側)→０Ｖ→所定電圧（マイナス側）→０Ｖというようにスイープさせた。また、このとき、電圧はパルス幅０．１ｓｅｃの電圧パルスで印加した。図４に示すように、エレクトロフォーミング処理を施した極性と逆の極性（プラス方向）において、低抵抗⇒高抵抗状態へのスイッチングが発現し、同じ極性（マイナス方向）において、高抵抗⇒低抵抗状態のスイッチングが発現することがわかる。そして、低⇒高抵抗状態へとスイッチングする、フォーミングを行なったのと逆極性において、高い抵抗変化率を安定して実現できていることがわかる。

次に、図３に示したＩ−Ｖ特性を有する、この発明に係る抵抗記憶素子１に対して、５０Ｖの電圧を、１ｍｓｅｃ、１０ｍｓｅｃ、１００ｍｓｅｃというようにパルス幅を変えながら印加し、抵抗変化のパルス幅依存性を調査したところ、パルス幅が１ｍｓｅｃのパルス電圧やパルス幅が１０ｍｓｅｃのパルス電圧を印加しても、抵抗は変化せず、パルス幅が１００ｍｓｅｃのパルス電圧を印加して初めて抵抗が変化することが確認されている。他方、非特許文献１に記載の抵抗記憶素子では、５Ｖの電圧を印加するとき、パルス幅が１ｍｓｅｃで高抵抗化し（電流値が低下し）、さらに長い１０ｍｓｅｃのパルス幅をもって、５Ｖの電圧を印加すると、さらに高抵抗化することが確認されている。

このようなことから、この発明に係る抵抗記憶素子１では、抵抗スイッチング現象を生じさせるためには、一定値以上の電圧を加える必要があり、さらに、非特許文献１に記載の抵抗記憶素子に比べて、より長いパルス幅を持つ電圧を印加する必要があることがわかる。

そのため、この発明に係る素子を信号回路もしくは電源回路等のスイッチング素子として用いた場合、回路中に存在するスパイクノイズ（電圧もしくは電流のパルスノイズ）に対して抵抗状態が非常に安定である。よって、たとえ回路中のスパイクノイズが素子に進入したとしても素子の抵抗状態は変化せず、回路の誤作動が生じにくい。

この発明に係る抵抗記憶素子１において、素体を構成する多結晶体のチタン系複合酸化物として、前述した一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表されるものの他、たとえば、一般式：（Ｓｒ_１−ｘＡ_ｘ）_ｖ（Ｔｉ_１−ｙＢ_ｙ）_ｗＯ_３（ただし、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、０．００１≦ｘ＋ｙ≦０．０２（ただし、０≦ｘ≦０．０２、および０≦ｙ≦０．０２）の条件、ならびに０．８７≦ｖ／ｗ≦１．０３０の条件を満足するものが用いられてもよい。

後者のチタン系複合酸化物の場合、上記一般式において、０．００５≦ｘ＋ｙ≦０．０１の条件をさらに満足したり、０．９５０≦ｖ／ｗ≦１．０１０の条件をさらに満足したりすることにより、抵抗変化率をより高くすることができ、たとえば１００００％以上の抵抗変化率を実現することができる。

図１に示した抵抗記憶素子１では、対をなす対向電極３および４が、素体２の厚み方向での中央部に配置されたが、厚み方向での一方端側に偏った位置に配置されてもよく、極端な場合には、対向電極３および４のいずれか一方については、素体２の外表面上に形成されてもよい。また、１対の対向電極３および４が、ともに、素体２の外表面上で所定の間隔を隔てて並ぶように配置され、互いの端縁で対向するようにされてもよい。さらに、１対の対向電極３および４が、互いの端縁で対向するように、素体２の内部における同一面上に並んで配置されてもよい。

なお、上述のように、対向電極３および４を素体２の内部に配置し、対をなす対向電極３および４に挟まれる部分が素体２のごく一部とされるのは、対向電極３および４間の間隔を小さくしながらも、素体２において所定以上の機械的強度を確保するためである。したがって、機械的強度の問題を考慮する必要がないならば、薄板状の素体の各主面上に対向電極をそれぞれ形成するようにしてもよい。

また、対をなす対向電極３および４は、フォーミング電圧およびスイッチング電圧を印加するために用いられるばかりでなく、電流測定用（抵抗測定用）としても用いられるが、対向電極３および４を専ら電圧印加用として用い、別に電流測定用の電極を設けてもよい。この場合、典型的には、互いに対向する状態で第１、第２および第３の電極がこの順序で形成され、たとえば、第１の電極を共通にしながら、第１および第２の電極を用いて電流測定を行ない、第１および第３の電極を用いて電圧を印加すること、あるいは、第１および第２の電極を用いて電圧を印加し、第１および第３の電極を用いて電流を測定することが考えられる。

次に、この発明を完成するに至る動機となる現象を見出した実験例、ならびにこの発明による効果を確認するため、あるいは、この発明の好ましい範囲を求めるために実施した実験例について説明する。

［実験例１］
この発明を完成するに至る動機となる現象を、この実験例１から見出すことができる。

素体を構成する多結晶体のチタン系複合酸化物の出発原料として、炭酸ストロンチウム（ＳｒＣＯ_３）および酸化チタン（ＴｉＯ_２）、ならびに、ドナーとしての酸化ランタン（Ｌａ_２Ｏ_３）の各粉末を用いた。そして、焼成後において、Ｓｒ_{０．９９２}Ｌａ_{０．００８}ＴｉＯ_３の組成になるように、上記出発原料を秤量した。

次に、上記のように秤量された出発原料を分散剤とともに純水に加え、直径２ｍｍのＰＳＺボールを用いて２４時間湿式混合粉砕を行なった。混合粉砕後、得られたスラリーを乾燥、造粒し、大気中において１２００℃の温度で２時間仮焼を行なった。得られた仮焼粉末を造粒後、分散剤とともに純水に加え、直径５ｍｍのＰＳＺボールを用いて２４時間粉砕し、その後、アクリル系バインダ、可塑剤および消泡剤等を加え、再度、１２時間混合し、グリーンシート成形用スラリーを得た。

次に、得られたスラリーにドクターブレード法を適用してシート状に成形し、グリーンシートを得た。このグリーンシートの厚みは約２５μｍおよび約８０μｍにそれぞれなるように調整した。次に、グリーンシートを短冊状にカットし、対向電極を形成するため、Ｐｄを含む導電性ペーストをスクリーン印刷した。

その後、対向電極となるべき導電性ペースト膜が形成されたグリーンシートを含む複数のグリーンシートを積層し、圧着し、カットすることにより、２．０ｍｍ×１．２ｍｍ×１．２ｍｍの寸法を有するグリーンチップを得た。

次に、上記グリーンチップを、大気中において５５０℃の温度で脱脂処理し、その後、大気中において、１３００〜１４００℃の温度で２時間焼成した。焼成後のチップを研磨し、対向電極を露出させて、その大きさから対向電極の対向面積を算出したところ、約０．５ｍｍ^２であった。

上記のようにして得られた焼成後の素体に、端子電極を形成するため、Ａｇを含む導電性ペーストを塗布し、大気中において、７５０℃の温度で焼き付け処理を行ない、評価用試料とした。

このようにして得られた各試料について、１００〜２００Ｖ、パルス幅１００ｍｓｅｃのパルス電圧を順方向および逆方向の各々に１０〜５０回印加して、エレクトロフォーミング処理を行なった上で、Ｉ−Ｖ特性を評価した。

このＩ−Ｖ特性の評価には、「ＡＤＶＡＮＴＥＳＴ Ｒ６２４６ パルスソースメーター」を用い、電圧を、０Ｖ→所定電圧（プラス側）→０Ｖ→所定電圧（マイナス側）→０Ｖとスイープさせた。また、このとき、電圧は電圧パルスで印加し、パルス幅０．１ｓｅｃで測定を行なった。

上記のようにして求められたＩ−Ｖ特性に基づき、最大抵抗変化率を求めた。最大抵抗変化率は、低抵抗状態から高抵抗状態になる極性（プラス側とマイナス側の両方があり得る。）での＋１０Ｖより高い電圧または−１０Ｖより低い電圧で、低抵抗状態と高抵抗状態との差が最も大きくなる電圧で抵抗変化率を算出したもので、高抵抗状態にあるときの抵抗ρ_Ｈとし、低抵抗状態にあるときの抵抗をρ_Ｌとして、抵抗変化率［％］＝（ρ_Ｈ−ρ_Ｌ）／ρ_Ｌ×１００の式から求めたものである。このようにして最大抵抗変化率を求めたのは、抵抗記憶素子の抵抗には電圧依存性があるためである。

表１において、「素子厚：５０μｍ」および「素子厚：２０μｍ」は、それぞれ、素体の対向電極間での厚みが５０μｍおよび２０μｍであることを示し、前述のグリーンシートの厚みが約８０μｍおよび約２５μｍのものに対応している。

表１における試料１〜１０および試料１１〜２０は、それぞれ、同じ組成のものであり、また、同じスイッチング電圧を印加した場合の上記最大抵抗変化率が、表１の「抵抗変化率」の欄に示されている。試料１〜１０の間および試料１１〜２０の間で、ばらつきが生じている。

また、表１において、「＋方向」および「−方向」は、スイッチング電圧の印加方向を示す。また、「スイッチング」は、スイッチング電圧を印加したときのスイッチングの態様を示し、「低⇒高」は低抵抗⇒高抵抗状態へのスイッチング、「高⇒低」は高抵抗⇒低抵抗状態へのスイッチングが生じたことを示している。たとえば「低⇒高」が生じる極性が試料によって異なっているが、これは、スイッチング電圧印加時に「＋方向」および「−方向」を仮決めしたためであるにすぎない。

なお、たとえば試料１と試料１１とは対応しているが、印加する電圧が互いに同じであると、試料１１において、電圧がかかりすぎて破壊するおそれがあるので、試料１の場合よりも電圧を若干低くして測定した。

表１から、素子厚が５０μｍと厚い（すなわち、スイッチング電圧が高い）試料１〜１０では、低抵抗⇒高抵抗状態にスイッチングが生じる極性および高抵抗⇒低抵抗状態にスイッチングが生じる極性のいずれであっても、５０００％以上、より具体的には２９０００％以上の高い抵抗変化率を実現できているのに対し、素子厚が２０μｍと薄い（すなわち、スイッチング電圧が低い）試料１１〜２０では、低抵抗⇒高抵抗状態へスイッチングする極性では、５０００％以上、より具体的には３１０００％以上の高い抵抗変化率を実現しているが、高抵抗⇒低抵抗状態へスイッチングする極性では、１０００％に満たない試料が多く、抵抗変化率のばらつきが大きい。

表１に示した試料のうち、典型的なものとして、試料１および１１の各々のＩ−Ｖ特性が図５および図６にそれぞれ示されている。

図５および図６から明らかなように、素子厚が厚く、スイッチング電圧が高く、かついずれの極性でも５０００％以上の抵抗変化率を実現できている試料１（図５）と比較して、素子厚が薄く、スイッチング電圧が低く、かつ高抵抗⇒低抵抗状態のスイッチングが発生する極性では抵抗変化率が低い試料１１（図６）では、Ｉ−Ｖ特性において、ヒステリシスが小さく、素子厚が厚い試料１と比較して、抵抗変化率が低くなっている。

なお、後者のような素子厚が薄い試料であっても、低抵抗⇒高抵抗状態へスイッチングが発現する極性では、５０００％以上の抵抗変化率を実現できており、その抵抗変化率のばらつきについても、表１に示すように、小さく安定している。

以上の実験例１から、素子厚を制御し、小さなスイッチング電圧を実現した場合、抵抗記憶素子を使用する際、低抵抗⇒高抵抗状態へのスイッチングが発生する極性を選択する必要があることがわかる。

また、素子厚が厚く、低抵抗⇒高抵抗状態および高抵抗⇒低抵抗状態のいずれのスイッチングであっても十分大きな抵抗変化率が得られるものにおいても、低抵抗⇒高抵抗状態へのスイッチングの場合の抵抗変化率のばらつきと、高抵抗⇒低抵抗状態へのスイッチングの場合の抵抗変化率のばらつきとに着目すると、表１に示した試料１〜１０では、低抵抗⇒高抵抗状態では、抵抗変化率の標準偏差が３２８９であるのに対し、高抵抗⇒低抵抗状態では、標準偏差が１２５９８と大きい。したがって、大きな抵抗変化率を安定して利用するためには、低抵抗⇒高抵抗状態へのスイッチングが発現する極性を利用する方が好ましいことがわかる。

［実験例２］
実験例２は、この発明による効果を確認するために実施したものである。

実験例１において作製した評価用試料について、エレクトロフォーミング処理として、電流制限を１００ｍＡに設定し、電圧を０Ｖから１００Ｖまで印加し、その後、Ｉ−Ｖ特性を評価した。

上記Ｉ−Ｖ特性から、−１０Ｖおよび＋１０Ｖのいずれか高い方での抵抗変化率を求めるとともに、＋方向（フォーミングと同じ極性）および−方向（フォーミングと逆の極性）の各々において、低抵抗⇒高抵抗状態へのスイッチングが発現したのか、あるいは高抵抗⇒低抵抗状態へのスイッチングが発現したのかを調べた。その結果を表２に示す。

表２からわかるように、エレクトロフォーミング処理を施した極性と同じ極性（＋方向）でスイッチング電圧を印加したとき、高抵抗⇒低抵抗状態へのスイッチングが発現し、逆極性（−方向）でスイッチング電圧を印加したとき、低抵抗⇒高抵抗状態へのスイッチングが発現している。また、抵抗変化率については、低抵抗⇒高抵抗状態へとスイッチングする極性、すなわち、フォーミングを行なったのと逆の極性において、５０００％以上、より具体的には３８０００％以上で安定した抵抗変化率を実現できていることがわかる。

［実験例３］
実験例３は、エレクトロフォーミング処理時の電流制限についての好ましい範囲を求めるために実施したものである。

実験例１および２から、所望の極性で安定した高い抵抗変化率を実現するためには、エレクトロフォーミング処理を、電流制限を設けながら、低抵抗⇒高抵抗状態へのスイッチングが生じる極性とは逆の極性で施せば良いことが明らかになった。

そこで、実験例１において作製した評価用試料について、電流制限の値を変化させながら、エレクトロフォーミング処理を実施した。そして、得られた抵抗記憶素子について、低抵抗⇒高抵抗状態へスイッチングする極性での抵抗変化率を求めた。

また、得られた評価用試料を２０個用意し、各電流量を制限し一度のフォーミング処理を行なった後、抵抗スイッチング現象が得られる確率（フォーミング成功確率）を評価した。

それらの結果を表３に示す。なお、表３において、抵抗変化率は抵抗スイッチング現象が得られた試料において最も低かったものの抵抗変化率を記した。

試料３７のように電流制限を５００ｍＡより大きくした場合、表３には抵抗変化率として１３０００％が示されているが、抵抗スイッチング現象が得られる確率は４５％と低くなり、抵抗劣化が発生するものがあった。これはエレクトロフォーミング処理時に過度な電流が流れたため、粒界、電極界面に形成されていると推測される電気的障壁が破壊されたものと推測される。

他方、試料３１のように電流制限を２５ｍＡより低くした場合、抵抗変化率で１１５００％と大きな抵抗変化率が得られたが、その抵抗記憶効果も不安定であることがわかった。

以上のことから、安定して高い抵抗変化率を得るためには、エレクトロフォーミング処理の極性に注意するだけでなく、電流制限量も適切な範囲に設定することが重要であることがわかる。

この発明の一実施形態による抵抗記憶素子１を示す断面図である。 図１に示した抵抗記憶素子１が、回路中の電流の流れを制御するためのスイッチング素子として用いられた、スイッチング回路１１を示す図であって、エレクトロフォーミング処理工程ならび低抵抗化および高抵抗化のためのスイッチング電圧印加工程を説明するためのものである。 この発明に係る抵抗記憶素子の典型的な電流−電圧特性を示す図であって、プラス側の極性でエレクトロフォーミング処理した場合を示している。 図３に相当する図であって、図３の場合と逆のマイナス側の極性でエレクトロフォーミング処理した場合を示している。 実験例１において作製した試料１に係る抵抗記憶素子の電流−電圧特性を示す図である。 実験例１において作製した試料１１に係る抵抗記憶素子の電流−電圧特性を示す図である。 実験例１において作製した試料１および１１と同様の組成を有する素体を備えかつ同様のエレクトロフォーミング処理を施した抵抗記憶素子の電流−電圧特性を示す図であるが、スイッチング電圧が比較的高い場合のものを示している。

符号の説明

１ 抵抗記憶素子
２ 素体
３，４ 対向電極
５，６ 端子電極
１１ スイッチング回路
１２ 電源

Claims (5)

1. 多結晶体のチタン系複合酸化物からなる素体を備え、前記素体に第１方向のスイッチング電圧を印加したとき、前記素体が低抵抗状態から高抵抗状態にスイッチングする、スイッチング特性を有する、抵抗記憶素子であって、
   前記素体は、当該素体に前記第１方向とは逆の第２方向に電圧が印加されることによってエレクトロフォーミング処理されたものであり、
   前記素体を構成する多結晶体のチタン系複合酸化物は、
   一般式：{（Ｓｒ _１−ｘ Ｍ _ｘ ） _１−ｙ Ａ _ｙ }（Ｔｉ _１−ｚ Ｂ _ｚ ）Ｏ _３ （ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、
   ０≦ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、
   ０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および
   ０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たす半導体セラミックであることを特徴とする、抵抗記憶素子。
2. 前記素体を構成する多結晶体のチタン系複合酸化物の組成を示す前記一般式において、ｙは０．００８≦ｙ≦０．０２の条件を満たす、請求項１に記載の抵抗記憶素子。
3. 前記エレクトロフォーミング処理時において前記素体中に流れる最大電流は、１０〜５００ｍＡとなるように制限されることを特徴とする、請求項１または２に記載の抵抗記憶素子。
4. 前記素体の少なくとも一部を介して対向する１対の電極をさらに備え、前記電極は、前記チタン系複合酸化物より仕事関数が大きい材料からなることを特徴とする、請求項１ないし３のいずれかに記載の抵抗記憶素子。
5. 回路中の電流の流れを制御するためのスイッチング素子が挿入された、スイッチング回路であって、
   前記スイッチング素子として、請求項１ないし４のいずれかに記載の抵抗記憶素子が用いられ、当該スイッチング回路中において流れる電流の方向とは逆方向に、前記エレクトロフォーミング処理のための電圧が印加された前記第２方向が向けられるように、前記スイッチング素子が挿入されていることを特徴とする、スイッチング回路。

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