JP5012891B2

JP5012891B2 - 抵抗記憶素子

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Inventors: 左京廣瀬
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Description

この発明は、抵抗記憶素子に関するもので、特に、多結晶体としての半導体セラミックからなる素体を備える抵抗記憶素子に関するものである。

抵抗記憶素子は、抵抗記憶機能を有する素体を備えており、この素体は、初期状態でたとえば比較的高い抵抗を示すが、所定値以上の電圧を印加すると、低抵抗状態に変化し、電圧を除去しても、この低抵抗状態が保持（記憶）され、他方、低抵抗状態にある素体に所定値以上の電圧を逆方向に印加すると、高抵抗状態に戻り、この電圧を除去しても、高抵抗状態が保持（記憶）されるという特性を有している。

このような抵抗記憶素子は、しきい値以上の電圧を正方向および逆方向の各々に印加することにより、低抵抗状態と高抵抗状態とにスイッチングできるものであり、スイッチングにより、抵抗変化させ、それを記憶することが可能である。このような抵抗スイッチ効果を利用することにより、抵抗記憶素子は、いわゆるメモリー素子としてだけでなく、スイッチング素子としても用いることができる。

この発明にとって興味ある抵抗記憶素子として、たとえば非特許文献１に記載されたものがある。非特許文献１では、異種材料の界面、より具体的には、ＳｒＴｉＯ_３単結晶基板とＳｒＲｕＯ_３薄膜（単結晶薄膜）との接合界面において、上述した抵抗記憶特性を発現させている、抵抗記憶素子が記載されている。この抵抗記憶素子では、抵抗状態を変化させ得るスイッチング電圧は、最大３Ｖ程度であり、比較的低い電圧でスイッチングする。

抵抗記憶素子が使用されようとする回路の中には、３Ｖ以上の定格電圧が加えられる回路も比較的多くある。そこで、非特許文献１に記載の抵抗記憶素子を、上記のような比較的高い駆動電圧環境でスイッチング素子として使用しようとする場合、スイッチング電圧を定格電圧より高くする必要がある。

しかしながら、非特許文献１に記載の抵抗記憶素子は、スイッチング電圧が最大３Ｖ程度と比較的低く、駆動電圧自体でスイッチングが不用意に生じる可能性があり、そのものだけではスイッチング素子として安定して使用することができないという問題がある。

したがって、たとえば５Ｖ以上の電圧でスイッチングするようなスイッチング素子を実現しようとすると、別の抵抗体を直列に挿入する必要がある。この場合、スイッチング電圧については高くできるものの、挿入される抵抗体により、消費電力が増大し、また、この抵抗体のためにスイッチングされる抵抗変化率が低下してしまうという問題に遭遇する。

他方、この発明にとって興味ある素子として、バリスタがある。たとえば特許文献１では、各種添加元素が添加されたＳｒＴｉＯ_３からなる素体にＰｄを主成分とする内部電極が形成された、積層型バリスタが記載されている。このようなバリスタを製造するにあたっては、アクセプタとなる元素の拡散や添加を積極的に行なうとともに、半導体化のための還元処理の後に、再酸化処理を行なうことにより、結晶粒界障壁が形成される。このバリスタでは、所定値以上の電圧を印加すると、低抵抗状態に変化するものの、電圧を除去すれば、元の状態に戻り、特定の抵抗状態を保持（記憶）する機能はない。すなわち、バリスタは抵抗記憶素子ではない。
特許第２７２７６２６号公報 T. Fujii、外５名，「エピタキシャル酸化物のショットキー接合ＳｒＲｕＯ３／ＳｒＴｉ０．９９Ｎｂ０．０１Ｏ３における電流−電圧ヒステリシス特性と抵抗スイッチング（Hysteretic current-voltage characteristics and resistance switching at an epitaxial oxide Schottky Junction ＳｒＲｕＯ３／ＳｒＴｉ０．９９Ｎｂ０．０１Ｏ３)」，APPLIED PHYSICS LETTERS 86, 012107(2005)

そこで、この発明の目的は、スイッチング電圧を比較的高くすることができるとともに、高い抵抗変化率を実現し得る、抵抗記憶素子を提供しようとすることである。

この発明は、素体と、素体の少なくとも一部を介して対向する少なくとも１対の電極とを備え、１対の電極間に第１方向のスイッチング電圧を印加したとき、素体の、１対の電極間に位置する部分が低抵抗化し、その後、第１方向のスイッチング電圧を除去しても、素体の低抵抗状態が保持され、他方、１対の電極間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、素体の、１対の電極間に位置する部分が高抵抗化し、その後、第２方向のスイッチング電圧を除去しても、素体の高抵抗状態が保持される、抵抗記憶素子に向けられるものであって、素体が次のような半導体セラミックからなることを特徴としている。

この発明において、素体を構成する半導体セラミックは、一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表される。そして、上記一般式において、
０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、
０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および
０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たすようにされる。

半導体セラミックは、上記一般式において、０＜ｘ≦０．５のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たすことがより好ましい。

素体は、１対の電極間に、少なくとも１つの結晶粒界を有することが好ましい。

電極は、素体と同時焼成により形成されたものであることが好ましい。

電極は、Ｐｄ、Ｐｔ、Ａｇ−Ｐｄ、Ａｕ、ＲｕおよびＩｒから選ばれる１種の金属を含むことが好ましい。

この発明によれば、たとえば５Ｖ以上といった高いスイッチング電圧によって低抵抗／高抵抗状態間のスイッチングを実現できるようになり、比較的高い駆動電圧環境においても、高い抵抗変化率、たとえば５０００％以上の抵抗変化率を実現することができる。また、１対の電極の間に存在する結晶粒界数、すなわち、電極間の間隔あるいは素体の厚みを制御することによって、スイッチング電圧を制御することができる。

この発明において、半導体セラミックが、上記一般式において、０＜ｘ≦０．５のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たす場合、抵抗変化率をより高くすることができ、たとえば１００００％以上の抵抗変化率を実現することができる。

素体が、１対の電極間に、少なくとも１つの結晶粒界を有していると、ショットキー障壁を形成する電極を用いずとも、結晶粒界のみで、比較的高いスイッチング特性を得ることができ、高い抵抗変化率を実現することができる。

電極が、素体と同時焼成により形成されたものである場合には、電極と素体との界面が強固なものとなり、電極と素体との界面に高い耐電圧特性を与えることができ、スイッチング電圧を問題なく高くすることができる。

電極が、Ｐｄ、Ｐｔ、Ａｇ−Ｐｄ、Ａｕ、ＲｕおよびＩｒから選ばれる１種の金属を含む場合、電極と素体との間にショットキー接合を形成することができる。

この発明の一実施形態による抵抗記憶素子１を示す断面図である。この発明に係る抵抗記憶素子の典型的な電流−電圧特性を示す図である。

符号の説明

１抵抗記憶素子
２素体
３，４対向電極
５，６端子電極

図１は、この発明の一実施形態による抵抗記憶素子１を示す断面図である。

抵抗記憶素子１は、一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表される半導体セラミックからなる素体２を備えている。

上記一般式において、０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たすように組成比が選ばれる。

抵抗記憶素子１は、また、素体２の少なくとも一部を介して対向する少なくとも１対の対向電極３および４を備えている。この実施形態では、素体２は積層構造を有していて、対向電極３および４は、素体２の内部に位置されながら、素体２の少なくとも一部を挟むように対向しており、素体２を得るための焼成と同時に焼成されて形成される。このような同時焼成を比較的高温で実施することによって、対向電極３および４と素体２との界面を強固な状態とすることができ、抵抗記憶素子１の耐電圧特性を高めることができる。

対向電極３および４は、Ｐｄ、Ｐｔ、Ａｇ−Ｐｄ、Ａｕ、ＲｕおよびＩｒから選ばれる１種の金属を含むことが好ましい。対向電極３および４において、上述のような金属を用いることにより、素体２との間にショットキー接合を形成することができる。

抵抗記憶素子１は、さらに、端子電極５および６を備えている。端子電極５および６は、素体２の各端部上に形成され、それぞれ、対向電極３および４と電気的に接続される。端子電極５および６は、たとえば銀を含む導電性ペーストの焼き付けによって形成される。

このような抵抗記憶素子１において、端子電極５および６を介して対向電極３および４間に第１方向のスイッチング電圧を印加したとき、素体２の、対向電極３および４に挟まれた部分が低抵抗化し、その後、この第１方向のスイッチング電圧を除去しても、素体２の低抵抗状態が保持され、他方、対向電極３および４間に第１方向とは逆の第２方向のスイッチング電圧を印加したとき、素体２の、対向電極３および４に挟まれた部分が高抵抗化し、その後、この第２方向のスイッチング電圧を除去しても、素体２の高抵抗状態が保持される。この発明に係る抵抗記憶素子１では、上述したスイッチング電圧がたとえば５Ｖ以上と高くなり、そのため、比較的高い駆動電圧環境下にあっても、安定して正常に動作させることができ、また、たとえば５０００％以上といった高い抵抗変化率を実現することができる。

素体２を構成する前述した半導体セラミックが、前述の一般式において、０＜ｘ≦０．５のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという、より限定的な条件を満たす場合には、たとえば１００００％以上というように、より高い抵抗変化率を実現することができる。

素体２を構成する半導体セラミックは、対向電極３および４に挟まれた部分に存在する結晶粒界数によって前述したスイッチング電圧が変わる特性を有している。したがって、対向電極３および４に挟まれた部分に存在する結晶粒界数、すなわち対向電極３および４間の間隔を制御することにより、スイッチング電圧を制御することができる。

以上のような抵抗記憶素子１が有する特性が発現されるメカニズムについては完全に解明されていない。一般に、半導体と金属との界面では抵抗スイッチング効果が発現し、その抵抗変化自体は半導体側に起因するものと考えられている。この発明では、素体２が、特定的な組成の半導体セラミックからなり、１対の電極３および４間に少なくとも１つの結晶粒界が存在する構成であること、好ましくは多結晶体であることが大きく関与しているものと思われる。これは、セラミック自体は半導体化されているため、その抵抗は低いが、結晶粒界部分は高抵抗となっており、スイッチング現象が引き起こされる電極３および４にかかる電圧は、電極界面、結晶粒界面に分散し、各界面にかかる実効電圧が低下することにより、非特許文献１に記載されるものと比較して高いスイッチング電圧を実現できているものと考えられる。

この発明に係る特定の半導体セラミックからなる多結晶体において、結晶粒界が高抵抗化している理由としては、単に、結晶粒界で伝導電子が散乱され移動度が低下するために高抵抗となっているだけでなく、浅い結晶粒界準位が自然に生成し、それらが電子のトラップとなり、低い結晶粒界障壁が形成されているものと推測される。

すなわち、上述のように、単に、結晶粒界での伝導電子の散乱が原因で抵抗が高くなっていると仮定すれば、非特許文献１に記載の抵抗記憶素子に直列に抵抗体を接続したような形となり、その抵抗変化率は、
抵抗変化率＝｛（直列抵抗成分＋高抵抗状態での素子の抵抗）−（直列抵抗成分＋低抵抗状態での素子の抵抗）｝／（直列抵抗成分＋低抵抗状態での素子の抵抗）
の式で表される。

本素子においても、電極界面の抵抗のみ変化し、抵抗スイッチングが発現しているとすると、上記式においては、素子の抵抗が結晶粒界の抵抗に相当し、直列抵抗成分がセラミック自体に相当することになるが、セラミック自体の抵抗が高いため、抵抗変化率も低下してしまうはずである。たとえば、直列抵抗成分が１ＭΩであり、これが変化しないとすると、素子の抵抗が低抵抗状態で１Ω、高抵抗状態で１ＭΩというように６桁抵抗変化したとしても、直列抵抗成分があるため、低抵抗状態では１ＭΩ＋１Ω、高抵抗状態では１ＭΩ＋１ＭΩというように、ほぼ２倍しか抵抗変化しない。このことから、この発明に係る抵抗記憶素子１では、単に結晶粒界で伝導電子が散乱され移動度が低下するために高抵抗となっているだけではないことが説明できる。

このように、この発明に係る抵抗記憶素子１によれば、比較的高い電圧で抵抗スイッチングが可能であり、非特許文献１に記載のものと比較して、同等以上の高い抵抗変化率を実現できるのは、結晶粒界に形成されている低い結晶粒界障壁などが大きく影響しているものと考えられる。つまり、スイッチング電圧の印加により、結晶粒界の障壁の高さなども変化し、このことが高い抵抗変化率をもたらしている可能性があると推測される。なぜなら、前述したように、単に結晶粒界抵抗が高くなり、電極３および４との界面にかかる電圧が低下することにより、抵抗スイッチング現象が生じていると考えると、抵抗変化率が高いことまで説明することができないためである。

次に、この発明に係る抵抗記憶素子１の抵抗スイッチング特性について、より具体的に説明する。

図２は、この発明に係る抵抗記憶素子１の典型的な電流−電圧特性（Ｉ−Ｖ特性）を示している。なお、図２に示したＩ−Ｖ特性が有する抵抗記憶素子１は、素体を構成する半導体セラミックがＢａ_{０．９９２}Ｌａ_{０．００８}ＴｉＯ_３の組成を有するものであって、後述する実験例において、表１に示された、この発明の範囲内の特定の試料と同等のものである。図２に示したＩ−Ｖ特性を求めるため、パルス幅０．１ｓｅｃの電圧パルスを１Ｖ刻みで印加し、流れる電流を測定した。

図２を参照して、まず、０Ｖから４０Ｖまで電圧を印加していくと、約２０Ｖのところで、電流が約１２ｍＡまで上昇し［１］、さらに約４０Ｖまで電圧を印加していくと、電流が約１０ｍＡまで低下する［２］。その後、４０Ｖから０Ｖへ電圧を印加していくと、行き帰りで同じＩ−Ｖ特性を示さず［３］、低抵抗状態から高抵抗状態へ変化する。

次に、０Ｖから−４０Ｖへ電圧を印加していくと［４］、−４０Ｖのところで、電流が１００ｍＡ（電流リミット）に達する[５]。その後、−４０Ｖから０Ｖへ電圧を印加していくと、高抵抗状態から抵抗がスイッチングし、行き帰りで同じＩ−Ｖ特性を示さず［６］、高抵抗状態から低抵抗状態へ変化する。

以上のように、＋方向の電圧では、低抵抗状態から高抵抗状態へ抵抗がスイッチングし、他方、−方向の電圧では、高抵抗状態から低抵抗状態へ抵抗がスイッチングして、何度測定しても、同様の抵抗スイッチング現象が発現する。

図２に示されるように、この発明に係る抵抗記憶素子１では、数十Ｖといったスイッチング電圧を有している。非特許文献１では、３Ｖ以下のスイッチング電圧が記載されているため、数十Ｖといったスイッチング電圧は、非特許文献１に記載の抵抗記憶素子のスイッチング電圧より高い。

次に、図２に示したＩ−Ｖ特性を有する、この発明に係る抵抗記憶素子１に対して、５０Ｖの電圧を、１ｍｓｅｃ、１０ｍｓｅｃ、１００ｍｓｅｃというようにパルス幅を変えながら印加し、抵抗変化のパルス幅依存性を調査したところ、パルス幅が１ｍｓｅｃのパルス電圧やパルス幅が１０ｍｓｅｃのパルス電圧を印加しても、抵抗は変化せず、パルス幅が１００ｍｓｅｃのパルス電圧を印加して初めて抵抗が変化することが確認されている。他方、非特許文献１に記載の抵抗記憶素子では、３Ｖの電圧を印加するとき、パルス幅が１ｍｓｅｃで高抵抗化し（電流値が低下し）、さらに長い１０ｍｓｅｃのパルス幅をもって、３Ｖの電圧を印加すると、さらに高抵抗化することが確認されている。

このようなことから、この発明に係る抵抗記憶素子１では、抵抗スイッチング現象を生じさせるためには、一定値以上の電圧を加える必要があり、さらに、非特許文献１に記載の抵抗記憶素子に比べて、より長いパルス幅を持つ電圧を印加する必要があることがわかる。

そのため、この発明に係る素子を信号回路もしくは電源回路等のスイッチング素子として用いた場合、回路中に存在するスパイクノイズ（電圧もしくは電流のパルスノイズ）に対して抵抗状態が非常に安定である。よって、たとえ回路中のスパイクノイズが素子に進入したとしても素子の抵抗状態は変化せず、回路の誤作動が生じにくい。

図１に示した抵抗記憶素子１では、対をなす対向電極３および４が、素体２の厚み方向での中央部に配置されたが、厚み方向での一方端側に偏った位置に配置されてもよく、極端な場合には、対向電極３および４のいずれか一方については、素体２の外表面上に形成されてもよい。また、１対の対向電極３および４が、ともに、素体２の外表面上で所定の間隔を隔てて並ぶように配置され、互いの端縁で対向するようにされてもよい。さらに、１対の対向電極３および４が、互いの端縁で対向するように、素体２の内部における同一面上に並んで配置されてもよい。

なお、上述のように、対向電極３および４を素体２の内部に配置し、対をなす対向電極３および４に挟まれる部分が素体２のごく一部とされるのは、対向電極３および４間の間隔を小さくしながらも、素体２において所定以上の機械的強度を確保するためである。したがって、機械的強度の問題を考慮する必要がないならば、薄板状の素体の各主面上に対向電極をそれぞれ形成するようにしてもよい。

また、対をなす対向電極３および４は、スイッチング電圧を印加するために用いられるばかりでなく、電流測定用（抵抗測定用）としても用いられるが、対向電極３および４を専ら電圧印加用として用い、別に電流測定用の電極を設けてもよい。この場合、典型的には、互いに対向する状態で第１、第２および第３の電極がこの順序で形成され、たとえば、第１の電極を共通にしながら、第１および第２の電極を用いて電流測定を行ない、第１および第３の電極を用いて電圧を印加すること、あるいは、第１および第２の電極を用いて電圧を印加し、第１および第３の電極を用いて電流を測定することが考えられる。

次に、この発明による効果を確認するため、あるいは、この発明の好ましい範囲を求めるために実施した実験例について説明する。

［実験例１］
素体を構成する半導体セラミックの出発原料として、炭酸ストロンチウム（ＳｒＣＯ_３）、炭酸バリウム（ＢａＣＯ_３）、炭酸カルシウム（ＣａＣＯ_３）、酸化チタン（ＴｉＯ_２）、ならびに、ドナーとしての酸化ランタン（Ｌａ_２Ｏ_３）、酸化サマリウム（Ｓｍ_２Ｏ_３）、酸化ガドリニウム（Ｇｄ_２Ｏ_３）、酸化ディスプロシウム（Ｄｙ_２Ｏ_３）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ニオブ（Ｎｂ_２Ｏ_５）および酸化タンタル（Ｔａ_２Ｏ_５）の各粉末を用いた。そして、焼成後において表１〜表６に示すような組成になるように、上記出発原料を秤量した。

なお、表１に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＢａおよびＣａの各々を用い、かつＡとしてＬａを用いながら、Ｂを添加せず（ｚ＝０）、ドナーであるＡすなわちＬａの添加量ｙおよびＳｒサイトでのＭの置換量ｘを種々に変えたものである。

表２に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＢａおよびＣａの各々を用い、かつＢとしてＮｂを用いながら、Ａを添加せず（ｙ＝０）、ドナーであるＢすなわちＮｂの添加量ｚおよびＳｒサイトでのＭの置換量ｘを種々に変えたものである。

表３に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＢａを用い、かつＡとしてＳｍ、Ｇｄ、ＤｙおよびＹの各々を用いながら、Ｂを添加せず（ｚ＝０）、ドナーであるＡすなわちＳｍ、Ｇｄ、ＤｙおよびＹの各々の添加量ｙおよびＳｒサイトでのＭの置換量ｘを種々に変えたものである。

表４に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＣａを用い、かつＡとしてＳｍ、Ｇｄ、ＤｙおよびＹの各々を用いながら、Ｂを添加せず（ｚ＝０）、ドナーであるＡすなわちＳｍ、Ｇｄ、ＤｙおよびＹの各々の添加量ｙおよびＳｒサイトでのＭの置換量ｘを種々に変えたものである。

表５に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＢａおよびＣａの各々を用い、かつＢとしてＴａを用いながら、Ａを添加せず（ｙ＝０）、ドナーであるＢすなわちＴａの添加量ｚおよびＳｒサイトでのＭの置換量ｘを種々に変えたものである。

表６に示す各試料は、{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３において、ＭとしてＢａおよびＣａの各々を用い、ＡとしてＬａを用い、かつＢとしてＮｂを用いながら、ドナーであるＡおよびＢすなわちＬａおよびＮｂの各々の添加量ｙおよびｚならびにこれら添加量の和ｙ＋ｚを種々に変え、かつＳｒサイトでのＭの置換量ｘを種々に変えたものである。

次に、焼成後の組成が表１〜表６に示す組成となるように秤量された出発原料を分散剤とともに純水に加え、直径２ｍｍのＰＳＺボールを用いて２４時間湿式混合粉砕を行なった。混合粉砕後、得られたスラリーを乾燥し、大気中において１２００℃の温度で４時間仮焼を行なった。得られた仮焼粉末を分散剤とともに純水に加え、直径５ｍｍのＰＳＺボールを用いて２４時間粉砕し、その後、アクリル系バインダ、可塑剤および消泡剤等を加え、再度、１２時間混合し、グリーンシート成形用スラリーを得た。

次に、得られたスラリーにドクターブレード法を適用してシート状に成形し、グリーンシートを得た。このグリーンシートの厚みは約４０μｍになるように調整した。次に、グリーンシートを短冊状にカットし、対向電極を形成するため、Ｐｄを含む導電性ペーストをスクリーン印刷した。その後、対向電極となるべき導電性ペースト膜が形成されたグリーンシートを含む複数のグリーンシートを積層し、圧着し、カットすることにより、２．０ｍｍ×１．２ｍｍ×１．２ｍｍの寸法を有するグリーンチップを得た。各グリーンチップにおいて、対向電極の対向面積は約１ｍｍ^２になるように調整した。

次に、上記グリーンチップを、大気中において５５０℃の温度で脱脂処理し、その後、大気中において、１３００〜１４００℃の温度で２時間焼成した。なお、焼成温度は、ＢａおよびＣａの添加量によって異なるため、各試料の粒径が約３〜５μｍとなる焼成温度を選択した。その後、水素を３％含有する窒素雰囲気下において、６００〜１２００℃の範囲の適当な温度で４時間還元処理を行なった。

上記のようにして得られた焼成後の素体に、端子電極を形成するため、Ａｇを含む導電性ペーストを塗布し、大気中において、７５０℃の温度で焼き付け処理を行ない、評価用試料とした。

このようにして得られた各試料について、より正確な評価を行なえるようにするため、１００〜２００Ｖ、パルス幅１００ｍｓｅｃのパルス電圧を正方向および逆方向の各々に１０〜５０回印加して、エレクトロフォーミング処理を行なった上で、Ｉ−Ｖ特性を評価した。

このＩ−Ｖ特性の評価には、「ＡＤＶＡＮＴＥＳＴＲ６２４６パルスソースメーター」を用い、電圧を、０Ｖ→所定電圧（プラス側）→０Ｖ→所定電圧（マイナス側）→０Ｖとスイープさせた。また、このとき、電圧は電圧パルスで印加し、パルス幅０．１ｓｅｃで測定を行なった。このようにして求められたＩ−Ｖ特性の一例が前述した図２に示したものである。なお、図２は、前述したように、表１に示された、この発明の範囲内の特定の試料、すなわち、ＭとしてＢａを用い、ＡとしてＬａを用い、ＡすなわちＬａの添加量ｙが０．００８であり、かつＭすなわちＢａの置換量ｘが１．０００である試料のＩ−Ｖ特性を示している。

上記のようにして求められたＩ−Ｖ特性に基づき、最大抵抗変化率を求めた。最大抵抗変化率は、低抵抗状態から高抵抗状態になる極性（図２ではマイナス）における５Ｖより高い電圧で、低抵抗状態と高抵抗状態との差が最も大きくなる電圧で抵抗変化率を算出したもので、高抵抗状態にあるときの抵抗ρ_Ｈとし、低抵抗状態にあるときの抵抗をρ_Ｌとして、抵抗変化率［％］＝（ρ_Ｈ−ρ_Ｌ）／ρ_Ｌ×１００の式から求めたものである。たとえば、図２に示した試料について言えば、−５Ｖ以下（絶対値５Ｖ以上）で抵抗変化率が最も大きくなる電圧での値を求めた。このようにして最大抵抗変化率を求めたのは、抵抗記憶素子の抵抗は電圧依存性があるためである。

表１〜表６には、上述のようにして求められた最大抵抗変化率（単位は％）が示されている。なお、表１〜表６において、最大抵抗変化率の数値が記入されていない欄については、抵抗スイッチング現象が生じなかったこと、あるいは抵抗変化率が測定できない程度に低すぎたことを示している。

素体を構成する半導体セラミックの組成に関して、Ｓｒサイトで置換されるＭすなわちＢａおよびＣａの各々の置換量ｘが、０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２であり、０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２であり、０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１である、という条件を満足すれば、５０００％以上の抵抗変化率を実現することができた。

これに対して、ＡすなわちＬａ、Ｓｍ、Ｇｄ、ＤｙおよびＹの各々の置換量ｙが０．００１未満の試料では、ドナーが不足して半導体セラミックが半導体化せずに、対向電極との界面にショットキー障壁ができないため、図２に示したようなＩ−Ｖ特性のヒステリシスは確認できなかったり、抵抗変化率が５０００％より低くなったりした。

また、ＡすなわちＬａ、Ｓｍ、Ｇｄ、ＤｙおよびＹの各々の置換量ｙが０．０２を超える試料では、ドナーが過剰となり、セラミックの抵抗が低下しすぎることにより、ショットキー障壁高さが低くなり抵抗変化率が５０００％より低かった。

なお、ＭすなわちＢａおよびＣａの各々の置換量ｘを０＜ｘ≦０．５とし、ＡすなわちＬａ、Ｓｍ、Ｇｄ、ＤｙおよびＹの各々の置換量ｙを０．００５≦ｙ＋ｚ≦０．０１とすると１００００％以上といった、より高い抵抗変化率を実現している。このことから、ＭすなわちＢａおよびＣａの各々の置換量ｘ、ならびに／またはＡすなわちＬａ、Ｓｍ、Ｇｄ、ＤｙおよびＹの各々の置換量ｙをより適正に制御することにより、最適なショットキー障壁および結晶粒界構造を形成できることがわかる。

［実験例２］
実験例１における表１〜表６に示された試料のうち、後掲の表７および表８に示される組成のものを取り出し、それぞれの試料について、スイッチング電圧の絶対値を求めた。なお、ここでのスイッチング電圧は、Ｉ−Ｖ特性の低抵抗状態から高抵抗状態にスイッチングする極性において、印加電圧を０Ｖから大きくしていっているのにも関わらず、電流量が低下し始める電流の変曲点部分、すなわち図２でいう電圧が＋２０Ｖに相当する部分をスイッチング電圧と規定した。

表７および表８から明らかなように、Ｓｒサイトで置換されるＭすなわちＢａおよびＣａの各々の置換量ｘが、０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２であり、０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２であり、０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１である、という条件を満足すれば、５Ｖ以上といった高いスイッチング電圧を実現でき、このような高い駆動電圧環境において、５０００％以上の高い抵抗変化率が得られていることがわかる。

以上、実験例１および２では、ＳｒおよびＭに対するドナーとしてＬａ、Ｓｍ、Ｇｄ、ＤｙおよびＹを用いたが、これらに代えて、Ｃｅ、Ｐｒ、Ｎｄ、Ｅｕ、Ｔｂ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕが用いられても、同様の作用効果が奏される。また、これらのＹおよび希土類元素、さらにはＴｉに対するドナーとしてのＮｂおよびＴａは、それぞれが組み合わされても、同様の作用効果が奏される。

また、実験例において、エレクトロフォーミング処理において、所定のパルス電圧を正方向および逆方向に各々複数回印加したが、たとえば、片方向のみに複数回印加したり、片方向側に大きな電圧をスイープしながら印加したりしていってもよい。

Claims

素体と、前記素体の少なくとも一部を介して対向する少なくとも１対の電極とを備え、前記１対の電極間に第１方向のスイッチング電圧を印加したとき、前記素体の、前記１対の電極間に位置する部分が低抵抗化し、その後、前記第１方向のスイッチング電圧を除去しても、前記素体の低抵抗状態が保持され、他方、前記１対の電極間に前記第１方向とは逆の第２方向のスイッチング電圧を印加したとき、前記素体の、前記１対の電極間に位置する部分が高抵抗化し、その後、前記第２方向のスイッチング電圧を除去しても、前記素体の高抵抗状態が保持される、抵抗記憶素子であって、
前記素体は、
一般式：{（Ｓｒ_１−ｘＭ_ｘ）_１−ｙＡ_ｙ}（Ｔｉ_１−ｚＢ_ｚ）Ｏ_３（ただし、Ｍは、ＢａおよびＣａの少なくとも一方であり、Ａは、Ｙおよび希土類元素から選ばれる少なくとも１種の元素であり、Ｂは、ＮｂおよびＴａの少なくとも一方である。）で表され、かつ、
０＜ｘ≦０．５のとき、０．００１≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、
０．５＜ｘ≦０．８のとき、０．００３≦ｙ＋ｚ≦０．０２（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であり、および
０．８＜ｘ≦１．０のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たす半導体セラミックからなる、
抵抗記憶素子。
前記半導体セラミックは、０＜ｘ≦０．５のとき、０．００５≦ｙ＋ｚ≦０．０１（ただし、０≦ｙ≦０．０２、０≦ｚ≦０．０２）であるという条件を満たす、請求項１に記載の抵抗記憶素子。
前記素体は、前記１対の電極間に、少なくとも１つの結晶粒界を有する、請求項１に記載の抵抗記憶素子。
前記電極は、前記素体と同時焼成により形成されたものである、請求項１に記載の抵抗記憶素子。
前記電極は、Ｐｄ、Ｐｔ、Ａｇ−Ｐｄ、Ａｕ、ＲｕおよびＩｒから選ばれる１種の金属を含む、請求項１ないし４のいずれかに記載の抵抗記憶素子。