JP5320679B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、半導体装置およびその製造方法に関し、特に、高速・低損失であるだけでなく、ソフトなスイッチング特性を兼ね備えたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびその製造方法に関する。

電力用半導体装置として、６００Ｖ、１２００Ｖまたは１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバータ−インバータ等の電力変換装置に用いられており、回転モーターやサーボモーターの制御に不可欠である。

このような電力制御装置には、低損失で省電力であり、また高速、高効率であるという特性が要求されている。このような要求に対して、ＩＧＢＴにおいては、慣用の半導体基板（たとえばシリコンウェハー）を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理をおこなう方法が公知である（下記特許文献１参照。）。近年、このような低コストな方法による素子の開発および製造が主流になりつつある。また、このような方法で製造されたＩＧＢＴのキャリア周波数は、１〜１０ｋＨｚ前後が一般的である（下記非特許文献１参照。）。

ここで、上述したＩＧＢＴの低損失化は、ターンオフ損失と導通損失（オン電圧）とのトレードオフを改善することによって実現されている。具体的には、Ｎ^-ドリフト層中のキャリア濃度分布や、表面ゲート構造、Ｎ^-ドリフト層厚などを改善することによって、ターンオフ損失とオン電圧とのトレードオフを向上させている（下記特許文献２〜４参照。）。Ｎ^-ドリフト層中のキャリア濃度分布の改善とは、Ｐ⁺コレクタ層からの少数キャリアの注入を抑制させて、Ｐ⁺コレクタ層側のキャリア濃度を低下させるものである。また、表面ゲート構造の改善とは、トレンチゲート構造の採用である。また、Ｎ^-ドリフト層厚の改善とは、耐圧が減少しない範囲でＮ^-ドリフト層厚を薄くするものである。このうち、Ｎ^-ドリフト層中のキャリア濃度分布の改善は、ＩＧＢＴの低損失化に際して特に重要な要素である。

図１８および図１９は、従来型のＩＧＢＴの構成および特性を示す図である。図１８に示す半導体装置は、エピタキシャルウェハーを用いて作製されたＩＧＢＴである。図１８において半導体装置の断面図１８００に示すように、高濃度の半導体基板であるＰコレクタ層１８０４の一方の主面側に、Ｎ型のフィールドストップ層１８０３が形成されている。また、フィールドストップ層１８０３の表面には、Ｎ^-ドリフト層１８０１が形成されている。フィールドストップ層１８０３およびＮ^-ドリフト層１８０１は、Ｐコレクタ層１８０４の表面にエピタキシャル成長によって形成される。ここで、フィールドストップ層１８０３の厚さは１５μｍ、Ｎ^-ドリフト層１８０１の厚さは１２０μｍ、フィールドストップ層１８０３とＮ^-ドリフト層１８０１の総厚Ｗ_dは１３５μｍである。

また、Ｎ^-ドリフト層１８０１の表面には、Ｐベース層１８０２が形成されている。Ｐベース層１８０２の表面には、エミッタ電極１８０５が形成されている。また、Ｎ^-ドリフト層１８０１およびＰベース層１８０２に接するように、ゲート絶縁膜１８０６およびゲート電極１８０７からなるＭＯＳゲート構造が形成されている。さらに、Ｐベース層１８０２のうちエミッタ電極１８０５およびゲート絶縁膜１８０６に接する部分にＮ⁺エミッタ領域１８０８が形成されている。また、Ｐコレクタ層１８０４の他方の表面には、コレクタ電極１８０９が形成されている。

また、図１８においてエミッタ電極１８０５からの距離−ネットドーピング濃度（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１８１０に示すように、半導体装置のネットドーピング濃度は、Ｎ^-ドリフト層１８０１、フィールドストップ層１８０３、Ｐコレクタ層１８０４の順に高い。また、Ｎ^-ドリフト層１８０１のネットドーピング濃度は、Ｐベース層１８０２との界面ではほぼ０となっている。また、Ｐベース層１８０２のネットドーピング濃度は、Ｎ^-ドリフト層１８０１との界面ではほぼ０となっているが、エミッタ電極１８０５に向かって高くなっており、エミッタ電極１８０５との界面ではＮ^-ドリフト層１８０１のネットドーピング濃度よりも高くなっている。

また、図１８の特性図１８１０に示すように、図１８に示す半導体装置の高注入ライフタイム（電子のライフタイムと正孔のライフタイムとの和）τ_HLは、０．１μｓ以下である。また、両極性キャリア拡散長Ｌ_aは、１４μｍ以下である。ここで、両極性キャリア拡散長Ｌ_aは、下記式（１）で与えられる。

上記式（１）において、Ｄ_aは両極性拡散係数である。Ｄ_aは電子の拡散係数Ｄ_nとホールの拡散係数Ｄ_pを用いて下記式（２）で与えられる。

図１８に示す半導体装置のようなバイポーラパワーデバイスでは、オン状態の動作において、Ｎ^-ドリフト層のドナー濃度より数桁高いオーダーの電子と正孔がＮ^-ドリフト層に注入される（高注入状態）。このとき、電子と正孔の濃度（ｎ，ｐ）は電荷中性条件を満たし、ほぼ同数である（ｎ＝ｐ）。このような高注入状態では、電子と正孔のクーロン相互作用（キャリア同士の散乱）がキャリアの移動度に対して大きく影響し、低注入状態と比較してキャリアの移動度が低下する。よって、バイポーラパワーデバイスのキャリアの拡散長を議論する上では、両極性拡散係数を用いて算出される両極性キャリア拡散長Ｌ_aを用いて議論する必要がある。

また、キャリアのライフタイムについても同様に、高注入状態では、キャリアライフタイムのショックレー・リード・ホール（ＳＲＨ）理論から、電子のライフタイムと正孔のライフタイムとを足した高注入ライフタイムを用いて議論する必要がある。

図１８に示す半導体装置では、Ｐコレクタ層１８０４のボロンの濃度が高いため、注入抑制を十分におこなうことができない。このため、図１８に示す半導体装置では、キャリアのライフタイムを制御してＮ^-ドリフト層１８０１におけるキャリアの輸送効率を低下させている。

ここで、キャリアのライフタイム制御は、Ｎ^-ドリフト層１８０１に、熱平衡密度以上のフレンケル欠陥を導入することによっておこなわれる。フレンケル欠陥は、シリコンパワーデバイスにおいては、電子線の照射、ヘリウム原子核（アルファ線）やプロトン原子核などの荷電粒子の照射、半導体中で深い準位を形成する重金属（鉄、金、白金など）の拡散などによって形成することができる。たとえば、図１８に示す半導体装置では、重金属の拡散によってフレンケル欠陥を導入している。

ここで、温度Ｔにおけるフレンケル欠陥の熱平衡密度Ｃは、下記式（３）で与えられる。なお、下記式（３）において、Ｓ_Fはフレンケル欠陥形成のエントロピー、Ｅ_Fはエンタルピー、ｋ_Bはボルツマン定数である。温度Ｔが室温程度の場合、熱平衡密度Ｃは極めて低い値（１×１０¹¹ａｔｏｍｓ／ｃｍ³以下）であり、実質的に０と考えることができる。
Ｃ ＝ ｅｘｐ（Ｓ_F／ｋ_B）・ｅｘｐ（−Ｅ_F／ｋ_BＴ） ・・・（３）

図１９に示す半導体装置は、ＦＺウェハーを用いて作製されたＩＧＢＴである。図１８に示す半導体装置では、上述したライフタイム制御が原因でオン電圧が増加してしまうという問題があった。このような問題を解決するために、図１９に示す半導体装置が開発された。

図１９に断面図１９００に示すように、図１９に示す半導体装置は、図１８に示す半導体装置と同様に、Ｎ^-ドリフト層１９０１、Ｐベース層１９０２、Ｎ⁺フィールドストップ層１９０３、Ｐコレクタ層１９０４、エミッタ電極１９０５、ゲート絶縁膜１９０６およびゲート電極１９０７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域１９０８、コレクタ電極１９０９が形成されている。Ｎ^-ドリフト層１９０１の厚さは１００μｍ、Ｎ⁺フィールドストップ層１９０３の厚さは２５μｍ、Ｎ^-ドリフト層１９０１とＮ⁺フィールドストップ層１９０３の総厚Ｗ_dは１２５μｍである。

また、図１９においてエミッタ電極１９０５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１９１０に示すように、図１９に示す半導体装置において、Ｐベース層１９０２のネットドーピング濃度は、エミッタ電極１９０５との界面でほぼ最大である。Ｐベース層１９０２のネットドーピング濃度は、Ｎ^-ドリフト層１９０１との界面に向かって低くなり、Ｎ^-ドリフト層１９０１との界面においてほぼ０である。また、Ｎ^-ドリフト層１９０１のネットドーピング濃度は、Ｐベース層１９０２との界面においてほぼ０であるが、それ以外の領域では一定の値をとる。Ｎ⁺フィールドストップ層１９０３のネットドーピング濃度は、Ｎ^-ドリフト層１９０１との界面からＰコレクタ層１９０４との界面に向かって高くなるが、Ｐコレクタ層１９０４との界面付近では、Ｎ^-ドリフト層１９０１のネットドーピング濃度よりも低くなっている。Ｐコレクタ層１９０４のネットドーピング濃度は、Ｎ⁺フィールドストップ層１９０３との界面においてＮ^-ドリフト層１９０１のネットドーピング濃度よりも低いが、コレクタ電極１９０９との界面に向かって高くなり、コレクタ電極１９０９との界面では、Ｐベース層１９０２の最大濃度よりも高くなっている。

図１９に示す半導体装置は、裏面を削ったＦＺウェハーにイオン注入および熱処理をおこなうことによって、Ｐコレクタ層１９０４およびＮ⁺フィールドストップ層１９０３とが形成されている。これにより、Ｐコレクタ層１９０４からの少数キャリアの注入効率を抑制して、ターンオフ損失を上げることなくオン電圧を低減することができる。また、図１９に示す半導体装置は、少数キャリアの注入効率が抑制されているため、オン電圧を低下させないように、少数キャリアの輸送効率を低下させない必要がある。このため、図１９に示す半導体装置では、Ｎ^-ドリフト層１９０１に欠陥が導入されていない。

このように、図１９に示す半導体装置では、少数キャリアのライフタイム制御がおこなわれていない。よって、図１９の特性図１９１０に示すように、図１９に示す半導体装置の高注入ライフタイムτ_HLは１００μｓとなっている。また、両極性キャリア拡散長Ｌ_aは４３３μｍとなっている。

なお、図１９に示す半導体装置の耐圧を１２００Ｖまたは６００Ｖクラスとする場合、ウェハーの最終的な厚さを１００μｍ程度または１００μｍ以下とする必要がある。この要請に応えるため、近年ではウェハーの薄層化技術についても開発が進んでいる。

また、少数キャリア（ホール）の注入を抑制するため、Ｎ^-ドリフト層のうちＰコレクタ層に極めて近い（５μｍ程度）領域に、ヘリウムやプロトンといった軽イオンを照射して、局所的なフレンケル欠陥分布（厚さ１０μｍ程度）を形成したＩＧＢＴも報告されている。このＩＧＢＴは、キャリアの注入効率を抑制する目的で欠陥が導入されているため、Ｎ^-ドリフト層の内部には欠陥は導入されてはいない。

特表２００２−５２０８８５号公報 特開２００２−３０５３０５号公報 特開２００１−３３２７２９号公報 特開２００４−３１１４８１号公報 社団法人電気学会 高性能高機能パワーデバイス・パワーＩＣ調査委員会著、"パワーデバイス・パワーＩＣハンドブック"、コロナ社、１９９６年、３９６頁

しかしながら、上述した従来技術の半導体装置では、高速なキャリア周波数で動作させた場合に損失を低減することができないという問題点がある。従来技術の半導体装置では、おもにオン電圧の低減によって特性を改善しており、スイッチング損失の低減は１０％程度に留まっている。従来、ＩＧＢＴを用いたインバータなどの電力変換装置は、１〜１０ｋＨｚ程度のキャリア周波数で動作していた。このように低速な動作環境では、従来技術の半導体装置のように、ＩＧＢＴのオン電圧を低減させることによって電力変換装置の損失を低減させることが可能である。

一方、近年では、さらに高速なキャリア周波数で動作させた場合でも、低ノイズ、低損失な電力変換装置が要求されている。たとえば２０ｋＨｚ程度の高速なキャリア周波数で電力変換装置を動作させた場合、ＩＧＢＴのスイッチング損失の影響がオン電圧損失の影響に対して増大する。上述のように、従来技術の半導体装置では、おもにオン電圧の低減によって特性を改善している。このため、ＩＧＢＴのスイッチング損失の影響が増大すると、ＩＧＢＴのオン電圧を低減させたメリットが打ち消され、電力変換装置の実機損失を低下させることができなくなってしまう。

この発明は、上述した従来技術による問題点を解消するため、高速での動作時にも低損失な半導体装置を提供することを目的とする。また、この発明は、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型ドリフト層を有する半導体基板と、前記第１導電型ドリフト層の第１主面側の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第１導電型フィールドストップ層と、前記第１導電型フィールドストップ層の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高く、さらに前記第１導電型フィールドストップ層よりも厚さが薄い第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、前記第１導電型ドリフト層の第２主面側の少なくとも一部に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ領域と、前記第２導電型ベース層のうち前記第１導電型ドリフト層および前記第１導電型エミッタ領域に挟まれる部分に接するゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるＭＯＳゲート構造と、前記第１導電型エミッタ領域と前記第２導電型ベース層とに接触するエミッタ電極と、を備える半導体装置であって、前記第１導電型フィールドストップ層はプロトンによる結晶欠陥がドナー化してなる層であり、前記第１導電型ドリフト層には、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されており、前記第１導電型ドリフト層における電子のライフタイムと正孔のライフタイムとの和が０．１μｓ以上６０μｓ以下であり、前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和が、前記第１導電型ドリフト層のフレンケル欠陥密度が熱平衡密度である場合の電子および正孔の拡散長よりも小さく、前記フレンケル欠陥が前記プロトンによる結晶欠陥のドナーも含むことにより、前記第１導電型ドリフト層の少数キャリア濃度が、前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなっており、前記第２導電型コレクタ層と前記第１導電型フィールドストップ層とのｐｎ接合が、前記半導体基板のチップ側面に達していることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型ドリフト層のほぼ中間付近にピークを有し、前記第２導電型ベース層および前記第１導電型フィールドストップ層に向かって傾きをもって減少する不純物濃度分布を有するドナー化したブロードバッファ層をさらに備え、前記ブロードバッファ層を中心に前記第１導電型ドリフト層のうち前記コレクタ層側の５０％以上の厚さの領域に、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されていることを特徴とする。

また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和は、前記第１導電型ドリフト層または前記第１導電型フィールドストップ層における電子および正孔の拡散長の２倍よりも小さいことを特徴とする。

請求項１〜３の発明によれば、高速な動作をおこなう場合においても、半導体装置のオン電圧およびターンオフ損失を低減させることができる。

また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の半導体装置を製造する場合において、前記第１導電型ドリフト層の少数キャリア濃度が前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなるように、前記第１導電型ドリフト層となる第１導電型半導体基板の、前記第１導電型ドリフト層の５０％以上の厚さの領域に、前記第１導電型半導体基板の深さ方向に沿って熱平衡密度以上のフレンケル欠陥を導入する工程と、前記フレンケル欠陥が導入された前記第１導電型半導体基板の厚さを減じる工程と、厚さが減じられた前記第１導電型半導体基板に不純物を注入して、前記第１導電型フィールドストップ層とのｐｎ接合が前記第１導電型半導体基板のチップ側面に達し、かつ前記第１導電型フィールドストップ層よりも厚さが薄い前記第２導電型コレクタ層を形成する工程と、を含むことを特徴とする。

また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記第１導電型半導体基板に荷電粒子線を照射して前記第１導電型半導体基板に熱平衡密度以上のフレンケル欠陥を導入することを特徴とする。

また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記荷電粒子線は、電子線であることを特徴とする。

請求項４〜６の発明によれば、電子線などの荷電粒子の照射によって、半導体基板内に熱平衡密度以上のフレンケル欠陥を導入することによって、高速な動作をおこなう場合においてもオン電圧およびターンオフ損失を低減させることができる半導体装置を製造することができる。

本発明にかかる半導体装置によれば、高速での動作時にも低損失な半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成および特性を示す図である。図１において半導体装置の断面図１００に示すように、Ｎ^-ドリフト層１の一方の主面側に、Ｐベース層２が形成されている。また、Ｎ^-ドリフト層１の他方の主面側には、Ｎ^-ドリフト層１より不純物濃度が高いＮ型のフィールドストップ層３が形成されている。また、フィールドストップ層３の表面には、Ｐコレクタ層４が形成されている。Ｎ^-ドリフト層１には、全体に熱平衡密度以上のフレンケル欠陥が導入されている。

また、Ｐベース層２の表面には、エミッタ電極５が形成されている。また、Ｎ^-ドリフト層１およびＰベース層２に接するように、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造が形成されている。さらに、Ｐベース層２のうちエミッタ電極５およびゲート絶縁膜６に接する部分にＮ⁺エミッタ領域８が形成されている。また、Ｐコレクタ層４の表面には、コレクタ電極９が形成されている。

一例として、図１に示す半導体装置を、耐圧が１２００Ｖクラスで、定格電流が７５Ａとなるように、チップサイズを８ｍｍ×８ｍｍとして作製した場合の各部のネットドーピング濃度および寸法を例示する。寸法については、Ｐベース層２とエミッタ電極５との界面を基準とし、特に断らない限り、この界面からの距離で表す。

Ｐベース層２とＮ^-ドリフト層１との界面までの距離は、３μｍである。Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１４０μｍである。Ｎ^-ドリフト層１とフィールドストップ層３との界面から、フィールドストップ層３とＰコレクタ層４との界面までの距離、すなわちフィールドストップ層３の厚さは、３０μｍである。また、フィールドストップ層３とＰコレクタ層４との界面から、Ｐコレクタ層４とコレクタ電極９との界面までの距離、すなわちＰコレクタ層４の厚さは、０．５μｍである。

ここで、Ｎ^-ドリフト層１とフィールドストップ層３との総厚をドリフト層厚Ｗ_dとすると、図１の半導体装置のドリフト層厚Ｗ_dは、１３６．５μｍである。ドリフト層厚Ｗ_dは、フィールドストップ層３の厚さが１μｍ以上の場合、Ｎ^-ドリフト層１とフィールドストップ層３との総厚を指すものとする。また、フィールドストップ層３の厚さが１μｍ未満の場合、Ｎ^-ドリフト層１の厚さのみを指すものとする。

また、図１において、エミッタ電極５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１１０に示すように、Ｐベース層２のネットドーピング濃度は、エミッタ電極５との界面において５×１０¹⁶ａｔｏｍｓ／ｃｍ³であり、Ｎ^-ドリフト層１に向かって低くなり、Ｎ^-ドリフト層１との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低い。Ｎ^-ドリフト層１のネットドーピング濃度は、Ｐベース層２との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低いが、それ以外の領域では５×１０¹³ａｔｏｍｓ／ｃｍ³である。

フィールドストップ層３のネットドーピング濃度は、Ｎ^-ドリフト層１との界面において５×１０¹³ａｔｏｍｓ／ｃｍ³であり、Ｐコレクタ層４に向かって高くなるが、Ｐコレクタ層４との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低い。Ｐコレクタ層４のネットドーピング濃度は、フィールドストップ層３との界面において５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低いが、コレクタ電極９に向かって高くなり、コレクタ電極９との界面で１×１０¹⁸ａｔｏｍｓ／ｃｍ³となる。

また、図１の特性図１１０に示すように、図１に示す半導体装置の高注入ライフタイムτ_HLは約５μｓとなっている。これは、Ｎ^-ドリフト層１の全体に熱平衡密度以上のフレンケル欠陥を導入し、少数キャリアのライフタイムを低下させているためである。また、両極性キャリア拡散長Ｌ_aは約９７μｍであり、両極性キャリア拡散長Ｌ_aは、ドリフト層厚Ｗ_dよりも小さくなっている。

つぎに、図１に示す半導体装置の製造プロセスについて説明する。ここでは、一例として、図１に例示した寸法およびネットドーピング濃度の半導体装置（耐圧：１２００Ｖクラス、定格電流：７５Ａ）を製造する場合について説明する。図２は、図１に示す半導体装置の製造プロセスを示す図である。まず、半導体基板として、比抵抗が４０〜８０Ωｃｍ、たとえば５５ΩｃｍのＮ型のＦＺウェハー１０を用意する。ＦＺウェハー１０の直径は、たとえば６インチである。

このＦＺウェハー１０に、標準的なＭＯＳデバイスのプロセス工程を施し、断面図２００に示すように、Ｐベース層２、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域８を形成する。つぎに、図２の断面図２１０に示すように、ＦＺウェハー１０に、電子線を照射する。このとき、電子線の加速電圧は、たとえば４．８ＭｅＶであり、電子線の線量は、たとえば８０ｋＧｙである。その後、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この電子線照射によって、ＦＺウェハー１０にフレンケル欠陥が導入され、キャリアの高注入ライフタイムは約５μｓとなる。

つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、断面図２２０に点線で示すようにＦＺウェハー１０の厚さを減じる。このとき、ＦＺウェハー１０の厚さは１００〜１６０μｍ、たとえば１４０μｍとする。その後、図２の断面図２３０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対してリン（Ｐ）イオンおよびボロン（Ｂ）イオンをイオン注入する。このときのリンイオンの加速電圧は、たとえば７００ｋｅＶであり、リンイオンのドーズ量は、たとえば３×１０¹³ａｔｏｍｓ／ｃｍ²である。また、ボロンイオンの加速電圧は、たとえば５０ｋｅＶであり、ボロンイオンのドーズ量は、たとえば１×１０¹³ａｔｏｍｓ／ｃｍ²である。

つぎに、ＦＺウェハー１０の裏面（イオン注入面）に対して、ＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、リンイオンおよびボロンイオンを活性化させる。このとき、レーザ光のエネルギー密度は、たとえば３Ｊ／ｃｍ²、遅延時間は、たとえば３００ｎｍである。

ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、特開２００５−２２３３０１号公報に詳述されている。

活性化されたリンイオンは、ＦＺウェハー１０の裏面から深さ１μｍ、ピーク濃度５×１０¹⁵ｃｍ³のフィールドストップ層３を形成する（断面図２４０参照）。また、活性化されたボロンイオンは、ＦＺウェハー１０の裏面から深さ０．５μｍ、ピーク濃度１×１０¹⁷ｃｍ³のＰコレクタ層４を形成する（断面図２４０参照）。

なお、フィールドストップ層３を形成する際に注入するイオンを、リンよりも拡散係数が大きいＮ型元素（たとえばセレンやイオウなど）にして、リンを用いるよりも拡散深さが深いバッファ層を形成してもよい。この場合、注入するイオンの加速電圧は、たとえば１００ｋｅＶ、ドーズ量は、たとえば１×１０¹³ａｔｏｍｓ／ｃｍ²とする。また、１０００℃、６０分の熱処理をおこなって注入イオンを活性化させる。この方法によって形成されるフィールドストップ層３は、ＦＺウェハー１０の裏面から深さ３０μｍ、表面濃度１×１０¹⁵ｃｍ³程度となる。

その後、ＦＺウェハー１０の表面側（ＭＯＳゲート構造が形成されている側）に、Ａｌ−Ｓｉを５μｍスパッタリングにて成膜し、フォトエッチングしてエミッタ電極５を形成する。最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図２４０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ^-ドリフト層１となる。図２の特性図２５０は、断面図２４０の半導体装置に対応するネットドーピング濃度のプロファイルである。

図３は、図１に示す半導体装置および従来技術による半導体装置のターンオフ損失およびオン電圧のトレードオフ特性を示すグラフである。図３において、縦軸に示すのは半導体装置のターンオフ損失（ｍＪ）、横軸に示すのは半導体装置のオン電圧（Ｖ）である。また、図３において、白四角（□）で示すのは、図１に示す半導体装置（以下、「本願発明」という）の特性値である。また、黒四角（■）で示すのは、実施の形態１の半導体装置の製造工程において、電子線の照射線量（図２の断面図２１０参照）を２００ｋＧｙとして、より多くの欠陥を導入した場合（以下、「比較例」という）の特性値である。また、白三角（△）で示すのは、図１８に示す構造の半導体装置（以下、「従来例Ａ」という）の特性値、白丸（○）で示すのは、図１９に示す構造の半導体装置（以下、「従来例Ｂ」という）の特性値である。

なお、図３に示したターンオフ特性は、図４に示すチョッパー回路にて計測した。図４は、図３のターンオフ特性の測定に用いるチョッパー回路の回路図である。図４に示すチョッパー回路４００において、ＤＣバス電圧は６００Ｖ、ゲート抵抗Ｒｇは８Ω、ゲート電圧は±１５Ｖ、負荷インダクタンスＬｍは１ｍＨである。また、測定時の温度は１２５℃である。この条件にてＩＧＢＴに±１５Ｖのゲート電圧を印加してスイッチングさせ特性を測定した。

図３において、従来例Ａの特性値と従来例Ｂの特性値とを比較する。まず、オン電圧について検討すると、従来例Ｂのオン電圧は従来例Ａのオン電圧と比較して約０．５Ｖ低減されている。すなわち、従来例Ｂのオン電圧は従来例Ａと比較して大幅に改善されている。しかし、ターンオフ損失について検討すると、従来例Ｂのターンオフ損失は従来例Ａと比較して約１０％の低減に留まっている。

つぎに、本願発明の特性値と従来例Ｂの特性値とを比較する。まず、オン電圧について検討すると、従来例Ｂのオン電圧と比較して本願発明のオン電圧は約３％増加している。一方、ターンオフ損失について検討すると、本願発明のターンオフ損失は従来例Ｂのターンオフ損失の約半分に低減している。すなわち、本願発明は従来例Ｂと比較してわずかなオン電圧の増加で大幅にターンオフ損失を低減させることができる。

つぎに、本願発明の特性値と比較例の特性値とを比較する。比較例のターンオフ損失は、本願発明のターンオフ損失と比較しておよそ５０％減少している。しかし、比較例のオン電圧は本願発明のオン電圧と比較して約０．４Ｖ増加しており、ターンオフ損失の減少量と比較してオン電圧の増加量が大きくなっている。

このように、図１に示す半導体装置（本願発明）がオン電圧の増加を抑えつつターンオフ損失を低減できるのは、第１に、Ｎ^-ドリフト層１へのフレンケル欠陥の導入密度および導入範囲を制御して、Ｎ^-ドリフト層１におけるキャリアのライフタイムを制御したためである。第２に、キャリアのライフタイムが制御されてない場合（Ｎ^-ドリフト層１のフレンケル欠陥密度が熱平衡密度程度である場合）における両極性キャリアの拡散長Ｌ_a0よりも、ドリフト層Ｗ_dを薄くしたためである。

図５は、図１に示す半導体装置および従来技術による半導体装置の少数キャリアの濃度分布を示したグラフである。図５において、縦軸に示すのは少数キャリアの濃度、横軸に示すのはエミッタ電極からの距離であり、横軸の値が０の点はエミッタ電極との界面を、横軸の値がＬの点はコレクタ電極との界面をそれぞれ示す。また、図５において、太実線で示すのは本願発明の濃度分布、細実線で示すのは比較例の濃度分布、点線で示すのは従来例Ａの濃度分布、一点破線で示すのは従来例Ｂの濃度分布である。

図５において点線で示す従来例Ａは、Ｐ型の高濃度ボロン基板（Ｐコレクタ層）から大量の少数キャリア（ホール）が注入される。また、Ｎ^-ドリフト層に大量のフレンケル欠陥を導入してキャリアの輸送効率を減らしているため、両極性キャリア拡散長Ｌ_a（１４μｍ以下：図１８参照）がドリフト層厚Ｗ_d（１３５μｍ：図１参照）よりも短くなっている。このため、従来例Ａの少数キャリア濃度は、Ｐコレクタ層側で最大となり、Ｎ^-ドリフト層１の中心付近で最小となっている。この結果、従来例Ａではオン電圧が大きくなるとともに、Ｐコレクタ層側のキャリアでターンオフ損失が増加して、トレードオフが悪化する（図３参照）。

また、一点破線で示す従来例Ｂは、Ｐコレクタ層のキャリア濃度が低いためにキャリアの注入効率が低減される。また、従来例Ｂは、Ｎ^-ドリフト層１に欠陥が導入されていないため、Ｎ^-ドリフト層１におけるキャリアの輸送効率が高くなっている。よって、両極性キャリア拡散長Ｌ_a（４３３μｍ：図１９参照）がドリフト層厚Ｗ_d（１２５μｍ：図１９参照）よりも長くなり、Ｐコレクタ層側のキャリア濃度がエミッタ電極側のキャリア濃度よりも低くなっている。このような分布によって、従来例Ｂのオン電圧特性は従来例Ａと比較して大幅に改善されている（図３参照）。しかし、従来例Ｂでは、両極性キャリア拡散長Ｌ_aが長いため、Ｎ^-ドリフト層の中央付近におけるキャリアの蓄積濃度が高くなっている。ここで、ターンオフ損失特性は、内部の蓄積キャリアの排出量によって定まる。よって、従来例Ｂでは、Ｎ^-ドリフト層の中央付近の蓄積キャリアによって、ターンオフ損失の低下が妨げられてしまう（図３参照）。

一方、太実線で示す本願発明は、Ｎ^-ドリフト層１におけるキャリア濃度が低くなっている。これは、Ｎ^-ドリフト層１に熱平衡密度以上のフレンケル欠陥が導入されているためである。この結果、本願発明のターンオフ損失は従来例Ｂのターンオフ損失のおよそ半分となっている（図３参照）。

また、細実線で示す比較例も本願発明と同様に、Ｎ^-ドリフト層１のキャリア濃度が低くなっている。比較例では、本願発明と比較して照射される電子線の強度が強いため、本願発明よりも多くのフレンケル欠陥が導入されている。このため、比較例の少数キャリア濃度は、本願発明の少数キャリア濃度よりも低くなっている。

つぎに、本願発明におけるフレンケル欠陥の導入位置および導入量（濃度）について説明する。まず、本願発明におけるフレンケル欠陥の導入位置について説明する。本願発明では、キャリアの輸送効率ではなくキャリアの注入効率を低減させている。従来技術のように、Ｐコレクタ層４とフィールドストップ層３の近傍（たとえばＰコレクタ層４とフィールドストップ層３との界面であるＰＮ接合から±１０μｍ程度まで）に欠陥を局在させるような方法では、キャリアの注入効率を低減させることができず、本願発明の効果は得られない。本願発明のように、Ｎ^-ドリフト層１全体、あるいはすくなくともＮ^-ドリフト層１の５０％以上の厚さで熱平衡密度以上のフレンケル欠陥を導入することによって、キャリアの注入効率を低減させて、ターンオフ損失を低下させることができる。

つぎに、Ｎ^-ドリフト層中に導入するフレンケル欠陥の濃度について説明する。フレンケル欠陥の濃度が熱平衡密度である場合、結晶中の欠陥密度は１×１０¹¹／ｃｍ³以下となる。これは、ほぼ理想的な結晶の欠陥密度である。このため、高注入ライフタイムτ_HLは６０μｓ以上となる。また、室温（３００Ｋ）では、Ｄ_a＝１８．７９（ｃｍ²／ｓ）である。よって、フレンケル欠陥が熱平衡密度に導入されている場合における両極性キャリア拡散長（以下、熱平衡拡散長という）Ｌ_a0は、上記式（１）より、Ｌ_a0＝３３５．８（μｍ）となる。また、熱平衡密度以上のフレンケル欠陥を導入する場合の両極性キャリア拡散長Ｌ_aは、熱平衡拡散長Ｌ_a0＝３３５．８（μｍ）以下となる。ドリフト層厚Ｗ_dより両極性キャリア拡散長Ｌ_aが十分大きいと、少数キャリア濃度分布は従来例Ｂのように直線的な分布となり、Ｎ^-ドリフト層中心付近のキャリア濃度が高くなる。このため、従来例Ｂでは、オン電圧は低くなるがターンオフ損失は大きくなる。

一方、ドリフト層厚Ｗ_dよりも両極性キャリア拡散長Ｌ_aが十分小さいと、従来例ＡのようにＮ^-ドリフト層１の中心付近でキャリア濃度が急激に減少する。このため、ターンオフ損失は低下するがオン電圧は高くなってしまう。また、熱平衡拡散長Ｌ_a0よりもＮ^-ドリフト層１の厚さＷ_dが大きい場合は、欠陥の導入量に対してオン電圧が指数関数的に増加してしまう。したがって、ドリフト層厚Ｗ_dは熱平衡拡散長Ｌ_a0（３３５．８μｍ）よりも小さくなくてはならない。

ここで、本発明者の実験から、ドリフト層厚Ｗ_dが熱平衡拡散長Ｌ_a0以下の場合、両極性キャリア拡散長Ｌ_aがＷ_d／２よりも大きい範囲では、両極性キャリア拡散長Ｌ_aを増加させてもオン電圧の増加率は低いことが明らかになった。図６は、Ｎ^-ドリフト層における両極性キャリア拡散と半導体装置のオン電圧との関係を示したグラフである。図６において、縦軸は、それぞれのオン電圧を、ライフタイム制御をおこなっていない（フレンケル欠陥を意図的に導入していない）状態のオン電圧で規格化した値（以下、「規格化オン電圧」という）である。また、横軸は両極性キャリア拡散長Ｌ_a（μｍ）である。

また、図６において太実線で示すのはドリフト層厚Ｗ_d＝６０μｍの場合の特性値、細実線で示すのはドリフト層厚Ｗ_d＝１３５μｍの場合の特性値、太点線で示すのはドリフト層厚Ｗ_d＝２００μｍの場合の特性値、細点線で示すのはドリフト層厚Ｗ_d＝２５０μｍの場合の特性値、一点破線で示すのはドリフト層厚Ｗ_d＝３００μｍの場合の特性値である。図６に示すように、ドリフト層厚Ｗ_dがいずれの場合であっても、ドリフト層厚Ｗ_dと両極性キャリア拡散長Ｌ_aとが等しくなるとき（Ｗ_d＝Ｌ_a）の規格化オン電圧は１．０４となる。

また、規格化オン電圧が１．０４よりも小さく、かつ両極性キャリア拡散長Ｌ_aが熱平衡拡散長Ｌ_a0よりも短い場合（すなわち、熱平衡密度以上のフレンケル欠陥が導入されている場合）は、オン電圧を増加せずにターンオフ損失を減少させることができることが実験で明らかになった。たとえば、図６において符号Ａで示すのは本願発明の特性値であり、規格化オン電圧は１．０３、両極性キャリア拡散長は約１４０μｍである。

一方、規格化オン電圧が１．１よりも大きくなるとオン電圧は増大する。符号Ｂで示すのは比較例の特性値である。比較例では、電子線の照射量が２００ｋＧｙに引き上げられているため、本願発明と比較してＮ^-ドリフト層１の欠陥密度が大きくなっている。このため、両極性キャリア拡散長Ｌ_aがドリフト層厚Ｗ_d（１３５μｍ）の半分よりも短い約５０μｍとなっている。したがって、比較例では規格化オン電圧が１．２７、実際のオン電圧は２．２６Ｖとなっており、オン電圧が増大している。

ここで、ＰｉＮ型ダイオードは、導通時に表面側および裏面側の両面からドナー濃度よりも多くのキャリアが注入される。これにより、伝導度変調が生じて両極性キャリア拡散長が短くなり、図５に示すように、本願発明および比較例ではＮ^-ドリフト層中心付近のキャリア濃度が最も濃度が低くなるような分布となる。

一方、表面側および裏面側の両面から注入されるキャリアの拡散長がドリフト層厚Ｗ_dの半分、すなわちＷ_d／２よりも短くなると、Ｎ^-ドリフト層中間部分の濃度が極端に減少して伝導度変調が生じにくくなり、オン電圧が増加する。さらに、ドリフト層厚Ｗ_dが２００μｍ以上かつ両極性拡散長Ｌ_aが熱平衡拡散長Ｌ_a0に近い場合は、わずかな欠陥の導入で両極性キャリア拡散長Ｌ_aがＷ_d／２よりも小さくなるため、オン電圧が増加する。

なお、高注入ライフタイムが０．１μｓよりも短くなると、両極性キャリア拡散長Ｌ_aは１４μｍとなり、Ｗ_d／２よりも極めて小さくなる。このため、高注入ライフタイムは０．１μｓ以上であることが望ましい。以上より、ＩＧＢＴのドリフト層厚Ｗ_dは熱平衡拡散長Ｌ_a0より短く、かつ両極性キャリア拡散長Ｌ_aがＷ_d／２よりも長いことが望ましい。

また、Ｐコレクタ層４の厚さは、フィールドストップ層３の厚さよりも十分薄くなければならない。Ｐコレクタ層４の不純物の積分濃度を、近似的に濃度が矩形分布であると仮定してＮ_aＷ_a、同じくフィールドストップ層３の積分濃度をＮ_bＷ_bとおく。ここでＮ_a，Ｎ_bはそれぞれＰコレクタ層４およびフィールドストップ層３のピーク濃度、Ｗ_a，Ｗ_bはそれぞれＰコレクタ層４およびフィールドストップ層３の拡散深さである。Ｐコレクタ層４およびフィールドストップ層３の不純物濃度は、実際にはガウス関数的な分布をとる。しかし、各層のピーク濃度とガウス関数の特徴的な長さ（ピーク値の１／ｅとなる幅、すなわち各層の分布の拡散深さ）との積によって各層の積分濃度を近似することができる。このとき、フィールドストップ層３におけるキャリアの輸送効率をα_t、Ｐコレクタ層４からのキャリアの注入効率をη_eとおけば、キャリアの増幅率γ_eは、下記式（４）で表される。

上述の本発明の範囲を満たすには、低注入条件として増幅率γ_eはおよそ０．５であり、かつ、両極性キャリア拡散長Ｌ_aはドリフト層厚Ｗ_dより大きくなければならない。このことから、両極性キャリア拡散長Ｌ_aは、フィールドストップ層３の拡散深さＷ_bよりも十分大きくなければならない（Ｌ_a＞＞Ｗ_d）。これらの条件から、キャリアの増幅率γ_eは下記式（５）のように近似できる。

Ｐコレクタ層４のピーク濃度Ｎ_aは、フィールドストップ層３のピーク濃度Ｎ_bより十分大きい（Ｎ_a＞＞Ｎ_b：図１参照）。このため、上記式（４）を満たすには、Ｐコレクタ層Ｐの拡散深さＷ_aは、フィールドストップ層３の拡散深さＷ_bより十分小さくなければならない（Ｗ_a＜＜Ｗ_b）。よって、本願発明では、Ｐコレクタ層４の厚さは、フィールドストップ層３の厚さよりも十分薄くなければならない。

図７は、本願発明および従来例の半導体装置を用いたインバータのインバータ損失を示すグラフである。図７において、インバータの動作条件は、出力周波数２０Ｈｚ、出力電流１８Ａｍｐｓ、キャリア周波数２０ｋＨｚ、力率０．８５である。図７に示すように、従来例Ａと比較した従来例Ｂのインバータ損失は２Ｗ（−７％）の低下に留まっている。一方、本願発明のインバータ損失は従来例Ａと比較して１１Ｗ（−３８％）低下している。また、比較例のインバータ損失は従来例Ａと比較して５Ｗ（−１８％）の低下となっている。比較例では、ターンオフ損失は低減できるもののオン電圧が増加してしまうためである。このように、本願発明は、高周波数（２０ｋＨｚ）での動作条件においてインバータ損失を大幅に低減させることができる。

（実施の形態２）
実施の形態２では、図１に示す半導体装置の製造方法の変形例について説明する。図８および図９は、図１に示す半導体装置の他の製造プロセスを示す図である。図２に示した製造方法との違いは、フィールドストップ層３をプロトンのドナー化現象を用いて形成した点である。以下、図２に示した製造方法と同様の点については、詳細な説明を省略する。

まず、図８の断面図８００に示すように、ＦＺウェハー１０の一方の主面に、Ｐベース層２、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域８を形成する。つぎに、ＦＺウェハー１０の表面側（ＭＯＳゲート構造が形成されている側）に、Ａｌ−Ｓｉを５μｍスパッタリングにて成膜し、フォトエッチングしてエミッタ電極５を形成する。

つぎに、断面図８１０に示すように、ＦＺウェハー１０に対して裏面側（ＭＯＳゲート構造が形成されていない側）からプロトンを照射する。このときのプロトンの加速電圧は、たとえば２０ＭｅＶであり、プロトンのドーズ量は、たとえば１×１０¹²／ｃｍ²である。このとき、アルミアブソーバを用い、その厚さを調節して、プロトンの飛程がＦＺウェハー１０の裏面から１３０μｍとなるようにする。断面図８１０において、×印は、プロトンの照射によりＦＺウェハー１０内に生じた結晶欠陥１２を示す。

つぎに、断面図８２０に示すように、エミッタ電極５の側からＦＺウェハー１０に、電子線を照射する。このとき、電子線の線量は、たとえば４０ｋＧｙである。この電子線照射によって、ＦＺウェハー１０（図１のＮ^-ドリフト層１およびフィールドストップ層３となる領域）にフレンケル欠陥が導入される。その後、断面図８３０に示すように、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この処理によって、フィールドストップ層３が形成される。

つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、図９の断面図９００に点線で示すようにＦＺウェハー１０の厚さを減じる。このとき、ＦＺウェハー１０の厚さは１００〜１６０μｍ、たとえば１４０μｍとする。その後、断面図９１０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対してボロン（Ｂ）イオンをイオン注入する。このときのボロンイオンの加速電圧は、たとえば５０ｋｅＶであり、ボロンイオンのドーズ量は、たとえば１×１０¹³ａｔｏｍｓ／ｃｍ²である。

つぎに、ＦＺウェハー１０の裏面（イオン注入面）に対してＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、ボロンイオンを活性化させる。このとき、レーザ光のエネルギー密度は、たとえば３Ｊ／ｃｍ²、遅延時間は、たとえば３００ｎｍである。活性化されたボロンイオンはｐコレクタ層４を形成する（断面図９２０参照）。

最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図９２０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ^-ドリフト層１となる。図９の特性図９３０は、断面図９２０の半導体装置に対応するネットドーピング濃度のプロファイルである。

図８および図９に示す半導体装置の製造方法によれば、ウェハーを薄くする工程をおこなう前に、ウェハー表面の電極やフィールドストップ層３を形成することができる。これにより、ウェハーの薄層化工程をおこなった後にウェハー表面の電極やフィールドストップ層３を形成する場合と比較して、工程間搬送でのウェハーのハンドリングやウェハーの反りによる割れ不良を削減することができる。

（実施の形態３）
実施の形態３においても、実施の形態２と同様に図１に示す半導体装置の製造方法の変形例について説明する。図１０および図１１は、図１に示す半導体装置の他の製造プロセスを示す図である。図８および図９に示した製造方法との違いは、ＦＺウェハー１０に酸素を導入することによって、プロトンをドナー化し易くした点である。以下、図８および図９に示した製造方法と同様の点については、詳細な説明を省略する。

まず、図１０の断面図１０００に示すように、ＦＺウェハー１０の両面から酸素を導入し、ＦＺウェハー１０における酸素濃度をおよそ１×１０¹⁵ａｔｏｍｓ／ｃｍ³とする。つぎに、断面図１０１０に示すように、標準的なＭＯＳデバイスのプロセス工程によって、Ｐベース層２、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域８を形成する。

つぎに、断面図１０２０に示すように、ＦＺウェハー１０に対して裏面側（ＭＯＳゲート構造が形成されていない側）から図８の説明と同じ条件でプロトンを照射する。断面図１０２０において、×印は、プロトンの照射によりＦＺウェハー１０内に生じた結晶欠陥１２を示す。つぎに、断面図１０３０に示すように、エミッタ電極５の側から図８の説明と同じ条件でＦＺウェハー１０に電子線を照射する。この電子線照射によって、ＦＺウェハー１０にフレンケル欠陥が導入される。

その後、図１１の断面図１１００に示すように、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この処理によって、フィールドストップ層３が形成される。つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、断面図１１１０に点線で示すようにＦＺウェハー１０の厚さを減じる。その後、断面図１１２０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対して、図９の説明と同じ条件でボロン（Ｂ）イオンをイオン注入する。その後、ＦＺウェハー１０の裏面（イオン注入面）に図９の説明と同じ条件でＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、ボロンイオンを活性化させる。

最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図１１３０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ^-ドリフト層１となる。図１１の特性図１１４０は、断面図１１３０の半導体装置に対応するネットドーピング濃度のプロファイルである。

図１０および図１１に示す半導体装置の製造方法によれば、ウェハーに酸素を導入し、プロトンをドナー化し易くすることによって、より精度よくフィールドストップ層３を形成することができる。

（実施の形態４）
図１２は、実施の形態４にかかる半導体装置の構成、ネットドーピング濃度およびプロトン分布を示す図である。実施の形態４にかかる半導体装置は、図１２の断面図１２００に示すように、Ｎ^-ドリフト層１、Ｐベース層２、フィールドストップ層３、Ｐコレクタ層４、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域８、コレクタ電極９が形成されている。

また、図１２においてエミッタ電極５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１２１０に示すように、Ｎ^-ドリフト層１のネットドーピング濃度は、Ｎ^-ドリフト層１のほぼ中間付近にピークを有し、Ｐベース層２およびフィールドストップ層３に向かって、傾きをもって減少している。すなわち、図１２に示す半導体装置は、ブロードバッファ構造となっている。Ｐベース層２、フィールドストップ層３およびＰコレクタ層４のネットドーピング濃度は、ともにＮ^-ドリフト層１のネットドーピング濃度よりも高い。

Ｐベース層２とＮ^-ドリフト層１との界面までの距離は、３μｍである。Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１２０μｍである。フィールドストップ層３とＰコレクタ層４との界面から、Ｐコレクタ層４とコレクタ電極９との界面までの距離、すなわちＰコレクタ層４の厚さは、０．５μｍである。また、ドリフト層厚Ｗ_dは１１６．５μｍである。

Ｐベース層２のネットドーピング濃度は、エミッタ電極５との界面において５×１０¹⁶ａｔｏｍｓ／ｃｍ³であり、Ｎ^-ドリフト層１に向かって低くなり、Ｎ^-ドリフト層１との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低い。Ｎ^-ドリフト層１のネットドーピング濃度は、Ｐベース層２との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低いが、Ｐベース層２との界面近傍で５×１０¹³ａｔｏｍｓ／ｃｍ³となる。

そして、Ｎ^-ドリフト層１のほぼ中間付近でピークとなる箇所のネットドーピング濃度は、１．５×１０¹⁴ａｔｏｍｓ／ｃｍ³である。また、Ｎ^-ドリフト層１の、フィールドストップ層３との界面およびその付近におけるネットドーピング濃度は、５×１０¹³ａｔｏｍｓ／ｃｍ³である。

フィールドストップ層３のネットドーピング濃度は、Ｎ^-ドリフト層１との界面において５×１０¹³ａｔｏｍｓ／ｃｍ³であり、Ｐコレクタ層４に向かって高くなる。フィールドストップ層３のネットドーピング濃度は、Ｐコレクタ層４との界面近傍でＮ^-ドリフト層１のピークのネットドーピング濃度である１．５×１０¹⁴ａｔｏｍｓ／ｃｍ³よりも高くなるが、Ｐコレクタ層４との界面では、５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低い。

Ｐコレクタ層４のネットドーピング濃度は、フィールドストップ層３との界面において５×１０¹³ａｔｏｍｓ／ｃｍ³よりも低いが、コレクタ電極９に向かって高くなり、コレクタ電極９との界面で１×１０¹⁸ａｔｏｍｓ／ｃｍ³となる。

また、図１２の特性図１２１０に示すように、図１２に示す半導体装置の高注入ライフタイムτ_HLは約５μｓとなっている。また、両極性キャリア拡散長Ｌ_aは９７μｍであり、両極性キャリア拡散長Ｌ_aは、ドリフト層厚Ｗ_d（１１６．５μｍ）よりも小さくなっている。

図１２に示す半導体装置は、たとえば、図８および図９に示したプロセスとほぼ同様のプロセスで製造することができる。図８および図９に示したプロセスと異なる点は、ＦＺウェハー１０にプロトンを照射する際（図８の断面図８１０参照）、アルミアブソーバを用いて飛程がＦＺウェハー１０の裏面（エミッタ電極５が形成されていない面）側から１３０μｍとなるように１回目の照射をおこなった後、アルミアブソーバを用いて飛程が表面から５０μｍとなるように２回目の照射をおこなう点である。このときのプロトンの加速電圧は、たとえば９ＭｅＶである。

２回目のプロトン照射をおこなった段階で、ＦＺウェハー１０には、ドナー化したブロードバッファ層を中心にＮ^-ドリフト層１の５０％以上の領域でフレンケル欠陥が導入される。この後、図８の説明と同様に、たとえば４０ｋＧｙの線量で電子線を照射した後に、熱処理をおこなって欠陥を導入する。これにより、実施の形態４にかかる半導体装置の規格化オン電圧は１．０４以下となり、ターンオフ損失を低減することができる。なお、２回目のプロトン照射をおこなった段階で熱処理をおこなうことによって欠陥を形成してもよい。

図１２に示す半導体装置は、ブロードバッファ構造が形成されているため、ターンオフ時のサージ電圧が低く抑えられ、発振現象が発生しにくい。このため、図１２に示す半導体装置は、ＥＭＩノイズ（電磁放射ノイズ）を低減させることができる。

（実施の形態５）
図１３は、実施の形態５にかかる半導体装置の構成、ネットドーピング濃度を示す図である。実施の形態５にかかる半導体装置は、実施の形態４にかかる半導体装置と同様に、ブロードバッファ構造となっている。実施の形態５にかかる半導体装置のブロードバッファ構造は、アクセプタ補償によって形成されている。アクセプタ補償とは、ブロードバッファ層のドーピング濃度がＦＺウェハーのドーピング濃度よりも低くなるように、ＦＺウェハーの表面側および裏面側からアクセプタ元素を導入し、深く拡散させて濃度を補償させるものである。

実施の形態５にかかる半導体装置は、図１３の断面図１３００に示すように、Ｎ^-ドリフト層１、Ｐベース層２、フィールドストップ層３、Ｐコレクタ層４、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ⁺エミッタ領域８、コレクタ電極９が形成されている。

一例として、実施の形態５の半導体装置の各部のネットドーピング濃度および寸法を例示する。ただし、実施の形態１で例示した値と異なる値のみ説明する。図１３においてエミッタ電極５からの距離−ネットドーピング濃度（ｌｏｇ）の特性図１３１０に示すように、Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１２０μｍである。

また、半導体装置の基板全体のドナー濃度は１．５×１０¹⁴ａｔｏｍｓ／ｃｍ³である。エミッタ電極５とＰベース層２との界面からＮ^-ドリフト層１のほぼ中央（ネットドーピング濃度がピークになる付近）にかけて、アクセプタとしてアルミニウム（Ａｌ）またはガリウム（Ｇａ）が拡散されている。また、コレクタ電極９とＰコレクタ層４との界面からＮ^-ドリフト層１のほぼ中央にかけて、アクセプタとして亜鉛（Ｚｎ）または白金（Ｐｔ）が拡散されている。このアクセプタ濃度は、各位置において基板全体のドナー濃度より低くなっている。

つぎに、実施の形態５にかかる半導体装置の製造プロセスについて説明する。まず、ＦＺウェハーの一方の表面から、アルミニウムまたはガリウムなどの、ボロンよりも拡散係数の大きい元素をイオン注入する。その際の加速電圧は、たとえば２００ｋｅＶであり、ドーズ量は、たとえば５×１０¹³ａｔｏｍｓ／ｃｍ²である。つぎに、注入したイオンを、表面濃度５×１０¹³／ｃｍ³、表面から約５０μｍの位置まで拡散させる。つづいて、標準的なＭＯＳデバイスのプロセス工程によってＭＯＳゲート構造を形成する。その後、エミッタ電極５を形成する前に、ＦＺウェハーを裏面から研削し、厚さを１３５μｍとする。

つぎに、亜鉛または白金などの、アルミニウムやガリウムよりもさらに拡散係数が大きいイオンをＦＺウェハーの裏面から注入する。その際の加速電圧は、たとえば１００ｋｅＶ、ドーズ量は、たとえば１×１０¹²／ｃｍ²である。そして、たとえば１０００℃、１時間の熱処理を行って、注入したイオンを、表面濃度５×１０¹³／ｃｍ³、表面から約５０μｍの位置まで拡散させる。ここまでの処理によって、アクセプタ補償によってブロードバッファ層が形成される。

その後、実施の形態１または実施の形態２と同様の条件で、セレンの注入またはプロトンの照射をおこなって、フィールドストップ層３を形成する。また、実施の形態４と同様の条件で電子線の照射および熱処理をおこなう。後の工程は、実施の形態２の半導体装置の製造方法と同様である。実施の形態５によれば、実施の形態４の半導体装置と同様に、低損失で発振現象が生じにくい半導体装置が得られる。

（本発明の適用例）
図１４および図１５は、本発明を適用した逆導通ＩＧＢＴの構成を示す図である。図１４に示すＩＧＢＴ１４００は、同一の半導体チップ内に、ＩＧＢＴ部１４０１とＦＷＤ（フリーホイーリングダイオード）部１４０２が設けられている。また、少なくともＩＧＢＴ部１４０１は、エッジ構造１４０３によって周囲を囲まれている。このようなデバイスは、たとえば特開２００４−３６３３２８号公報に開示されている。

ＩＧＢＴ部１４０１の内側もしくはエッジ構造１４０３との間の表面側（アノード電極側）には、Ｐアノード層が形成されている。Ｐアノード層の面積は、ＩＧＢＴ部１４０１の面積の３０％程度もしくは３０％以下である。Ｐアノード層は、ボロンをドーズ量１×１０¹³／ｃｍ²で注入することによって形成する。また、Ｐアノード層が形成された領域の裏面側（カソード電極側）には、Ｎ⁺カソード層が形成されている。Ｎ⁺カソード層は、リンを注入することによって形成されている。Ｐアノード層とＮ⁺カソード層を形成する際は、両面アライナーを用いて、表面側と裏面側の位置を合わせてイオンを注入する。また、ＩＧＢＴ１４００には、実施の形態１と同様の方法でフィールドストップ層が形成されている。また、ＩＧＢＴ１４００には、実施の形態１と同様の方法でフレンケル欠陥が導入されている。

ＩＧＢＴ１４００は、１つの半導体チップ上にＩＧＢＴ部１４０１およびＦＷＤ部１４０２を形成するため、ＩＧＢＴモジュール組立て時に部品点数を少なくすることができる。また、ＩＧＢＴ１４００は、ＩＧＢＴ部１４０１とＦＷＤ部１４０２とでエッジ構造１４０３を共有できるので、ＩＧＢＴ部１４０１とＦＷＤ部１４０２とをそれぞれ単体で形成する場合と比べて、デバイスの面積をおよそ７０％削減することができる。

図１４に示すＩＧＢＴ１４００は、定格電流が１０Ａ以下の家電用途（ＩＨ加熱器、インバータエアコン、インバータ洗濯機など）の電力変換装置に適している。本発明を適用することによって、より低損失な電力変換装置を得ることができる。なお、実施の形態２〜４にかかる半導体装置および半導体装置の製造方法を用いて、同様のＩＧＢＴを形成してもよい。また、図１５に示すＩＧＢＴ１５００のように、裏面側（カソード電極側）をコレクタショート構造にすることによって、両面アライメントを用いずに、より簡易な方法で逆導通ＩＧＢＴを形成することも可能である。

また、実施の形態１にかかる半導体装置のダイシング面に、表面側（エミッタ電極側）と裏面側（コレクタ電極側）とをつなぐようにＰ型の深い分離層を形成すれば、ＦＷＤ部を形成することなく逆阻止型ＩＧＢＴを形成することができる。この分離層は、１２００Ｖの耐圧クラスの素子であればボロンを注入し、１３５０℃、１０日間の熱処理をおこなって拡散させることによって形成することができる。また、ボロンに代えてアルミニウムを注入すればおよそ半分の時間で分離層を形成することができる。このような方法で形成した逆阻止型ＩＧＢＴは、低損失なだけでなく、Ｎ^-ドリフト層の両極性キャリア拡散長が短くなることによって、逆バイアス時の漏れ電流も低減することができる。なお、逆バイアス時の空乏層がベース層に到達するのを防ぐため、Ｎ⁺層をＰベース層よりも深く形成してもよい。

さらに、本発明にかかるＩＧＢＴの適用例を図１６および図１７に示す。図１６および図１７は、本発明を適用したコンバータ−インバータ回路の構成を示す図である。図１６に示すコンバータ−インバータ回路１６００は、コンバータ部でダイオードによる整流をおこなう。また、図１７に示すコンバータ−インバータ回路１７００は、コンバータ部にもＩＧＢＴが用いられている。図１７に示すコンバータ−インバータ回路１７００では、還流電流の制御によって１次側に電力を戻すことができ、省エネルギー効果をより大きくすることができる。

以上説明したように、本発明にかかる半導体装置によれば、高速での動作時にも低損失な半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる。

以上のように、本発明にかかる半導体装置およびその製造方法は、電力用半導体装置に有用であり、特に、電気的損失および放射電磁ノイズの低いＩＧＢＴモジュールやＩＰＭ（インテリジェントパワーモジュール）に適している。

実施の形態１にかかる半導体装置の構成および特性を示す図である。 図１に示す半導体装置の製造プロセスを示す図である。 図１に示す半導体装置および従来技術による半導体装置のターンオフ損失およびオン電圧のトレードオフ特性を示すグラフである。 図３のターンオフ特性の測定に用いるチョッパー回路の回路図である。 図１に示す半導体装置および従来技術による半導体装置の少数キャリアの濃度分布を示したグラフである。 Ｎ^-ドリフト層における両極性キャリア拡散長と半導体装置のオン電圧との関係を示したグラフである。 本願発明および従来例の半導体装置を用いたインバータのインバータ損失を示すグラフである。 図１に示す半導体装置の他の製造プロセスを示す図である。 図１に示す半導体装置の他の製造プロセスを示す図である。 図１に示す半導体装置の他の製造プロセスを示す図である。 図１に示す半導体装置の他の製造プロセスを示す図である。 実施の形態４にかかる半導体装置の構成、ネットドーピング濃度およびプロトン分布を示す図である。 実施の形態５にかかる半導体装置の構成、ネットドーピング濃度を示す図である。 本発明を適用した逆導通ＩＧＢＴの構成を示す図である。 本発明を適用した逆導通ＩＧＢＴの構成を示す図である。 本発明を適用したコンバータ−インバータ回路の構成を示す図である。 本発明を適用したコンバータ−インバータ回路の構成を示す図である。 従来型のＩＧＢＴの構成および特性を示す図である。 従来型のＩＧＢＴの構成および特性を示す図である。

符号の説明

１ Ｎ^-ドリフト層
２ Ｐベース層
３ フィールドストップ層
４ Ｐコレクタ層
５ エミッタ電極
６ ゲート絶縁膜
７ ゲート電極
８ Ｎ⁺エミッタ領域
９ コレクタ電極

Claims (6)

1. 第１導電型ドリフト層を有する半導体基板と、前記第１導電型ドリフト層の第１主面側の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第１導電型フィールドストップ層と、前記第１導電型フィールドストップ層の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高く、さらに前記第１導電型フィールドストップ層よりも厚さが薄い第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、前記第１導電型ドリフト層の第２主面側の少なくとも一部に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ領域と、前記第２導電型ベース層のうち前記第１導電型ドリフト層および前記第１導電型エミッタ領域に挟まれる部分に接するゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるＭＯＳゲート構造と、前記第１導電型エミッタ領域と前記第２導電型ベース層とに接触するエミッタ電極と、を備える半導体装置であって、
   前記第１導電型フィールドストップ層はプロトンによる結晶欠陥がドナー化してなる層であり、
   前記第１導電型ドリフト層には、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されており、前記第１導電型ドリフト層における電子のライフタイムと正孔のライフタイムとの和が０．１μｓ以上６０μｓ以下であり、
   前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和が、前記第１導電型ドリフト層のフレンケル欠陥密度が熱平衡密度である場合の電子および正孔の拡散長よりも小さく、
   前記フレンケル欠陥が前記プロトンによる結晶欠陥のドナーも含むことにより、前記第１導電型ドリフト層の少数キャリア濃度が、前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなっており、
   前記第２導電型コレクタ層と前記第１導電型フィールドストップ層とのｐｎ接合が、前記半導体基板のチップ側面に達していることを特徴とする半導体装置。
2. 前記第１導電型ドリフト層のほぼ中間付近にピークを有し、前記第２導電型ベース層および前記第１導電型フィールドストップ層に向かって傾きをもって減少する不純物濃度分布を有するドナー化したブロードバッファ層をさらに備え、
   前記ブロードバッファ層を中心に前記第１導電型ドリフト層のうち前記コレクタ層側の５０％以上の厚さの領域に、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和は、前記第１導電型ドリフト層または前記第１導電型フィールドストップ層における電子および正孔の拡散長の２倍よりも小さいことを特徴とする請求項１または２に記載の半導体装置。
4. 請求項１〜３のいずれか一つに記載の半導体装置を製造する場合において、
   前記第１導電型ドリフト層の少数キャリア濃度が前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなるように、前記第１導電型ドリフト層となる第１導電型半導体基板の、前記第１導電型ドリフト層の５０％以上の厚さの領域に、前記第１導電型半導体基板の深さ方向に沿って熱平衡密度以上のフレンケル欠陥を導入する工程と、
   前記フレンケル欠陥が導入された前記第１導電型半導体基板の厚さを減じる工程と、
   厚さが減じられた前記第１導電型半導体基板に不純物を注入して、前記第１導電型フィールドストップ層とのｐｎ接合が前記第１導電型半導体基板のチップ側面に達し、かつ前記第１導電型フィールドストップ層よりも厚さが薄い前記第２導電型コレクタ層を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記第１導電型半導体基板に荷電粒子線を照射して前記第１導電型半導体基板に熱平衡密度以上のフレンケル欠陥を導入することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記荷電粒子線は、電子線であることを特徴とする請求項５に記載の半導体装置の製造方法。

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