JP5322062B2

JP5322062B2 - 配線基板

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Publication number: JP5322062B2
Application number: JP2010019834A
Authority: JP
Inventors: 久義和田; 和紀塩屋
Original assignee: 京セラＳｌｃテクノロジー株式会社
Priority date: 2010-01-31
Filing date: 2010-01-31
Publication date: 2013-10-23
Anticipated expiration: 2030-01-31
Also published as: JP2011159774A

Description

本発明は、半導体集積回路素子を搭載するための配線基板に関するものである。

従来、半導体集積回路素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図９はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図１０は図９に示した配線基板における要部概略上面図である。なお、図９においては、ハッチングを省略してある。

図９に示すように、従来の配線基板３０は、コア基板２１の上下面にビルドアップ絶縁層２２およびビルドアップ配線層２３が交互に積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部３０ａを有している。

コア基板２１の上下面には銅箔や銅めっき層から成るコア導体層２４が被着されている。また、コア基板２１の上面から下面にかけてコア導体層２４の一部として機能する銅めっき層が被着された多数のスルーホール２５が形成されている。

ビルドアップ絶縁層２２には、それぞれに複数のビアホール２６が形成されており、ビアホール２６を含む各ビルドアップ絶縁層２２の表面には銅めっき層から成るビルドアップ配線層２３が被着形成されている。そしてビルドアップ配線層２３は、ビアホール２６を介して上下のものが互い接続されているとともにスルーホール２５に電気的に接続している。さらに、このビルドアップ配線層２３のうち、上面側における最外層のビルドアップ絶縁層２２上に被着された一部は、搭載部３０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド２７を形成しており、これらの半導体素子接続パッド２７は図１０に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。また、下面側における最外層のビルドアップ絶縁層２２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド２８であり、この外部接続パッド２８は格子状の並びに複数並んで形成されている。

さらに、最外層のビルドアップ絶縁層２２およびその上のビルドアップ配線層２３上には、半導体素子接続パッド２７および外部接続パッド２８を露出させるソルダーレジスト層２９が被着されている。そして、半導体素子接続パッド２７の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド２８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。

ところで、半導体集積回路素子Ｓは、配線基板３０からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用の電極端子Ｔを交互に多数設けるとともに下面の外周部に信号用の電極端子を多数設けた端子配置を採用する場合が増えている。このような半導体集積回路素子Ｓを搭載する場合、配線基板３０における半導体素子接続パッド２７の配置も半導体集積回路素子Ｓの電端子Ｔに対応して搭載部３０ａの中央部に接地用および電源用の半導体素子接続パッド２７が多数配置され、搭載部３０ａの外周部に信号用の半導体素子接続パッド２７が多数配置されることとなる。

図１１に、搭載部３０ａの中央部における接地用と電源用の半導体素子接続パッド２７のみを抜き出して示す。図１１においてＧと記した半導体素子接続パッド２７は接地用の半導体素子接続パッド２７Ｇであり、Ｐと記した半導体素子接続パッド２７は電源用の半導体素子接続パッド２７Ｐである。図１１に示すように、接地用の半導体素子接続パッド２７Ｇと電源用の半導体素子接続パッド２７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド２７同士が１列ずつ帯状の一体のパターンとして統合されている。

そして、これらの接地用および電源用の半導体素子接続パッド２７は、図１２に示すように、下層のビルドアップ配線層２３を介してスルーホール２５に電気的に接続されている。なお、図１２は、図１１における一部の半導体素子接続パッド２７およびそれに対応する下層のビルドアップ配線層２３およびコア導体層２４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア２６の位置を示し、×印が上層からのビア２６が接続される位置を示している。

半導体素子接続パッド２７が接続される次層のビルドアップ配線層２３は、主として接地プレーン２３Ｇであり、その中に電源用の半導体素子接続パッド２７Ｐに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の電源用の半導体素子接続パッド２７Ｐに対応した位置に列をなすように１対１で並んでおり、ビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため接地プレーン２３Ｇは、ひとつに繋がったクリアランス２３Ｃにより接地用の半導体素子接続パッド２７Ｇの各列に対応するように帯状に隔てられた状態となっている。そして、接地用の半導体素子接続パッド２７Ｇは接地プレーン２３Ｇのクリアランス２３Ｃで挟まれた帯状の部分に接地用の各半導体素子接続パッド２７Ｇからのビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐは１対１で対応するビアランド２３Ｌにビア２６を介して接続されている。

その下層のビルドアップ配線層２３は、主として電源プレーン２３Ｐであり、その中に上層の接地プレーン２３Ｇに接続されるビアランド２３Ｌがクリアランス２３Ｃを介して配設されている。ビアランド２３Ｌは各列の接地用の半導体素子接続パッド２７Ｇに対応した位置に列をなすように１対１で並んでおり、上層のビルドアップ配線層２３の場合と同様にビアランド２３Ｌの各列のクリアランス２３Ｃはひとつに繋がっている。そのため電源プレーン２３Ｐは、ひとつに繋がったクリアランス２３Ｃにより電源用の半導体素子接続パッド２７の各列に対応するように帯状に隔てられた状態となっている。そして、上層の接地プレーン２３Ｇは接地用の半導体素子接続パッド２７Ｇに対して１対１で対応するビアランド２３Ｌにビア２６を介して接続され、電源用の半導体素子接続パッド２７Ｐに接続された上層のビアランド２３Ｌは電源プレーン２３Ｐのクリアランス２３Ｃで挟まれた帯状の部分に上層のビアランド２３Ｌからのビア２６を介して接続されている。

その下層のコア導体層２４は、主として接地プレーン２４Ｇであり、接地プレーン２４Ｇは接地用のスルーホール２５Ｇに接続されているとともに、その中に電源用のスルーホール２５Ｐに接続されたスルーホールランド２４Ｌがクリアランス２４Ｃを介して配設されている。そして、接地プレーン２３Ｇに接続された上層のビアランド２３Ｌがビア２６を介して接地プレーン２４Ｇに接続され、上層の電源プレーン２３Ｐがビア２６を介してスルーホールランド３４Ｌに接続されている。その結果、接地用の半導体素子接続パッド２７Ｇが接地用のスルーホール２５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド２７Ｐが電源用のスルーホール２５Ｐに電気的に接続されることとなる。

ところが、一般には半導体素子接続パッド２７のピッチよりもスルーホール２５のピッチの方が大きいことから、例えば図１２中にＡで示した電源用の半導体素子接続パッド２７Ｐの列を例にとると、この列の半導体素子接続パッド２７Ｐに接続された電源プレーン２３Ｐの帯状の部分の下方には電源用のスルーホール２５Ｐが位置しないことになる。その結果、この部分では電源用のスルーホール２５Ｐまでの電流経路が電源プレーン２３Ｐのクリアランス２３Ｃを大きく迂回することになる。そして、この部分には列Ａの電源用の半導体素子接続パッド２７Ｐに接続するためのビア２６が多数接続されているので、この大きく迂回する電流経路に大きな電流が集中して流れることとなる。その結果、この電流経路を通しての列Ａの電源用の半導体素子接続パッド２７Ｐへ十分な電源供給ができずに半導体集積回路素子Ｓの良好な作動が損なわれてしまう。

特開２００３−３３２３７７号公報

本発明が解決しようとする課題は、コア基板のスルーホールから半導体素子接続パッドに至る電源供給路が電源プレーンにおいて大きく迂回することがなく、それにより半導体集積回路素子に対して十分な電源供給を行なって半導体集積回路素子を良好に作動させることが可能な配線基板を提供することにある。

本発明の配線基板は、第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上面に積層された複数層のビルドアップ絶縁層と、最上層の前記ビルドアップ絶縁層の上面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており、前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に該第１の半導体素子接続パッドと電気的に接続するためのビアが接続される帯状のビア接続部を有する第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に該第２の半導体素子接続パッドと電気的に接続するためのビアが接続されるビアランドおよび該ビアランドを取り囲んで前記ビア接続部の間を隔てるクリアランスとを有する配線基板であって、前記ビア接続部の各列の下方に前記第１のスルーホールが位置し、各列の前記ビア接続部とその下方の前記第１のスルーホールとが各列の前記ビア接続部に接続されたビアを介して電気的に接続されていることを特徴とするものである。

本発明の配線基板によれば、上記構成において、前記ビア接続部の各列の下方に前記第１のスルーホールが位置し、各列の前記ビア接続部とその下方の前記第１のスルーホールとが各列の前記ビア接続部に接続されたビアを介して電気的に接続されていることから、第１のスルーホールからの第１の半導体素子接続パッドへの電源供給路が第１の電源プレーンにおいて大きく迂回することがなく、その結果、電源供給路における電流の集中が緩和されて半導体集積回路素子に対して十分な電源供給を行なえるので半導体集積回路素子を良好に作動させることができる。

図１は、本発明の配線基板の実施形態における一例を示す概略断面図である。図２は、図１に示す配線基板の要部概略上面図である。図３は、図２の要部拡大図である。図４は、図１および図２に示す配線基板の要部分解斜視図である。図５は、本発明の配線基板の実施形態における別の例を示す概略断面図である。図６は、図５に示す配線基板の要部概略上面図である。図７は、図６の要部拡大図である。図８は、図５および図６に示す配線基板の要部分解斜視図である。図９は、従来の配線基板を示す概略断面図である。図１０は、図９に示す配線基板の要部概略上面図である。図１１は、図１０の要部拡大図である。図１２は、図９および図１０に示す配線基板の要部分解斜視図である。

次に本発明の配線基板における実施形態の一例を添付の図１〜図４を基にして説明する。図１はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図２は図１示した配線基板における要部概略上面図である。また図３は、図２における要部拡大図であり、図４は、図１および図２に示す配線基板における要部分解斜視図である。なお、図１においては、ハッチングを省略してある。

図１に示すように、本例の配線基板１０は、コア基板１の上下面にビルドアップ絶縁層２およびビルドアップ配線層３が交互に積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部１０ａを有している。

コア基板１は、厚みが５０〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板の上下面に銅箔や銅めっき層から成るコア導体層４が被着されているとともに絶縁基板の上面から下面にかけてコア導体層４の一部として機能する銅めっき層が被着された多数のスルーホール５が形成されている。なお、スルーホール５の直径は１００〜３００μｍ程度であり、その内部は樹脂により充填されている。

ビルドアップ絶縁層２は、エポキシ樹脂等の熱硬化性樹脂を含む絶縁材料から成り、それぞれに複数のビアホール６が形成されており、ビアホール６を含む各ビルドアップ絶縁層２の表面には銅めっき層から成るビルドアップ配線層３が被着形成されている。そしてビルドアップ配線層３は、ビアホール６を介して上下のものが互い接続されているとともにスルーホール５に電気的に接続している。さらに、このビルドアップ配線層３のうち、上面側における最外層のビルドアップ絶縁層２上に被着された一部は、搭載部１０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド７を形成しており、これらの半導体素子接続パッド７は図２に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。なお、半導体素子接続パッド７は搭載部１０ａの中央部に接地用および電源用の半導体素子接続パッド７が多数配置され、搭載部１０ａの外周部に信号用の半導体素子接続パッド７が多数配置されている。また、下面側における最外層のビルドアップ絶縁層２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド８であり、この外部接続パッド８は格子状の並びに複数並んで形成されている。

さらに、最外層のビルドアップ絶縁層２およびその上のビルドアップ配線層３上には、半導体素子接続パッド７および外部接続パッド８を露出させるソルダーレジスト層９が被着されている。そして、半導体素子接続パッド９の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。

図３に、搭載部１０ａの中央部における接地用と電源用の半導体素子接続パッド７のみを抜き出して示す。図３においてＧと記した半導体素子接続パッド７は接地用の半導体素子接続パッド７Ｇであり、Ｐと記した半導体素子接続パッド７は電源用の半導体素子接続パッド７Ｐである。図３に示すように、接地用の半導体素子接続パッド７Ｇと電源用の半導体素子接続パッド７Ｐとは１個ずつが格子状の配列で斜めに列をなすようにして交互に配設されているとともに、各列の半導体素子接続パッド７同士が１列ずつ帯状の一体のパターンとして統合されている。なお、この例では各列の半導体素子接続パッド７同士が１列ずつ帯状の一体のパターンとして統合されているが、各半導体素子接続パッド７同士はそれぞれが独立したパターンであってもよく、本発明はそのような場合であっても適用される。

そして、これらの接地用の半導体素子接続パッド７Ｇおよび電源用の半導体素子接続パッド７Ｐは、図４に示すように、下層のビルドアップ配線層３を介してスルーホール５に電気的に接続されている。なお、図４は、図３における一部の半導体素子接続パッド７およびそれに対応する下層のビルドアップ配線層３およびコア導体層４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア６の位置を示し、×印が上層からのビア６が接続される位置を示している。

半導体素子接続パッド７が接続される次層のビルドアップ配線層３は、主として接地プレーン３Ｇであり、接地用の半導体素子接続パッド７Ｇの各列に対応する位置に接地用の半導体素子接続パッド７Ｇと電気的に接続するためのビア６が接続される帯状のビア接続部３Ｖを有しているとともに電源用の半導体素子接続パッド７Ｐの各列に対応する位置に電源用の半導体素子接続パッド７Ｐと電気的に接続するためのビア６が接続されるビアランド３Ｌおよびこれらを取り囲んでビア接続部３Ｖの間を隔てるクリアランス３Ｃとを有している。そして、接地用の半導体素子接続パッド７Ｇは接地プレーン３Ｇのビア接続部３Ｖに接地用の各半導体素子接続パッド７Ｇからのビア６を介して接続され、電源用の半導体素子接続パッド７Ｐはビアランド３Ｌにビア６を介して接続されている。

その下層のビルドアップ配線層３は、主として電源プレーン３Ｐであり、電源用の半導体素子接続パッド７Ｐの各列に対応する位置に電源用の半導体素子接続パッド７Ｐと電気的に接続するためのビア６が接続される帯状のビア接続部３Ｖを有しているとともに接地用の半導体素子接続パッド７Ｇの各列に対応する位置に接地用の半導体素子接続パッド７Ｇと電気的に接続するためのビア６が接続されるビアランド３Ｌおよびそれらを取り囲んでビア接続部３Ｖの間を隔てるクリアランス３Ｃとを有している。そして、上層の接地プレーン３Ｇはビアランド３Ｌにビア６を介して接続され、電源用の半導体素子接続パッド７Ｐに接続された上層のビアランド３Ｌは電源プレーン３Ｐに上層のビアランド３Ｌからのビア６を介して接続されている。

その下層のコア導体層４は、主として接地プレーン４Ｇであり、接地プレーン４Ｇは接地用のスルーホール５Ｇに接続されているとともに、その中に電源用のスルーホール５Ｐに接続されたスルーホールランド４Ｌがクリアランス４Ｃを介して配設されている。そして、接地プレーン３Ｇに接続された上層のビアランド３Ｌがビア６を介して接地プレーン４Ｇに接続され、上層の電源プレーン３Ｐがビア６を介してスルーホールランド４Ｌに接続されている。その結果、接地用の半導体素子接続パッド７Ｇが接地用のスルーホール５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド７Ｐが電源用のスルーホール５Ｐに電気的に接続されることとなる。

なお、本例の配線基板においては、電源プレーン３Ｐのビア接続部３Ｖの各列の下方に電源用のスルーホール５Ｐが位置するように追加の電源用スルーホール５Ｐａ設けられている。したがって、電源用のスルーホール５Ｐから電源用の半導体素子接続パッド７Ｐへの電源供給路が電源プレーン３Ｐにおいて大きく迂回することがなく、その結果、電源供給路における電流の集中が緩和されて半導体集積回路素子Ｓに対して十分な電源供給を行なって半導体集積回路素子Ｓを良好に作動させることができる。なお、本発明者が直流電流密度シミュレータを用いて行なったシミュレーションによると、半導体集積回路素子Ｓに対する電源供給において過渡電流が流れた際の電圧降下は大幅に改善される結果が確認できた。なお、追加の電源用スルーホール５Ｐａを設けることが設計上困難である場合には、一部の接地用スルーホール５Ｇと電源用スルーホール５Ｐとを入れ替えることにより、電源プレーン３Ｐのビア接続部３Ｖの各列の下方に電源用のスルーホール５Ｐが位置するようにしてもよい。

次に本発明の配線基板における実施形態の別の例を添付の図５〜図８を基にして説明する。図５はビルドアップ法により形成された本例の配線基板の一例を示す概略断面図であり、図６は図５示した配線基板における要部概略上面図である。また図７は、図６における要部拡大図であり、図８は、図５および図６に示す配線基板における要部分解斜視図である。なお、図５においては、ハッチングを省略してある。

図５に示すように、本例の配線基板２０は、コア基板１１の上下面にビルドアップ絶縁層１２およびビルドアップ配線層１３が交互に積層されており、その上面中央部に半導体集積回路素子Ｓを搭載するための搭載部２０ａを有している。

コア基板１１はその上下面に銅箔や銅めっき層から成るコア導体層１４が被着されているとともに絶縁基板の上面から下面にかけてコア導体層１４の一部として機能する銅めっき層が被着された多数のスルーホール１５が形成されている。

ビルドアップ絶縁層１２は、それぞれに複数のビアホール１６が形成されており、ビアホール１６を含む各ビルドアップ絶縁層１２の表面には銅めっき層から成るビルドアップ配線層１３が被着形成されている。そしてビルドアップ配線層１３は、ビアホール１６を介して上下のものが互い接続されているとともにスルーホール１５に電気的に接続している。さらに、このビルドアップ配線層１３のうち、上面側における最外層のビルドアップ絶縁層１２上に被着された一部は、搭載部２０ａにおいて半導体集積回路素子Ｓの電極端子Ｔに電気的に接続される円形の半導体素子接続パッド１７を形成しており、これらの半導体素子接続パッド１７は図６に示すように、半導体集積回路素子Ｓの電極端子Ｔに対応した格子状の並びに形成されている。なお、半導体素子接続パッド１７は搭載部２０ａの中央部に接地用および電源用の半導体素子接続パッド１７が多数配置され、搭載部２０ａの外周部に信号用の半導体素子接続パッド１７が多数配置されている。また、下面側における最外層のビルドアップ絶縁層１２上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１８であり、この外部接続パッド１８は格子状の並びに複数並んで形成されている。

さらに、最外層のビルドアップ絶縁層１２およびその上のビルドアップ配線層１３上には、半導体素子接続パッド１７および外部接続パッド１８を露出させるソルダーレジスト層１９が被着されている。そして、半導体素子接続パッド１７の露出部に半導体集積回路素子Ｓの電極端子Ｔが電気的に接続されるとともに外部接続パッド１８の露出部に図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。

図７に、搭載部２０ａの中央部における接地用と電源用の半導体素子接続パッド１７のみを抜き出して示す。図７においてＧと記した半導体素子接続パッド１７は接地用の半導体素子接続パッド１７Ｇであり、Ｐと記した半導体素子接続パッド１７は電源用の半導体素子接続パッド１７Ｐである。図７に示すように、接地用の半導体素子接続パッド１７Ｇと電源用の半導体素子接続パッド１７Ｐとは４個ずつが一組となって格子状の配列で列をなすようにして交互に配設されているとともに、各組の接地用の半導体素子接続パッド１７Ｇ同士が網目状の一体のパターンとして統合されているとともに各組の電源用の半導体素子接続パッド１７Ｐ同士が４個ずつ一体のパターンとして統合されている。

そして、これらの接地用の半導体素子接続パッド１７Ｇおよび電源用の半導体素子接続パッド１７Ｐは、図８に示すように、下層のビルドアップ配線層１３を介してスルーホール１５に電気的に接続されている。なお、図８は、図７における一部の半導体素子接続パッド１７およびそれに対応する下層のビルドアップ配線層１３およびコア導体層１４を抜き出して示した斜視図であり、各層における小さな○印が下層へ接続するビア１６の位置を示し、×印が上層からのビア１６が接続される位置を示している。

半導体素子接続パッド１７が接続される次層のビルドアップ配線層１３は、主として接地プレーン１３Ｇであり、接地用の半導体素子接続パッド１７Ｇの各列に対応する位置に接地用の半導体素子接続パッド１７Ｇと電気的に接続するためのビア１６が接続される帯状のビア接続部１３Ｖを有しているとともに電源用の半導体素子接続パッド１７Ｐの各列に対応する位置に電源用の半導体素子接続パッド１７Ｐと電気的に接続するためのビア１６が接続されるビアランド１３Ｌおよびこれらを取り囲んでビア接続部１３Ｖの間を隔てるクリアランス１３Ｃとを有している。そして、接地用の半導体素子接続パッド１７Ｇは接地プレーン１３Ｇのビア接続部１３Ｖに接地用の各半導体素子接続パッド１７Ｇからのビア１６を介して接続され、電源用の半導体素子接続パッド１７Ｐはビアランド１３Ｌにビア１６を介して接続されている。

その下層のビルドアップ配線層１３は、主として電源プレーン１３Ｐであり、電源用の半導体素子接続パッド１７Ｐの各列に対応する位置に電源用の半導体素子接続パッド１７Ｐと電気的に接続するためのビア１６が接続される帯状のビア接続部１３Ｖを有しているとともに接地用の半導体素子接続パッド１７Ｇの各列に対応する位置に接地用の半導体素子接続パッド１７Ｇと電気的に接続するためのビア１６が接続されるビアランド１３Ｌおよびそれらを取り囲んでビア接続部１３Ｖの間を隔てるクリアランス１３Ｃとを有している。そして、上層の接地プレーン１３Ｇはビアランド１３Ｌにビア１６を介して接続され、電源用の半導体素子接続パッド１７Ｐに接続された上層のビアランド１３Ｌは電源プレーン１３Ｐに上層のビアランド１３Ｌからのビア１６を介して接続されている。

その下層のコア導体層１４は、主として接地プレーン１４Ｇであり、接地プレーン１４Ｇは接地用のスルーホール１５Ｇに接続されているとともに、その中に電源用のスルーホール１５Ｐに接続されたスルーホールランド１４Ｌがクリアランス１４Ｃを介して配設されている。そして、そして接地プレーン１３Ｇに接続された上層のビアランド１３Ｌがビア１６を介して接地プレーン１４Ｇに接続され、上層の電源プレーン１３Ｐがビア１６を介してスルーホールランド１４Ｌに接続されている。その結果、接地用の半導体素子接続パッド１７Ｇが接地用のスルーホール１５Ｇに電気的に接続されるとともに電源用の半導体素子接続パッド１７Ｐが電源用のスルーホール１５Ｐに電気的に接続されることとなる。

なお、本例の配線基板においては、電源プレーン１３Ｐのビア接続部１３Ｖの各列の下方に電源用のスルーホール１５Ｐが位置するように追加の電源用スルーホール１５Ｐａ設けられている。したがって、電源用のスルーホール１５Ｐからの電源用の半導体素子接続パッド１７Ｐへの電源供給路が電源プレーン１３Ｐにおいて大きく迂回することがなく、その結果、電源供給路における電流の集中が緩和されて半導体集積回路素子Ｓに対して十分な電源供給を行なって半導体集積回路素子Ｓを良好に作動させることができる。なお、追加の電源用スルーホール５Ｐａを設けることが設計上困難である場合には、一部の接地用スルーホール１５Ｇと電源用スルーホール１５Ｐとを入れ替えることにより、電源プレーン１３Ｐのビア接続部１３Ｖの各列の下方に電源用のスルーホール１５Ｐが位置するようにしてもよい。また本発明は、接地用の電位と電源用の電位とを入れ替えた場合にも適用されることはいうまでもない。

１，１１コア基板
２，１２ビルドアップ絶縁層
３，１３ビルドアップ配線層
３Ｃ，１３Ｃクリアランス
３Ｌ，１３Ｌビアランド
３Ｖ，１３Ｖビア接続部
５，１５スルーホール
６，１６ビア
７，１７半導体素子接続パッド

Claims

第１の電位に接続される複数の第１のスルーホールおよび第２の電位に接続される複数の第２のスルーホールを有するコア基板と、該コア基板の上面に積層された複数層のビルドアップ絶縁層と、最上層の前記ビルドアップ絶縁層の上面に格子状の配列で１個ずつまたは複数個ずつが交互に列をなすように多数配設されており、前記第１のスルーホールに電気的に接続された第１の半導体素子接続パッドおよび前記第２のスルーホールに電気的に接続された第２の半導体素子接続パッドと、前記ビルドアップ絶縁層間に配設されており、前記第１の半導体素子接続パッドの各列に対応する位置に該第１の半導体素子接続パッドと電気的に接続するためのビアが接続される帯状のビア接続部を有する第１の電源プレーンおよび前記第２の半導体素子接続パッドの各列に対応する位置に該第２の半導体素子接続パッドと電気的に接続するためのビアが接続されるビアランドおよび該ビアランドを取り囲んで前記ビア接続部の間を隔てるクリアランスとを有する配線基板であって、前記ビア接続部の各列の下方に前記第１のスルーホールが位置し、各列の前記ビア接続部とその下方の前記第１のスルーホールとが各列の前記ビア接続部に接続されたビアを介して電気的に接続されていることを特徴とする配線基板。