JP5326437B2

JP5326437B2 - Storage device

Info

Publication number: JP5326437B2
Application number: JP2008221814A
Authority: JP
Inventors: 公一朗木島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-09-11
Filing date: 2008-08-29
Publication date: 2013-10-30
Anticipated expiration: 2028-08-29
Also published as: JP2009088488A

Description

本発明は、絶縁膜上にＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた記憶装置に関する。 The present invention relates to a memory device having a MOS (Metal Oxide Semiconductor) transistor on an insulating film.

コンピュータ等の情報機器においては、高速動作の可能な高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。ＤＲＡＭは、キャパシタおよびＦＥＴ（Field effect transistor）によって構成されるメモリセルを記憶単位として、複数のメモリセルをシリコン基板上にマトリクス状に形成したものであり、横方向の行アドレスと縦方向の列アドレスを指定して複数のメモリセルの中から１つを選択するようになっている。ＤＲＡＭでは、例えば、メモリセル内のキャパシタに電荷が蓄えてある場合には「１」、電荷が無い場合には「０」とすることによりデータが記憶される。 In information devices such as computers, a high-density DRAM (Dynamic Random Access Memory) capable of high-speed operation is widely used. A DRAM is formed by forming a plurality of memory cells in a matrix on a silicon substrate using memory cells formed of capacitors and FETs (Field effect transistors) as a storage unit. The row address in the horizontal direction and the column in the vertical direction. One of a plurality of memory cells is selected by designating an address. In a DRAM, for example, data is stored by setting “1” when a charge is stored in a capacitor in a memory cell, and “0” when there is no charge.

ＤＲＡＭのメモリセルのサイズは、微細化技術の向上に伴い年々縮小化の傾向にあるが、サイズがあまりに小さくなると動作の信頼性を確保することが困難となることから、限界に近づいていると言われている。 The size of DRAM memory cells tends to decrease year by year with the progress of miniaturization technology. However, if the size is too small, it becomes difficult to ensure the reliability of operation, so it is approaching the limit. It is said.

そこで、従来のＤＲＡＭの代替として、ＳＯＩ基板上に、電気的に浮遊したチャネルボディを有するＭＯＳトランジスタを形成し、１つのＭＯＳトランジスタだけでメモリセルを構成した単純なセル構造のＲＡＭが提案されている。このＲＡＭでは、ソースドレイン間にピンチオフ以上の電圧を印加してインパクトイオン化を起こすことにより、チャネルボディに電荷が蓄積され、ドレインに負電圧を印加してチャネルボディとドレインとの間に順方向電流を流すことにより、チャネルボディから電荷が消去される（特許文献１の図１０参照）。つまり、このＲＡＭでは、ＭＯＳトランジスタに電荷の蓄積および消去の機能を担わせることにより、メモリセル内にキャパシタを設けなくても、データの記憶を可能にしているので、従来のＤＲＡＭよりも更なる微細化が可能である。 Therefore, as a replacement for the conventional DRAM, a simple cell structure RAM is proposed in which a MOS transistor having an electrically floating channel body is formed on an SOI substrate, and a memory cell is formed by only one MOS transistor. Yes. In this RAM, impact ionization is caused by applying a voltage higher than the pinch-off between the source and drain, whereby charges are accumulated in the channel body, and a negative voltage is applied to the drain to cause a forward current between the channel body and the drain. The charge is erased from the channel body (see FIG. 10 of Patent Document 1). In other words, in this RAM, the MOS transistor has a charge accumulation and erasing function, and thus data can be stored without providing a capacitor in the memory cell. Miniaturization is possible.

特開２００７−１４９７９０号公報JP 2007-149790 A

しかし、インパクトイオン化を起こすためには、ピンチオフ以上の大きな電圧を印加する必要があるという問題があった。 However, in order to cause impact ionization, there is a problem that it is necessary to apply a large voltage higher than the pinch-off.

本発明はかかる問題点に鑑みてなされたもので、その目的は、ピンチオフ以上の大きな電圧を印加しなくても、チャネルボディに電荷を蓄積させることの可能な記憶装置を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a memory device capable of accumulating charges in a channel body without applying a voltage larger than pinch-off.

本発明の記憶装置は、絶縁膜上の半導体層に、電気的に浮遊したチャネルボディを有する１または複数のＭＯＳトランジスタと、絶縁膜を介してチャネルボディに光を照射する光源とを備えている。この記憶装置は、さらに、絶縁膜と光源との間に、レンズと、パターニングされたマスクとを絶縁膜側からこの順に備えている。
A memory device of the present invention includes one or a plurality of MOS transistors having a channel body that is electrically floating in a semiconductor layer on an insulating film, and a light source that irradiates the channel body with light through the insulating film . . The storage device further includes a lens and a patterned mask in this order from the insulating film side between the insulating film and the light source.

本発明の記憶装置では、電気的に浮遊したチャネルボディに光源からの光が照射される。これにより、例えば、ＭＯＳトランジスタのソースドレイン間に電圧が印加されていない場合や、ＭＯＳトランジスタのソースドレイン間にピンチオフより小さな電圧が印加される場合であっても、インパクトイオン化を補助したり、二光子吸収（two-photon-absorption）現象を利用して、チャネルボディにキャリアを発生させることができる。 In the memory device of the present invention, the light from the light source is irradiated onto the electrically floating channel body. Thus, for example, even when no voltage is applied between the source and drain of the MOS transistor, or when a voltage smaller than the pinch-off is applied between the source and drain of the MOS transistor, impact ionization is assisted, Carriers can be generated in the channel body using the two-photon-absorption phenomenon.

本発明の記憶装置によれば、電気的に浮遊したチャネルボディに光源からの光を照射するようにしたので、ピンチオフ以上の大きな電圧を印加しなくても、チャネルボディにキャリアを発生させ、電荷を蓄積させることができる。 According to the memory device of the present invention, since the light from the light source is irradiated to the electrically floating channel body, carriers are generated in the channel body without applying a large voltage higher than the pinch-off, and the charge Can be accumulated.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施の形態］
本発明の第１の実施の形態に係る記憶装置１は、メモリセルを記憶単位としてマトリクス状に配置したものである。図１は、この記憶装置１のメモリセルを拡大して表したものである。このメモリセルは、ＭＯＳトランジスタ１０と、光照射装置２０とを備えている。 [First Embodiment]
The storage device 1 according to the first embodiment of the present invention is arranged in a matrix form with memory cells as storage units. FIG. 1 is an enlarged view of a memory cell of the storage device 1. This memory cell includes a MOS transistor 10 and a light irradiation device 20.

図２は、ＭＯＳトランジスタ１０の断面構成の一例と、光照射装置２０の内部構成の一例とを表すと共に、ＭＯＳトランジスタ１０と光照射装置２０との位置関係を表したものである。ＭＯＳトランジスタ１０は、半導体基板１１上に絶縁膜１２および半導体層１３を半導体基板１１側からこの順に積層してなるＳＯＩ基板の半導体層１３に形成されたものである。 FIG. 2 illustrates an example of a cross-sectional configuration of the MOS transistor 10 and an example of an internal configuration of the light irradiation device 20, and also illustrates a positional relationship between the MOS transistor 10 and the light irradiation device 20. The MOS transistor 10 is formed on a semiconductor layer 13 of an SOI substrate in which an insulating film 12 and a semiconductor layer 13 are laminated on a semiconductor substrate 11 in this order from the semiconductor substrate 11 side.

ここで、半導体基板１１は、例えばシリコン（Ｓｉ）からなる。絶縁膜１２は、例えばシリコン酸化物（ＳｉＯ_２）からなり、半導体層１３は、例えばｐ型シリコン（Ｓｉ）からなる。 Here, the semiconductor substrate 11 is made of, for example, silicon (Si). The insulating film 12 is made of, for example, silicon oxide (SiO ₂ ), and the semiconductor layer 13 is made of, for example, p-type silicon (Si).

なお、これら半導体基板１１、絶縁膜１２および半導体層１３からなるＳＯＩ基板は、例えば、シリコン基板の表面から高濃度の酸素イオンを高エネルギーで注入して、シリコン基板の表面から所定の深さのところに酸素イオン層を形成したのち、高温でアニール処理を施し、注入された酸素イオンとシリコンとを互いに反応させて、シリコン基板内にシリコン酸化物（ＳｉＯ_２）からなる絶縁膜を形成することにより形成可能である。 The SOI substrate composed of the semiconductor substrate 11, the insulating film 12, and the semiconductor layer 13 is implanted at a predetermined depth from the surface of the silicon substrate by, for example, implanting high concentration oxygen ions from the surface of the silicon substrate with high energy. Then, after forming an oxygen ion layer, annealing is performed at a high temperature, and the implanted oxygen ions and silicon are reacted with each other to form an insulating film made of silicon oxide (SiO ₂ ) in the silicon substrate. Can be formed.

ＭＯＳトランジスタ１０は、ゲート絶縁膜１４、ゲート電極１５、ソース領域１６、ドレイン領域１７およびチャネルボディ１８を有している。 The MOS transistor 10 has a gate insulating film 14, a gate electrode 15, a source region 16, a drain region 17, and a channel body 18.

ここで、ゲート絶縁膜１４は、例えば、シリコン酸化物（ＳｉＯ_２）からなり、半導体層１３の表面上に帯状に形成されている。ゲート電極１５は、例えば、ｐ型ポリシリコン層と、シリサイド層とを半導体層１３の側から順に積層した２層構造となっており、ゲート絶縁膜１４の表面上に帯状に形成されている。ゲート電極１５は、ワード線Ｗに電気的に接続されており、ワード線Ｗを介して電圧が印加されるようになっている。ソース領域１６およびドレイン領域１７は、例えば、ｎ型不純物（例えばリン）を半導体層１３の表面にドープすることにより形成されたものであり、半導体層１３のうちゲート電極１５の両側であって、かつ素子分離層１９で囲まれた部位に形成されている。ソース領域１６およびドレイン領域１７のいずれか一方（図２ではソース領域１６）は固定電位（図２では接地電位）となっている。他方（図２ではドレイン領域１７）はビット線Ｂに電気的に接続されており、ビット線Ｂを介してソース領域１６とドレイン領域１７との間（つまりチャネルボディ１８）に電圧が印加されるようになっている。 Here, the gate insulating film 14 is made of, for example, silicon oxide (SiO ₂ ), and is formed in a band shape on the surface of the semiconductor layer 13. The gate electrode 15 has, for example, a two-layer structure in which a p-type polysilicon layer and a silicide layer are sequentially stacked from the semiconductor layer 13 side, and is formed in a strip shape on the surface of the gate insulating film 14. The gate electrode 15 is electrically connected to the word line W, and a voltage is applied via the word line W. The source region 16 and the drain region 17 are formed, for example, by doping the surface of the semiconductor layer 13 with an n-type impurity (for example, phosphorus), and are on both sides of the gate electrode 15 in the semiconductor layer 13. Further, it is formed in a portion surrounded by the element isolation layer 19. One of the source region 16 and the drain region 17 (source region 16 in FIG. 2) is at a fixed potential (ground potential in FIG. 2). The other (the drain region 17 in FIG. 2) is electrically connected to the bit line B, and a voltage is applied between the source region 16 and the drain region 17 (that is, the channel body 18) via the bit line B. It is like that.

チャネルボディ１８は、半導体層１３のうちゲート電極１５直下の部位を指しており、ソース領域１６と電気的に接続されたソース電極（図示せず）と、ドレイン領域１７と電気的に接続されたドレイン電極（図示せず）との間に電圧を印加すると共にゲート電極１５に電圧を印加したときにチャネルの形成される部位に対応している。このチャネルボディ１８は、絶縁膜１２、ゲート絶縁膜１４、ソース領域１６およびドレイン領域１７で囲まれ、他の部位と電気的に接続されておらず、電気的に浮遊している。 The channel body 18 points to a portion of the semiconductor layer 13 immediately below the gate electrode 15, and is electrically connected to a source electrode (not shown) electrically connected to the source region 16 and the drain region 17. This corresponds to a portion where a channel is formed when a voltage is applied between the drain electrode (not shown) and a voltage is applied to the gate electrode 15. The channel body 18 is surrounded by the insulating film 12, the gate insulating film 14, the source region 16 and the drain region 17, and is not electrically connected to other parts but is electrically floating.

光照射装置２０は、半導体基板１１の裏面（ＭＯＳトランジスタ１０側とは反対側の面）側に配置されており、レンズ２１および光源２２を半導体基板１１側からこの順に配置して構成されている。 The light irradiation device 20 is disposed on the back surface (surface opposite to the MOS transistor 10 side) of the semiconductor substrate 11 and is configured by disposing the lens 21 and the light source 22 in this order from the semiconductor substrate 11 side. .

レンズ２１は、例えば集光レンズであり、光源２２からの光をチャネルボディ１８に集光するようになっている。光源２２は、絶縁膜１２を介してチャネルボディ１８に光を照射するものである。この光源２２は、半導体基板１１、絶縁膜１２および半導体層１３によって吸収されない波長領域（例えばシリコンに対して透明な１１００ｎｍ以上の波長領域）の光を発するものであり、例えば波長１５５０ｎｍの光を発するレーザである。この光源２２は、インパクトイオン化を利用してチャネルボディ１８に電荷を蓄積させる場合には、少なくともチャネルボディ１８におけるインパクトイオン化を補助することの可能な程度の強度の光を発することができるようになっており、二光子吸収現象を利用してチャネルボディ１８に電荷を蓄積させる場合には、レンズ２１でレーザ光を絞った焦点において線形吸収を持たない波長帯域においても二個の光子により原子が励起される二光子吸収現象を起こさせるのに十分な強度の光を発することができるようになっている。 The lens 21 is a condensing lens, for example, and condenses the light from the light source 22 on the channel body 18. The light source 22 irradiates the channel body 18 with light through the insulating film 12. The light source 22 emits light in a wavelength region that is not absorbed by the semiconductor substrate 11, the insulating film 12, and the semiconductor layer 13 (for example, a wavelength region of 1100 nm or more that is transparent to silicon). For example, the light source 22 emits light having a wavelength of 1550 nm. It is a laser. The light source 22 can emit light having an intensity that can assist at least impact ionization in the channel body 18 when charges are accumulated in the channel body 18 using impact ionization. In the case where charges are accumulated in the channel body 18 using the two-photon absorption phenomenon, atoms are excited by two photons even in a wavelength band that does not have linear absorption at the focal point where the laser beam is focused by the lens 21. It is possible to emit light having sufficient intensity to cause the two-photon absorption phenomenon.

このような構成の記憶装置１では、例えば、ソース電極が接地電位にされると共に、ビット線Ｂを介してドレイン電極にピンチオフより小さな正電圧が印加された状態で、ゲート電極１５に書込電圧（正電圧）が印加される。すると、チャネルボディ１８にチャネルが形成され、チャネルボディ１８内に生じた電界によって電子がソース領域１６からドレイン領域１７へ向かって加速されてエネルギーを得る。このとき、電子はシリコンのバンドギャップよりも小さなエネルギーしか得ていないので、インパクトイオン化が起こることはない。 In the memory device 1 having such a configuration, for example, the write voltage is applied to the gate electrode 15 while the source electrode is set to the ground potential and a positive voltage smaller than the pinch-off is applied to the drain electrode via the bit line B. (Positive voltage) is applied. Then, a channel is formed in the channel body 18, and electrons are accelerated from the source region 16 toward the drain region 17 by the electric field generated in the channel body 18 to obtain energy. At this time, since the electrons have obtained energy smaller than the band gap of silicon, impact ionization does not occur.

しかし、本実施の形態では、さらに、図３に示したように、光照射装置２０からチャネルボディ１８に対して光Ｌが照射される。これにより、照射された光のエネルギーを電子が得て、電子のエネルギーがシリコンのバンドギャップを超えるので、インパクトイオン化が起こる。このとき、チャネルボディ１８にキャリア（電子とホールのペア）が大量に発生するが、移動度の大きな電子はチャネルボディ１８内の電界で加速されてチャネルボディ１８から消失し、移動度の小さなホールはチャネルボディ１８内をゆっくりと移動する。その後、光源２２から発せられていた光がオフされる。これにより、図４に示したように、過剰のホールＨがチャネルボディ１８に残留し、チャネルボディ１８にホールＨが蓄積される。このように、チャネルボディ１８にホールＨが蓄積されている状態を例えば「１」とする。 However, in the present embodiment, as shown in FIG. 3, the light L is irradiated from the light irradiation device 20 to the channel body 18. Thereby, electrons obtain the energy of the irradiated light, and the energy of the electrons exceeds the band gap of silicon, so that impact ionization occurs. At this time, a large amount of carriers (a pair of electrons and holes) are generated in the channel body 18, but electrons having a high mobility are accelerated by an electric field in the channel body 18 and disappear from the channel body 18, and holes having a low mobility. Moves slowly in the channel body 18. Thereafter, the light emitted from the light source 22 is turned off. As a result, as shown in FIG. 4, excess holes H remain in the channel body 18, and holes H are accumulated in the channel body 18. In this way, the state in which the holes H are accumulated in the channel body 18 is, for example, “1”.

その後、ビット線Ｂを介してドレイン電極に負電圧が印加されると、チャネルボディ１８とドレイン領域１７との間のｐｎ接合に順方向電圧が印加されることとなるので、チャネルボディ１８に蓄積されていたホールＨがドレイン領域１７に流れ出してチャネルボディ１８から消失する。このように、チャネルボディ１８にホールＨが残存していない状態を例えば「０」とする。 Thereafter, when a negative voltage is applied to the drain electrode via the bit line B, a forward voltage is applied to the pn junction between the channel body 18 and the drain region 17, and thus the channel body 18 accumulates. The hole H thus formed flows out to the drain region 17 and disappears from the channel body 18. In this way, the state in which the hole H does not remain in the channel body 18 is, for example, “0”.

ここで、例えば、チャネルボディ１８にホールＨが蓄積されている状態で、ソース電極が接地電位にされ、ゲート電極１５に読出電圧（正電圧）が印加され、さらにドレイン電極に低い電圧Ｖｄが印加されることによりＭＯＳトランジスタ１０が駆動されると、図５の実線で示したようにソースドレイン間に電流Ｉ_１（＞基準値Ｉ_ｒ）が流れ、他方、チャネルボディ１８にホールＨが残存していない状態で、ＭＯＳトランジスタ１０が駆動されると、図５の一点鎖線で示したようにソースドレイン間に電流Ｉ_０（＜基準値Ｉ_ｒ）が流れる。したがって、ソースドレイン間に流れる電流の大きさが閾値Ｉ_ｒを上回った場合には、そのメモリセルには「１」が記憶されていることを読み出すことが出来、ソースドレイン間に流れる電流の大きさが閾値Ｉ_ｒを下回った場合には、そのメモリセルには「０」が記憶されていることを読み出すことが出来る。 Here, for example, in a state where holes H are accumulated in the channel body 18, the source electrode is set to the ground potential, the read voltage (positive voltage) is applied to the gate electrode 15, and the low voltage Vd is applied to the drain electrode. As a result, when the MOS transistor 10 is driven, a current I ₁ (> reference value I _r ) flows between the source and drain as shown by the solid line in FIG. 5, while a hole H remains in the channel body 18. When the MOS transistor 10 is driven in a state where it is not, a current I ₀ (<reference value I _r ) flows between the source and drain as shown by the one-dot chain line in FIG. Therefore, when the magnitude of the current flowing between the source and the drain exceeds the threshold value I _r is the in the memory cell can be read that "1" is stored, the current flowing between the source and the drain size If it falls below the Saga threshold I _r is the in the memory cell can be read out that "0" is stored.

なお、本実施の形態の記憶装置１では、他の方法によっても、チャネルボディ１８に電荷を蓄積させることが可能である。例えば、ソース電極が接地電位にされると共に、ドレイン電極およびゲート電極１５に電圧が印加されていない状態で、光照射装置２０からチャネルボディ１８に対して、二光子吸収現象を起こさせるのに十分な強度の光を照射する。すると、チャネルボディ１８にキャリア（電子とホールのペア）が大量に発生するが、移動度の大きな電子はチャネルボディ１８から消失し、移動度の小さなホールはチャネルボディ１８に残留する。その結果、チャネルボディ１８にホールＨを蓄積させることができる。 In the storage device 1 of the present embodiment, charges can be accumulated in the channel body 18 also by other methods. For example, it is sufficient to cause the two-photon absorption phenomenon from the light irradiation device 20 to the channel body 18 in a state where the source electrode is set to the ground potential and no voltage is applied to the drain electrode and the gate electrode 15. Irradiate light of an appropriate intensity. Then, a large amount of carriers (a pair of electrons and holes) are generated in the channel body 18, but electrons with high mobility disappear from the channel body 18, and holes with low mobility remain in the channel body 18. As a result, holes H can be accumulated in the channel body 18.

以上のことから、本実施の形態では、電気的に浮遊したチャネルボディ１８に対して所定の強度の光を照射するようにしたので、例えば、ＭＯＳトランジスタ１０のソースドレイン間に電圧が印加されていない場合や、ＭＯＳトランジスタ１０のソースドレイン間にピンチオフより小さな電圧が印加される場合など、ソースドレイン間にピンチオフ以上の大きな電圧を印加しない場合であっても、インパクトイオン化を補助したり、二光子吸収現象を利用して、チャネルボディ１８にキャリアを発生させ、電荷を蓄積させることができる。 From the above, in this embodiment, the electrically floating channel body 18 is irradiated with light of a predetermined intensity, so that, for example, a voltage is applied between the source and drain of the MOS transistor 10. Even when no voltage larger than the pinch-off is applied between the source and drain, such as when there is no voltage or a voltage smaller than the pinch-off between the source and drain of the MOS transistor 10, impact ionization is assisted, Utilizing the absorption phenomenon, carriers can be generated in the channel body 18 to accumulate charges.

［第１の実施の形態の変形例］
上記実施の形態では、光照射装置２０からの光Ｌが入射する部分に半導体基板１１を設けていたが、例えば、図６に示したように、ＭＯＳトランジスタ１０の上面に、ＭＯＳトランジスタ１０を支持する支持基板Ｓを、接着層（図示せず）を介して貼り付け、例えばレーザ照射などにより半導体基板１１を剥離、除去してもよい。そのようにした場合には、チャネルボディ１８が、光照射装置２０からの光Ｌが入射する表面近傍に配置されることになるので、半導体基板１１の厚さに起因する球面収差をなくすることができる。これにより、チャネルボディ１８に対して正確に光Ｌを集光させることができる。 [Modification of First Embodiment]
In the above embodiment, the semiconductor substrate 11 is provided in the portion where the light L from the light irradiation device 20 is incident. For example, as shown in FIG. 6, the MOS transistor 10 is supported on the upper surface of the MOS transistor 10. The support substrate S to be bonded may be attached via an adhesive layer (not shown), and the semiconductor substrate 11 may be peeled off and removed by, for example, laser irradiation. In such a case, since the channel body 18 is disposed in the vicinity of the surface on which the light L from the light irradiation device 20 is incident, the spherical aberration due to the thickness of the semiconductor substrate 11 is eliminated. Can do. Thereby, the light L can be accurately collected with respect to the channel body 18.

［第２の実施の形態］
本発明の第２の実施の形態に係る記憶装置２は、上記第１の実施の形態と同様、メモリセルを記憶単位としてマトリクス状に配置したものである。図７は、この記憶装置２のメモリセルを拡大して表したものである。このメモリセルは、ＭＯＳトランジスタ３０と、光照射装置４０とを備えている。 [Second Embodiment]
Similar to the first embodiment, the memory device 2 according to the second embodiment of the present invention has memory cells arranged in a matrix with memory units as storage units. FIG. 7 is an enlarged view of the memory cell of the storage device 2. This memory cell includes a MOS transistor 30 and a light irradiation device 40.

図８は、ＭＯＳトランジスタ３０を斜視的に表したものである。図９は、図８のＭＯＳトランジスタ３０のＡ−Ａ矢視方向の断面構成を表したものである。図１０は、ＭＯＳトランジスタ３０と光照射装置４０との位置関係を表したものである。 FIG. 8 is a perspective view of the MOS transistor 30. FIG. 9 illustrates a cross-sectional configuration of the MOS transistor 30 in FIG. FIG. 10 shows the positional relationship between the MOS transistor 30 and the light irradiation device 40.

ＭＯＳトランジスタ３０は、半導体基板１１上に絶縁膜１２、第１半導体層３１、絶縁膜３２および第２半導体層３３を半導体基板１１側からこの順に積層してなる二重ＳＯＩ基板の第１半導体層３１、絶縁膜３２および第２半導体層３３に形成されたものである。 The MOS transistor 30 is a first semiconductor layer of a double SOI substrate in which an insulating film 12, a first semiconductor layer 31, an insulating film 32, and a second semiconductor layer 33 are stacked on a semiconductor substrate 11 in this order from the semiconductor substrate 11 side. 31, the insulating film 32 and the second semiconductor layer 33.

ここで、第１半導体層３１および第２半導体層３３は、例えばｐ型シリコン（Ｓｉ）からなる。第１半導体層３１には、積層方向と直交する方向に延在するリッジ部３１Ａが形成されており、そのリッジ部３１Ａの上面を除く表面全体に絶縁膜３２が形成されている。この絶縁膜３２は、例えばシリコン酸化物（ＳｉＯ_２）からなる。第２半導体層３３には、ＭＯＳトランジスタ３０のソース領域１６およびドレイン領域１７に対応して開口部３３Ａが形成されている。 Here, the first semiconductor layer 31 and the second semiconductor layer 33 are made of, for example, p-type silicon (Si). In the first semiconductor layer 31, a ridge portion 31A extending in a direction orthogonal to the stacking direction is formed, and an insulating film 32 is formed on the entire surface excluding the upper surface of the ridge portion 31A. The insulating film 32 is made of, for example, silicon oxide (SiO ₂ ). In the second semiconductor layer 33, an opening 33 A is formed corresponding to the source region 16 and the drain region 17 of the MOS transistor 30.

なお、上記二重ＳＯＩ基板は、例えば以下のようにして形成することが可能である。まず、ＳＯＩ基板の表面のうちリッジ部３１Ａを形成することとなる部位と対応する領域にシリコン酸化膜などからなるマスクを形成する。次に、そのマスクを含む表面全体に対して高濃度の酸素イオンを高エネルギーで注入して、ＳＯＩ基板中の絶縁膜に到達しない深さのところに酸素イオン層を形成する。これにより、酸素イオン層がリッジ形状となる。次に、マスクを除去したのち、高温でアニール処理を施し、注入された酸素イオンとシリコンとを互いに反応させて、ＳＯＩ基板内にシリコン酸化物（ＳｉＯ_２）からなる絶縁膜を形成する。このようにして上記二重ＳＯＩ基板が形成される。 The double SOI substrate can be formed as follows, for example. First, a mask made of a silicon oxide film or the like is formed in a region corresponding to a portion where the ridge portion 31A is to be formed on the surface of the SOI substrate. Next, high-concentration oxygen ions are implanted with high energy into the entire surface including the mask to form an oxygen ion layer at a depth that does not reach the insulating film in the SOI substrate. Thereby, the oxygen ion layer has a ridge shape. Next, after removing the mask, an annealing process is performed at a high temperature to cause the implanted oxygen ions and silicon to react with each other, thereby forming an insulating film made of silicon oxide (SiO ₂ ) in the SOI substrate. In this way, the double SOI substrate is formed.

ＭＯＳトランジスタ３０は、ゲート絶縁膜３４、ゲート電極３５、ソース領域３６、ドレイン領域３７およびチャネルボディ３８を有している。 The MOS transistor 30 has a gate insulating film 34, a gate electrode 35, a source region 36, a drain region 37, and a channel body 38.

ここで、ゲート絶縁膜３４は、例えば、シリコン酸化物（ＳｉＯ_２）からなり、リッジ部３１Ａの上面に、リッジ部３１Ａの延在方向と平行な方向に延在して形成されている。ゲート電極３５は、例えば、ｐ型ポリシリコン層と、シリサイド層とをリッジ部３１Ａの側から順に積層した２層構造となっており、ゲート絶縁膜３４の表面上に、リッジ部３１Ａの延在方向と平行な方向に延在して形成されている。ゲート電極３５は、ワード線Ｗに電気的に接続されており、ワード線Ｗを介して電圧が印加されるようになっている。ソース領域３６およびドレイン領域３７は、例えば、ｎ型不純物（例えばリン）をリッジ部３１Ａ（第１半導体層３１）の表面にドープすることにより形成されたものであり、リッジ部３１Ａのうちゲート電極３５の両側に形成されている。ソース領域３６およびドレイン領域３７のいずれか一方（図９ではソース領域３６）は固定電位（図９では接地電位）となっている。他方（図９ではドレイン領域３７）はビット線Ｂに電気的に接続されており、ビット線Ｂを介してソース領域３６とドレイン領域３７との間（つまりチャネルボディ３８）に電圧が印加されるようになっている。 Here, the gate insulating film 34 is made of, for example, silicon oxide (SiO ₂ ), and is formed on the upper surface of the ridge portion 31A so as to extend in a direction parallel to the extending direction of the ridge portion 31A. The gate electrode 35 has, for example, a two-layer structure in which a p-type polysilicon layer and a silicide layer are sequentially stacked from the ridge portion 31A side, and the ridge portion 31A extends on the surface of the gate insulating film 34. It extends in a direction parallel to the direction. The gate electrode 35 is electrically connected to the word line W, and a voltage is applied via the word line W. The source region 36 and the drain region 37 are formed, for example, by doping an n-type impurity (for example, phosphorus) on the surface of the ridge portion 31A (first semiconductor layer 31), and the gate electrode of the ridge portion 31A is formed. 35 on both sides. One of the source region 36 and the drain region 37 (source region 36 in FIG. 9) is at a fixed potential (ground potential in FIG. 9). The other (the drain region 37 in FIG. 9) is electrically connected to the bit line B, and a voltage is applied between the source region 36 and the drain region 37 (that is, the channel body 38) via the bit line B. It is like that.

チャネルボディ３８は、リッジ部３１Ａのうちゲート電極３５直下の部位を指しており、ソース領域３６と電気的に接続されたソース電極（図示せず）と、ドレイン領域３７と電気的に接続されたドレイン電極（図示せず）との間に電圧を印加すると共にゲート電極３５に電圧を印加したときにチャネルの形成される部位に対応している。このチャネルボディ３８は、絶縁膜１２、ゲート絶縁膜３４、ソース領域３６およびドレイン領域３７で囲まれ、他の部位と電気的に接続されておらず、電気的に浮遊している。 The channel body 38 points to a portion immediately below the gate electrode 35 in the ridge portion 31 A. The channel body 38 is electrically connected to a source electrode (not shown) electrically connected to the source region 36 and a drain region 37. When a voltage is applied between the drain electrode (not shown) and a voltage is applied to the gate electrode 35, it corresponds to a portion where a channel is formed. The channel body 38 is surrounded by the insulating film 12, the gate insulating film 34, the source region 36, and the drain region 37, and is not electrically connected to other parts but is electrically floating.

また、絶縁膜１２、絶縁膜３２およびゲート絶縁膜３４のそれぞれの誘電率は、リッジ部３１Ａの誘電率よりも高くなっている。これにより、リッジ部３１Ａ、絶縁膜１２、絶縁膜３２およびゲート絶縁膜３４は、積層方向と、積層方向と直交する方向とにおいて光を閉じ込める構造となっており、光導波路３９として機能するようになっている。従って、チャネルボディ３８は、光導波路３９内に形成されている。なお、リッジ部３１Ａを導波する光は絶縁膜１２や、絶縁膜３２、ゲート絶縁膜３４の外側に多少染み出すことから、図９では、その染み出しを考慮して光導波路３９の範囲が例示されている。 The dielectric constants of the insulating film 12, the insulating film 32, and the gate insulating film 34 are higher than the dielectric constant of the ridge portion 31A. Thus, the ridge portion 31A, the insulating film 12, the insulating film 32, and the gate insulating film 34 have a structure that confines light in the stacking direction and the direction orthogonal to the stacking direction, and function as the optical waveguide 39. It has become. Therefore, the channel body 38 is formed in the optical waveguide 39. Note that the light guided through the ridge portion 31A slightly leaks to the outside of the insulating film 12, the insulating film 32, and the gate insulating film 34. In FIG. Illustrated.

光照射装置４０は、半導体基板１１の側面（リッジ部３１Ａの延在方向）に配置されており、レンズ４１および光源４２を半導体基板１１側からこの順に配置して構成されている。 The light irradiation device 40 is disposed on the side surface of the semiconductor substrate 11 (in the extending direction of the ridge portion 31A), and is configured by disposing the lens 41 and the light source 42 in this order from the semiconductor substrate 11 side.

レンズ４１は、例えば集光レンズであり、光源４２からの光を、リッジ部３１Ａのうち半導体基板１１の側面に露出している部分に集光するようになっている。光源４２は、光導波路３９を介してチャネルボディ１８に光を照射するものである。この光源４２は、半導体基板１１、絶縁膜１２、第１半導体層３１、絶縁膜３２、第２半導体層３３およびゲート絶縁膜３４によって吸収されない波長領域（例えばシリコンに対して透明な１１００ｎｍ以上の波長領域）の光を発するものであり、例えば波長１５５０ｎｍの光を発するレーザである。この光源４２は、インパクトイオン化を利用してチャネルボディ３８に電荷を蓄積させる場合には、少なくともチャネルボディ３８におけるインパクトイオン化を補助することの可能な程度の強度の光を発することができるようになっており、二光子吸収現象を利用してチャネルボディ３８に電荷を蓄積させる場合には、レンズ４１でレーザ光を絞った焦点において線形吸収を持たない波長帯域においても二個の光子により原子が励起される二光子吸収現象を起こさせるのに十分な強度の光を発することができるようになっている。 The lens 41 is, for example, a condensing lens, and condenses light from the light source 42 on a portion of the ridge portion 31 A exposed on the side surface of the semiconductor substrate 11. The light source 42 irradiates light to the channel body 18 through the optical waveguide 39. The light source 42 has a wavelength region that is not absorbed by the semiconductor substrate 11, the insulating film 12, the first semiconductor layer 31, the insulating film 32, the second semiconductor layer 33, and the gate insulating film 34 (for example, a wavelength of 1100 nm or more that is transparent to silicon). For example, a laser emitting light having a wavelength of 1550 nm. In the case where charges are accumulated in the channel body 38 using impact ionization, the light source 42 can emit light having an intensity that can assist at least impact ionization in the channel body 38. In the case where charges are accumulated in the channel body 38 by utilizing the two-photon absorption phenomenon, atoms are excited by two photons even in a wavelength band that does not have linear absorption at the focal point where the laser light is focused by the lens 41. It is possible to emit light having sufficient intensity to cause the two-photon absorption phenomenon.

このような構成の記憶装置２では、例えば、ソース電極が接地電位にされると共に、ビット線Ｂを介してドレイン電極にピンチオフより小さな正電圧が印加された状態で、ゲート電極３５に書込電圧（正電圧）が印加される。すると、チャネルボディ３８にチャネルが形成され、チャネルボディ３８内に生じた電界によって電子がソース領域３６からドレイン領域３７へ向かって加速されてエネルギーを得る。このとき、電子はシリコンのバンドギャップよりも小さなエネルギーしか得ていないので、インパクトイオン化が起こることはない。 In the memory device 2 having such a configuration, for example, the write voltage is applied to the gate electrode 35 while the source electrode is set to the ground potential and a positive voltage smaller than the pinch-off is applied to the drain electrode via the bit line B. (Positive voltage) is applied. Then, a channel is formed in the channel body 38, and electrons are accelerated from the source region 36 toward the drain region 37 by the electric field generated in the channel body 38 to obtain energy. At this time, since the electrons have obtained energy smaller than the band gap of silicon, impact ionization does not occur.

しかし、本実施の形態では、さらに、図１１に示したように、光照射装置４０から光導波路３９を介してチャネルボディ３８に対して光Ｌが照射される。これにより、照射された光のエネルギーを電子が得て、電子のエネルギーがシリコンのバンドギャップを超えるので、インパクトイオン化が起こる。このとき、チャネルボディ３８にキャリア（電子とホールのペア）が大量に発生するが、移動度の大きな電子はチャネルボディ３８内の電界で加速されてチャネルボディ３８から消失し、移動度の小さなホールはチャネルボディ３８内をゆっくりと移動する。その後、光源４２から発せられていた光がオフされる。これにより、過剰のホールがチャネルボディ３８に残留し、チャネルボディ３８にホールが蓄積される。このように、チャネルボディ３８にホールが蓄積されている状態を例えば「１」とする。 However, in the present embodiment, as shown in FIG. 11, the light L is irradiated from the light irradiation device 40 to the channel body 38 via the optical waveguide 39. Thereby, electrons obtain the energy of the irradiated light, and the energy of the electrons exceeds the band gap of silicon, so that impact ionization occurs. At this time, a large amount of carriers (a pair of electrons and holes) are generated in the channel body 38, but electrons with high mobility are accelerated by the electric field in the channel body 38 and disappear from the channel body 38, and holes with low mobility are generated. Moves slowly in the channel body 38. Thereafter, the light emitted from the light source 42 is turned off. As a result, excess holes remain in the channel body 38 and holes are accumulated in the channel body 38. In this way, the state where holes are accumulated in the channel body 38 is, for example, “1”.

その後、ビット線Ｂを介してドレイン電極に負電圧が印加されると、チャネルボディ３８とドレイン領域３７との間のｐｎ接合に順方向電圧が印加されることとなるので、チャネルボディ３８に蓄積されていたホールがドレイン領域３７に流れ出してチャネルボディ３８から消失する。このように、チャネルボディ３８にホールが残存していない状態を例えば「０」とする。 Thereafter, when a negative voltage is applied to the drain electrode via the bit line B, a forward voltage is applied to the pn junction between the channel body 38 and the drain region 37, and thus the channel body 38 accumulates. The holes that have been made flow out to the drain region 37 and disappear from the channel body 38. In this way, a state in which no holes remain in the channel body 38 is, for example, “0”.

ここで、例えば、チャネルボディ３８にホールが蓄積されている状態で、ソース電極が接地電位にされ、ゲート電極３５に読出電圧（正電圧）が印加され、さらにドレイン電極に低い電圧Ｖｄが印加されることによりＭＯＳトランジスタ３０が駆動されると、図５の実線で示したようにソースドレイン間に電流Ｉ_１（＞基準値Ｉ_ｒ）が流れ、他方、チャネルボディ３８にホールが残存していない状態で、ＭＯＳトランジスタ３０が駆動されると、図５の一点鎖線で示したようにソースドレイン間に電流Ｉ_０（＜基準値Ｉ_ｒ）が流れる。したがって、ソースドレイン間に流れる電流の大きさが閾値Ｉ_ｒを上回った場合には、そのメモリセルには「１」が記憶されていることを読み出すことが出来、ソースドレイン間に流れる電流の大きさが閾値Ｉ_ｒを下回った場合には、そのメモリセルには「０」が記憶されていることを読み出すことが出来る。 Here, for example, in a state where holes are accumulated in the channel body 38, the source electrode is set to the ground potential, the read voltage (positive voltage) is applied to the gate electrode 35, and the low voltage Vd is applied to the drain electrode. As a result, when the MOS transistor 30 is driven, a current I ₁ (> reference value I _r ) flows between the source and drain as shown by the solid line in FIG. 5, and no holes remain in the channel body 38. When the MOS transistor 30 is driven in this state, a current I ₀ (<reference value I _r ) flows between the source and drain as shown by the one-dot chain line in FIG. Therefore, when the magnitude of the current flowing between the source and the drain exceeds the threshold value I _r is the in the memory cell can be read that "1" is stored, the current flowing between the source and the drain size If it falls below the Saga threshold I _r is the in the memory cell can be read out that "0" is stored.

なお、本実施の形態の記憶装置２では、他の方法によっても、チャネルボディ３８に電荷を蓄積させることが可能である。例えば、ソース電極が接地電位にされると共に、ドレイン電極およびゲート電極３５に電圧が印加されていない状態で、光照射装置４０からチャネルボディ３８に対して、二光子吸収現象を起こさせるのに十分な強度の光を照射する。すると、チャネルボディ３８にキャリア（電子とホールのペア）が大量に発生するが、移動度の大きな電子はチャネルボディ３８から消失し、移動度の小さなホールはチャネルボディ３８に残留する。その結果、チャネルボディ３８にホールを蓄積させることができる。 In the storage device 2 of the present embodiment, charges can be accumulated in the channel body 38 by other methods. For example, it is sufficient to cause the two-photon absorption phenomenon from the light irradiation device 40 to the channel body 38 in a state where the source electrode is set to the ground potential and no voltage is applied to the drain electrode and the gate electrode 35. Irradiate light of an appropriate intensity. Then, a large amount of carriers (electron and hole pairs) are generated in the channel body 38, but electrons with high mobility disappear from the channel body 38, and holes with low mobility remain in the channel body 38. As a result, holes can be accumulated in the channel body 38.

以上のことから、本実施の形態では、電気的に浮遊したチャネルボディ３８に対して所定の強度の光を照射するようにしたので、例えば、ＭＯＳトランジスタ３０のソースドレイン間に電圧が印加されていない場合や、ＭＯＳトランジスタ３０のソースドレイン間にピンチオフより小さな電圧が印加される場合など、ソースドレイン間にピンチオフ以上の大きな電圧を印加しない場合であっても、インパクトイオン化を補助したり、二光子吸収現象を利用して、チャネルボディ３８にキャリアを発生させ、電荷を蓄積させることができる。 From the above, in this embodiment, the electrically floating channel body 38 is irradiated with light of a predetermined intensity, so that, for example, a voltage is applied between the source and drain of the MOS transistor 30. Even when no voltage larger than the pinch-off is applied between the source and drain, such as when there is no voltage or a voltage smaller than the pinch-off between the source and drain of the MOS transistor 30, impact ionization is assisted, Utilizing the absorption phenomenon, it is possible to generate carriers in the channel body 38 and accumulate charges.

［第２の実施の形態の変形例］
上記第２の実施の形態では、チャネルボディ３８がリッジ部３１Ａの内部、つまり光導波路３９内に設けられていたが、リッジ部３１Ａの直上、つまり光導波路３９に接して設けられていてもよい。例えば、図１２、図１３（図１２のＡ−Ａ矢視方向の断面図）に示したように、リッジ部３１Ａの上面と第２半導体層３３との間にも絶縁膜３２を形成し、第２半導体層３３のうちリッジ部３１Ａの直上に対応する部分にチャネルボディ３８が配置されるようにＭＯＳトランジスタ３０を設けるようにしてもよい。これにより、絶縁膜３２の外側、つまりチャネルボディ３８に染み出した光の作用によって、チャネルボディ３８にキャリアを発生させ、電荷を蓄積させることができる。 [Modification of Second Embodiment]
In the second embodiment, the channel body 38 is provided in the ridge portion 31A, that is, in the optical waveguide 39. However, the channel body 38 may be provided directly above the ridge portion 31A, that is, in contact with the optical waveguide 39. . For example, as shown in FIGS. 12 and 13 (cross-sectional view in the direction of arrow AA in FIG. 12), an insulating film 32 is also formed between the upper surface of the ridge 31A and the second semiconductor layer 33, The MOS transistor 30 may be provided so that the channel body 38 is disposed in a portion corresponding to the second semiconductor layer 33 immediately above the ridge portion 31A. Thus, carriers can be generated in the channel body 38 by the action of light that has leaked to the outside of the insulating film 32, that is, the channel body 38, and electric charges can be accumulated.

また、上記第２の実施の形態では、光源４２からの光をリッジ部３１Ａの側面から入射させ、光導波路３９を導波してきた光をチャネルボディ３８に照射するようにしていたが、例えば、上記第１の実施の形態と同様に、光源４２からの光を半導体基板１１側から絶縁膜１２を介してチャネルボディ３８に照射するようにしてもよい。この場合には、個々のチャネルボディ３８に別個に光を照射することが可能となる。なお、そのようにした場合には、上記第１の実施の形態の変形例と同様に、ＭＯＳトランジスタ３０の上面に、ＭＯＳトランジスタ３０を支持する支持基板Ｓを、接着層（図示せず）を介して貼り付け、例えばレーザ照射などにより半導体基板１１を剥離、除去してもよい。そのようにした場合には、チャネルボディ３８が、光照射装置４０からの光Ｌが入射する表面近傍に配置されることになるので、半導体基板１１の厚さに起因する球面収差をなくすることができる。これにより、チャネルボディ３８に対して正確に光Ｌを集光させることができる。 In the second embodiment, the light from the light source 42 is incident from the side surface of the ridge portion 31A, and the light guided through the optical waveguide 39 is irradiated to the channel body 38. Similarly to the first embodiment, the channel body 38 may be irradiated with light from the light source 42 via the insulating film 12 from the semiconductor substrate 11 side. In this case, it becomes possible to irradiate light to each channel body 38 separately. In such a case, as in the modification of the first embodiment, a support substrate S that supports the MOS transistor 30 is provided on the upper surface of the MOS transistor 30 and an adhesive layer (not shown) is provided. The semiconductor substrate 11 may be peeled off and removed by, for example, laser irradiation. In such a case, since the channel body 38 is disposed in the vicinity of the surface on which the light L from the light irradiation device 40 is incident, the spherical aberration due to the thickness of the semiconductor substrate 11 is eliminated. Can do. Thereby, the light L can be accurately collected with respect to the channel body 38.

［上記各実施の形態の変形例］
また、上記各実施の形態では、光源からの光を一つのＭＯＳトランジスタに照射するようにしていたが、例えば、図１４に示したように、上記各実施の形態のＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０をマトリクス状に集積化したチップ５０を用意し、チップ５０の半導体基板１１側（ゲート電極３５などの形成されていない側）に、レンズ２１またはレンズ４１と、所定のパターン（図１４ではアルファベットのＡ）が形成されたマスク６０と、光源２２または光源４２とをチップ５０側から順に配置した上で、光源２２または光源４２から光をマスク６０に向けて照射するようにしてもよい。これにより、一度の光照射で、マスク６０にパターニングされたデータを一括してチップ５０に書き込むことができるので、大量のデータを高速に書き込むことができる。 [Modifications of the above embodiments]
In each of the above embodiments, the light from the light source is irradiated to one MOS transistor. For example, as shown in FIG. 14, the MOS transistor 10 or the MOS transistor 30 of each of the above embodiments. Are prepared in a matrix, and the lens 21 or the lens 41 and a predetermined pattern (in FIG. 14, alphabetical letters) are provided on the semiconductor substrate 11 side (the side where the gate electrode 35 or the like is not formed) of the chip 50. The mask 60 on which A) is formed and the light source 22 or the light source 42 may be sequentially arranged from the chip 50 side, and light may be emitted from the light source 22 or the light source 42 toward the mask 60. As a result, data patterned on the mask 60 can be written into the chip 50 at a time with a single light irradiation, so that a large amount of data can be written at high speed.

ここで、チップ５０が半導体基板１１の除去されたものによって構成されている場合には、半導体基板１１の厚さに起因する球面収差をなくすることができる。これにより、レンズ２１またはレンズ４１に対して、球面収差を補正するような設計を行う必要がないので、正確なイメージを容易に得ることができる。 Here, when the chip 50 is constituted by the semiconductor substrate 11 removed, the spherical aberration due to the thickness of the semiconductor substrate 11 can be eliminated. Thereby, since it is not necessary to design the lens 21 or the lens 41 to correct the spherical aberration, an accurate image can be easily obtained.

また、チップ５０内に、ＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０から得られた信号を処理する信号処理用トランジスタを設けるようにしてもよい。この信号処理用トランジスタは、例えば、ＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０と同一面（具体的には絶縁膜１２または絶縁膜３２の表面）上に設けられており、半導体層１３、半導体層３１または半導体層３３に設けられている。この信号処理用トランジスタは、例えば、ＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０と同様、電気的に浮遊したチャネルボディを有するＭＯＳトランジスタであり、ＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０の出力に接続されている。 Further, a signal processing transistor for processing a signal obtained from the MOS transistor 10 or the MOS transistor 30 may be provided in the chip 50. The signal processing transistor is provided, for example, on the same surface as the MOS transistor 10 or the MOS transistor 30 (specifically, the surface of the insulating film 12 or the insulating film 32), and the semiconductor layer 13, the semiconductor layer 31, or the semiconductor The layer 33 is provided. The signal processing transistor is, for example, a MOS transistor having an electrically floating channel body similar to the MOS transistor 10 or the MOS transistor 30, and is connected to the output of the MOS transistor 10 or the MOS transistor 30.

ただし、信号処理用トランジスタ７０を、ＭＯＳトランジスタ１０に照射する光Ｌが入射する領域内に配置した場合には、例えば、図１５に示したように、ＭＯＳトランジスタ１０またはＭＯＳトランジスタ３０に照射する光Ｌが信号処理用トランジスタ７０に入射するのを遮る遮光膜７１を設けることが好ましい。この遮光膜７１は、例えば、図１５に示したように、少なくとも信号処理用トランジスタ７０との対向領域を覆っており、少なくともＭＯＳトランジスタ１０のチャネルボディ１８との対向領域に開口７１Ａを有している。このように、信号処理用トランジスタ７０への光入射を遮る遮光膜７１を設けた場合には、光源２２または光源４２からの光Ｌが信号処理用トランジスタ７０に入射して、信号処理用トランジスタ７０にノイズが発生するのを防止することができる。その結果、信号処理用トランジスタ７０から出力される信号に含まれるノイズを低く抑えることができる。 However, when the signal processing transistor 70 is arranged in a region where the light L irradiating the MOS transistor 10 is incident, for example, as shown in FIG. 15, the light irradiating the MOS transistor 10 or the MOS transistor 30 It is preferable to provide a light shielding film 71 that blocks L from entering the signal processing transistor 70. For example, as shown in FIG. 15, the light shielding film 71 covers at least a region facing the signal processing transistor 70, and has an opening 71 A at least in a region facing the channel body 18 of the MOS transistor 10. Yes. As described above, when the light shielding film 71 that blocks the light incident on the signal processing transistor 70 is provided, the light L from the light source 22 or the light source 42 enters the signal processing transistor 70, and the signal processing transistor 70. It is possible to prevent noise from being generated. As a result, noise included in the signal output from the signal processing transistor 70 can be reduced.

また、半導体基板１１を取り除き、遮光膜７１を絶縁膜１２の表面に設けた場合には、遮光膜７１の開口７１Ａを、チャネルボディ１８に最も近づけて配置することができる。これにより、半導体基板１１を取り除かず、半導体基板１１の表面に遮光膜７１を設けた場合と比べて、開口７１Ａの設計が容易となるので、ノイズの少ないイメージを得ることができる。 When the semiconductor substrate 11 is removed and the light shielding film 71 is provided on the surface of the insulating film 12, the opening 71 A of the light shielding film 71 can be disposed closest to the channel body 18. This makes it easier to design the opening 71A than when the light shielding film 71 is provided on the surface of the semiconductor substrate 11 without removing the semiconductor substrate 11, so that an image with less noise can be obtained.

［実施例］
次に、上記実施の形態の記憶装置１の実施例について説明する。 [Example]
Next, examples of the storage device 1 according to the above embodiment will be described.

“Limitations of active carrier removal in silicon Roman amplifiers and lasers, D.Dimitropoulos, S.Fathpour, and B.Jalali, University of California, Los Angeles, Los Angeles, California 90095-1594”に記載の計算式によって導かれる量のキャリア（電子とホールのペア）が二光子吸収現象によって発生するものとして、シミュレーションを行った。 Amount derived by the formula described in “Limitations of active carrier removal in silicon Roman amplifiers and lasers, D. Dimitropoulos, S. Fathpour, and B. Jalali, University of California, Los Angeles, Los Angeles, California 90095-1594” The simulation was performed on the assumption that two carriers (electron and hole pair) are generated by the two-photon absorption phenomenon.

このシミュレーションにおいて、チャネルボディ１８の不純物濃度を５．０×１０^１７ｃｍ^−３、ゲート幅を１．０μｍ、絶縁膜１２の厚さを０．２μｍ、光源２２の波長を１．５５μｍとした。また、チャネルボディ１８への光照射を終えたあと、ＭＯＳトランジスタ１０を１ｋＨｚの周波数にて駆動した場合のドレイン電流を計算し、その結果を図１６に示した。なお、図１６には、ゲート電圧を０．２Ｖ一定とした上で、ドレイン電圧を０Ｖから２Ｖまで徐々に大きくしたのち２Ｖから０Ｖまで徐々に小さくしたときのドレイン電流の値が示されている。 In this simulation, the impurity concentration of the channel body 18 is 5.0 × 10 ¹⁷ cm ⁻³ , the gate width is 1.0 μm, the thickness of the insulating film 12 is 0.2 μm, and the wavelength of the light source 22 is 1.55 μm. Further, after the light irradiation to the channel body 18 was finished, the drain current when the MOS transistor 10 was driven at a frequency of 1 kHz was calculated, and the result is shown in FIG. FIG. 16 shows the drain current value when the drain voltage is gradually increased from 0 V to 2 V and then gradually decreased from 2 V to 0 V with the gate voltage kept constant at 0.2 V. .

図１６から、０．０４ｍＷ以上の光を照射することに対応する、６．０×１０^１７ｃｍ^−３以上のキャリアが発生した場合には、光を照射しない場合と比べて、ドレイン電流の特性に明らかな変化が見られる。もっとも、ドレイン電圧を２Ｖから０Ｖまで徐々に小さくしたときのドレイン電流の特性においては、光照射の有無による差が少なかった。 From FIG. 16, when carriers of 6.0 × 10 ¹⁷ cm ⁻³ or more corresponding to irradiation with light of 0.04 mW or more are generated, characteristics of the drain current are compared with the case of no light irradiation. A clear change is seen. However, in the drain current characteristics when the drain voltage was gradually reduced from 2 V to 0 V, there was little difference due to the presence or absence of light irradiation.

また、図１６は１ｋＨｚの周波数にてドレイン電圧を変化させたときのデータであることから、チャネルボディ１８の不純物濃度以上の濃度のキャリアが発生した場合には、光の照射を終えた０．５ｍ秒後においてもトランジスタ特性に変化が見られることがわかった。これは、光の照射によるキャリア発生においても基板浮遊効果（ヒストリー効果）が発生していることを示している。これらのことから、本実施例のような基板浮遊効果を応用したＲＡＭに関して光の照射によるデータの書き込みが可能であることがわかった。 Further, FIG. 16 shows data when the drain voltage is changed at a frequency of 1 kHz. Therefore, when carriers having a concentration equal to or higher than the impurity concentration of the channel body 18 are generated, the light irradiation is finished. It was found that the transistor characteristics changed even after 5 milliseconds. This indicates that the substrate floating effect (history effect) is also generated in the generation of carriers by light irradiation. From these facts, it was found that data can be written by irradiating light with respect to the RAM using the substrate floating effect as in this embodiment.

本発明の第１の実施の形態に係る記憶装置の回路構成図である。1 is a circuit configuration diagram of a memory device according to a first embodiment of the present invention. 図１のＭＯＳトランジスタおよび光照射装置の内部構成図であるFIG. 2 is an internal configuration diagram of the MOS transistor and the light irradiation device of FIG. 1. 図１の記憶装置における光照射について説明するための概念図である。It is a conceptual diagram for demonstrating the light irradiation in the memory | storage device of FIG. 図１の記憶装置におけるホール蓄積について説明するための概念図である。It is a conceptual diagram for demonstrating hole accumulation | storage in the memory | storage device of FIG. 図１の記憶装置におけるドレイン電圧とソースドレイン電流の関係図である。FIG. 2 is a relationship diagram between a drain voltage and a source / drain current in the memory device of FIG. 1. 図２のＭＯＳトランジスタの内部構成の一変形例を表す内部構成図である。FIG. 5 is an internal configuration diagram illustrating a modification of the internal configuration of the MOS transistor of FIG. 2. 本発明の第２の実施の形態に係る記憶装置の回路構成図である。It is a circuit block diagram of the memory | storage device which concerns on the 2nd Embodiment of this invention. 図７のＭＯＳトランジスタの斜視図である。FIG. 8 is a perspective view of the MOS transistor of FIG. 7. 図８のＭＯＳトランジスタのＡ−Ａ矢視方向の断面構成図である。It is a cross-sectional block diagram of the AA arrow direction of the MOS transistor of FIG. 図７の記憶装置の配置図である。FIG. 8 is a layout diagram of the storage device of FIG. 7. 図７の記憶装置における光照射について説明するための概念図である。It is a conceptual diagram for demonstrating the light irradiation in the memory | storage device of FIG. 図７のＭＯＳトランジスタの一変形例の斜視図である。FIG. 8 is a perspective view of a modification of the MOS transistor of FIG. 7. 図１２のＭＯＳトランジスタのＡ−Ａ矢視方向の断面構成図である。It is a cross-sectional block diagram of the AA arrow direction of the MOS transistor of FIG. 図２または図１０の記憶装置の一変形例を表す斜視図である。FIG. 11 is a perspective view illustrating a modification of the storage device in FIG. 2 or FIG. 10. 図１４のチップの一変形例の断面成図である。FIG. 15 is a cross-sectional view of a modification of the chip of FIG. 14. １ｋＨｚの周波数にてドレイン電圧を変化させたときのドレイン電圧とドレイン電流の関係図である。FIG. 6 is a relationship diagram between drain voltage and drain current when the drain voltage is changed at a frequency of 1 kHz.

Explanation of symbols

１，２…記憶装置、１０，３０…ＭＯＳトランジスタ、１１…半導体基板、１２，３２…絶縁膜、１３…半導体層、１４，３４…ゲート絶縁膜、１５，３５…ゲート電極、１６，３６…ソース領域、１７，３７…ドレイン領域、１８，３８…チャネルボディ、１９…素子分離層、２０，４０…光照射装置、２１…レンズ、２２…光源、３１…第１半導体、３１Ａ…リッジ部、３３…第２半導体、３３Ａ…開口部、３９…光導波路、５０…チップ、６０…マスク、７０…信号処理用トランジスタ、７１…遮光膜、７１Ａ…開口、Ｂ…ビット線、Ｈ…ホール、Ｌ…光、Ｓ…支持基板、Ｗ…ワード線。 DESCRIPTION OF SYMBOLS 1, 2 ... Memory | storage device 10, 30 ... MOS transistor, 11 ... Semiconductor substrate, 12, 32 ... Insulating film, 13 ... Semiconductor layer, 14, 34 ... Gate insulating film, 15, 35 ... Gate electrode, 16, 36 ... Source region 17, 37 ... Drain region, 18, 38 ... Channel body, 19 ... Element isolation layer, 20, 40 ... Light irradiation device, 21 ... Lens, 22 ... Light source, 31 ... First semiconductor, 31A ... Ridge part, 33 ... second semiconductor, 33A ... opening, 39 ... optical waveguide, 50 ... chip, 60 ... mask, 70 ... signal processing transistor, 71 ... light-shielding film, 71A ... opening, B ... bit line, H ... hole, L ... light, S ... support substrate, W ... word line.

Claims

One or more MOS transistors formed in a semiconductor layer on an insulating film and having an electrically floating channel body;
A light source for irradiating the channel body with light through the insulating film , and
A memory device comprising a lens and a patterned mask in this order from the insulating film side between the insulating film and the light source .

A signal processing transistor that is formed in the semiconductor layer and processes a signal obtained from the MOS transistor;
The storage device according to claim 1 , further comprising: a light-shielding film that is formed between the insulating film and the lens and blocks light from the light source from entering the signal processing transistor.

The storage device according to claim 2 , wherein the light shielding film is provided on a surface of the insulating film.