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JP5338433B2 - 窒化ガリウム半導体装置およびその製造方法 - Google Patents
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JP5338433B2 - 窒化ガリウム半導体装置およびその製造方法 - Google Patents

窒化ガリウム半導体装置およびその製造方法 Download PDF

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Description

この発明は、窒化ガリウム半導体装置およびその製造方法に関する。
従来から、高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体素子とする）。ＧａＮ系半導体素子では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層やＧａＮドープ層が設けられている。
図１４は、従来の横型構造の窒化ガリウム系半導体素子を示す断面図である。横型構造のＧａＮ系半導体素子では、図１４に示すように、半導体基板１００１の表面に、半導体基板１００１に用いる原料に対応したバッファ層１００２、シリコンをドープしたｎ型ＧａＮ層１００３および窒化アルミニウムガリウム（ＡｌＧａＮ）層１００４がこの順で積層されている。ｎ型ＧａＮ層１００３とＡｌＧａＮ層１００４の界面には、２次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）で形成された表面障壁層１００５が形成されている。この表面障壁層１００５は、高いチャネル移動度を示す伝導層となっている。ＡｌＧａＮ層１００４の表面には、ソース電極１０１２、ドレイン電極１０１３および絶縁膜１００７を介したゲート電極１０１６が形成されている。横型構造のＧａＮ系半導体素子のほとんどが図１４に示すような構造となっており、その他に、高耐圧を実現するための構造やゲート電極の構造を形成することでさまざまな高耐圧を有するＧａＮ系半導体素子が実現されている。
このＧａＮ系半導体素子において、ゲート電極１０１６に印加する電圧を調整し、表面障壁層１００５の電子濃度を制御することで、ソース・ドレイン間に流れる電流のオン・オフを行っている。通常、このようなＧａＮ系半導体素子では、ゲート電極１０１６に電圧が印加されていない状態のときには、ソース・ドレイン間が導通状態（以下、ノーマリオンとする）となっている。そのため、ショットキー性を有するゲート電極１０１６を形成する構成や、ＡｌＧａＮ層１００４とゲート電極１０１６との間にｐ型層を形成する構成とすることで、表面障壁層１００５の電子濃度を制御している。
しかしながら、ノーマリオン型のＧａＮ系半導体素子では用途が限られてしまうため、最近では、ゲート電極１０１６に電圧が印加されていない状態のときにソース・ドレイン間が導通されていない状態（以下、ノーマリオフとする）となるようなＧａＮ系半導体素子が提案されている。ノーマリオフ型のＧａＮ系半導体素子には、例えばＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造のＧａＮ系半導体素子がある。
このようなＧａＮ系半導体素子を用いた高耐圧デバイスとして、数１００Ｖから最大数ｋＶの範囲の耐圧を実現した、横型構造のトランジスタが試作されており、その一部は製品化に至っている。ＧａＮ系半導体素子を用いたトランジスタを、例えばインバータなどの電力変換装置のスイッチングデバイスとして用いる場合、従来のＳｉ系半導体素子に比べてオン抵抗が小さくなり、また、高速で動作させることができる。従って、半導体素子の小型化を図ることができる。また、電力損失を大幅に低減できる。そのため、スイッチングデバイスの小型化およびパワー密度化をともに実現することができる。また、Ｓｉ系半導体素子に比べて高い温度で使用することができるため、高温度となる部分、例えば自
動車のエンジン周辺などでの使用の要望が高まってきている。
このようなＧａＮ系半導体素子を用いた半導体装置として、次のような装置が提案されている。Ｓｉオフ基板上には、ＳｉＣＭＯＳスイッチングトランジスタを形成するとともに、ＧａＮバッファ層を介してＡｌＧａＮ・ＧａＮ電界効果トランジスタを一体に形成している。ＡｌＧａＮ・ＧａＮ電界効果トランジスタの少なくとも一つの端子に電圧をＤＣ−ＤＣコンバータで印加する。ＤＣ−ＤＣコンバータの一部はＳｉＣＭＯＳスイッチングトランジスタで構成されている（たとえば、下記特許文献１参照。）。
また、別の装置として、次のような装置が提案されている。種類が互いに異なる複数のＧａＮ系半導体素子を一つの基板上に集積したＧａＮ系半導体集積回路において、前記ＧａＮ系半導体素子には、ショットキーダイオード及び電界効果トランジスタが含まれ、該ショットキーダイオードを構成する所定の幅を有するＧａＮ系半導体層上に、前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電極に接触する部分以外の前記ＧａＮ系半導体層上にショットキー接合するとともに前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＧａＮ系半導体層との間で形成されるショットキーバリアの高さよりも低い（たとえば、下記特許文献２参照。）。
また、別の装置として、次のような装置が提案されている。基板上に直接、または緩衝層を介して積層されたＧａＮ層と、前記ＧａＮ層の表面近傍に形成された複数のトランジスタと、前記トランジスタの表面及び側面を被覆する酸化膜または窒化膜と、前記酸化膜または窒化膜を含む前記ＧａＮ層上に、ＥＬＯによって積層されたＡｌＧａＮ層と、を集積すべきトランジスタの数量に応じて繰り返し積層して形成される（たとえば、下記特許文献３参照。）。
また、別の装置として、導電層と、前記導電層の上方に形成され、ＩＩＩ−Ｖ族窒化物半導体からなるチャネル層と、前記チャネル層の上に形成され、ＩＩＩ−Ｖ族窒化物半導体からなるショットキー層と、前記ショットキー層の上方の一部にそれぞれ形成された第１のソース電極、ドレイン電極及びゲート電極と、前記第１のソース電極と接続される第２のソース電極と、前記チャネル層及び前記ショットキー層を貫通する溝を介して、前記第１のソース電極と前記導電層とを接続する配線部材とを備える装置が提案されている（たとえば、下記特許文献４参照。）。
また、別の装置として、次のような装置が提案されている。基板と、前記基板の主面の上に形成され、前記主面と平行な方向に電子が走行するチャネル領域を有する窒化物半導体層と、前記窒化物半導体層における活性領域の上に交互に配置されるように互いに間隔をおいてそれぞれ形成された複数の第１の電極および複数の第２の電極と、前記窒化物半導体層の上に下側から順次形成され、前記各第１の電極をそれぞれ露出する複数の開口部を有する第１の絶縁膜及び層間絶縁膜と、前記層間絶縁膜における前記活性領域の上側の領域に形成され、前記各第１の電極の前記開口部から露出した部分と電気的に接続された第１の電極パッドとを備えている。そして、前記基板は、導電性を有し、前記基板の前記主面と反対側の面に形成された第２の電極パッドをさらに備え、前記第２の電極パッドは、前記第２の電極と電気的に接続されている（たとえば、下記特許文献５参照。）。
特開２００４−２８１４５４号公報 特開２００６−１００６４５号公報 特開２００８−１９８６７５号公報 特開２００６−０８６３９８号公報 特開２００８−１７７５２７号公報
上述した高耐圧のＧａＮ系半導体素子をスイッチングデバイス（以下、半導体スイッチとする）として用いる場合、複数の半導体スイッチを用いて、所定のタイミングで交互に動作させる構成の半導体装置を作製することが多い。図１５は、従来の半導体スイッチを用いた半導体装置を模式的に示す回路図である。図１５に示すスイッチング回路は、複数の半導体スイッチ１０４０〜１０４２（４個目以降の半導体スイッチは図示省略する）と、制御回路１０４８と、接地端子（以下、ＧＮＤ端子とする）１０４６と、制御信号入力端子（以下、ＩＮ端子とする）１０４７と、回路部電源端子（以下、ＶＤ端子とする）１０４９と、複数の高耐圧出力端子（以下、ＯＵＴ端子）１０５０〜１０５２とを備えている。複数の半導体スイッチ１０４０〜１０４２および制御回路１０４８は、それぞれ別々の半導体装置１１００〜１３００および半導体装置１４００に形成されている。
制御回路１０４８は、複数の半導体スイッチ１０４０〜１０４２を所定のタイミングで交互に駆動させるための回路である。半導体スイッチ１０４０〜１０４２の内の１つの半導体スイッチに、ＩＮ端子１０４７からの入力信号をゲート入力信号１０４３〜１０４５として入力している。例えば、半導体スイッチ１０４０を駆動させる場合は、ゲート入力信号１０４３が選択される。
このとき、半導体スイッチ１０４０〜１０４２は、なるべく接近させて配置する必要がある。しかしながら、各半導体スイッチはそれぞれ別々の半導体装置１１００〜１３００に形成されているため、例えばプリント基板内の実装領域や半導体装置の大きさにより、各半導体スイッチの距離が制限されてしまう。また、各半導体スイッチおよび制御回路１０４８を外部接続するための接続パッドの領域や外部配線などを備える領域などを必要とする。そのため、ＧａＮ系半導体素子を半導体スイッチとして用いたとしても、スイッチング回路全体の小型化が困難となってしまう。また、外部配線による信号の遅延やノイズの発生による誤動作などの問題がある。また、制御回路１０４８を構成する素子にＳｉ系半導体素子を用いた場合、Ｓｉ系半導体素子の耐熱温度である２００℃程度の温度以下でしか使用することができず、ＧａＮ系半導体素子を用いる効果が発揮できなくなってしまう。
この発明は、上述した従来技術による問題点を解消するため、半導体素子を設けた回路全体の大きさを小型化することができる窒化ガリウム半導体装置およびその製造方法を提供することを目的とする。また、この発明は、高温度の環境下での使用を可能にすることができる窒化ガリウム半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置は、窒化ガリウムを含む第１半導体層と、前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、前記第１半導体層および前記第２半導体層に形成された高耐圧を有する第１半導体素子と、前記第１半導体層または前記第２半導体層に形成された低耐圧な第２半導体素子と、を備え、前記第１半導体層は、前記第１半導体素子および前記第２半導体素子の間に、前記第１半導体素子および前記第２半導体素子を分離する絶縁領域を有し、前記第１半導体層は第１導電型であり、前記第２半導体層は第２導電型であり、前記第１半導体素子は、前記第２半導体層をドリフト領域とし、前記第２半導体層が形成されていない前記第１半導体層の表面層に形成された第２導電型の第１ソース領域と、前記第１ソース領域の表面の一部から前記第２半導体層にかかるように形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有することを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置は、窒化ガリウムを含む第１半導体層と、前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、前記第１半導体層および前記第２半導体層に形成された高耐圧を有する複数の第１半導体素子と、を備え、前記第１半導体層は、隣りあう前記第１半導体素子間に、前記第１半導体素子を互いに分離する絶縁領域を有し、前記第１半導体層は第１導電型であり、前記第２半導体層は第２導電型であり、前記第１半導体素子は、前記第２半導体層をドリフト領域とし、前記第２半導体層が形成されていない前記第１半導体層の表面層に形成された第２導電型の第１ソース領域と、前記第１ソース領域の表面の一部から前記第２半導体層にかかるように形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有することを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置は、窒化ガリウムを含む第１半導体層と、前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、前記第１半導体層および前記第２半導体層に形成された高耐圧を有する第１半導体素子と、前記第１半導体層または前記第２半導体層に形成された低耐圧な第２半導体素子と、を備え、前記第１半導体層は、前記第１半導体素子および前記第２半導体素子の間に、前記第１半導体素子および前記第２半導体素子を分離する絶縁領域を有し、前記第１半導体層は第２導電型であり、前記第２半導体層は第１導電型であり、前記第１半導体素子は、前記第２半導体層をドリフト領域とし、前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、前記第１ソース領域の表面から、前記第２半導体層が形成されていない前記第１半導体層の一部にかかるように形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有することを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置は、窒化ガリウムを含む第１半導体層と、前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、前記第１半導体層および前記第２半導体層に形成された高耐圧を有する複数の第１半導体素子と、を備え、前記第１半導体層は、隣りあう前記第１半導体素子間に、前記第１半導体素子を互いに分離する絶縁領域を有し、前記第１半導体層は第２導電型であり、前記第２半導体層は第１導電型であり、前記第１半導体素子は、前記第２半導体層をドリフト領域とし、前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、前記第１ソース領域の表面から、前記第２半導体層が形成されていない前記第１半導体層の一部にかかるように形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有することを特徴とする。
また、この発明にかかる窒化ガリウム半導体装置は、上述した発明において、前記第２半導体層は、窒化アルミニウムガリウム層であることを特徴とする。
また、この発明にかかる窒化ガリウム半導体装置は、上述した発明において、導電性を有する半導体基板と、前記半導体基板の表面に絶縁層を介して設けられた前記第１半導体層と、前記第１ソース領域に接するソース電極と、前記半導体基板の前記絶縁層に対して反対側の表面に設けられたドレイン電極と、前記第２半導体層が形成されていない前記第１半導体層から前記絶縁層を貫通して前記半導体基板に達する深さまで埋め込まれ、前記第１半導体層と前記半導体基板とを短絡する短絡電極と、前記第１半導体層の前記短絡電極との境界に、前記短絡電極と接して形成された、前記第１半導体層よりも高濃度の第２導電型の高濃度半導体領域と、前記短絡電極と前記ソース電極とを絶縁する層間絶縁膜と、をさらに有することを特徴とする。
また、この発明にかかる窒化ガリウム半導体装置は、上述した発明において、前記第２半導体素子は、前記第１半導体層の表面に第２ソース領域および第１ドレイン領域を備える第２導電型の絶縁ゲート型電界効果トランジスタと、前記第１半導体層および前記第２半導体層からなる抵抗負荷と、で構成されていることを特徴とする。
また、この発明にかかる窒化ガリウム半導体装置は、上述した発明において、前記第２半導体素子は、前記第２半導体層の表面に形成された高濃度の第１導電型の第３半導体層をさらに有し、前記第１半導体層の表面に第２ソース領域および第１ドレイン領域を備える第２導電型の絶縁ゲート型電界効果トランジスタと、前記第３半導体層を第３ソース領域および第２ドレイン領域とする第１導電型の絶縁ゲート型電界効果トランジスタと、で構成されていることを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置は、導電性を有する半導体基板と、前記半導体基板の表面に絶縁層を介して設けられた、窒化ガリウムを含む第２導電型の第１半導体層と、前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第１導電型の第２半導体層と、前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、前記第１ソース領域に接するソース電極と、前記半導体基板の前記絶縁層に対して反対側の表面に設けられたドレイン電極と、前記第２半導体層が形成されていない前記第１半導体層から前記絶縁層を貫通して前記半導体基板に達する深さまで埋め込まれ、前記第１半導体層と前記半導体基板とを短絡する短絡電極と、前記第１半導体層の前記短絡電極との境界に、前記短絡電極と接して形成された、前記第１半導体層よりも高濃度の第２導電型の高濃度半導体領域と、前記短絡電極と前記ソース電極とを絶縁する層間絶縁膜と、を有することを特徴とする。
また、上述した課題を解決し、目的を達成するため、この発明にかかる窒化ガリウム半導体装置の製造方法は、窒化ガリウムを含む第１導電型の第１半導体層の表面に、窒化ガリウムを含む第２導電型の第２半導体層をエピタキシャル成長させる工程と、前記第２半導体層の一部を除去する工程と、前記第１半導体層および前記第２半導体層に高耐圧を有する第１半導体素子を形成するとともに、前記第１半導体層および前記第２半導体層に低耐圧な第２半導体素子を形成する工程と、を含み、前記第１半導体素子および前記第２半導体素子を形成する前に、前記第２半導体層の表面の一部に、高濃度の第１導電型の第３半導体層をエピタキシャル成長させる工程をさらに含むことを特徴とする。
上述した発明によれば、第１半導体素子および第２半導体素子を同一の半導体装置に形成することにより、第１半導体素子および第２半導体素子を実装する回路全体の大きさを大幅に低減することができる。また、回路全体を窒化ガリウム系半導体素子で構成することができるため、Ｓｉ系半導体素子で構成された回路を用いた場合に比べて高温の環境下で使用することができる。また、外部配線などの外付け用部品を必要としないため、動作速度の低下を抑え、電力損失を低減することができ、コストを低減することができる。また、第１半導体素子と第２半導体素子とがほぼ同様の構造で形成できるため、製造工程の増加をほとんど伴うことなく半導体装置を作製することができる。これにより、さらに製造コストを低減することができる。また、第２半導体層をエピタキシャル成長により形成することで、第２半導体層のチャネル移動度を、単結晶層におけるチャネル移動度とほぼ同様の値とすることができる。また、第３半導体層をエピタキシャル成長により形成することで、第１導電型の高濃度領域として形成することができる。
また、上述した発明によれば、第１半導体素子において、半導体基板の裏面にドレイン電極を形成し、第１半導体層から半導体基板を貫通しない程度までに短絡電極を設けることにより、第２半導体層に設けた第１ソース領域から半導体基板へと電流を流すことができる。また、第１半導体層の短絡電極との境界に、短絡電極に接する高濃度半導体領域を設けることにより、第１半導体層を流れる電流を、短絡電極へと集めることができる。これにより、第１半導体素子を擬似的に縦型構造とすることができる。そのため、半導体素子のおもて面側に、第１半導体素子のドレイン電極が接続される電極パッドなどが不要となり、不要となる電極パッドなどに要していた領域を縮小することができる。
本発明にかかる窒化ガリウム半導体装置およびその製造方法によれば、半導体素子を設けた回路全体の大きさを小型化することができるという効果を奏する。また、コストを低減することができるという効果を奏する。また、高温度の環境下での使用を可能にすることができるという効果を奏する。
実施の形態１にかかる半導体装置を示す断面図である。 実施の形態２にかかる半導体装置を示す断面図である。 実施の形態３にかかる半導体装置を示す断面図である。 実施の形態４にかかる半導体装置を示す断面図である。 実施の形態５にかかる半導体装置を示す断面図である。 実施の形態６にかかる半導体装置を示す断面図である。 本発明にかかる半導体スイッチを用いた半導体装置を示す回路図である。 本発明にかかる半導体スイッチを用いた半導体装置の別の一例を示す回路図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 本発明にかかる半導体装置の製造方法を示す断面図である。 従来の横型構造の窒化ガリウム系半導体素子を示す断面図である。 従来の半導体スイッチを用いた半導体装置を模式的に示す回路図である。
以下に添付図面を参照して、この発明にかかる窒化ガリウム半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、各実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置１００では、半導体基板１の表面に絶縁層２が設けられている。絶縁層２の表面には、アンドープまたはｎ型の第１ＧａＮ層３（第１半導体層）が設けられている。第１ＧａＮ層３の表面の一部には、ＡｌＧａＮ層４（第２半導体層）が設けられている。第１ＧａＮ層３とＡｌＧａＮ層４の界面には、２次元電子ガスで形成された表面障壁層５が形成されている。第１ＧａＮ層３のＡｌＧａＮ層４が設けられていない領域には、第１ＧａＮ層３を貫通しない程度の第１凹部が設けられている。この第１凹部の側壁部では、ＡｌＧａＮ層４および表面障壁層５の端部が露出されている。
このような半導体基板１に、第１高耐圧トランジスタ１１０（第１半導体素子）および制御回路１２０（第２半導体素子）が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部およびＡｌＧａＮ層４の表面の一部（以下、第１素子領域とする）に形成されている。第１凹部の底面部の表面層の一部には、第１ソース領域６ａが設けられている。第１ソース領域６ａの表面の一部からＡｌＧａＮ層４の表面の一部までを覆うように、第１ゲート絶縁膜７ａが形成されている。つまり、第１ゲート絶縁膜７ａは、表面障壁層５の端部を覆っている。第１ソース領域６ａの表面には、第１ソース電極１２が設けられている。第１ソース領域６ａと表面障壁層５の間には、第１ゲート絶縁膜７ａを介して第１ゲート電極１６が設けられている。ＡｌＧａＮ層４の表面の一部には、第１ドレイン電極１３が設けられている。第１ドレイン電極１３には、高耐圧出力端子（ＯＵＴ端子）２０が設けられている。
制御回路１２０は、第１凹部の一部（以下、第２素子領域とする）に形成されたｎチャネルＭＯＳＦＥＴ（第２導電型の絶縁ゲート型電界効果トランジスタ）と、ＡｌＧａＮ層４の表面（以下、第３素子領域とする）に形成されたデプレッション型ｎチャネルＭＯＳＦＥＴ（抵抗負荷）とで構成されている。第１素子領域と第２素子領域とは離れて形成されている。制御回路１２０のｎチャネルＭＯＳＦＥＴは、第１凹部の底面部の表面層の一部に、第１ドレイン領域６ｂおよび第２ソース領域６ｃがお互いに離れて設けられている。第１ドレイン領域６ｂの表面の一部から第２ソース領域６ｃの表面の一部にかけて、第２ゲート絶縁膜７ｂが設けられている。第１ドレイン領域６ｂの表面には、第２ドレイン電極１０が設けられている。第１ドレイン領域６ｂおよび第２ソース領域６ｃの間において、第２ゲート絶縁膜７ｂを介して第２ゲート電極１５が設けられている。第２ソース領域６ｃの表面には、第２ソース電極１１が設けられている。第２ソース電極１１は、第１高耐圧トランジスタ１１０の第１ソース電極１２に短絡されている。また、第２ソース電極１１には、接地端子（ＧＮＤ端子）１９が接続されている。第２ゲート電極１５には、制御信号入力端子（ＩＮ端子）１８が接続されている。
制御回路１２０のデプレッション型ｎチャネルＭＯＳＦＥＴは、ＡｌＧａＮ層４の表面に、第３ドレイン電極８、第３ゲート絶縁膜７ｃを介した第３ゲート電極１４および第３ソース電極９がお互いに離れて設けられている。第３ドレイン電極８には、回路部電源端子（ＶＤ端子）１７が接続されている。第３ゲート電極１４、第３ソース電極９および制御回路１２０のｎチャネルＭＯＳＦＥＴの第２ドレイン電極１０は短絡されており、制御回路１２０の回路出力信号を出力している。この回路出力信号は、第１高耐圧トランジスタ１１０の第１ゲート電極１６に、ゲート入力信号として入力される。
絶縁層２は、半導体基板１に形成された各半導体素子を絶縁するために形成されている。また、絶縁層２は、半導体基板１の表面に第１ＧａＮ層３およびＡｌＧａＮ層４を形成する際に生じる、各層間の熱膨張係数差および格子定数差を緩和するためのバッファ層としての効果も有している。
表面障壁層５は、バンドギャップの異なる第１ＧａＮ層３およびＡｌＧａＮ層４が接合されていることにより、自由電子が充填し２次元状に分布されている。この表面障壁層５は、高いチャネル移動度を示すチャネル領域となっている。
半導体装置１００では、第１高耐圧トランジスタ１１０において、第１ゲート電極１６に制御回路１２０から電圧を印加して表面障壁層５の電子濃度を制御することにより、オン・オフの制御を行っている。また、制御回路１２０のｎチャネルＭＯＳＦＥＴにおいては、第２ゲート電極１５に電圧を印加することにより、オン・オフの制御を行っている。また、制御回路１２０のデプレッション型ｎチャネルＭＯＳＦＥＴにおいては、第３ゲート電極１４に電圧を印加して表面障壁層５の電子濃度を制御することにより、オン・オフの制御を行っている。
制御回路１２０のデプレッション型ｎチャネルＭＯＳＦＥＴの代わりに抵抗体を用いても良い。制御回路１２０の規模が小さい場合に、制御回路１２０を簡易的に作製することができる。
以上、説明したように、実施の形態１によれば、第１高耐圧トランジスタ１１０および制御回路１２０を同一の半導体装置１００に形成することにより、第１高耐圧トランジスタ１１０および制御回路１２０を実装する回路全体の大きさを大幅に低減することができる。また、回路全体をＧａＮ系半導体素子で構成することができるため、Ｓｉ系半導体素子で構成された制御回路を用いる場合に比べて高温の環境下で使用することができる。また、外部配線などの外付け用部品を必要としないため、動作速度の低下を抑え、電力損失を低減することができ、コストを低減することができる。
（実施の形態２）
図２は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態１において、制御回路１２０のデプレッション型ｎチャネルＭＯＳＦＥＴに代えて、ｐチャネルＭＯＳＦＥＴ（第１導電型の絶縁ゲート型電界効果トランジスタ）を設けている。また、第１高耐圧トランジスタ１１０およびｐチャネルＭＯＳＦＥＴを、それぞれ２次元電子ガスで形成された表面障壁層５を用いない構造で構成している。
半導体基板１の表面に、実施の形態１と同様に絶縁層２が設けられている。絶縁層２の表面には、ｐ型（第１導電型）の第１ＧａＮ層３（第１半導体層）が設けられている。第１ＧａＮ層３の表面の一部には、ｎ型（第２導電型）の第２ＧａＮ層３０（第２半導体層）が設けられている。第２ＧａＮ層３０の表面の一部には、ｐ型の高濃度ＧａＮ層３１（第３半導体層）が設けられている。第１ＧａＮ層３の第２ＧａＮ層３０が形成されていない領域には、実施の形態１と同様に、第１ＧａＮ層３を貫通しない程度の第１凹部が設けられている。この第１凹部の片側の側壁部では、第２ＧａＮ層３０が露出している。もう一方の側壁部では、第２ＧａＮ層３０および高濃度ＧａＮ層３１が露出している。また、高濃度ＧａＮ層３１には、高濃度ＧａＮ層３１を貫通する第２凹部が設けられている。
このような半導体基板１の上に、第１高耐圧トランジスタ１１０および制御回路１３０（第２半導体素子）が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部の一部および第２ＧａＮ層３０の、高濃度ＧａＮ層３１が形成されていない領域の表面（実施の形態１における第１素子領域に相当する）に形成されている。第１ソース領域６ａおよび第１ソース電極１２は、実施の形態１と同様に設けられている。第１ソース領域６ａの表面の一部から第２ＧａＮ層３０の表面の一部までを覆うように、第１ゲート絶縁膜７ａが形成されている。第２ＧａＮ層３０の表面層の一部には、第３ドレイン領域６ｄが設けられている。第１ソース領域６ａと第３ドレイン領域６ｄの間には、第１ゲート絶縁膜７ａを介して第１ゲート電極１６が設けられている。第３ドレイン領域６ｄの表面には、第１ドレイン電極１３が設けられている。第１ドレイン電極１３には、実施の形態１と同様に、高耐圧出力端子（ＯＵＴ端子）２０が接続されている。
制御回路１３０は、第１凹部の一部（第２素子領域）に形成されたｎチャネルＭＯＳＦＥＴと、高濃度ＧａＮ層３１の表面（実施の形態１における第３素子領域に相当する）に形成されたｐチャネルＭＯＳＦＥＴとで構成されている。制御回路１３０のｎチャネルＭＯＳＦＥＴは、実施の形態１と同様に設けられている。制御回路１３０のｐチャネルＭＯＳＦＥＴは、高濃度ＧａＮ層３１の表面に、第３ドレイン電極８および第３ソース電極９がお互いに離れて設けられている。第３ドレイン電極８が設けられている高濃度ＧａＮ層３１が、第２ドレイン領域に相当する。また、第３ソース電極９が設けられている高濃度ＧａＮ層３１が、第３ソース領域に相当する。高濃度ＧａＮ層３１の第２凹部には、第２凹部の底面部および側壁部から高濃度ＧａＮ層３１の表面の一部にかけて覆うように、第３ゲート絶縁膜７ｃが設けられている。第３ゲート絶縁膜７ｃを介して第３ゲート電極１４が設けられている。第３ゲート電極１４は、制御回路１３０のｎチャネルＭＯＳＦＥＴの第２ゲート電極１５に短絡されている。ＶＤ端子１７は、ｐチャネルＭＯＳＦＥＴの第３ドレイン電極８に接続されている。第３ソース電極９および制御回路１３０のｎチャネルＭＯＳＦＥＴの第２ドレイン電極１０は短絡されており、制御回路１３０の回路出力信号を出力している。この回路出力信号は、第１高耐圧トランジスタ１１０の第１ゲート電極１６に、ゲート入力信号として入力される。
第１高耐圧トランジスタ１１０では、第２ＧａＮ層３０がドリフト領域として機能している。この第２ＧａＮ層３０は、エピタキシャル成長により形成されている。そのため、第２ＧａＮ層３０のチャネル移動度を、単結晶層におけるチャネル移動度とほぼ同様の値とすることができる。また、制御回路１３０のｐチャネルＭＯＳＦＥＴでは、高濃度ＧａＮ層３１が、ソース領域およびドリフト領域として機能している。高濃度ＧａＮ層３１は、例えばマグネシウム（Ｍｇ）をドーピングしてエピタキシャル成長させることにより、ｐ型高濃度領域として形成することができる。
第１ソース電極１２を、高濃度なｎ型層である第１ソース領域６ａの表面に形成することで、オーミック接合を形成することができる。第１ドレイン電極１３を第３ドレイン領域６ｄの表面に形成する効果も同様である。また、制御回路１３０を、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴとで構成されるＣＭＯＳ構造とすることで半導体装置１００の小型化を図ることができ、漏れ（リーク）電流を大幅に低減することができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、第２ＧａＮ層３０をエピタキシャル成長により形成することで、第２ＧａＮ層３０のチャネル移動度を、単結晶層におけるチャネル移動度とほぼ同様の値とすることができる。また、高濃度ＧａＮ層３１をエピタキシャル成長により形成することで、ｐ型高濃度領域として形成することができる。また、制御回路１３０をＣＭＯＳ構造とすることで半導体装置１００の小型化を図ることができ、漏れ（リーク）電流を大幅に低減することができる。制御回路１３０の各領域をイオン注入で形成しようとすると各厚さの制御が困難であるが、エピタキシャル成長により形成することで、第２ＧａＮ層３０、高濃度ＧａＮ層３１の厚さを正確にかつ容易に形成できる。このため、制御回路１３０を所要の特性とすることが容易である。
（実施の形態３）
図３は、実施の形態３にかかる半導体装置を示す断面図である。実施の形態２において、第１ＧａＮ層３の、第１高耐圧トランジスタ１１０および制御回路１３０の間、つまり第１素子領域および第２素子領域の間に絶縁領域３２を形成し、第１高耐圧トランジスタ１１０と制御回路１３０との間を絶縁する構造としても良い。
第１高耐圧トランジスタ１１０および制御回路１３０の構造は、実施の形態２と同様である。第１ＧａＮ層３には、第１高耐圧トランジスタ１１０および制御回路１３０の間において、第１ＧａＮ層３を貫通するように絶縁領域３２が形成されている。絶縁領域３２は、第１ＧａＮ層３を部分的に除去した領域としても良い。また、例えば二酸化珪素（ＳｉＯ2）などの絶縁物が充填された領域としても良い。
絶縁領域３２は、第１高耐圧トランジスタ１１０に発生する過渡電流の一部が制御回路１３０に流れ込むことを防止することができる。例えば高速スイッチング時、第１高耐圧トランジスタ１１０では、第１ＧａＮ層３と第２ＧａＮ層３０からなるｐｎ接合に大きな電圧が印加され、このｐｎ接合を充電するように過渡電流が流れる。この過渡電流の一部が、第１高耐圧トランジスタ１１０および制御回路１３０に共通に用いられている第１ＧａＮ層３を通じて制御回路１３０に流れ込む恐れがある。第１ＧａＮ層３に絶縁領域３２を設けることで制御回路１３０に流れ込む過渡電流を遮断することができ、制御回路１３０の破壊や誤動作を防止することができる。
以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。また、第１ＧａＮ層３に絶縁領域３２を設けることで制御回路１３０に流れ込む過渡電流を遮断することができ、制御回路１３０の破壊や誤動作を防止することができる。
（実施の形態４）
図４は、実施の形態４にかかる半導体装置を示す断面図である。実施の形態２において、制御回路１３０に代えて第２高耐圧トランジスタ１４０を設けて、半導体装置１００に複数の高耐圧トランジスタを一体的に設けた構造としても良い。また、第１ＧａＮ層３の各高耐圧トランジスタ間に、絶縁領域３２を設けることにより、各高耐圧トランジスタ間を絶縁する構造としても良い。
第１高耐圧トランジスタ１１０の構造は、実施の形態２と同様である。実施の形態４では、第１ゲート電極１６にＩＮ端子２１が備えられている。また、第１ソース電極１２には、ＧＮＤ端子２２が設けられている。第２高耐圧トランジスタ１４０の構造は、第１高耐圧トランジスタ１１０と同様である。
第１ＧａＮ層３には、第１高耐圧トランジスタ１１０および第２高耐圧トランジスタ１４０の間において、実施の形態３と同様に第１ＧａＮ層３を貫通するように絶縁領域３２が形成されている。第１ＧａＮ層３に絶縁領域３２を設けることで、実施の形態３と同様に、第１高耐圧トランジスタ１１０と第２高耐圧トランジスタ１４０との間に過渡電流が流れることを防止することができる。また、絶縁領域３２を設けることなく、第１ドレイン電極１３を第３ドレイン領域６ｄの表面に設けることで、第１高耐圧トランジスタ１１０および第２高耐圧トランジスタ１４０を絶縁する構成としても良い。また、複数のトランジスタで共通のソース領域を用いる場合は、絶縁領域３２を設けなくても良い。
以上、説明したように、実施の形態４によれば、第１高耐圧トランジスタ１１０および第２高耐圧トランジスタ１４０を同一の半導体装置１００に形成することにより、複数の高耐圧トランジスタを実装する場合の回路全体の大きさを大幅に低減することができる。また、第１ＧａＮ層３に絶縁領域３２を設けることで、実施の形態３と同様の効果を得ることができる。
（実施の形態５）
図５は、実施の形態５にかかる半導体装置を示す断面図である。なお、図５では、同一基板上に形成される制御回路や第２高耐圧トランジスタ（図２〜図４参照）は、図示省略する（以下、図６においても同様）。実施の形態２〜実施の形態４において、第１ＧａＮ層３の導電型をｎ型とし、第２ＧａＮ層３０の導電型をｐ型としても良い。また、第１高耐圧トランジスタ１１０として複数のトランジスタを設けて、このトランジスタに共通のソース領域を設けた構造としても良い。
実施の形態５では、半導体基板１の表面に、絶縁層２およびｎ型の第１ＧａＮ層３がこの順に積層されている。第１ＧａＮ層３の表面の一部には、ｐ型の第２ＧａＮ層３０が設けられている。第１ＧａＮ層３の第２ＧａＮ層３０が設けられていない領域には、第１ＧａＮ層３を貫通しない程度に、第３凹部が複数設けられている。この第３凹部の側壁部では、第２ＧａＮ層３０の端部が露出されている。
第１高耐圧トランジスタ１１０は、例えば高耐圧を有する第１トランジスタ１１１および第２トランジスタ１１２から構成されている。第１トランジスタ１１１は、第３凹部および第２ＧａＮ層３０の表面の一部に形成されている。第２ＧａＮ層３０の表面の一部には、第１ソース領域６ａが設けられている。第１ソース領域６ａの表面の一部から第３凹部の底面部の表面の一部までを覆うように、第１ゲート絶縁膜７ａが形成されている。第３凹部の底面部の表面層の一部には、第３ドレイン領域６ｄが設けられている。それ以外の構造は、実施の形態４の高耐圧トランジスタと同様である。
第２トランジスタ１１２は、第１トランジスタ１１１とは異なる第３凹部、および第１トランジスタ１１１と共通の第２ＧａＮ層３０に形成されている。それ以外の構造は、第１トランジスタ１１１と同様である。
第１ソース電極１２は、第１トランジスタ１１１の第１ソース領域６ａの表面の一部から、第２トランジスタ１１２の第１ソース領域６ａの表面の一部までを覆うように、第１トランジスタ１１１および第２トランジスタ１１２に共通で設けられている。第２トランジスタ１１２の第１ドレイン電極１３は、第１トランジスタ１１１の第１ドレイン電極１３に短絡されている。第２トランジスタ１１２の第１ゲート電極１６は、第１トランジスタ１１１の第１ゲート電極１６に短絡されている。
第１高耐圧トランジスタ１１０に隣接する半導体素子として図示省略する制御回路を設ける場合、制御回路のｎチャネルＭＯＳＦＥＴは、例えば、第３凹部の底面部の表面の一部に、実施の形態１と同様に形成しても良い。また、第１高耐圧トランジスタ１１０が形成されていない第２ＧａＮ層３０の表面に、実施の形態２と同様に形成しても良い。また、制御回路のｐチャネルＭＯＳＦＥＴは、第１高耐圧トランジスタ１１０が形成されていない第２ＧａＮ層３０表面に、実施の形態２と同様に形成しても良い。
また、第１高耐圧トランジスタ１１０に隣接する半導体素子として図示省略する第２高耐圧トランジスタを設ける場合、第２高耐圧トランジスタは、第１高耐圧トランジスタ１１０が形成されていない第３凹部および第２ＧａＮ層３０に、第１高耐圧トランジスタ１１０と同様の構造で形成しても良い。
なお、第１高耐圧トランジスタ１１０は、第１トランジスタ１１１のみを形成した構成としても良い。
以上、説明したように、実施の形態５によれば、実施の形態２〜実施の形態４と同様の効果を得ることができる。
（実施の形態６）
図６は、実施の形態６にかかる半導体装置を示す断面図である。実施の形態５において、第１ドレイン電極１３を半導体基板１の裏面に設けて、第１高耐圧トランジスタ１１０を擬似的に縦型構造としても良い。
実施の形態６では、第３凹部の一部に、第２ＧａＮ層３０と離れて、半導体基板１を貫通しない程度の第４凹部が設けられている。第４凹部には、半導体基板１および第１ＧａＮ層３に接するように、半導体基板１と第１ＧａＮ層３を短絡する電極（以下、短絡電極とする）３３が埋め込まれている。第４凹部の側壁部に露出する第１ＧａＮ層３の表面層には、ｎ型高濃度領域３４が設けられている。つまり、ｎ型高濃度領域３４は、第１ＧａＮ層３の短絡電極３３との境界に、短絡電極３３に接するように設けられている。ｎ型高濃度領域３４は、第１ＧａＮ層３よりも高濃度を有する。ｎ型高濃度領域３４は、高濃度半導体領域に相当する。
第１ソース電極１２は、層間絶縁膜３５により、第１ＧａＮ層３、第１ゲート電極１６および短絡電極３３と絶縁されている。第１ドレイン電極１３は、半導体基板１の絶縁層２に対して反対側の表面（半導体基板１の裏面）に設けられている。半導体基板１は、導電性を有する。第１ドレイン電極１３は、第１トランジスタ１１１および第２トランジスタ１１２に共通で設けても良い。それ以外の構造は、実施の形態５と同様である。
このような構成とすることにより、第２ＧａＮ層３０に設けた第１ソース領域６ａから半導体基板１へと電流を流すことができる。また、第１ＧａＮ層３を流れる電流を、ｎ型高濃度領域３４を介して短絡電極３３へと集めることができる。従って、第１高耐圧トランジスタ１１０を擬似的に縦型構造とすることができる。なお、図６の断面図に示す構造を紙面奥行き方向に延びるストライプ状の１セルとし、この１セルを複数並列に設けて、そのストライプの端部で複数の１セルをつないで１つの半導体装置としてもよい。
以上、説明したように、実施の形態６によれば、実施の形態５と同様の効果を得ることができる。また、第１高耐圧トランジスタ１１０が形成された半導体装置１００を実装するに際し、第１高耐圧トランジスタ１１０のおもて面に、第１高耐圧トランジスタ１１０の第１ドレイン電極１３が接続される例えば電極パッドなどが不要となるので、不要となる電極パッドなどの領域を縮小することができる。そのため、小型化を図ることができる。また、不要となる電極パッドなどの材料費を低減することができるため、半導体装置１００が実装される回路全体の製造コストを低減することができる。
（実施の形態７）
図７は、本発明にかかる半導体スイッチを用いた半導体装置を示す回路図である。実施の形態１〜４に示す半導体装置１００を用いて、図７に示すような回路を構成することができる。図７に示す回路は、複数の半導体スイッチ４０〜４２（４個目以降の半導体スイッチは図示省略する）と、制御回路４８と、ＧＮＤ端子４６と、ＩＮ端子４７と、ＶＤ端子４９と、複数のＯＵＴ端子５０〜５２とを備えている。複数の半導体スイッチ４０〜４２および制御回路４８は、同一の半導体装置１００に形成されている。
各半導体スイッチ４０〜４２のドレイン端子は、それぞれＯＵＴ端子５０〜５２に接続されている。各半導体スイッチ４０〜４２のソース端子は、ＧＮＤ端子４６に接続されている。各半導体スイッチ４０〜４２のゲート端子は、制御回路４８に接続されている。制御回路４８には、ＧＮＤ端子４６、ＩＮ端子４７およびＶＤ端子４９が接続されている。
制御回路４８は、複数の半導体スイッチ４０〜４２を所定のタイミングで交互に駆動させるための回路であり、半導体スイッチ４０〜４２の内の１つの半導体スイッチに、ＩＮ端子４７からの入力信号をゲート入力信号４３〜４５として入力している。例えば、半導体スイッチ４０を駆動させる場合は、ゲート入力信号４３が選択される。
ここで、半導体スイッチ４０は、例えば実施の形態１における第１高耐圧トランジスタ１１０に相当する。半導体スイッチ４１および４２も同様である。制御回路４８は、例えば実施の形態１における制御回路１２０に相当する。また、ＧＮＤ端子４６は、実施の形態１におけるＧＮＤ端子１９に相当する。ＩＮ端子４７は、実施の形態１におけるＩＮ端子１８に相当する。ＶＤ端子４９は、実施の形態１におけるＶＤ端子１７に相当する。ＯＵＴ端子５０〜５２は、実施の形態１におけるＯＵＴ端子２０に相当する。
図７に示す回路は、動作温度を超える温度や過電流などを検知することで半導体装置の破壊を防止する保護回路や、所望のタイミングで制御されるように設定することができるタイマー回路などとして用いることができる。
図８は、本発明にかかる半導体スイッチを用いた半導体装置の別の一例を示す回路図である。半導体スイッチ５３のソース端子を半導体スイッチ５４のドレイン端子に接続した構成としても良い。図８に示す回路は、半導体スイッチ５３および半導体スイッチ５４と、制御回路４８と、レベルシフト回路５５と、ＧＮＤ端子４６と、ＩＮ端子４７と、ＶＤ端子４９と、ＯＵＴ端子５６および５７とを備えている。複数の半導体スイッチ５３および５４、制御回路４８およびレベルシフト回路５５は、同一の半導体装置１００に形成されている。
半導体スイッチ５３のドレイン端子は、ＯＵＴ端子５７に接続されている。半導体スイッチ５３のソース端子は、半導体スイッチ５４のドレイン端子に接続されている。半導体スイッチ５４のソース端子は、ＧＮＤ端子４６に接続されている。半導体スイッチ５３および半導体スイッチ５４のゲート端子は、それぞれレベルシフト回路５５に接続されている。
レベルシフト回路５５は、半導体スイッチ５３および半導体スイッチ５４の間の接続点を介してＯＵＴ端子５７に接続されている。また、レベルシフト回路５５は、ＯＵＴ端子５７、ＧＮＤ端子４６および制御回路４８に接続されている。制御回路４８には、ＧＮＤ端子４６、ＩＮ端子４７およびＶＤ端子４９が接続されている。
制御回路４８は、レベルシフト回路５５に入力信号５８を入力している。レベルシフト回路５５は、制御回路４８から入力された入力信号５８を、半導体スイッチ５３および半導体スイッチ５４に入力する信号に変換している。例えば、制御回路４８から入力された入力信号５８を高電位の信号に変換し、ゲート入力信号５９として半導体スイッチ５３に入力している。
ここで、半導体スイッチ５３は、例えば実施の形態１における第１高耐圧トランジスタ１１０に相当する。半導体スイッチ５４も同様である。ＯＵＴ端子５６は、実施の形態１におけるＯＵＴ端子２０に相当する。ＯＵＴ端子５７も同様である。その他の構成の実施の形態１と対応する構成は、図７に示す回路と同様である。
なお、図８に示すような回路構成とするために高耐圧トランジスタがさらに必要な場合は、半導体スイッチ５３および半導体スイッチ５４と同様の構成としても良い。また、半導体スイッチ５３および半導体スイッチ５４のような接続構成の高耐圧トランジスタを複数備えても良い。
以上、説明したように、実施の形態７によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態８）
本発明にかかる半導体装置の製造方法について説明する。図９〜図１３は、本発明にかかる半導体装置の製造方法を示す断面図である。ここでは、実施の形態２にかかる半導体装置を例にして説明する。まず、図９に示すように、半導体基板１の表面に、例えばＭＯＣＶＤ法を用いて、絶縁層２、ｐ型（第１導電型）の第１ＧａＮ層３、ｎ型（第２導電型）の第２ＧａＮ層３０およびｐ型の高濃度ＧａＮ層３１をこの順で積層する。
次いで、図１０に示すように、半導体基板１の表面層の一部において、高濃度ＧａＮ層３１を除去して第２ＧａＮ層３０を露出した領域６２を形成する。また、半導体基板１の表面層の別の一部に、第１ＧａＮ層３に達し、かつ貫通しない程度のトレンチ６１（第１凹部）を形成する。領域６２およびトレンチ６１の一部の領域が、第１素子領域である。また、トレンチ６１の一部の領域が、第２素子領域である。また、半導体基板１の表面層の別の一部において、高濃度ＧａＮ層３１を貫通し第２ＧａＮ層３０を露出したトレンチ６０（第２凹部）を形成する。この領域が、第３素子領域である。
次いで、図１１に示すように、トレンチ６１の底面部および領域６２の一部に、例えばシリコンなどをイオン注入し、例えば１０００℃程度の熱処理を行うことで、複数の部分に同時に高濃度ｎ型領域を形成する。この高濃度ｎ型領域が、第１ソース領域６ａ、第１ドレイン領域６ｂ、第２ソース領域６ｃおよび第３ドレイン領域６ｄである。
次いで、図１２に示すように、例えば原料ガスをプラズマ状に励起して蒸着を行うプラズマ化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、原料ガスを熱反応下において蒸着を行う熱ＣＶＤ法を用いて、複数の部分に所望の形状でゲート絶縁膜を形成する。このゲート絶縁膜が、第１ゲート絶縁膜７ａ、第２ゲート絶縁膜７ｂおよび第３ゲート絶縁膜７ｃである。
次いで、図１３に示すように、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）およびニッケル（Ｎｉ）などを用いて、複数の部分に同時に所望の形状で各電極を形成する。第１素子領域に形成される電極が、第１ソース電極１２、第１ドレイン電極１３および第１ゲート電極１６である。第２素子領域に形成される電極が、第２ドレイン電極１０、第２ソース電極１１および第２ゲート電極１５である。第３素子領域に形成される電極が、第３ドレイン電極８、第３ソース電極９および第３ゲート電極１４である。次いで、各電極を所望の端子または電極に接続することで、図２に示すような半導体装置１００が完成する。
半導体基板１には、例えば、ＧａＮ単結晶基板、炭化珪素（ＳｉＣ）基板、サファイア基板およびシリコン基板などを用いることができる。半導体基板１にサファイア基板を用いる場合は、サファイア基板自体が絶縁層２と同様の効果を有するため、絶縁層２を設けなくても良い。また、半導体基板１にサファイア基板を用いることで、サファイア基板とＧａＮ層との熱膨張係数が近いことで、厚い層厚のＧａＮ層を容易に形成することができる。ＧａＮ層を厚く形成することで、半導体基板１上に形成される高耐圧トランジスタと制御回路との絶縁を容易にすることができる。また、半導体基板１にシリコン基板を用いることで、半導体基板１を大口径化することができるため、半導体チップのコストを低減することができる。実施の形態６にかかる半導体装置１００では、半導体基板１の裏面に第１ドレイン電極１３を形成するため、例えば、ＧａＮ単結晶基板、炭化珪素（ＳｉＣ）基板シリコン基板などの導電性を有する基板を用いるのが良い。
ゲート絶縁膜には、二酸化珪素や窒化珪素（ＳｉＮ）などを用いても良い。また、ゲート電極の形成には、ポリシリコンを用いても良い。また、各電極を形成した後に、例えば水素（Ｈ2）を含む雰囲気下において例えば４００℃程度の温度で熱処理を行うことにより、電極形成によってゲート絶縁膜の表面に生じた凹凸などを平滑化することができる。
なお、実施の形態１にかかる半導体装置１００を製造する場合は、まず、半導体基板１の表面に、アンドープまたはｎ型の第１ＧａＮ層３をエピタキシャル成長で形成する。第１ＧａＮ層３の表面に、ＡｌＧａＮ層４をエピタキシャル成長で形成し、ＡｌＧａＮ層４の一部に第１ＧａＮ層３に達し、かつ貫通しない程度のトレンチ６１を形成する。次いで、上述した製造方法と同様に、ソース領域、ドレイン領域、ゲート絶縁膜、ソース電極、ドレイン電極およびゲート電極を形成し、各端子に接続する。このように、各層をエピタキシャル成長で形成することにより、実施の形態２と同様の効果を得ることができる。
また、実施の形態５および実施の形態６にかかる半導体装置１００を製造する場合は、ｎ型の第１ＧａＮ層３およびｐ型の第２ＧａＮ層３０をエピタキシャル成長でこの順に積層した半導体基板１を用いる。このように、各層をエピタキシャル成長で形成することにより、実施の形態２と同様の効果を得ることができる。第２ＧａＮ層３０の一部には、第１ＧａＮ層３に達し、かつ貫通しない程度のトレンチを形成する。また、実施の形態６にかかる半導体装置では、このトレンチの一部に、さらに、半導体基板１に達し、かつ貫通しない程度のトレンチを形成する。
以上、説明したように、実施の形態８によれば、実施の形態１と同様の効果を得ることができる。また、第１高耐圧トランジスタ１１０と制御回路１３０とがほぼ同様の構造で形成できるため、製造工程の増加をほとんど伴うことなく半導体装置１００を作製することができる。これにより、製造コストを低減することができる。
上述した各実施の形態では、高耐圧トランジスタを構成する高耐圧素子と制御回路を構成する低耐圧素子を同一の半導体基板上に形成しているが、複数の高耐圧素子を同一の半導体基板上に形成し、低耐圧素子を別の半導体基板に形成する構成としても良い。その理由は、次に示す通りである。トランジスタやダイオードなどの高耐圧トランジスタの製造工程は、制御回路の製造工程よりも多少の工程増加を伴う。制御回路の面積が高耐圧トランジスタの面積と同一程度以上の大きさの場合、高耐圧トランジスタと制御回路とを同一の半導体装置に形成したとしても半導体装置は小型化されず、かつ制御回路の見かけ上の製造工程が増加することになる。そのため、複数の高耐圧トランジスタを同一基板上に同時に形成し、制御回路を別の半導体基板に形成する構成とすることで、製造工程が統一され、製造コストの低減を図ることができるからである。
また、ノーマリオフ型のＧａＮ系半導体素子を作製するにあたり、例えば、通常のＳｉ系半導体素子と同様に、半導体基板の表面に二酸化珪素などの絶縁膜を介してゲート電極を形成した構成としても良い。また、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造のゲート領域に、ＭＯＳＦＥＴ構造を形成した構成としても良い。特に、前者の構成のノーマリオフ型のＧａＮ系半導体素子は、その作製を容易に行うことができる。
以上において本発明では、インバータ構成の回路を例に説明しているが、上述した実施の形態に限らず、さまざまな構成の回路に適用することが可能である。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ 半導体基板
２ 絶縁層
３ ＧａＮ層（第１）
４ ＡｌＧａＮ層
５ 表面障壁層
６ａ ソース領域（第１）
６ｂ ドレイン領域（第１）
６ｃ ソース領域（第２）
７ａ ゲート絶縁膜（第１）
７ｂ ゲート絶縁膜（第２）
７ｃ ゲート絶縁膜（第３）
８ ドレイン電極（第３）
９ ソース電極（第３）
１０ ドレイン電極（第２）
１１ ソース電極（第２）
１２ ソース電極（第１）
１３ ドレイン電極（第１）
１４ ゲート電極（第３）
１５ ゲート電極（第２）
１６ ゲート電極（第１）
１７ 回路部電源端子（ＶＤ端子）
１８ 制御信号入力端子（ＩＮ端子）
１９ 接地端子（ＧＮＤ端子）
２０ 高耐圧出力端子（ＯＵＴ端子）
１００ 半導体装置
１１０ 高耐圧トランジスタ（第１）
１２０ 制御回路

Claims (10)

  1. 窒化ガリウムを含む第１半導体層と、
    前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、
    前記第１半導体層および前記第２半導体層に形成された高耐圧を有する第１半導体素子と、
    前記第１半導体層または前記第２半導体層に形成された低耐圧な第２半導体素子と、
    を備え、
    前記第１半導体層は、前記第１半導体素子および前記第２半導体素子の間に、前記第１半導体素子および前記第２半導体素子を分離する絶縁領域を有し、
    前記第１半導体層は第１導電型であり、
    前記第２半導体層は第２導電型であり、
    前記第１半導体素子は、
    前記第２半導体層をドリフト領域とし、
    前記第２半導体層が形成されていない前記第１半導体層の表面層に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域の表面の一部から前記第２半導体層にかかるように形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有する
    ことを特徴とする窒化ガリウム半導体装置。
  2. 窒化ガリウムを含む第１半導体層と、
    前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、
    前記第１半導体層および前記第２半導体層に形成された高耐圧を有する複数の第１半導体素子と、
    を備え、
    前記第１半導体層は、隣りあう前記第１半導体素子間に、前記第１半導体素子を互いに分離する絶縁領域を有し、
    前記第１半導体層は第１導電型であり、
    前記第２半導体層は第２導電型であり、
    前記第１半導体素子は、
    前記第２半導体層をドリフト領域とし、
    前記第２半導体層が形成されていない前記第１半導体層の表面層に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域の表面の一部から前記第２半導体層にかかるように形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有する
    ことを特徴とする窒化ガリウム半導体装置。
  3. 窒化ガリウムを含む第１半導体層と、
    前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、
    前記第１半導体層および前記第２半導体層に形成された高耐圧を有する第１半導体素子と、
    前記第１半導体層または前記第２半導体層に形成された低耐圧な第２半導体素子と、
    を備え、
    前記第１半導体層は、前記第１半導体素子および前記第２半導体素子の間に、前記第１半導体素子および前記第２半導体素子を分離する絶縁領域を有し、
    前記第１半導体層は第２導電型であり、
    前記第２半導体層は第１導電型であり、
    前記第１半導体素子は、
    前記第２半導体層をドリフト領域とし、
    前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域の表面から、前記第２半導体層が形成されていない前記第１半導体層の一部にかかるように形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有する
    ことを特徴とする窒化ガリウム半導体装置。
  4. 窒化ガリウムを含む第１半導体層と、
    前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第２半導体層と、
    前記第１半導体層および前記第２半導体層に形成された高耐圧を有する複数の第１半導体素子と、
    を備え、
    前記第１半導体層は、隣りあう前記第１半導体素子間に、前記第１半導体素子を互いに分離する絶縁領域を有し、
    前記第１半導体層は第２導電型であり、
    前記第２半導体層は第１導電型であり、
    前記第１半導体素子は、
    前記第２半導体層をドリフト領域とし、
    前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域の表面から、前記第２半導体層が形成されていない前記第１半導体層の一部にかかるように形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜の表面に設けられた第１ゲート電極と、を有する
    ことを特徴とする窒化ガリウム半導体装置。
  5. 前記第２半導体層は、窒化アルミニウムガリウム層であることを特徴とする請求項１〜４のいずれか一つに記載の窒化ガリウム半導体装置。
  6. 導電性を有する半導体基板と、
    前記半導体基板の表面に絶縁層を介して設けられた前記第１半導体層と、
    前記第１ソース領域に接するソース電極と、
    前記半導体基板の前記絶縁層に対して反対側の表面に設けられたドレイン電極と、
    前記第２半導体層が形成されていない前記第１半導体層から前記絶縁層を貫通して前記半導体基板に達する深さまで埋め込まれ、前記第１半導体層と前記半導体基板とを短絡する短絡電極と、
    前記第１半導体層の前記短絡電極との境界に、前記短絡電極と接して形成された、前記第１半導体層よりも高濃度の第２導電型の高濃度半導体領域と、
    前記短絡電極と前記ソース電極とを絶縁する層間絶縁膜と、
    をさらに有することを特徴とする請求項４または５に記載の窒化ガリウム半導体装置。
  7. 前記第２半導体素子は、
    前記第１半導体層の表面に第２ソース領域および第１ドレイン領域を備える第２導電型の絶縁ゲート型電界効果トランジスタと、
    前記第１半導体層および前記第２半導体層からなる抵抗負荷と、で構成されていることを特徴とする請求項１、３または５に記載の窒化ガリウム半導体装置。
  8. 前記第２半導体素子は、
    前記第２半導体層の表面に形成された高濃度の第１導電型の第３半導体層をさらに有し、
    前記第１半導体層の表面に第２ソース領域および第１ドレイン領域を備える第２導電型の絶縁ゲート型電界効果トランジスタと、
    前記第３半導体層を第３ソース領域および第２ドレイン領域とする第１導電型の絶縁ゲート型電界効果トランジスタと、で構成されていることを特徴とする請求項１、３または５に記載の窒化ガリウム半導体装置。
  9. 導電性を有する半導体基板と、
    前記半導体基板の表面に絶縁層を介して設けられた、窒化ガリウムを含む第２導電型の第１半導体層と、
    前記第１半導体層の表面の一部に形成された窒化ガリウムを含む第１導電型の第２半導体層と、
    前記第２半導体層の表面層に形成された第２導電型の第１ソース領域と、
    前記第１ソース領域に接するソース電極と、
    前記半導体基板の前記絶縁層に対して反対側の表面に設けられたドレイン電極と、
    前記第２半導体層が形成されていない前記第１半導体層から前記絶縁層を貫通して前記半導体基板に達する深さまで埋め込まれ、前記第１半導体層と前記半導体基板とを短絡する短絡電極と、
    前記第１半導体層の前記短絡電極との境界に、前記短絡電極と接して形成された、前記第１半導体層よりも高濃度の第２導電型の高濃度半導体領域と、
    前記短絡電極と前記ソース電極とを絶縁する層間絶縁膜と、
    を有することを特徴とする窒化ガリウム半導体装置。
  10. 窒化ガリウムを含む第１導電型の第１半導体層の表面に、窒化ガリウムを含む第２導電型の第２半導体層をエピタキシャル成長させる工程と、
    前記第２半導体層の一部を除去する工程と、
    前記第１半導体層および前記第２半導体層に高耐圧を有する第１半導体素子を形成するとともに、前記第１半導体層および前記第２半導体層に低耐圧な第２半導体素子を形成する工程と、を含み、
    前記第１半導体素子および前記第２半導体素子を形成する前に、前記第２半導体層の表面の一部に、高濃度の第１導電型の第３半導体層をエピタキシャル成長させる工程をさらに含むことを特徴とする窒化ガリウム半導体装置の製造方法。
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