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JP7617529B2 - 半導体装置 - Google Patents
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Description

本開示は、スイッチング用のパワートランジスタを有する半導体装置に関する。
近年、スイッチング用のパワートランジスタとしてＧａＮトランジスタの商品化が進んでいる。ＧａＮトランジスタとしては、ＧａＮをチャネル層、ＡｌＧａＮをバリア層として、これらの２つの層で形成されるヘテロ界面に自発分極とピエゾ分極で発生する２次元電子ガスをチャネルとして用いる電界効果トランジスタが一般的である。この２次元電子ガスの濃度はＡｌＧａＮの膜厚やＡｌ組成比により調整可能である。一般的に、２次元電子ガス濃度を高くするとオン抵抗が下がるが、閾値電圧が低くなる。スイッチング用トランジスタとしては、安全動作のために閾値電圧が正で、かつ高い値とすることが望ましい。従って、ＧａＮトランジスタにおいては、オン抵抗を下げることと閾値電圧を高くすることとはトレードオフの関係となる。
一方、パワートランジスタの使用方法においては、負荷が誘導性であることが一般的である。この場合、パワートランジスタのオフ時においてはソースからドレインへ還流電流を流す必要がある場合が多い。シリコンを半導体材料に用いるパワートランジスタであるＭＯＳＦＥＴにおいては、デバイスの構造上、寄生素子であるボディダイオードがＭＯＳＦＥＴに内蔵されており、このボディダイオードが還流電流を流す還流ダイオードとして働く。ところがＧａＮトランジスタにおいては、ボディダイオードのような寄生素子が無いのが一般的である。そこで、特許文献１のようにＧａＮトランジスタと逆並列にＧａＮショットキーバリアダイオード（ＳＢＤ）を内蔵させる技術が公開されている。
また、ＧａＮトランジスタのドレインからソースに形成されているチャネルを使って、ソースからドレインに逆方向に電流を流す技術が、特許文献２と特許文献３に公開されている。一般的に電界効果トランジスタにおいては、ゲート・ソース間が短絡している場合、ドレイン電圧に対するソース電圧（ソース・ドレイン間電圧）の値がトランジスタの閾値電圧を超えると、ソースからドレインへ電流が流れ始める。シリコンＭＯＳＦＥＴにおいては、ボディダイオードのターンオン電圧が約０．７Ｖであり、閾値電圧（約３Ｖ）よりも低いために、還流電流は、チャネルを通して流れる前にボディダイオードに流れてしまう。それに対して、ＧａＮトランジスタはボディダイオードが無く、かつオン抵抗を下げるために閾値電圧を一般的に約１～２Ｖと低くするために、ソース・ドレイン間電圧が閾値電圧を超えると自動的にＧａＮトランジスタのチャネルをソースからドレインへ電流が流れる。
また、第１のトランジスタのソース・ゲート間をサージ電圧から保護するために、第２のトランジスタを配置して、第２のトランジスタのゲートとソースを短絡させた端子を第１のトランジスタのソースへ、第２のトランジスタのドレイン端子を第１のトランジスタのゲートへ接続する技術が特許文献４に開示されている。
特開２００３－２２９５６６号公報 特開２００７－２１５３８９号公報 特表２０１１－５１２１１９号公報 特開２０１１－１６５７４９号公報
しかしながら、特許文献１のＧａＮパワートランジスタにおいて、ＧａＮ-ＳＢＤを内蔵する方法は、ＧａＮ-ＳＢＤのショットキーリークが大きく、高耐圧化が困難であるという課題がある。
例えば６００Ｖ以上の耐圧のＧａＮパワートランジスタは、ゲート領域にｐ型ＧａＮを用いたり、ＭＩＳ（Metal-Insulator-Semiconductor）構造を用いたりすることで、比較的容易に作製することができる。それに対し、ＧａＮパワートランジスタと同一チップ上に、ＧａＮ-ＳＢＤを形成する場合は、ショットキーリークが大きいために、６００Ｖ以上の高耐圧化が困難である。ショットキーリークが大きい原因は、ＧａＮの結晶欠陥が多いために、ショットキー金属とＧａＮの間に良好なショットキー界面が形成されないことに起因すると考えられる。
また、スイッチング用のＧａＮパワートランジスタにおいては、誤点弧を防ぐため、または高速スイッチングを実現するために、ゲートに負バイアスを印加する駆動を行うことが多い。この負バイアス駆動を行った場合に、ソースからドレインへトランジスタのチャネルを使って還流電流を流す方法を用いると、ソースからドレインへ電流が流れ始めるソース・ドレイン間電圧は、閾値電圧に負バイアス電圧の絶対値を加えた値となる。例えば、閾値電圧１．５ＶのＧａＮパワートランジスタに対して、ゲートに－３Ｖを印加する負バイアス駆動を行うと、ソース・ドレイン間電圧が４．５Ｖを超えないと還流電流は流れない。そのため、例えば特許文献２～４において負バイアス駆動を行った場合に、還流電流を流す際の電力損失が大きくなるという課題があった。
本開示は上記課題に鑑み、高耐圧化を容易にし、負バイアス駆動時においても、還流電流を流す際の電力損失を低減する半導体装置を提供することを目的とする。
上記課題を解決するために、本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された、第１のソース電極、第１のゲート領域、および第１のドレイン電極を有する第１のトランジスタと、前記半導体基板上に形成された、第２のソース電極、第２のゲート領域、および第２のドレイン電極を有する第２のトランジスタとを有し、前記第１のソース電極、前記第２のゲート領域および前記第２のソース電極が実質的に同電位であり、前記第１のドレイン電極および前記第２のドレイン電極が実質的に同電位である。
本開示に係る半導体装置によれば、高耐圧化を容易にし、負バイアス駆動時において、還流電流を流す際の電力損失を低減することができる。
図１Ａは、実施形態１における半導体装置の構成例を示す断面図である。 図１Ｂは、実施形態１における半導体装置の構成例を示す平面図である。 図１Ｃは、実施形態１から８における半導体装置の等価回路を示す図である。 図２Ａは、実施形態２における半導体装置の構成例を示す断面図である。 図２Ｂは、実施形態２における半導体装置の変形例を示す断面図である。 図３は、実施形態３における半導体装置の構成例を示す断面図である。 図４は、実施形態４における半導体装置の構成例を示す断面図である。 図５は、実施形態５における半導体装置の構成例を示す断面図である。 図６は、実施形態６における半導体装置の構成例を示す断面図である。 図７Ａは、実施形態７における半導体装置の構成例を示す断面図である。 図７Ｂは、実施形態７における半導体装置の構成例を示す平面図である。 図８Ａは、実施形態８における半導体装置の構成例を示す断面図である。 図８Ｂは、実施形態８における半導体装置の変形例を示す断面図である。 図８Ｃは、実施形態８における半導体装置の他の変形例を示す断面図である。
以下、実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、重複する説明は省略または簡略化される場合がある。実施形態１から実施形態８において、同一の構成要素には、最上位桁を除き同一の符号を付し、重複する説明は省略することがある。
（実施形態１）
図１Ａおよび図１Ｂは、実施形態１の半導体装置１０１の断面図と平面図とをそれぞれ示す。図１Ａは図１ＢのＩＡ-ＩＡ間の断面図を示す。また、図１Ｃは、半導体装置１０１の等価回路を示す図である。なお、図１Ｃの等価回路は、すべての実施形態の半導体装置に共通する。
まず、半導体装置１０１の回路構成例について図１Ｃを用いて説明する。
半導体装置１０１は、第１のトランジスタ１１１と第２のトランジスタ１１２とを備える。
第１のトランジスタ１１１は、高電圧をスイッチングするパワースイッチング素子である。ここでいう高電圧は、例えば４００Ｖ以上である。
第２のトランジスタ１１２は、ソースとゲートとを短絡され、ダイオードとして機能する。このような、ソースとゲートとを短絡させたトランジスタを、トランジスタ型ダイオード、あるいは横型電界効果整流器(Ｌａｔｅｒａｌ―Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｒｅｃｔｉｆｉｅｒ)と呼んだりするが、以降はトランジスタ型ダイオードに統一する。第２のトランジスタ１１２は、第１のトランジスタ１１１と逆並列に接続された還流ダイオードとして動作する。
このトランジスタ型ダイオードの耐圧は、例えば、第１のトランジスタ１１１のゲート・ドレイン間隔と、第２のトランジスタ１１２のゲート・ドレイン間隔とを等しくすれば、第１のトランジスタ１１１と等しい耐圧が得られる。すなわち、トランジスタ型ダイオードは、ＧａＮ－ＳＢＤとは異なり、例えば６００Ｖ以上の高耐圧を容易に得ることができる。このように、第２のトランジスタ１１２から構成されるトランジスタ型ダイオードは、ＳＢＤよりも高耐圧にすることができ、また、第１のトランジスタ１１１のオフ期間に負バイアス駆動を行っても、電力損失を低減することができる。
さらに、ＳＢＤが半導体表面と金属のショットキー障壁高さでターンオン電圧が決まるのに対し、トランジスタ型ダイオードにおいては、ターンオン電圧は構成するトランジスタの閾値電圧と一致する。従って、ＳＢＤはターンオン電圧の調整が困難なのに対し、トランジスタ型ダイオードではゲート構造を適切に設計することで、ターンオン電圧を低くすることが可能である。つまり、トランジスタ型ダイオードは、ＳＢＤよりも低いターンオン電圧で還流電流を流すことができるので、その際の損失を低減することが可能となる。
また、第１のトランジスタ１１１のオフ期間にゲートに負バイアスを加える駆動を行った場合においても、その負バイアスの値に関係なく、ソース・ドレイン間の電圧がトランジスタ型ダイオードのターンオン電圧を超えれば、還流電流が流れる。従来技術のように、パワートランジスタのチャネルを使い、ソースからドレイン電流を流す場合は、パワートランジスタの閾値電圧と負バイアス電圧の絶対値を足した電圧がソース・ドレイン間に印加されないと還流電流は流れない。それに対し、トランジスタ型ダイオードは第１のトランジスタ１１１に逆並列に接続されるので、トランジスタ型ダイオードのターンオン電圧以上の電圧がソース・ドレイン間に印加されれば還流電流が流れる。従って、還流電流を流す際の電力損失は小さくなる。つまり、負バイアス駆動を行った場合においても、オフ期間の電力損失を小さくすることが可能となる。
次に、半導体装置１０１の具体的なデバイス構造と回路構成を図１Ａおよび図１Ｂの断面図および平面図を用いて説明する。
図１Ａに示すように、半導体装置１０１は、半導体基板であるＳｉ基板１と、Ｓｉ基板１上に形成された、第１のトランジスタ１１１と第２のトランジスタ１１２とを含む。第１のトランジスタ１１１は、第１のソース電極１１、第１のゲート電極１２、第１のゲート領域１３、および第１のドレイン電極１４を有する。第２のトランジスタ１１２は、第２のソース電極１８、第２のゲート領域１７、第２のゲート電極１６および第２のドレイン電極１５を有する。
第１のソース電極１１、第２のゲート領域１７および第２のソース電極１８は、実質的に同電位である。第１のドレイン電極１４および第２のドレイン電極１５は、実質的に同電位である。ここで、実質的に同電位というのは、典型的には、導電性のある配線により接続されていることをいうが、これに限らない。なお第２のゲート領域１７は、第２のゲート電極１６と直接に接触しているために、第２のゲート電極１６と配線で接続される第１のソース電極１１および第２のソース電極１８と実質的に同電位であると言える。また、実質的に同電位というのは、２つ以上の電位が同じ場合だけでなく、誤差の範囲内にある場合も含む。誤差の範囲内は、例えばプラス・マイナス５％の範囲内などである。
また、Ｓｉ基板１上に核形成層としてのＡｌＮ層２、バッファー層３、ＧａＮを含むチャネル層４、ＡｌＧａＮを含むバリア層５が形成されている。チャネル層４とバリア層５との界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガスが形成されている。そして、２次元電子ガスを高抵抗化するために、イオン注入により素子分離領域６が形成されている。イオン注入されずに２次元電子ガスが存在する領域を、図１Ｂに示す活性領域１０と呼ぶ。活性領域１０と素子分離領域６の境界が素子分離境界６Ａである。なお、バッファー層３を流れるリーク電流を低減するために、素子分離領域６を形成するためのイオン注入は、バッファー層３に到達するようにしている。イオン注入種としては、比較的質量数が小さいヘリウム、ボロン、窒素、酸素等を用いる。
Ｓｉ基板１の上方に、第１のトランジスタ１１１を構成する第１のソース電極１１、第１のゲート電極１２、ｐ-ＧａＮからなる第１のゲート領域１３、第１のドレイン電極１４が形成されている。また、Ｓｉ基板１の上方に、第２のトランジスタ１１２を構成する第２のソース電極１８、第２のゲート電極１６、ｐ-ＧａＮからなる第２のゲート領域１７、第２のドレイン電極１５が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域１３とｐ-ＧａＮからなる第２のゲート領域１７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本実施形態においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図１Ａに示すように、第１のドレイン電極１４と第２のドレイン電極１５は電気的に短絡され、第１のソース電極１１と第２のソース電極１８と第２のゲート電極１６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。半導体装置の外部端子としてソース端子１２１、ゲート端子１２２、ドレイン端子１２３が図１Ａに示され、図１Ｃにおける等価回路図のソース端子、ゲート端子、ドレイン端子に対応する。
第２のトランジスタ１１２は第２のゲート電極１６と第２のソース電極１８が短絡しており、閾値電圧を正の値（例えば、１．５Ｖ）になるようにデバイス設計すれば、ターンオン電圧が１．５Ｖのトランジスタ型ダイオードとなる。つまり、第１のトランジスタに逆並列にトランジスタ型ダイオードが接続され、このトランジスタ型ダイオードは第１のトランジスタの還流電流を流す素子として働く。
また、パワートランジスタにおいては、誤点弧を防ぐためや高速スイッチングを実現するために、トランジスタのオフ期間にゲートに負バイアスを印加するゲート駆動を行うことが多い。従来のＧａＮトランジスタにおいては、チャネルを使って、ソースからドレインに還流電流を流すことが多かった。その場合は、トランジスタの閾値電圧と負バイアス電圧の絶対値を足した電圧より大きい電圧が、ドレインに対してソースに印加されないと還流電流は流れないために、電力損失が大きかった。ところが、本開示においては、トランジスタ型ダイオードを内蔵しているために、負バイアス駆動を行った場合でも、トランジスタ型ダイオードを構成する第２のトランジスタの閾値電圧より大きい電圧がソース・ドレイン間に印加されれば還流電流が流れる。すなわち、還流電流を流す際の電力損失で小さくなるという効果が得られる。
以上説明してきたように実施形態１に係る半導体装置は、半導体基板であるＳｉ基板１と、Ｓｉ基板１上に形成された、第１のソース電極１１、第１のゲート領域１３、および第１のドレイン電極１４を有する第１のトランジスタ１１１と、Ｓｉ基板１上に形成された、第２のソース電極１８、第２のゲート領域１７、および第２のドレイン電極１５を有する第２のトランジスタ１１２とを有し、第１のソース電極１１、第２のゲート領域１７および第２のソース電極１８が実質的に同電位であり、第１のドレイン電極１４および第２のドレイン電極１５が実質的に同電位である。
これによれば、第２のトランジスタ１１２は、ソースとゲートを短絡させたトランジスタ型ダイオードを構成し、第１のトランジスタ１１１と逆並列に接続された還流ダイオードとして動作する。したがって、第２のトランジスタ１１２は、ＳＢＤよりも高耐圧にすることができ、また、第１のトランジスタ１１１のオフ期間に負バイアス駆動を行っても、電力損失を低減することができる。
ここで、特定の方向に、第１のソース電極１１、第１のゲート領域１３、第１のドレイン電極１４、第２のドレイン電極１５、第２のゲート領域１７、および第２のソース電極１８は、この順に配置されていてもよい。
これによれば、第１のドレイン電極１４と第２のドレイン電極１５とが隣り合って近くに配置可能なために、配線が容易になるとともに、配線容量を小さくすることができる。なお、特定の方向は、半導体装置１０１の表面と平行な方向であり、例えば、図１Ｂでは、半導体装置１０１の表面と平行な方向のうち、ＩＡ－ＩＡ線と平行な方向である。
ここで、半導体基板であるＳｉ基板１上に、第１のトランジスタ１１１および第２のトランジスタ１１２のチャネルが形成される第１の窒化物半導体層であるチャネル層４と、チャネル層４よりもバンドギャップが大きい第２の窒化物半導体層であるバリア層５とを有し、第１のゲート領域１３と第２のゲート領域１７は、ｐ型窒化物半導体で構成されていてもよい。
これによれば、半導体装置は、パワースイッチング素子に適した材料である窒化物半導体から構成される。
（実施形態２）
実施形態２では、第１のドレイン電極と第２のドレイン電極とが一体化されて１つの共通ドレイン電極を構成する半導体装置の構成例について説明する。
実施形態２の半導体装置２０１の断面図を図２Ａに示す。
Ｓｉ基板１の上方に、第１のトランジスタ２１１を構成する第１のソース電極２１、第１のゲート電極２２、ｐ-ＧａＮからなる第１のゲート領域２３、第１のドレイン電極（共通ドレイン電極２４）が形成され、第２のトランジスタ２１２を構成する第２のソース電極２８、第２のゲート電極２６、ｐ-ＧａＮからなる第２のゲート領域２７、第２のドレイン電極（共通ドレイン電極２４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域２３とｐ-ＧａＮからなる第２のゲート領域２７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込みかつ覆うように形成されている。このリセス領域は、本実施形態においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図２Ａに示すように、半導体装置２０１は、第１のドレイン電極および第２のドレイン電極の代わりに共通ドレイン電極２４を備える。第１のソース電極２１と第２のソース電極２８と第２のゲート電極２６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
実施形態１においては、第１のドレイン電極１４と第２のドレイン電極１５を個別に形成していたが、本実施形態では第１のドレイン電極と第２のドレイン電極を共通ドレイン電極２４とする。
この構成により、半導体装置２０１のドレイン・ソース間容量が低減する、その理由を以下に説明する。ＧａＮトランジスタにおいてはＳｉ基板１の裏面に電極を形成して、ソースと接続して使用するのが一般的である。その場合、第２のトランジスタのドレインと基板間で発生する容量は、第１のトランジスタのドレイン・ソース間容量に加わることになる。従って、第２のトランジスタのドレイン電極の面積を小さくすることで、ドレイン・ソース間容量は低減される。そこで実施形態２においては、第１のトランジスタ２１１のドレイン電極と第２のトランジスタ２１２のドレイン電極を共通ドレイン電極２４として、ドレイン電極の面積の和を小さくすることが可能となり、ドレイン・ソース間容量が低減する。さらに、第１のドレイン電極の配線と第２のドレイン電極の配線も共通にできるので、配線で発生するドレイン・ソース間容量やゲート・ドレイン容量も小さくなる。各容量が小さくなると、高速スイッチングが可能となり、スイッチング損失が低減される。
さらに、ドレイン電極を共通ドレイン電極２４とすることで、トランジスタが小型化されて、チップ面積も縮小できる。
（実施形態２の変形例）
実施形態２の変形例の半導体装置２０２の断面図を図２Ｂに示す。
Ｓｉ基板１の上方に、第１のトランジスタ２１１を構成する第１のソース電極２１、第１のゲート電極２２、ｐ-ＧａＮからなる第１のゲート領域２３、第１のドレイン電極（共通ドレイン電極２４）が形成され、第２のトランジスタ２１２を構成する第２のソース電極２８、第２のゲート電極２６、ｐ-ＧａＮからなる第２のゲート領域２７、第２のドレイン電極（共通ドレイン電極２４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域２３とｐ-ＧａＮからなる第２のゲート領域２７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本変形例においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図２Ｂに示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極２４となっており、第１のソース電極２１と第２のソース電極２８と第２のゲート電極２６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
本変形例においては、第２のトランジスタ２１２のゲート・ドレイン間の間隔Ｌｇｄ２が、第１のトランジスタ２１１のゲート・ドレイン間の間隔Ｌｇｄ１よりも長い。バッファー層３とチャネル層４の厚さが十分厚い場合は、トランジスタのオフ耐圧は、ほぼゲート・ドレイン間距離に比例する。従って、本変形例では第２のトランジスタ２１２のオフ耐圧、すなわち第１のトランジスタ２１１に逆並列に接続されるトランジスタ型ダイオードの逆方向耐圧が、第１のトランジスタ２１１のオフ耐圧よりも大きくなる。従って、トランジスタ型ダイオードの耐圧不足による不良数が減り、歩留まりが向上することとなる。一例として、Ｌｇｄ１＝１５μｍ、Ｌｇｄ２＝１８μｍ程度とすれば良い。
なお、トランジスタを使用するアプリケーションによっては、第２のトランジスタ２１２のゲート・ドレイン間の間隔Ｌｇｄ２が、第１のトランジスタ２１１のゲート・ドレイン間の間隔Ｌｇｄ１よりも短くした方が良い場合もある。この場合は、第１のトランジスタ２１１のブレークダウン電圧よりも低い電圧で、第２のトランジスタ２１２をブレークダウンさせて、第１のトランジスタがブレークダウンさせないようにするクランプダイオードの働きを第２のトランジスタに持たせることが可能である。
なお、間隔Ｌｇｄ１は、図１Ａでは第１のドレイン電極１４と第１のゲート領域１３との距離に相当する。また、間隔Ｌｇｄ２は、図１Ａでは第２のドレイン電極１５と第２のゲート領域１７との距離に相当する。
以上説明してきたように実施形態２に係る半導体装置において、第１のドレイン電極１４と第２のドレイン電極１５は、一体化された共通ドレイン電極２４を構成する。
これによれば、第１のドレイン電極１４と第２のドレイン電極１５との一体化により、半導体装置を小型化することができ、さらに、ソース・ドレイン間容量を低減でき、共通ドレイン電極に接続される配線の寄生容量も低減することができる。
ここで、第２のドレイン電極１５（または共通ドレイン電極２４）と第２のゲート領域１７（または２７）との間隔Ｌｇｄ２は、第１のドレイン電極１４（または共通ドレイン電極２４）と第１のゲート領域１３（または２３）との間隔Ｌｇｄ１よりも大きくてもよい。
これによれば、第１のトランジスタよりも第２のトランジスタの方の耐圧を高く設計することで、第２のトランジスタから構成されるトランジスタ型ダイオードの不良が少なくなり、歩留まりを向上させることができる。
ここで、第２のドレイン電極１５（または共通ドレイン電極２４）と第２のゲート領域１７（または２７）との間隔Ｌｇｄ２は、第１のドレイン電極１４（または共通ドレイン電極２４）と第１のゲート領域１３（または２３）との間隔Ｌｇｄ１よりも小さくてもよい。
これによれば、第２のトランジスタは、第１のトランジスタのドレイン・ソース間をクランプするクランプダイオードとしても機能し、第１のトランジスタのドレイン・ソース間に正の過剰電圧が印加された場合の保護素子とすることができる。
（実施形態３）
実施形態３では、共通ドレイン電極２４の下部に高抵抗領域を備える半導体装置の構成例について説明する。
実施形態３の半導体装置３０１の断面図を図３に示す。
Ｓｉ基板１の上方に、第１のトランジスタ３１１を構成する第１のソース電極３１、第１のゲート電極３２、ｐ-ＧａＮからなる第１のゲート領域３３、第１のドレイン電極（共通ドレイン電極３４）が形成され、第２のトランジスタ３１２を構成する第２のソース電極３８、第２のゲート電極３６、ｐ-ＧａＮからなる第２のゲート領域３７、第２のドレイン電極（共通ドレイン電極３４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域３３とｐ-ＧａＮからなる第２のゲート領域３７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本実施形態においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図３に示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極３４となっており、第１のソース電極３１と第２のソース電極３８と第２のゲート電極３６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
本実施形態においては、共通ドレイン電極３４の中央部の下部に高抵抗領域７が形成されている。高抵抗領域７は素子分離領域６と同時に形成することができるので、工程数が増えることは無い。さらに共通ドレイン電極３４と高抵抗領域７の間に絶縁膜３５を形成する。この構成により、共通ドレイン電極３４とＳｉ基板１との間で発生する容量が低減され、半導体装置３０１のドレイン・ソース間容量が低減される。
以上説明してきたように実施形態３に係る半導体装置において、共通ドレイン電極３４の下部には、高抵抗領域７が形成されている。
これによれば、共通ドレイン電極３４とＳｉ基板１との間の寄生容量を低減することができ、ソース・ドレイン間の寄生容量を低減することができる。
（実施形態４）
実施形態４では、第２のゲート領域と第２のソース電極とが接触している半導体装置の構成例について説明する。
実施形態４の半導体装置４０１の断面図を図４に示す。
Ｓｉ基板１の上方に、第１のトランジスタ４１１を構成する第１のソース電極４１、第１のゲート電極４２、ｐ-ＧａＮからなる第１のゲート領域４３、第１のドレイン電極（共通ドレイン電極４４）が形成され、第２のトランジスタ４１２を構成する第２のソース電極４８、ｐ-ＧａＮからなる第２のゲート領域４７、第２のドレイン電極（共通ドレイン電極４４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域４３とｐ-ＧａＮからなる第２のゲート領域４７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本実施形態においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図４に示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極４４となっており、第１のソース電極４１と第２のソース電極４８は電気的に短絡されている。第１のソース電極４１と第２のソース電極４８の短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
本実施形態においては、第２のソース電極４８がｐ-ＧａＮからなる第２のゲート領域４７を覆うように形成されているために、第２のトランジスタ４１２のゲート電極を兼ねている。この構成により、第２のゲート領域４７を細くすることが可能となり、結果的に素子面積を小さくすることが可能となる。また、半導体装置４０１におけるソース電極と電気的に短絡されている領域が小さくなるため、ゲート・ソース間容量も低減される。
以上説明してきたように実施形態４に係る半導体装置において、第２のゲート領域４７と第２のソース電極４８とは接触している。
これによれば、半導体装置を小型化することができる。
（実施形態５）
実施形態５では、第１ゲート領域および第２のゲート領域のそれぞれに形成されたバリア層のリセス領域の深さを調整することにより、第２のトランジスタの閾値電圧が、第１のトランジスタの閾値電圧よりも低く、かつ正の値に設定可能にする半導体装置の構成例について説明する。
実施形態５の半導体装置５０１の断面図を図５に示す。
Ｓｉ基板１の上方に、第１のトランジスタ５１１を構成する第１のソース電極５１、第１のゲート電極５２、ｐ-ＧａＮからなる第１のゲート領域５３、第１のドレイン電極（共通ドレイン電極５４）が形成され、第２のトランジスタ５１２を構成する第２のソース電極５８、第２のゲート電極５６、ｐ-ＧａＮからなる第２のゲート領域５７、第２のドレイン電極（共通ドレイン電極５４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域５３とｐ-ＧａＮからなる第２のゲート領域５７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。
図５に示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極５４となっており、第１のソース電極５１と第２のソース電極５８と第２のゲート電極５６とは電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
本実施形態においては、第１のゲート領域５３は、第１のリセス部分５３ｒと第１のカバー部分５３ｃとを有する。第１のリセス部分５３ｒは、第１のゲート領域５３のうち、バリア層５のリセス領域に埋め込まれた部分である。第１のカバー部分５３ｃは、第１のゲート領域５３のうち、第１のリセス部分５３ｒを覆う部分である。
同様に、第２のゲート領域５７は、第２のリセス部分５７ｒと第２のカバー部分５７ｃとを有する。第２のリセス部分５７ｒは、第２のゲート領域５７のうち、バリア層５のリセス領域に埋め込まれた部分である。第２のカバー部分５７ｃは、第２のゲート領域５７のうち、第２のリセス部分５７ｒを覆う部分である。
図５に示すように、第１のリセス部分５３ｒの深さＤ１よりも、第２のリセス部分５７ｒの深さＤ２が浅くなっている。言い換えれば、第２のトランジスタ５１２のリセス領域の深さＤ２が、第１のトランジスタ５１１のリセス領域の深さＤ１よりも浅くなっている。さらに、深さＤ１および深さＤ２の値は、第２のトランジスタの閾値電圧Ｖｔｈ２が正の値となるように設定されている。この構成により、第２のトランジスタ５１２の閾値電圧Ｖｔｈ２は正の値で、第１のトランジスタ５１１の閾値電圧Ｖｔｈ１よりも低くなる。その結果、第２のトランジスタ５１２から構成されるトランジスタ型ダイオードのターンオン電圧が低くなり、還流電流を流す際の電力損失が小さくなる。例えば、第１のトランジスタ５１１の閾値電圧Ｖｔｈ１を１．５ＶとなるようにＤ１の値を設定して、第２のトランジスタ５１２の閾値電圧Ｖｔｈ２を０．７ＶとなるようにＤ２の値を設定すれば良い。
本実施形態を実現する場合においては、第１のゲート領域５３のリセスエッチングの工程と第２のゲート領域５７のリセスエッチングの工程とを個別に行えば良い。ただし、第２のゲート領域５７のリセス長をドライエッチングのレートが遅くなるような寸法に設計すれば、リセスエッチングの工程を１回にすることも可能である。例えば、第１のゲート領域５３のリセス長を０．６μｍ、第２のゲート領域５７のリセス長を０．２μｍ程度とすれば良い。
以上説明してきたように実施形態５に係る半導体装置は、第２のトランジスタ５１２の閾値電圧Ｖｔｈ２は、第１のトランジスタ５１１の閾値電圧Ｖｔｈ１よりも低く、かつ正の値である。
これによれば、第１のトランジスタのオフ期間の電力損失をさらに低減することができる。
ここで、第１のゲート領域５３は、第２の窒化物半導体層であるバリア層５のリセス領域に埋め込まれた第１のリセス部分５３ｒと、第１のリセス部分５３ｒを覆う第１のカバー部分５３ｃと、を有し、第２のゲート領域５７は、バリア層５の他のリセス領域に埋め込まれた第２のリセス部分５７ｒと、第２のリセス部分５７ｒを覆う第２のカバー部分５７ｃと、を有し、第１のリセス部分の深さＤ１よりも、第２のリセス部分５７ｒの深さＤ２が浅い。
これによれば、深さＤ１および深さＤ２の設計値に従って、第２のトランジスタ５１２の閾値電圧Ｖｔｈ２は、第１のトランジスタ５１１の閾値電圧Ｖｔｈ１よりも低くすることができる。
（実施形態６）
実施形態６では、第１ゲート領域および第２のゲート領域のそれぞれの幅を調整することにより、第２のトランジスタの閾値電圧Ｖｔｈ２が、第１のトランジスタの閾値電圧Ｖｔｈ１よりも低く、かつ正の値に設定可能にする半導体装置の構成例について説明する。
実施形態６の半導体装置６０１の断面図を図６に示す。
Ｓｉ基板１の上方に、第１のトランジスタ６１１を構成する第１のソース電極６１、第１のゲート電極６２、ｐ-ＧａＮからなる第１のゲート領域６３、第１のドレイン電極（共通ドレイン電極６４）が形成され、第２のトランジスタ６１２を構成する第２のソース電極６８、第２のゲート電極６６、ｐ-ＧａＮからなる第２のゲート領域６７、第２のドレイン電極（共通ドレイン電極６４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域６３とｐ-ＧａＮからなる第２のゲート領域６７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。
図６に示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極６４となっており、第１のソース電極６１と第２のソース電極６８と第２のゲート電極６６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
本実施形態においては、第１のゲート領域６３は、第１のリセス部分６３ｒと第１のカバー部分６３ｃとを有する。第１のリセス部分６３ｒは、第１のゲート領域６３のうち、第２の窒化物半導体層であるバリア層５のリセス領域に埋め込まれた部分である。第１のカバー部分６３ｃは、第１のゲート領域６３のうち、第１のリセス部分６３ｒを覆う部分である。
同様に、第２のゲート領域６７は、第２のリセス部分６７ｒと第２のカバー部分６７ｃとを有する。第２のリセス部分６７ｒは、第２のゲート領域６７のうち、バリア層５のリセス領域に埋め込まれた部分である。第２のカバー部分６７ｃは、第２のゲート領域６７のうち、第２のリセス部分６７ｒを覆う部分である。
図６に示すように、第１のリセス部分６３ｒの幅Ｗ１よりも、第２のリセス部分６７ｒの幅Ｗ２が狭くなっている。言い換えれば、第２のトランジスタ６１２のリセス領域の幅Ｗ２が、第１のトランジスタ６１１のリセス領域の幅Ｗ１よりも、短チャネル効果が起きる程度に小さくなっている。この構成により、第２のトランジスタ６１２の閾値電圧Ｖｔｈ２を、正の値で、第１のトランジスタ６１１の閾値電圧Ｖｔｈ１よりも低くすることができる。その結果、第２のトランジスタ６１２から構成されるトランジスタ型ダイオードのターンオン電圧が低くなり、還流電流を流す際の電力損失が小さくなる。例えば、第１のトランジスタ６１１の閾値電圧Ｖｔｈ１を１．５Ｖとなるように幅Ｗ１の値を設定して、第２のトランジスタ６１２の閾値電圧Ｖｔｈ２を０．７Ｖとなるように幅Ｗ２の値を設定すれば良い。その際の具体的なリセス領域の幅としてＷ１を０．５μｍ、幅Ｗ２を０．１μｍ程度とすれば良い。
本実施形態においては、２つのリセス領域は同時にエッチングで形成することができるので、工程数が増加しないという効果もある。
以上説明してきたように実施形態６に係る半導体装置は、第１のゲート領域６３は、第２の窒化物半導体層であるバリア層５のリセス領域に埋め込まれた第１のリセス部分６３ｒと、第１のリセス部分６３ｒを覆う第１のカバー部分６３ｃと、を有し、第２のゲート領域６７は、第２の窒化物半導体層の他のリセス領域に埋め込まれた第２のリセス部分６７ｒと、第２のリセス部分６７ｒを覆う第２のカバー部分５７ｃと、を有し、第１のリセス部分６３ｒの幅Ｗ１よりも、第２のリセス部分６７ｒの幅Ｗ２が狭い。
これによれば、幅Ｗ１および幅Ｗ２の設計値に従って、第２のトランジスタ６１２の閾値電圧Ｖｔｈ２は、第１のトランジスタ６１１の閾値電圧Ｖｔｈ１よりも低くすることができる。
（実施形態７）
実施形態７では、第１のトランジスタと第２のトランジスタとから構成される単位トランジスタ複数個を効率よく配置する半導体装置の構成例について説明する。
図７Ａと図７Ｂは実施形態７の半導体装置７０１の断面図と平面図をそれぞれ示す。なお、図７Ａは図７ＢのＶＩＩＡ-ＶＩＩＡ線の断面図を示す。
Ｓｉ基板１の上方に、第１のトランジスタ７１１を構成する第１のソース電極７１、第１のゲート電極７２、ｐ-ＧａＮからなる第１のゲート領域７３、第１のドレイン電極（共通ドレイン電極７４）が形成され、第２のトランジスタ７１２を構成する第２のソース電極７８、第２のゲート電極７６、ｐ-ＧａＮからなる第２のゲート領域７７、第２のドレイン電極（共通ドレイン電極７４）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域７３とｐ-ＧａＮからなる第２のゲート領域７７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本実施形態７においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図７Ａと図７Ｂに示すように、第１のドレイン電極と第２のドレイン電極は共通ドレイン電極７４となっており、第１のソース電極７１と第２のソース電極７８と第２のゲート電極７６は電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
ここで、同図の左寄りの第１のソース電極７１の中央線と第２のソース電極７８の中央線の間に挟まれる領域を単位トランジスタ７２１Ａと定義する。この単位トランジスタ７２１Ａを第２のソース電極の中央線に対してミラー反転を行ったレイアウトが単位トランジスタ７２２Ａである。同様に、単位トランジスタ７２２Ａを第１のソース電極の中央線に対してミラー反転を行うと単位トランジスタ７２１Ｂとなる。これをパワートランジスタとしての所望のゲート幅になるまで繰り返すことで、必要なパワートランジスタのレイアウトを得ることができる。ここでのミラー反転は、図７Ａおよび図７Ｂでは、ＶＩＩＡ-ＶＩＩＡ線を法線とするミラーによる反転をいう。
本実施形態においては、実施形態２を使って説明したが、他の実施形態を用いても良い。例えば、放熱性を良くするために単位トランジスタの間隔を広げたい場合は、図１Ａの実施形態１における、第１のトランジスタ１１１と第２のトランジスタ１１２の間の素子分離領域６を広くすれば良い。また、実施形態３を用いて、高抵抗領域７を広くしても良い。
以上説明してきたように実施形態７に係る半導体装置は、複数の単位トランジスタを備え、複数の単位トランジスタのそれぞれは、第１のトランジスタ７１１と第２のトランジスタ７１２とから構成され、複数の単位トランジスタは、特定の方向に並んで配置され、複数の単位トランジスタのそれぞれの内部配置は、半導体基板の平面視において、隣り合う他の単位トランジスタに対してミラー反転している。
これによれば、複数の単位トランジスタを効率良く配置することができる。
（実施形態８）
実施形態８では、第１のソース電極と第２のソース電極とが一体化されて１つの共通ソース電極を構成する半導体装置の構成例について説明する。
実施形態８の半導体装置８０１の断面図を図８Ａに示す。
Ｓｉ基板１の上方に、第１のトランジスタ８１１を構成する第１のドレイン電極８４、第１のゲート電極８２、ｐ-ＧａＮからなる第１のゲート領域８３、第１のソース電極（共通ソース電極８１）が形成され、第２のトランジスタ８１２を構成する第２のドレイン電極８５、第２のゲート電極８６、ｐ-ＧａＮからなる第２のゲート領域８７、第２のソース電極（共通ソース電極８１）が形成されている。ここで、ｐ-ＧａＮからなる第１のゲート領域８３とｐ-ＧａＮからなる第２のゲート領域８７は、いずれもＡｌＧａＮバリア層５に形成されたリセス領域を埋め込むように覆って形成されている。このリセス領域は、本実施形態８においては必ずしも必要ではないが、２次元電子ガスの発生量を抑制し、安全性確保のためにパワートランジスタとして必要なノーマリーオフ特性を得やすくする効果がある。
図８Ａに示すように、第１のソース電極と第２のソース電極は共通ソース電極８１となっており、共通ソース電極８１と第２のゲート電極８６は電気的に短絡され、および第１のドレイン電極８４と第２のドレイン電極８５とは電気的に短絡されている。おのおのの短絡方法は、半導体装置における一般的な配線技術によって接続を行えば良い。
実施形態２においては、図２Ａにおける第１のドレイン電極と第２のドレイン電極を共通ドレイン電極２４としていたが、本実施形態では、第１のソース電極と第２のソース電極を共通ソース電極８１としている。
この構成により、半導体装置８０１のソース電極が共通ソース電極８１になることで、ソース電極面積が小さくなる。その結果、ゲート・ソース間容量が小さくなり、高速スイッチングが可能となる。さらに、ソース電極を共通ソース電極８１とすることで、トランジスタが小型化されることで、チップ面積も縮小できる。
なお、本実施例では共通ソース電極８１を用いたが、第１のトランジスタ８１１と第２のトランジスタ８１２において、図８Ｂの半導体装置８０２に示すように個別の第１のソース電極８ａおよび第２のソース電極８ｂとすることも可能である。
また、図８Ｃの半導体装置８０３に示すように、実施形態７と同様に、図８Ａを単位トランジスタとして、複数の単位トランジスタのミラー反転を繰り返すレイアウトにしてもよい。これにより、所望のゲート幅を有するパワートランジスタのレイアウトが得ることが可能となる。
以上説明してきたように実施形態８に係る半導体装置は、特定の方向に、第１のドレイン電極８４、第１のゲート領域８３、第１のソース電極８ａ、第２のソース電極８ｂ、第２のゲート領域８７、および第２のドレイン電極８５は、この順に配置されている。
これによれば、第１のソース電極８ａと第２のソース電極８ｂとが隣り合って近くに配置可能なために、配線が容易になるとともに、配線容量を小さくすることができる。
ここで、第１のソース電極８ａと第２のソース電極８ｂとは、一体化された共通ソース電極８１を構成してもよい。
これによれば、第１のソース電極８ａと第２のソース電極８ｂとの一体化により、半導体装置を小型化することができ、さらに、ゲート－ソース間容量を低減でき、共通ソース電極８１に接続される配線の寄生容量も低減することができる。
ここで、複数の単位トランジスタを備え、複数の単位トランジスタのそれぞれは、第１のトランジスタ８１１と第２のトランジスタ８１２とから構成され、複数の単位トランジスタは、特定の方向に並んで配置され、複数の単位トランジスタのそれぞれの内部配置は、半導体基板の平面視において、隣り合う他の単位トランジスタに対してミラー反転していてもよい。
これによれば、複数の単位トランジスタを効率良く配置することができる。
なお、実施形態１から８の全ての構成において、パワートランジスタの性能を示す指標の一つであるＲｏｎ・Ａ（オン抵抗×チップ面積）の値が、トランジスタ型ダイオードを内蔵させない場合に比べて、一般的にはチップ面積が大きくなることで悪化する（大きくなる）。しかしながら、ＧａＮパワートランジスタを１ＭＨｚ以上の高周波動作させる場合においては、放熱性を良くするためにパワートランジスタを構成する単位トランジスタの間隔を意図的に広げる場合が多い。その広げた単位トランジスタの間に、トランジスタ型ダイオードを配置すれば、Ｒｏｎ・Ａの悪化は無く、放熱性に優れた高周波用のパワートランジスタが実現できる。さらに、トランジスタのオン時に電流が流れるチップ内の領域と、オフ時に還流電流が流れるチップ内の領域を分けることになる。その結果、トランジスタのチャネルを使って還流電流を流す従来技術に比べて、発熱部が分散されるためにチップ内の温度が均一化されて、チップ内の最高温度が低くなる。すなわち、従来技術に比べて、より高電流・高電圧動作が可能となり、パワートランジスタの信頼性も向上する。
また、一つまたは複数の態様に係る半導体装置について、実施形態に基づいて説明したが、本開示は、これらの実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示にかかる半導体装置においては、特に、１ＭＨｚ以上の高い周波数で動作させるスイッチング用トランジスタとして利用可能である。その中でも特に、ＧａＮパワートランジスタに利用可能である。
１ Ｓｉ基板
２ ＡｌＮ層
３ バッファー層
４ チャネル層
５ バリア層
６ 素子分離領域
６Ａ 素子分離境界
７ 高抵抗領域
１０ 活性領域
１１、２１、３１、４１、５１、６１、７１、８ａ 第１のソース電極
１２、２２、３２、４２、５２、６２、７２、８２ 第１のゲート電極
１３、２３、３３、４３、５３、６３、７３、８３ 第１のゲート領域
１４、８４ 第１のドレイン電極
１５、８５ 第２のドレイン電極
１６、２６、３６、５６、６６、７６、８６ 第２のゲート電極
１７、２７、３７、４７、５７、６７、７７、８７、８ｂ 第２のゲート領域
１８、２８、３８、４８、５８、６８、７８ 第２のソース電極
２４、３４、４４、５４、６４、７４ 共通ドレイン電極
３５ 絶縁膜
５３ｃ、６３ｃ 第１のカバー部分
５３ｒ、６３ｒ 第１のリセス部分
５７ｃ、６７ｃ 第２のカバー部分
５７ｒ、６７ｒ 第２のリセス部分
８１ 共通ソース電極
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１ 半導体装置
１１１、２１１、３１１、４１１、５１１、６１１、７１１、８１１ 第１のトランジスタ
１１２、２１２、３１２、４１２、５１２、６１２、７１２、８１２ 第２のトランジスタ
１２１ ソース端子
１２２ ゲート端子
１２３ ドレイン端子
２０２、８０２、８０３ 半導体装置
７２１Ａ、７２１Ｂ、７２２Ａ、７２２Ｂ 単位トランジスタ
８２１Ａ、８２１Ｂ、８２２Ａ、８２２Ｂ 単位トランジスタ

Claims (10)

  1. 半導体基板と、
    前記半導体基板上に形成された、第１のソース電極、第１のゲート領域、および第１のドレイン電極を有する第１のトランジスタと、
    前記半導体基板上に形成された、第２のソース電極、第２のゲート領域、および第２のドレイン電極を有する第２のトランジスタと、を有し、
    前記第１のソース電極、前記第２のゲート領域および前記第２のソース電極が実質的に同電位であり、
    前記第１のドレイン電極および前記第２のドレイン電極が実質的に同電位であり、
    特定の方向に、前記第１のソース電極、前記第１のゲート領域、前記第１のドレイン電極、前記第２のドレイン電極、前記第２のゲート領域、および前記第２のソース電極は、この順に配置されており、
    前記第１のドレイン電極と前記第２のドレイン電極は、一体化された共通ドレイン電極を構成し、
    前記共通ドレイン電極の下部には、高抵抗領域が形成されている
    半導体装置。
  2. 前記第２のゲート領域と前記第２のソース電極とは接触している
    請求項１に記載の半導体装置。
  3. 前記第２のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧よりも低く、かつ正の値である
    請求項１又は２に記載の半導体装置。
  4. 前記半導体基板上に、前記第１のトランジスタおよび前記第２のトランジスタのチャネルが形成される第１の窒化物半導体層と、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層とを有し、
    前記第１のゲート領域と前記第２のゲート領域とは、ｐ型窒化物半導体で構成されている
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１のゲート領域は、
    前記第２の窒化物半導体層のリセス領域に埋め込まれた第１のリセス部分と、
    前記第１のリセス部分を覆う第１のカバー部分と、を有し、
    前記第２のゲート領域は、
    前記第２の窒化物半導体層の他のリセス領域に埋め込まれた第２のリセス部分と、
    前記第２のリセス部分を覆う第２のカバー部分と、を有し、
    前記第１のリセス部分の深さよりも、前記第２のリセス部分の深さが浅い
    請求項４に記載の半導体装置。
  6. 前記第１のゲート領域は、
    前記第２の窒化物半導体層のリセス領域に埋め込まれた第１のリセス部分と、
    前記第１のリセス部分を覆う第１のカバー部分と、を有し、
    前記第２のゲート領域は、
    前記第２の窒化物半導体層の他のリセス領域に埋め込まれた第２のリセス部分と、
    前記第２のリセス部分を覆う第２のカバー部分と、を有し、
    前記第１のリセス部分の幅よりも、前記第２のリセス部分の幅が狭い
    請求項４に記載の半導体装置。
  7. 前記第２のドレイン電極と前記第２のゲート領域との間隔は、前記第１のドレイン電極と前記第１のゲート領域との間隔よりも大きい
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第２のドレイン電極と前記第２のゲート領域との間隔は、前記第１のドレイン電極と前記第１のゲート領域との間隔よりも小さい
    請求項１から６のいずれか１項に記載の半導体装置。
  9. 複数の単位トランジスタを備え、
    前記複数の単位トランジスタのそれぞれは、前記第１のトランジスタと前記第２のトランジスタとから構成され、
    前記複数の単位トランジスタは、前記特定の方向に並んで配置され、
    前記複数の単位トランジスタのそれぞれの内部配置は、前記半導体基板の平面視において、隣り合う他の単位トランジスタに対してミラー反転している
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 複数の単位トランジスタを備え、
    前記複数の単位トランジスタのそれぞれは、前記第１のトランジスタと前記第２のトランジスタとから構成され、
    前記複数の単位トランジスタのそれぞれの内部配置は、前記半導体基板の平面視において、隣り合う他の単位トランジスタに対してミラー反転している
    請求項１から８のいずれか１項に記載の半導体装置。
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