JP5370026B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置および半導体装置の製造方法に関する。

従来から、広い領域にわたって転位密度の低い良質な窒化ガリウム（ＧａＮ）基板を準備し、その基板上にエピタキシャル成長層を形成することにより半導体装置を製造している。このような半導体装置として、たとえば特開２００７−１８４３７１号公報（特許文献１）、特開２００７−２２７７９０号公報（特許文献２）などが挙げられる。

特許文献１および２には、第１導電型ＧａＮ系半導体層と、絶縁膜と、第１の電極とを備えたダイオードが開示されている。第１導電型ＧａＮ系半導体層は、第１〜第３の領域を含む。第２の領域は、第１の領域と第３の領域との間に設けられる。第１および第３の領域は、第１の貫通転位密度より小さい貫通転位密度を有する。第２の領域は、第１の貫通転位密度より大きい貫通転位密度を有する。第１の電極は、第１および第３の領域にショットキー接合をなす。絶縁膜は、第２の領域と第１の電極との間に設けられている。特許文献１および２によれば、高い貫通転位密度を有する第２の領域（コア）に絶縁膜を形成して、第２の領域の影響を低減することができ素子面積を大きくできることが開示されている。

特開２００７−１８４３７１号公報 特開２００７−２２７７９０号公報

しかしながら、上記特許文献１および２に開示のダイオードにフィールドプレート（ＦＰ）構造を適用すると、耐圧を十分に向上できないという問題があることを、本発明者は鋭意研究の結果見い出した。

それゆえに、本発明の目的は、耐圧を向上できる半導体装置および半導体装置の製造方法を提供することである。

本発明者は、上記特許文献１および２に開示のダイオードにフィールドプレート（ＦＰ）構造を適用すると耐圧を十分に向上できないという問題は、ＦＰ構造に用いる絶縁膜の要求特性と、コア部を覆う絶縁膜の要求特性とが異なることに起因することを見い出した。具体的には、ＦＰ構造に用いる絶縁膜の要求特性に合わせてコアを覆う絶縁膜を形成すると、コアを覆う絶縁膜の厚みが不十分であるため、耐圧を向上することができない。コアを覆う絶縁膜の要求特性に合わせてＦＰ構造に用いる絶縁膜を形成すると、ＦＰ構造として適した構造とならないため、耐圧を向上することができない。

このように、ＦＰ構造を有する半導体装置に適用できる上記要求特性を本発明者が鋭意研究した結果、コア部を覆う絶縁膜の厚みは、ＦＰ構造に用いる絶縁膜の厚みよりも大きい場合に、耐圧を向上できることを見い出した。

そこで、本発明の半導体装置は、窒化ガリウム（ＧａＮ）層と、第１の絶縁層と、第２の絶縁層と、電極層と、フィールドプレート電極（ＦＰ電極）とを備えている。窒化ガリウム層は、高欠陥領域と、高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、主表面と反対側の裏面とを有する。第１の絶縁層は、窒化ガリウム層の主表面における高欠陥領域を覆うように形成されている。第２の絶縁層は、窒化ガリウム層の主表面における低欠陥領域の上に形成され、第１の絶縁層が内部に配置された開口部が形成されている。電極層は、開口部の内部に、窒化ガリウム層の主表面に接触するように形成されている。ＦＰ電極は、電極層に接続するとともに、第１の絶縁層および第２の絶縁層に重なるように形成されている。第１の絶縁層の厚みは、第２の絶縁層の厚みよりも大きい。また、第１の絶縁層は、第２の絶縁層を構成する材料の誘電率よりも小さい誘電率を有する材料を含む。

本発明の半導体装置の製造方法は、以下の工程を備えている。高欠陥領域と、高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、主表面と反対側の裏面とを有する窒化ガリウム層を準備する。窒化ガリウム層の主表面における高欠陥領域を覆うように第１の絶縁層を形成する。窒化ガリウム層の主表面における低欠陥領域上に、第１の絶縁層が内部に配置された開口部を有する第２の絶縁層を形成する。開口部の内部に、窒化ガリウム層の主表面に接触するように電極層を形成する。電極層に接続するとともに、第１の絶縁層および第２の絶縁層に重なるようにフィールドプレート電極を形成する。第１の絶縁層を形成する工程および第２の絶縁層を形成する工程は、窒化ガリウム層の主表面を覆うように絶縁層を形成する工程と、絶縁層において低欠陥領域上に形成された領域の厚みを低減するように絶縁層の一部を除去する工程と、低欠陥領域上に形成された絶縁層に開口部を形成する工程とを含む。第２の絶縁層を形成する工程では、第１の絶縁層の厚みよりも小さい厚みの第２の絶縁層を形成する。

本発明の半導体装置および半導体装置の製造方法によれば、高欠陥領域を覆う第１の絶縁層の厚みは、ＦＰ構造を形成する第２の絶縁層の厚みよりも大きい。これにより、第１の絶縁層自体の耐圧を向上でき、かつ第２の絶縁層のＦＰ用絶縁層としての最適構造を実現できるので、ＦＰ構造による電界緩和に基づいて耐圧を向上できる。つまり、高欠陥領域を覆う第１の絶縁層の必要特性と、ＦＰ用絶縁層として最適構造を構成する第２の絶縁層の必要特性とを両立することができる。このため、ＦＰ構造による耐圧向上効果を得ながら、高欠陥領域上の第１の絶縁層でのリーク電流の発生を抑制することができる。したがって、耐圧を向上した半導体装置を実現することができる。

本発明の半導体装置の製造方法は、以下の工程を備えている。高欠陥領域と、高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、主表面と反対側の裏面とを有する窒化ガリウム層を準備する。窒化ガリウム層の主表面における高欠陥領域を覆うように第１の絶縁層を形成する。窒化ガリウム層の主表面における低欠陥領域上に、第１の絶縁層が内部に配置された開口部を有する第２の絶縁層を形成する。開口部の内部に、窒化ガリウム層の主表面に接触するように電極層を形成する。電極層に接続するとともに、第１の絶縁層および第２の絶縁層に重なるようにフィールドプレート電極を形成する。第１の絶縁層を形成する工程では、第２の絶縁層を構成する材料の誘電率よりも小さい誘電率を有する材料を含む第１の絶縁層を形成する。第２の絶縁層を形成する工程では、第１の絶縁層の厚みよりも小さい厚みの第２の絶縁層を形成する。

ＭＩＳ（Metal-Insulator-Semiconductor）容量は誘電率に比例するので、第１の絶縁層のＭＩＳ容量成分を低減できる。これにより、半導体装置の応答特性を向上することができる。

第１および第２の絶縁層となるべき絶縁層を形成した後に、第２の絶縁層となるべき絶縁層の厚みを低減している。これにより、第１の絶縁層の厚みが、第２の絶縁層の厚みよりも大きい半導体装置を製造することができる。したがって、耐圧を向上できる半導体装置を製造することができる。

上記半導体装置の製造方法において好ましくは、第１の絶縁層を形成する工程は、窒化ガリウム層の主表面における高欠陥領域を覆うように下部第１の絶縁層を形成する工程と、下部第１の絶縁層上に上部第１の絶縁層を形成する工程とを含み、第２の絶縁層を形成する工程は、下部第１の絶縁層を形成する工程または上部第１の絶縁層を形成する工程と同時に行なう。

第２の絶縁層を形成する工程と別に、第１の絶縁層を構成する上部第１絶縁層または下部第１絶縁層を形成している。これにより、第１の絶縁層の厚みが、第２の絶縁層の厚みよりも大きい半導体装置を製造することができる。したがって、耐圧を向上できる半導体装置を製造することができる。

本発明の半導体装置および半導体装置の製造方法によれば、第１の絶縁層の厚みは第２の絶縁層の厚みよりも大きいので、耐圧を向上することができる。

本発明の実施の形態１における半導体装置としてのショットキーバリアダイオード（ＳＢＤ）を概略的に示す平面図である。 図１における領域１ａを概略的に示し、ＩＩ−ＩＩ線に沿った断面図である。 本発明の実施の形態１における別のＳＢＤを概略的に示す平面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を示すフローチャートである。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態１におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤを概略的に示し、図１における領域１ａに相当し、ＩＩ−ＩＩ線に沿った断面図に相当する図である。 本発明の実施の形態２におけるＳＢＤの製造工程を示すフローチャートである。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態２におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態３におけるＳＢＤを概略的に示し、図１における領域１ａに相当し、ＩＩ−ＩＩ線に沿った断面図に相当する図である。 本発明の実施の形態４におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態４におけるＳＢＤの製造工程を概略的に示す断面図である。 本発明の実施の形態４におけるＳＢＤの製造工程を概略的に示す断面図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。

（実施の形態１）
図１および図２を参照して、本実施の形態における半導体装置の一例であるショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）１を説明する。図１および図２に示すように、本実施の形態におけるＳＢＤ１は、ＧａＮ基板１１とエピタキシャル層１２とを含むＧａＮ層１０、第１の絶縁層１３、第２の絶縁層１４、ショットキー電極１６とフィールドプレート電極（ＦＰ電極）１７とを含む電極１５、およびオーミック電極１８とを備えている。

ＧａＮ層１０は、ＧａＮ基板１１と、エピタキシャル層１２とを含んでいる。ＧａＮ層１０は、高欠陥領域（コア）１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、かつ主表面１０ｃと、主表面１０ｃと反対側の裏面１０ｄとを有している。エピタキシャル層１２の高欠陥領域１０ａはＧａＮ基板１１の高欠陥領域１０ａと連なっており、かつエピタキシャル層１２の低欠陥領域１０ｂはＧａＮ基板１１の低欠陥領域１０ｂと連なっている。

高欠陥領域１０ａは、図１に示すように、ストライプ状に形成されているが、特にこれに限定されない。たとえば、図３に示すように、高欠陥領域１０ａは、ドット状に形成されていてもよい。

ＧａＮ基板１１は、主表面１１ａと、主表面１１ａと反対側の裏面１１ｂとを有している。ＧａＮ基板は、たとえばｎ⁺−ＧａＮよりなる。なお、ｎ⁺−ＧａＮとは、ｎ型不純物がｎ−ＧａＮの層よりも高濃度にドーピングされていることを意味する。

エピタキシャル層１２は、ＧａＮ基板１１の主表面１１ａ上に形成されている。エピタキシャル層１２は、たとえばｎ^-−ＧａＮよりなる。なお、ｎ^-−ＧａＮとは、ｎ型不純物がｎ−ＧａＮの層よりも低濃度にドーピングされていることを意味する。

エピタキシャル層１２の厚みＷは、エピタキシャル層１２において第１の絶縁層１３の端部から高欠陥領域１０ａの端部までの最短の距離Ｌ（高欠陥領域１０ａで囲まれる素子のエピタキシャル層１２の主表面１２ａにおいて第１の絶縁層１３と重なり合う長さ）と同じまたはそれ以下であることが好ましい。高欠陥領域１０ａにおけるエピタキシャル層１２の主表面１２ａは、裏面１２ｂと同電位になるので、エピタキシャル層１２において高欠陥領域１０ａの端部から高欠陥領域１０ａを覆う第１の絶縁層１３の距離Ｌをエピタキシャル層１２の厚みＷ以上に確保することにより、耐圧をより確保することができる。

なお、上記「高欠陥領域」とは、低欠陥領域よりも欠陥密度が高い領域を意味する。「欠陥密度が高い領域」とは、転位集中領域、反転層領域などの領域である。「転位集中領域」とは、その他の領域と比べて、転位密度が相対的に高い領域（たとえば２桁程度以上高い領域）を意味する。たとえば、高欠陥領域１０ａの転位密度は１×１０⁸ｃｍ^-2を超えており、低欠陥領域１０ｂの転位密度は１×１０⁸ｃｍ^-2以下である。ＧａＮ層１０の作製時に、意図的に転位集中領域を形成して、その他の領域を低転位密度にする場合と、意図せずに何らかの理由で転位集中領域が形成される場合とを含む。「反転層領域」とは、極性をもつ結晶からなる場合に、ＧａＮ層１０の主表面１０ｃおよび裏面１０ｄにおいて、その他の領域と逆の極性の結晶面が出ている領域のことを意味する。たとえば、ＧａＮ層１０の主表面１０ｃにおいて、高欠陥領域１０ａはＮ面であり、低欠陥領域１０ｂはＧａ面であり、ＧａＮ層１０の裏面１０ｄにおいて、高欠陥領域１０ａはＧａ面であり、低欠陥領域１０ｂはＮ面である。反転層領域についても、その他の領域の品質を確保するために意図的に形成する場合と、意図せず何らかの理由で形成される場合とを含む。

第１の絶縁層１３は、エピタキシャル層１２の主表面１２ａにおける高欠陥領域１０ａの全体を覆うように形成されている。つまり、エピタキシャル層１２の主表面１２ａにおける高欠陥領域１０ａは、第１の絶縁層１３により露出していない。

第２の絶縁層１４は、ＧａＮ層１０の主表面１０ｃ（エピタキシャル層１２の主表面１２ａ）における低欠陥領域１０ｂの上に形成され、開口部が形成されている。第２の絶縁層１４は、ＦＰ構造を構成する。第２の絶縁層１４は、第１の絶縁層１３とショットキー電極１６を介して隣り合うように配置されている。

第１の絶縁層１３の厚みＨ１３は、第２の絶縁層１４の厚みＨ１４よりも大きい。第１の絶縁層１３の厚みＨ１３は、高欠陥領域１０ａの影響を低減するために必要な厚み（たとえば１００ｎｍ以上１０μｍ以下）を有している。第２の絶縁層１４の厚みＨ１４は、ＦＰ用絶縁層として適切な厚み（たとえば１０ｎｍ以上５μｍ以下）を有している。第１の絶縁層１３の厚みＨ１３は、第２の絶縁層１４の厚みＨ１４よりも、たとえば１００ｎｍ以上１０μｍ以下大きいことが好ましい。

ここで、上記「第１の絶縁層１３の厚みＨ１３」および「第２の絶縁層１４の厚みＨ１４」は、第１および第２の絶縁層１３、１４において最も厚みの大きな位置での値である。

第１の絶縁層１３は、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含むことが好ましい。このような材料として、第１の絶縁層１３は、比誘電率が低い、二酸化シリコン（ＳｉＯ₂）やいわゆるｌｏｗ−ｋ材料を用いることができる。ｌｏｗ−ｋ材料は、たとえば、炭素含有酸化シリコン（ＳｉＯＣ）などが挙げられる。第２の絶縁層１４は、たとえば、シリコン窒化膜（ＳｉＮ_x膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、窒化アルミニウム（ＡｌＮ）、シリコン酸炭化膜（ＳｉＯＣ膜）、酸化マグネシウム（ＭｇＯ）、酸化ジルコニウム（ＺｒＯ₂）、酸化ハフニウム（ＨｆＯ₂）、アルミナ（Ａｌ₂Ｏ₃）、酸化スカンジウム（Ｓｃ₂Ｏ₃）などを用いることができる。

ここで、上記「誘電率」は、インピーダンス測定法を用いて測定される値である。
また、第１の絶縁層１３は２層以上であってもよい。２層以上の場合、第１の絶縁層１３を構成する少なくとも１層が、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有していればよい。

電極１５は、ショットキー電極１６とＦＰ電極１７とを含んでいる。電極１５は、たとえば平面形状が円形となるように、形成されている。ＦＰ電極１７と第２の絶縁層１４とは、フィールドプレート（ＦＰ）構造を形成する。

ショットキー電極１６は、第２の絶縁層１４の開口部の内部に、エピタキシャル層１２の主表面１２ａに接触するように形成されている。言い換えると、ショットキー電極１６は、エピタキシャル層１２の主表面１２ａにおいて第１の絶縁層１３と第２の絶縁層１４との間に形成されている。ショットキー電極１６は、エピタキシャル層１２とショットキー接合を形成する。ショットキー電極１６は、たとえばニッケル（Ｎｉ）、金（Ａｕ）などの材料からなる。

ＦＰ電極１７は、ショットキー電極１６に接続するとともに、第２の絶縁層１４に重なるように形成されている。ＦＰ電極１７は、たとえばＮｉ、Ａｕなどの材料からなる。

オーミック電極１８は、ＧａＮ基板１１の裏面１１ｂ（ＧａＮ層１０の裏面１０ｄ）に形成されている。オーミック電極１８は、ＧａＮ基板１１とオーミック接合を形成している。オーミック電極１８は、たとえばチタン（Ｔｉ）、アルミニウム（Ａｌ）、Ａｕなどのいずれか、またはこれらの２種以上の材料よりなる。

続いて、図１〜図１６を参照して、本実施の形態における半導体装置の製造方法について説明する。

図４および図５に示すように、まず、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１１ａと、主表面１１ａと反対側の裏面１１ｂとを有するＧａＮ基板１１を準備する（ステップＳ１）。

このステップＳ１では、高欠陥領域１０ａが周期的に存在するＧａＮ基板を準備することが好ましい。たとえば、図１に示すように、高欠陥領域１０ａがストライプ状に形成されたＧａＮ基板１１、図３に示すように、高欠陥領域１０ａがドット状に形成されたＧａＮ基板１１などを準備する。

次に、図４および図６に示すように、ＧａＮ基板１１上にエピタキシャル層１２を形成する（ステップＳ２）。エピタキシャル層１２の形成方法は特に限定されず、たとえばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法などを採用できる。この際、ＧａＮ基板１１に形成された高欠陥領域１０ａは、エピタキシャル層１２に引き継がれる。これにより、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１２ａと、主表面１２ａと反対側の裏面１２ｂとを有するエピタキシャル層１２を形成できる。

ステップＳ２において、ＧａＮ基板１１上にエピタキシャル層１２を形成すると、主表面において高欠陥領域１０ａは凹部になり、主表面において段差が形成される。また、主表面１０ｃにおける低欠陥領域１０ｂがＧａ原子面である場合には、主表面１０ｃにおける高欠陥領域１０ａはＮ原子面になる。

上記ステップＳ１、Ｓ２を実施することにより、高欠陥領域１０ａと、高欠陥領域１０ａよりも欠陥密度の低い低欠陥領域１０ｂとを含み、主表面１０ｃと、主表面１０ｃと反対側の裏面１０ｄとを有するＧａＮ層１０を準備することができる。

次に、図７に示すように、ＧａＮ層１０の主表面１０ｃを覆うように、第１の絶縁層１３および第２の絶縁層１４となるべき絶縁層２１を形成する。この工程では、たとえばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、たとえばＳｉＮ_xなどからなる絶縁層２１を形成する。

次に、図８に示すように、ＧａＮ層１０の裏面１０ｄにオーミック電極１８を形成する（ステップＳ３）。このステップＳ３では、たとえば、ＧａＮ基板１１の裏面１１ｂを有機洗浄および塩酸洗浄した後に、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ（２０ｎｍ／１００ｎｍ／２０ｎｍ／２００ｎｍ）を、ＥＢ（Electron Beam）蒸着法を用いて裏面１１ｂの全体に形成する。その後、窒素雰囲気下で約２分間６００℃に加熱し、合金化を行ない、オーミック電極１８を形成する。

次に、図９に示すように、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（第１の絶縁層１３となるべき領域以外の領域）が開口したパターンを有するレジストなどのマスク層２２を形成する。その後、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（絶縁層２１においてマスク層２２の開口パターンから露出している領域）の厚みを低減するように絶縁層２１の一部を除去する。つまり、低欠陥領域１０ｂ上に形成した絶縁層２１の厚みを調整している。除去する方法は特に限定されないが、たとえばエッチングにより除去することができる。エッチングはウエットエッチング、ドライエッチングのいずれを適用してもよい。これにより、図１０に示すように、絶縁層２１は、高欠陥領域１０ａを覆い、かつ厚みＨ１３を有する領域と、低欠陥領域１０ｂを覆い、かつ厚みＨ１４を有する領域とを有する。

次いで、図１１に示すように、マスク層２２を除去する。マスク層２２の除去の方法は特に限定されないが、たとえば有機洗浄、酸素および窒素を含む雰囲気中のアッシャー処理などを適用できる。

次に、図１２に示すように、第２の絶縁層１４の開口部となるべき領域（ショットキー電極１６が形成される領域）が開口したレジストなどのマスク層２３を形成する。その後、図１３に示すように、絶縁層２１においてマスク層２３の開口パターンから露出している領域を除去する。除去する方法は、特に限定されないが、エッチングにより除去することができる。エッチングはウエットエッチング、ドライエッチングのいずれを適用してもよいが、ＧａＮ層１０へ与えるダメージを低減する観点から、ウエットエッチングを適用することが好ましい。ウエットエッチングを適用する場合には、たとえばＢＨＦ（Buffered Hydrogen Fluoride、バッファードフッ酸）などを用いることができる。これにより、第１の絶縁層１３と、開口部を有する第２の絶縁層１４とを形成することができる。

次いで、図１４に示すようにマスク層２３を除去する。マスク層２３の除去は、上述したマスク層２２と同様であるので、その説明は繰り返さない。

以上の工程により、図４および図１４に示すように、第１の絶縁層１３を形成する工程（ステップＳ４）および第２の絶縁層１４を形成する工程（ステップＳ５）を実施することができる。これにより、第１の絶縁層１３の厚みＨ１３よりも小さい厚みＨ１４の第２の絶縁層１４を形成することができる。

次に、図１５に示すように、電極１５を形成するべき領域が開口したレジストなどのマスク層２４を形成する。次いで、たとえば、塩酸洗浄によるＧａＮエピタキシャル層１２の表面処理を、室温で３分間行なった後、図１６に示すように、電極２５を形成する。この工程では、たとえば電極２５として、たとえばＮｉ／Ａｕを、抵抗加熱蒸着法により形成する。

その後、マスク層２４を除去する。このとき、マスク層２４上に成膜された電極２５は同時に除去（リフトオフ）される。これにより、図２に示すように、第２の絶縁層１４の開口部の内部においてエピタキシャル層１２の主表面１２ａに接触するショットキー電極１６と、ショットキー電極１６と接続するとともに第１の絶縁層１４に重なる部分に形成されたＦＰ電極１７とを有する電極１５を形成することができる（ステップＳ６）。マスク層２４の形成および除去などは、マスク層２２と同様であるので、その説明を繰り返さない。

以上の工程（ステップＳ１〜Ｓ６）を実施することにより、図１〜図３に示すＳＢＤ１を製造することができる。なお、上記工程（Ｓ１〜Ｓ６）については、ＳＢＤの製造方法の一例であり、別の工程を備えていてもよいし、工程の順序を変更してもよい。

なお、本実施の形態のＳＢＤの製造方法においては、第１および第２の絶縁層１３、１４を絶縁層２１から形成する例を説明したが、特にこれに限定されず、第１の絶縁層１３を形成した後に第２の絶縁層１４を形成してもよい。また、第２の絶縁層１４を形成した後に第１の絶縁層１３を形成してもよい。

また、本実施の形態のＳＢＤの製造方法においては、ステップＳ６においてショットキー電極１６およびＦＰ電極１７を同時に形成する例を説明したが、ショットキー電極１６を形成する工程の後にＦＰ電極１７を形成する工程を設けてもよい。つまり、第２の絶縁層１４に形成された開口部の内部に、エピタキシャル層１２に接触するようにショットキー電極１６を形成し、続いて、ショットキー電極１６に接続するとともに第２の絶縁層１４に重なるように、ＦＰ電極１７を形成してもよい。この場合、ＦＰ電極１７は、ショットキー電極１６と同じ材質で形成してもよい。または、第２の絶縁層１４との接着性のよい材料など、ショットキー電極１６の材質と異なる材料を用いて、ＦＰ電極１７を形成しても構わない。

続いて、本実施の形態におけるショットキーバリアダイオード１の動作について説明する。ショットキーバリアダイオード１をオン状態にするためには、アノード電極側の電極１５に相対的に正の電圧を印加し、カソード電極側のオーミック電極１８に相対的に負の電圧を印加して、ショットキーバリアダイオード１に順方向バイアスを印加する。これにより、アノード電極側の電極１５からカソード電極側のオーミック電極１８に電流が流れる。このとき、ショットキーバリアダイオード１において隣り合う高欠陥領域１０ａに挟まれる領域に形成される複数の素子にそれぞれ並列に電流が流れる。すなわち、ＳＢＤに流れる電流は、ＳＢＤを構成するそれぞれの素子に流れる電流の和となる。

次に、ショットキーバリアダイオード１をオフ状態にするためには、アノード電極側の電極１５に相対的に負の電圧を印加し、カソード電極側のオーミック電極１８に相対的に正の電圧を印加して、ショットキーバリアダイオード１に逆方向バイアスを印加する。高欠陥領域１０ａ上に第１の絶縁層１３が形成されているので、リーク電流を抑制でき、ＳＢＤの耐圧を向上できる。また、ＳＢＤはＦＰ構造を有しているので、耐圧をより向上できる。

本実施の形態では、高欠陥領域１０ａを覆う第１の絶縁層１３の厚みＨ１３は、ＦＰ構造を形成する第２の絶縁層１４の厚みＨ１４よりも大きい。これにより、第１の絶縁層１３自体の耐圧を向上でき、かつ第２の絶縁層１４のＦＰ用絶縁層としての最適構造を実現できるので、ＦＰ構造による電界緩和に基づいて耐圧を向上できる。つまり、高欠陥領域１０ａを覆う第１の絶縁層１３の必要特性と、ＦＰ用絶縁層として最適構造を構成する第２の絶縁層１４の必要特性とを両立することができる。このため、第２の絶縁層１４でのＦＰ構造による耐圧向上効果を得ながら、高欠陥領域１０ａ上の第１の絶縁層１３で電界が印加されたときの耐圧を維持して、リーク電流の発生を抑制することができる。したがって、耐圧を向上したＳＢＤを実現することができる。

また、第１の絶縁層１３が、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含んでいる場合には、第１の絶縁層１３のＭＩＳ容量成分を低減できる。このため、オン状態からオフ状態に変化するまでの時間、およびオフ状態からオン状態に変化するまでの時間であるスイッチング速度を向上できる。

（実施の形態２）
図１７を参照して、本実施の形態における半導体装置の一例であるＳＢＤを説明する。本実施の形態におけるＳＢＤは、図１または図３の１ａで示す領域の構成が図１７に示す１ｂである点において、図２に示す実施の形態１の１ａと異なっている。

具体的には、図１７に示すように、第１の絶縁層１３は、下部第１の絶縁層１３ａと、下部第１の絶縁層１３ａ上に形成された上部第１の絶縁層１３ｂとを有している。下部第１の絶縁層１３ａと上部第１の絶縁層１３ｂとは、異なる材料であっても同じ材料であってもよい。下部または上部第１の絶縁層１３ａ、１３ｂの少なくともいずれか一方は、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有していることが好ましい。なお、第１の絶縁層１３は、３層以上であってもよい。

続いて、図１７〜図２７を参照して、本実施の形態におけるＳＢＤの製造方法について説明する。

まず、図１８に示すように、実施の形態１と同様に、図５に示すようにＧａＮ基板１１の準備をし（ステップＳ１）、図６に示すようにエピタキシャル層１２を形成する（ステップＳ２）。

次に、実施の形態１と同様に、図７に示すように絶縁層２１を形成する。絶縁層２１は、比誘電率が低い、二酸化シリコン（ＳｉＯ₂）やいわゆるｌｏｗ−ｋ材料を用いることが好ましい。

次に、図１９に示すように、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（第１の絶縁層１３となるべき領域以外の領域）が開口したパターンを有するレジストなどのマスク層２３を形成する。その後、図２０に示すように、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（絶縁層２１においてマスク層２３の開口パターンから露出している領域）を除去する。次いで、図２１に示すように、マスク層２３を除去する。これにより、下部第１の絶縁層１３ａを形成することができる（ステップＳ７）。マスク層２３の形成、除去などは、実施の形態１のマスク層２３と同様であるので、その説明は繰り返さない。

次に、図２２に示すように、エピタキシャル層１２の主表面１２ａおよび下部第１の絶縁層１３ａを覆うように、絶縁層２６を形成する。

次に、図２３に示すように、実施の形態１と同様に、ＧａＮ基板１１の裏面１１ｂにオーミック電極１８を形成する（ステップＳ３）。

次に、図２４に示すように、ショットキー電極１６を形成するべき領域(第２の絶縁層１４の開口部となるべき領域）が開口したレジストなどのマスク層２７を形成する。その後、図２５に示すように、絶縁層２６においてマスク層２７から開口した領域を除去する。次いで、図２６に示すように、マスク層２７を除去する。これにより、上部第１の絶縁層１３ｂと、第２の絶縁層１４とを形成することができる（ステップＳ８）。なお、マスク層２７の形成および除去は、実施の形態１のマスク層２３と同様であるので、その説明は繰り返さない。

本実施の形態では、第２の絶縁層１４を形成するステップＳ８では、上部第１の絶縁層１３ｂを形成する工程と同時に行なっている。ステップＳ７およびＳ８により、下部第１の絶縁層１３ａと上部第１の絶縁層１３ｂとを有する第１の絶縁層１３と、第２の絶縁層１４とを形成することができる（ステップＳ４、Ｓ５）。

次に、図２７に示すように、電極１５を形成するべき領域が開口したレジストなどのマスク層２８を形成する。その後、実施の形態１と同様に電極２５を形成する。次いで、マスク層２８を除去する。これにより、図１７に示すように、第２の絶縁層１４の開口部の内部においてエピタキシャル層１２の主表面１２ａに接触するショットキー電極１６と、ショットキー電極１６と接続するとともに第１の絶縁層１４に重なる部分に形成されたＦＰ電極１７とを有する電極１５を形成することができる（ステップＳ６）。なお、マスク層２８は、実施の形態１のマスク層２４と同様であるので、その説明は繰り返さない。

以上の工程（ステップＳ１〜Ｓ８）を実施することにより、図１７に示すＳＢＤを製造することができる。

本実施の形態におけるＳＢＤの製造方法では、第２の絶縁層１４を形成するステップＳ５は、上部第１の絶縁層１３ｂを形成するステップＳ８と同時に行なっているが、下部第１の絶縁層を形成するステップＳ７と同時に行なってもよい。

本実施の形態におけるＳＢＤによれば、第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含む第１の絶縁層１３を容易に形成することができる。ＭＩＳ（Metal-Insulator-Semiconductor）容量は誘電率に比例するので、第１の絶縁層１３のＭＩＳ容量成分を低減できる。これにより、ＳＢＤの応答特性を向上することができる。

（実施の形態３）
図２８を参照して、本実施の形態における半導体装置の一例であるＳＢＤを説明する。本実施の形態におけるＳＢＤは、図１または図３の１ａで示す領域の構成が図２８に示す１ｃである点において、図２に示す実施の形態１の１ａおよび図１７に示す実施の形態２の１ｂと異なっている。

具体的には、図２８に示すＳＢＤは、図１７に示す実施の形態２のＳＢＤと同様の構成を備えているが、第１の絶縁層１３の上部第１の絶縁層１３ｂは、下部第１絶縁層１３ａの全体を覆っている点において、実施の形態２におけるＳＢＤと異なっている。

本実施の形態におけるＳＢＤの製造方法は、基本的には実施の形態２のＳＢＤと同様の構成を備えているが、上部第１の絶縁層１３ｂの形成方法において、実施の形態２におけるＳＢＤの製造方法と異なっている。

具体的には、図２４に示すマスク層２７を形成する際に、下部第１の絶縁層１３ａの全体を覆うように、マスク層２７を形成する。その後、絶縁層２６においてマスク層２７から開口した領域を除去すると、図２８に示す上部第１の絶縁層１３ｂを形成することができる。

本実施の形態におけるＳＢＤによれば、上部第１の絶縁層１３ｂは、下部第１の絶縁層１３ａを覆っている。このため、図２８に示すエピタキシャル層１２において第１の絶縁層１３と接する端部の領域Ｒ２は、図１７に示す実施の形態２のＳＢＤの領域Ｒ１に比べて、ＦＰ構造に適した条件であるので、電界集中を緩和することができる。したがって、本実施の形態におけるＳＢＤは、より耐圧を向上することができる。

（実施の形態４）
本実施の形態における半導体装置の構成は、実施の形態１と同様であるが、製造方法において異なっている。以下、本実施の形態における半導体装置の一例であるＳＢＤの製造方法を説明する。

まず、実施の形態１と同様に、図５に示すようにＧａＮ基板１１の準備をし（ステップＳ１）、図６に示すようにエピタキシャル層１２を形成する（ステップＳ２）。次に、実施の形態１と同様に、図７に示すように、絶縁層２１を形成する。これらの工程は、実施の形態１と同様であるので、その説明は繰り返さない。

次に、図１９に示すように、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（第１の絶縁層１３となるべき領域以外の領域）が開口したパターンを有するレジストなどのマスク層２３を形成する。その後、図２０に示すように、絶縁層２１において低欠陥領域１０ｂ上に形成された領域（絶縁層２１においてマスク層２３の開口パターンから露出している領域）を除去する。次いで、図２１に示すように、マスク層２３を除去する。これにより、第１の絶縁層１３を形成することができる。次に、図２２に示すように、エピタキシャル層１２の主表面１２ａおよび第１の絶縁層１３を覆うように、絶縁層２６を形成する。これらの工程は、実施の形態２と同様であるので、その説明は繰り返さない。なお、図２０〜図２２における下部第１の絶縁層１３ａは、本実施の形態では第１の絶縁層１３に相当する。

次に、図２３に示すように、実施の形態１と同様に、ＧａＮ基板１１の裏面１１ｂにオーミック電極１８を形成する（ステップＳ３）。

次に、図２９に示すように、第２の絶縁層１４を形成するべき領域上にレジストなどのマスク層２９を形成する。その後、図３０に示すように、絶縁層２６においてマスク層２９から開口した領域を除去する。次いで、図３１に示すように、マスク層２９を除去する。これにより、第２の絶縁層１４を形成することができる。マスク層２９の形成、除去などは、実施の形態１のマスク層２３と同様であるので、その説明は繰り返さない。

次に、図１５に示すように、電極１５を形成するべき領域が開口したマスク層２４を形成する。その後、図１６に示すように、電極２５を形成する。次いで、マスク層２４を除去する。これにより、第２の絶縁層１４の開口部の内部においてエピタキシャル層１２の主表面１２ａに接触するショットキー電極１６と、ショットキー電極１６と接続するとともに第１の絶縁層１４に重なる部分に形成されたＦＰ電極１７とを有する電極１５を形成することができる。なお、これらの工程は、実施の形態１と同様であるので、その説明は繰り返さない。

以上の工程を実施することにより、図２に示すＳＢＤを製造することができる。本実施の形態によれば、第１の絶縁層１３と第２の絶縁層１４とを別工程で形成しているので、第１および第２の絶縁層１３、１４の厚みの調整を容易に行なえる。さらに、第１の絶縁層１３の材料と第２の絶縁層１４の材料とが異なる場合、特に第１の絶縁層１３が第２の絶縁層１４を構成する材料の誘電率よりも小さい誘電率を有する材料を含む場合には、容易に形成することができる。

ここで、実施の形態１〜４では、半導体装置としてＳＢＤを例に挙げて説明したが、本発明の半導体装置はＳＢＤに限定されず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）、ＪＦＥＴ（Junction Field-Effect Transistor：接合電界効果トランジスタ）、ｐｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などにも適用することができる。

以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ ショットキーバリアダイオード（ＳＢＤ）、１０ ＧａＮ層、１０ａ 高欠陥領域、１０ｂ 低欠陥領域、１０ｃ，１１ａ，１２ａ 主表面、１０ｄ，１１ｂ，１２ｂ 裏面、１１ ＧａＮ基板、１２ エピタキシャル層、１３ 第１の絶縁層、１３ａ 下部第１の絶縁層、１３ｂ 上部第１の絶縁層、１４ 第２の絶縁層、１５，２５ 電極、１６ ショットキー電極、１７ ＦＰ電極、１８ オーミック電極、２１，２６ 絶縁層、２２，２３，２４，２７，２８，２９ マスク層。

Claims (4)

1. 高欠陥領域と、前記高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、前記主表面と反対側の裏面とを有する窒化ガリウム層と、
   前記窒化ガリウム層の前記主表面における前記高欠陥領域を覆うように形成された第１の絶縁層と、
   前記窒化ガリウム層の前記主表面における前記低欠陥領域の上に形成され、前記第１の絶縁層が内部に配置された開口部が形成された第２の絶縁層と、
   前記開口部の内部に、前記窒化ガリウム層の前記主表面に接触するように形成された電極層と、
   前記電極層に接続するとともに、前記第１の絶縁層および前記第２の絶縁層に重なるように形成されたフィールドプレート電極とを備え、
   前記第１の絶縁層の厚みは、前記第２の絶縁層の厚みよりも大きく、
   前記第１の絶縁層は、前記第２の絶縁層を構成する材料の誘電率よりも小さい誘電率を有する材料を含む、半導体装置。
2. 高欠陥領域と、前記高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、前記主表面と反対側の裏面とを有する窒化ガリウム層を準備する工程と、
   前記窒化ガリウム層の前記主表面における前記高欠陥領域を覆うように第１の絶縁層を形成する工程と、
   前記窒化ガリウム層の前記主表面における前記低欠陥領域上に、前記第１の絶縁層が内部に配置された開口部を有する第２の絶縁層を形成する工程と、
   前記開口部の内部に、前記窒化ガリウム層の前記主表面に接触するように電極層を形成すると同時に、前記電極層に接続するとともに、前記第１の絶縁層および前記第２の絶縁層に重なるようにフィールドプレート電極を形成する工程とを備え、
   前記第１の絶縁層を形成する工程および前記第２の絶縁層を形成する工程は、
   前記窒化ガリウム層の前記主表面を覆うように絶縁層を形成する工程と、
   前記絶縁層において前記低欠陥領域上に形成された領域の厚みを低減するように前記絶縁層の一部を除去する工程と、
   前記低欠陥領域上に形成された前記絶縁層に開口部を形成する工程とを含み、
   前記第２の絶縁層を形成する工程では、前記第１の絶縁層の厚みよりも小さい厚みの前記第２の絶縁層を形成する、半導体装置の製造方法。
3. 高欠陥領域と、前記高欠陥領域よりも欠陥密度の低い低欠陥領域とを含み、主表面と、前記主表面と反対側の裏面とを有する窒化ガリウム層を準備する工程と、
   前記窒化ガリウム層の前記主表面における前記高欠陥領域を覆うように第１の絶縁層を形成する工程と、
   前記窒化ガリウム層の前記主表面における前記低欠陥領域上に、前記第１の絶縁層が内部に配置された開口部を有する第２の絶縁層を形成する工程と、
   前記開口部の内部に、前記窒化ガリウム層の前記主表面に接触するように電極層を形成すると同時に、前記電極層に接続するとともに、前記第１の絶縁層および前記第２の絶縁層に重なるようにフィールドプレート電極を形成する工程とを備え、
   前記第１の絶縁層を形成する工程では、前記第２の絶縁層を構成する材料の誘電率よりも小さい誘電率を有する材料を含む前記第１の絶縁層を形成し、
   前記第２の絶縁層を形成する工程では、前記第１の絶縁層の厚みよりも小さい厚みの前記第２の絶縁層を形成する、半導体装置の製造方法。
4. 前記第１の絶縁層を形成する工程は、前記窒化ガリウム層の前記主表面における前記高欠陥領域を覆うように下部第１の絶縁層を形成する工程と、前記下部第１の絶縁層上に上部第１の絶縁層を形成する工程とを含み、
   前記第２の絶縁層を形成する工程は、前記下部第１の絶縁層を形成する工程または前記上部第１の絶縁層を形成する工程と同時に行なう、請求項２または請求項３に記載の半導体装置の製造方法。

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