JP5385966B2 - 半導体装置及び表示装置 - Google Patents

Description

この発明は、エレクトロルミネッセンス表示装置、特にその画素部の回路構成トランジスタに関する。

自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目され、研究が進められている。

また、なかでも、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置は、高精細な表示装置として期待されている。

図１は、ｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置における１画素当たりの回路構成を示している。ＥＬ表示装置では、基板上に複数本のゲートラインＧＬが行方向に延び、複数本のデータラインＤＬ及び電源ラインＶＬが列方向に延びている。また各画素は有機ＥＬ素子５０と、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、ＥＬ素子駆動用ＴＦＴ（第２ＴＦＴ）２０及び補助容量Ｃｓを備えている。

第１ＴＦＴ１０は、ゲートラインＧＬとデータラインＤＬとに接続されており、ゲート電極にゲート信号（選択信号）を受けてオンする。このときデータラインＤＬに供給されているデータ信号は第１ＴＦＴ１０と第２ＴＦＴ２０との間に接続された補助容量Ｃｓに保持される。第２ＴＦＴ２０のゲート電極には、上記第１ＴＦＴ１０を介して供給されたデータ信号に応じた電圧が供給され、この第２ＴＦＴ２０は、その電圧値に応じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給する。このような動作により、各画素ごとにデータ信号に応じた輝度で有機ＥＬ素子を発光させ、所望のイメージが表示される。

ここで、有機ＥＬ素子は、陰極と陽極との間に設けた有機発光層に電流を供給することで発光する電流駆動型の素子である。一方、データラインＤＬに出力されるデータ信号は、表示データに応じた振幅の電圧信号である。そこで、従来より、有機ＥＬ表示装置では、このようなデータ信号によって有機ＥＬ素子を正確に発光させる目的で、各画素には第１ＴＦＴ１０と第２ＴＦＴ２０とを設けている。

上述の有機ＥＬ表示装置において、その表示品質、信頼性はまだ十分ではなく、第１及び第２ＴＦＴ１０，２０それぞれの特性ばらつきの解消が必要である。特に、電源ラインＶＬから有機ＥＬ素子５０に供給する電流量を制御する第２ＴＦＴの特性ばらつきは直接発光輝度にばらつきを発生させるので、そのばらつきを小さくすることが要求されている。

また、これら第１及び第２ＴＦＴ１０，２０を動作速度が速く、低電圧駆動の可能な多結晶シリコンＴＦＴによって構成することが好適である。多結晶シリコンを得るためには、非晶質シリコンをレーザアニールによって多結晶化させることが行われるが、照射レーザの照射面内でのエネルギばらつき等に起因して多結晶シリコンのグレインサイズが不均一となる。このグレインサイズのばらつき、特にＴＦＴチャネル付近においてばらつきが起きると、ＴＦＴのオン電流特性などがばらついてしまうという問題もある。

本発明は、上記課題に鑑みなされたものであり、有機ＥＬ素子を制御するＴＦＴの特性ばらつきを緩和することで、各発光画素を均一な輝度で発光させることが可能なアクティブマトリクス型有機ＥＬパネルを提供することを目的とする。

また、本発明の他の目的は有機ＥＬ素子などを被駆動素子として備える装置において、その信頼性や特性向上を図ることである。

上記目的を達成するためにこの発明は、第１及び第２電極の間に発光層を備えて構成されるエレクトロルミネッセンス素子と、ゲート信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源と前記エレクトロルミネッセンス素子との間に設けられ、前記スイッチング用薄膜トランジスタから供給されるデータ信号に応じ、前記駆動電源から前記エレクトロルミネッセンス素子に供給する電力を制御する素子駆動用薄膜トランジスタと、を有し、さらに、前記駆動電源と前記素子駆動用薄膜トランジスタとの間には、前記素子駆動用薄膜トランジスタと逆導電特性の補償用薄膜トランジスタが設けられている。

このような逆導電特性の補償用薄膜トランジスタにより、素子駆動用薄膜トランジスタとで、特性シフトのばらつきを吸収しあうことができるため、個々のトランジスタのばらつきを全体として緩和でき、特性ばらつきによるエレクトロルミネッセンス素子における発光輝度ばらつきを防止できる。

また本発明の他の態様は、前記補償用薄膜トランジスタは、前記駆動電源と前記素子駆動用薄膜トランジスタとの間に、ダイオード接続されていることである。

これにより補償用薄膜トランジスタについて特別な制御信号を供給する必要なく素子駆動用薄膜トランジスタの特性ばらつきを補償することができる。

本発明の他の態様は、上記表示装置において、前記素子駆動用薄膜トランジスタは、互いに並列接続された複数の薄膜トランジスタから構成されることである。

本発明のさらに別の態様は、上記素子駆動用薄膜トランジスタが、前記駆動電源と前記エレクトロルミネッセンス素子との間に、互いに並列接続された複数の薄膜トランジスタから構成され、前記補償用薄膜トランジスタは、前記並列接続された複数の薄膜トランジスタと、前記駆動電源との間にそれぞれ設けられていることである。

このように素子駆動用薄膜トランジスタを並列に複数設けることで、個々のトランジスタに特性ばらつきが発生しても、並列接続されたトランジスタの全体の特性に対する影響を緩和することができる。このため、ＥＬ素子に対してばらつきが少なく電流を供給することができる。さらに、補償用薄膜トランジスタについてもこれを複数とすれば、個々のトランジスタの特性のばらつきが画素トランジスタ全体の特性に与える影響を低減でき、ＥＬ素子の均一輝度での発光が容易となる。

本発明の他の態様において、上記半導体装置は、マトリクス状に配置された各画素が、前記スイッチング用薄膜トランジスタと、前記素子駆動用薄膜トランジスタと、前記補償用薄膜トランジスタと、表示素子としての前記被駆動素子と、を備えたアクティブマトリクス型の表示装置に用いることができる。

本発明の他の態様では、上記半導体装置において、前記素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタのチャネル長方向は、前記スイッチング用薄膜トランジスタに前記データ信号を供給するデータラインの延びる方向に沿うように配置されている。

本発明の他の態様は、マトリクス状に配置された複数の画素のそれぞれが、少なくとも、被駆動素子と、駆動電源からの電力を被駆動素子に供給する素子駆動用薄膜トランジスタと、を備えるアクティブマトリクス型の表示装置であり、前記複数の画素の各画素領域は、マトリクスの行及び列方向の辺のうちの一方が他方より長く、前記素子駆動用薄膜トランジスタは、そのチャネル長方向が、前記画素領域の長い方の辺に沿って配置されている。

本発明の他の態様に係る表示装置では、前記画素領域は、マトリクスの行方向よりも列方向の辺が長く、前記素子駆動用薄膜トランジスタは、そのチャネル長方向が、前記列方向に沿って配置されている。

本発明の他の態様に係る半導体装置では、電源ラインからの駆動電流を対応する被駆動素子に供給する少なくとも一つの素子駆動用薄膜トランジスタと、選択時に供給されるデータに基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、を備え、前記素子駆動用薄膜トランジスタのチャネル長方向は、前記スイッチング用薄膜トランジスタに前記データ信号を供給するデータラインの延びる方向に沿うように配置されている。

以上のような配置を採用することで、被駆動素子に電力を供給する素子駆動用薄膜トランジスタのチャネル長を長くでき、耐圧などトランジスタの信頼性を向上することができる。また、被駆動素子に対してそれぞれ設けられる素子駆動用薄膜トランジスタの特性を平均化することができ、被駆動素子が供給電力によって発光輝度の異なる発光素子などの場合においても素子毎の発光輝度のばらつきを抑えることができる。また、例えば１つの被駆動素子に対してそれぞれ十分なチャネル長を備えた複数の素子駆動用薄膜トランジスタを並列又は直列接続して画素内に効率的に配置することなどが容易であり、被駆動素子が発光素子などである場合において発光領域を増加させることも可能となる。

本発明の他の態様に係る半導体装置又は表示装置は、前記素子駆動用薄膜トランジスタのチャネル長方向が、該トランジスタのチャネル領域をアニールするための線状パルスレーザの走査方向に沿うように該素子駆動用薄膜トランジスタが形成されている。

このように素子駆動用薄膜トランジスタのチャネル長方向にレーザアニールの走査方向を合わせることで、他の被駆動素子に電力を供給する素子駆動用薄膜トランジスタのトランジスタ特性との差を確実に小さくすることができる。

レーザアニールでは、レーザ出力エネルギーのばらつきがある。このばらつきにはパルスレーザの１照射領域内でのばらつきと、ショット間でのばらつきが存在する。一方、例えばアクティブマトリクス型表示装置などの半導体装置に採用される素子駆動用薄膜トランジスタは、チャネル幅に対してチャネル長が非常に長く設計されることが多い。また、上述のように画素領域の長い方の辺に沿って配置したり、列方向或いはデータラインの延在方向に沿って素子駆動用薄膜トランジスタを形成することで、素子駆動用薄膜トランジスタのチャネル長を十分な長さとすることが容易となる。そして、レーザの走査方向を素子駆動用薄膜トランジスタのチャネル長方向に概ね一致するか、言い換えると、レーザの照射領域の長手方向がチャネルをその幅方向に横切るよう設定することで、１つの素子駆動用薄膜トランジスタのチャネル全領域が単一ショットによってアニールされないように容易に調整することができる。これは、例えば上記素子駆動用薄膜トランジスタのチャネル長をパルスレーザの１回の移動ピッチよりも長く設定すれば容易に実現できる。よって、同一基板上に複数の被駆動素子が形成され、この素子にそれぞれ電力を供給する素子駆動用薄膜トランジスタが複数形成される場合に、この薄膜トランジスタの能動層は複数回のショットによってレーザアニールすることが可能となり、ショット間におけるエネルギばらつきを各トランジスタが均等に被り、各薄膜トランジスタの特性を確実に平均化することが可能となる。これによって、例えば被駆動素子として有機化合物が発光層に用いられた有機ＥＬ素子が用いられた有機ＥＬ表示装置などでは、各画素に設けられる有機ＥＬ素子における発光輝度のばらつきを非常に小さくすることができる。

本発明の他の態様では、上記半導体装置において、前記素子駆動用薄膜トランジスタのチャネル長方向は、前記スイッチング用薄膜トランジスタのチャネル長方向と一致しない。

スイッチング用薄膜トランジスタは、このトランジスタを選択する選択ラインと、データ信号を供給するデータラインとが交差する近傍に配置され、多くの場合、選択ラインの延在方向とスイッチング用薄膜トランジスタのチャネル長方向が概ね平行するように配置される。このような場合に、素子駆動用薄膜トランジスタのチャネル長方向をスイッチング用薄膜トランジスタと異なる方向に配置することで、素子駆動用薄膜トランジスタはチャネル長を長くすることが容易となる。

本発明の他の態様に係る半導体装置では、供給電力に応じて動作する被駆動素子と、前記被駆動素子に電力を供給するための電源ラインとの間に、前記被駆動素子への供給電力を制御するためのｎ個（ｎは、２以上の整数）の薄膜トランジスタを備え、該ｎ個の複数の薄膜トランジスタと対応する前記被駆動素子とは、ｎ−１以下の数のコンタクトによって電気的に接続されている。

被駆動素子への電力供給の確実性や、ばらつき防止などの観点において、被駆動素子に電力を供給する素子駆動用薄膜トランジスタを複数設けることは、効果が高い。一方で、例えば被駆動素子が発光素子などである場合においてコンタクト部は非発光領域となることが多い。従って、被駆動素子に電力を供給するｎ個の薄膜トランジスタと被駆動素子とのコンタクト数をｎ−１以下とすることで、装置としての信頼性向上を図りつつ被駆動素子の実動作領域（発光素子であれば発光領域）を最大限確保することが可能となる。

本発明の他の態様に係る半導体装置は、供給電力に応じて動作する被駆動素子と、前記被駆動素子に電力を供給するための電源ラインとの間に、前記被駆動素子への供給電力を制御するための薄膜トランジスタを備え、該薄膜トランジスタと対応する前記被駆動素子とは、配線層によって互いに電気的に接続され、該配線層と該薄膜トランジスタとのコンタクト位置と、該配線層と前記被駆動素子とのコンタクト位置とが離間して配置されている。

このように配線層と該薄膜トランジスタとのコンタクト位置と、該配線層と前記被駆動素子とのコンタクト位置とが離間して配置されることにより、配線層よりも上層に形成されることの多い被駆動素子をより平坦な面の上に形成することが容易となる。薄膜トランジスタと配線層とは絶縁層により隔てられており、これらのコンタクトは絶縁層に形成したコンタクトホールにおいて行われる。また、配線層と被駆動素子との接続は、両者を絶縁する絶縁層に形成したコンタクトホールを介して行われる。従って、薄膜トランジスタと配線層を接続するコンタクトホールと、配線層と被駆動素子とを接続するコンタクトホールとが重なった位置に形成されると、最も上層に形成される被駆動素子は２つ（２段）のコンタクトホールによってできた大きな凹凸面の上に形成されることになる。被駆動素子として発光素子、例えば、有機化合物が発光層に用いられた有機ＥＬ素子を採用した場合、有機化合物を含む層は、その形成面の平坦性が悪いと、電界集中などが起き、その場所から発光不能となるダークスポットなどが生じやすい。従って、配線層と被駆動素子とのコンタクトを薄膜トランジスタと配線層とのコンタクト部から離間することで、被駆動素子の形成領域での平坦性を向上させることが可能となる。

本発明の他の態様に係る半導体装置では、上記被駆動素子が、第１及び第２電極の間に発光素子層を備えた発光素子であり、前記配線層の上層に形成された絶縁層にはコンタクトホールが形成されており、該コンタクトホールにおいて、前記配線層は、前記絶縁層の上に前記コンタクトホールを覆って形成された前記発光素子の前記第１電極と接続され、前記第１電極の少なくともコンタクトホール領域は平坦化層によって覆われ、前記第１電極及び前記平坦化層の上に前記発光素子層が形成されていることを特徴とする。

第１電極のコンタクトホール領域を平坦化層によって覆う、つまり、コンタクトホールの存在により窪んだ部分を平坦化層によって埋めることにより、第１電極と平坦化層とで非常に平坦性の高い面を構成することができる。よって、この平坦性の高い面上に発光素子層を形成することにより素子の信頼性を向上することが可能となる。

本発明の他の態様に係る半導体装置は、供給電力に応じて動作し、第１及び第２電極の間に発光素子層を備える被駆動素子と、前記被駆動素子に電力を供給するための電源ラインとの間に、前記被駆動素子への供給電力を制御するための薄膜トランジスタを備え、該薄膜トランジスタと対応する前記被駆動素子とは、下層に形成された前記薄膜トランジスタと前記被駆動素子との層間を隔てる絶縁層に形成されたコンタクトホールにおいて直接又は間接的に互いに電気的に接続され、前記第１電極の少なくともコンタクトホール領域は平坦化層によって覆われ、前記第１電極及び前記平坦化層の上層に前記発光素子層が形成されている。

第１電極の上方には発光素子層が形成されるが、この第１電極にコンタクトホールの存在によって発生する窪みを平坦化層によって覆うため、例えこの窪みが深いものであったとしても、第１電極と平坦化層とで非常に平坦性の高い面を構成でき、この平坦性の高い面上に発光素子層を形成することにより素子の信頼性を向上することが可能となる。

本発明の他の態様は、上述の被駆動素子は、有機化合物を発光層に用いた有機エレクトロルミネッセンス素子であることである。このような有機ＥＬ素子では、高輝度かつ発光色、材料の選択範囲が広いが、電流駆動であるから供給電流量のばらつきが発光輝度のばらつきに影響を及ぼすが、上述のような画素の回路構成や配置の採用により、供給電流量を均一に維持することが容易である。また、上述のようなコンタクトの配置、構造を採用することで、開口率が大きく、さらに発光層などの素子層を平坦な面に形成することができ、信頼性の高い素子が得られる。

以上説明したように、本発明においては、有機ＥＬ素子などの被駆動素子に電力を供給するトランジスタの特性のばらつきを緩和することが可能で、被駆動素子への供給電力のばらつきを平均化し、被駆動素子における発光輝度ばらつき等を防止することができる。

また、本発明では、被駆動素子とこの素子に電力供給するトランジスタとを最小限のコンタクト数で接続することで、限られた面積内に効率よく必要なトランジスタや素子などを配置できる。従って、被駆動素子として例えばＥＬ素子などが採用される場合に１画素単位などにおける発光面積率を向上することができる。

さらに、本発明では、被駆動素子を形成する面の平坦性を向上することができ、被駆動素子の信頼性を向上することが可能となる。

アクティブマトリクス型有機ＥＬ表示装置の１画素の回路構成を示す図である。 本発明の実施形態１のアクティブマトリクス型有機ＥＬ表示装置の１画素あたりの回路構成例を示す図である。 ＴＦＴのＩ−Ｖ特性を示す図である。 本発明及び従来の回路構成によって実現される効果を示す図である 本発明の実施形態１のアクティブマトリクス型有機ＥＬ表示装置の１画素あたりの別の回路構成を示す図である。 本発明の実施形態１のアクティブマトリクス型有機ＥＬ表示装置の１画素あたりの別の回路構成を示す図である。 本発明の実施形態１のアクティブマトリクス型有機ＥＬ表示装置の１画素あたりのさらに別の回路構成を示す図である。 図７に示す回路構成を備えた本実施形態１に係るアクティブマトリクス型有機ＥＬパネルの平面構成図である。 図８のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ線に沿った断面構成を示す図である。 実施形態２に係るアクティブマトリクス型有機ＥＬパネルの１画素当たりの平面図及び断面図である。 実施形態２に係るアクティブマトリクス型有機ＥＬパネルの１画素当たりの他の平面構成例である。 実施形態３に係るアクティブマトリクス型有機ＥＬパネルの１画素当たりの平面図である。 実施形態３に係るアクティブマトリクス型有機ＥＬパネルの１画素当たりの他の平面構成例である。 実施形態２に係るアクティブマトリクス型有機ＥＬパネルの１画素当たりの他の平面構成例である。 第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における断面及び平面構造を示す図である。 実施形態３に係る第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における断面及び平面構造例を示す図である。 実施形態３に係る第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における他の断面構造例を示す図である。 実施形態３に係る第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における他の断面構造例を示す図である。 実施形態３に係る第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における他の断面構造例を示す図である。 実施形態３に係る第２ＴＦＴの能動層１６と有機ＥＬ素子５０の陽極５２とのコンタクト部における他の断面構造例を示す図である。

以下、図面を用いてこの発明の好適な実施の形態（以下実施形態という）について説明する。

［実施形態１］
図２は、本発明の実施形態１に係るｍ行ｎ列のアクティブマトリクス型ＥＬ表示装置における１画素当たりの回路構成を示している。図示するように各画素は、有機ＥＬ素子５０、スイッチング用ＴＦＴ（第１ＴＦＴ）１０、素子駆動用ＴＦＴ（第２ＴＦＴ）２０及び補助容量Ｃｓを備え、ここでは、行方向に延びるゲートラインＧＬと、列方向に延びるデータラインＤＬで囲まれる領域に構成されている。本実施形態では、さらに、導電特性が該第２ＴＦＴ２０と逆の補償用ＴＦＴ３０が電源ラインＶＬと第２ＴＦＴ２０との間に挿入されている。この補償用ＴＦＴ３０は、ゲートと、ソース又はドレインの一方とが接続されてダイオード接続されており、該ダイオードが電源ラインＶＬと該第２ＴＦＴ２０との間に順方向に接続されている。よって、特別な制御信号を供給せずに動作させることが可能となっている。

第１ＴＦＴ１０は、ゲート信号をそのゲートに受けてオンし、これにより、第１ＴＦＴ１０と第２ＴＦＴ２０と間に接続された補助容量ＣｓにデータラインＤＬに供給されているデータ信号が保持され、補助容量Ｃｓの一方の電極電位が該データ信号に等しくなる。第２ＴＦＴ２０は、電源ラインＶＬと、有機ＥＬ素子（素子の陽極）５０との間に設けられ、そのゲートに印加されるデータ信号の電圧値に応じた電流を電源ラインＶＬから有機ＥＬ素子５０に供給するように動作する。図２に示す例では、第１ＴＦＴ１０には高速応答可能なｎｃｈ−ＴＦＴが用いられ、第２ＴＦＴ２０にはｐｃｈ−ＴＦＴが用いられている。

補償用ＴＦＴ３０には、該第２ＴＦＴ２０と逆極性のｎｃｈ−ＴＦＴが用いられており、第２ＴＦＴ２０のＩ（電流）−Ｖ（電圧）特性が変動した場合、ちょうど逆方向にそのＩ−Ｖ特性が変動し、第２ＴＦＴ２０の特性変動を補償する。

図３は、能動層に多結晶シリコンを用いたｎｃｈ−ＴＦＴ及びｐｃｈ−ＴＦＴのＩ−Ｖ特性を示している。ｎｃｈ−ＴＦＴは、ゲートへの印加電圧が所定の性電圧（＋Ｖｔｈ）以上になると電流値が急激に上昇し、一方のｐｃｈ−ＴＦＴはゲートへの印加電圧が所定の負電圧（−Ｖｔｈ）以下になると電流値が急激に上昇する。ここで、例えば同一基板上に形成されたｎｃｈ−ＴＦＴとｐｃｈ−ＴＦＴとは、ｎｃｈ−ＴＦＴの閾値＋Ｖｔｈが大きくなる方向、つまり、図３において右にシフトするように変動した場合、ｐｃｈ−ＴＦＴの閾値−Ｖｔは、同程度だけ図３の右側にシフトする。反対にｎｔｈ−ＴＦＴの閾値＋Ｖｔｈが左にシフトするときは、ｐｔｈ−ＴＦＴの閾値−Ｖｔｈも左側にシフトする。例えば、製造条件のばらつき等によって、図２の第２ＴＦＴ２０に用いられているｐｃｈ−ＴＦＴの−Ｖｔｈが右ずれた場合、従来であれば同一条件化において有機ＥＬ素子５０に供給される電流量が直ちに減少してしまう。しかし、本実施形態では、該第２ＴＦＴ２０と電源ラインＶＬとの間に設けられているｎｃｈ−ＴＦＴからなる補償用ＴＦＴ３０の流す電流量が多くなる。

本実施形態では、図２に示すように、互いに逆極性からなる第２ＴＦＴ２０と補償用ＴＦＴ３０とが電源ラインＶＬと有機ＥＬ素子５０との間に設けられているので、２つのＴＦＴは、常時、互いに流す電流量を補償するように釣り合うことになる。もちろん、補償用ＴＦＴ３０の存在しない図１のような従来回路構成よりも本実施形態の回路構成では、補償用ＴＦＴ３０が存在する分、有機ＥＬ素子５０に供給可能な最大電流値は減少する。しかし、人間の目は、高輝度側における識別感度が、中間輝度における感度に比較して非常に低いため、最大供給電流値が多少減少しても表示品質には、ほとんど影響を与えない。その一方で、各画素において、第２ＴＦＴ２０と補償用ＴＦＴ３０とが互いに流し出す電流を調整しあうので、画素間における有機ＥＬ素子５０への供給電流量のばらつきを低減することが可能となる。

次に、図４を参照して、本実施形態の回路構成によって実現される効果について説明する。図４上段は、図２に示す本実施形態の画素回路構成によって有機ＥＬ素子を発光させた場合、図４下段は、図１に示す従来の画素回路構成によって有機ＥＬ素子を発光させた場合の印加電圧（データ信号）と発光輝度との関係の一例を示している。図４の設定は印加電圧（データ信号）８Ｖのときが有機ＥＬ素子に対する要求最大輝度としており、８Ｖ〜１０Ｖの間で階調表示が行われている場合を例に挙げている。また、図４の上段、下段の各３つのサンプルは、異なる製造条件下でそれぞれ図２及び図１の回路構成の有機ＥＬパネルを形成した場合、つまり画素部のＴＦＴの特性を故意にばらつかせた場合の発光輝度特性である。

図４から明らかなように、従来の回路構成では、画素部ＴＦＴの特性が異なる３つのサンプルにおいて、設定されたデータ信号電圧範囲８Ｖ〜１０Ｖにおいて輝度特性が大きく変化しているのに対し、本実施形態の回路構成では、視感されない高輝度領域での特性が異なるだけで、３つのサンプルの中間調領域での輝度特性差は非常に小さい。従って、各画素を本実施形態のような回路構成とすることで、ＴＦＴ、特に大きな影響を及ぼすＥＬ素子駆動用ＴＦＴ２０の特性がばらついても、これと逆極性の補償用ＴＦＴ３０の存在により、そのばらつきを補償することが可能であり、有機ＥＬ素子の発光輝度のばらつきを抑えることが可能となる。

図５は、本実施形態の回路構成の他の例を示している。上述の図２と相違する点は、ｎｃｈ−ＴＦＴを用いて第２ＴＦＴ２２が構成され、また、補償用ＴＦＴ３２には、ダイオード接続されたｐｃｈ−ＴＦＴを用いている点である。このような構成によっても第２ＴＦＴ２２における特性ばらつきを補償用ＴＦＴ３２で補償することができる。

図６は、本実施形態の回路構成のさらに別の例を示している。図２の回路構成と相違する点は、第２ＴＦＴが複数並列して補償用ＴＦＴ３０と有機ＥＬ素子５０との間に設けられていることである。なお、ＴＦＴの極性は、図２と同様に、第２ＴＦＴ２４がｐｃｈ、補償用ＴＦＴ３０がｎｃｈである。２つの第２ＴＦＴ２４は、そのゲートが共に、第１ＴＦＴ１０及び補助容量Ｃｓの第１電極側に接続され、各ソースは補償用ＴＦＴ３０に接続され、ドレインが有機ＥＬ素子５０に接続されている。このように第２ＴＦＴ２４を並列して設けることにより、第２ＴＦＴの特性ばらつきによる有機ＥＬ素子への供給電流ばらつきをさらに低減することが可能となる。

ここで、２つの第２ＴＦＴ２４それぞれの流す電流値目標をｉとすると、当然、２つの第２ＴＦＴ２４の合計目標電流値は２ｉとなる。ばらつきにより、例えば一方の第２ＴＦＴ２４の電流供給能力がｉ／２になってしまっても、他方の第２ＴＦＴ２４がｉだけ電流を流せば、目標２ｉに対し、（３／２）ｉを有機ＥＬ素子に供給することができる。また、最悪一方のＴＦＴの電流供給能力が０になったとしても、図６の例ならば、他方のＴＦＴにより電流ｉを有機ＥＬ素子に供給することが可能である。単一のＴＦＴで第２ＴＦＴ２４を構成した場合、これが電流供給能力０になると、その画素は欠陥になることと比較すると、その効果は格段に大きい。

また、本実施形態の各ＴＦＴは、レーザアニール処理によりａ−Ｓｉを多結晶化するが、複数の第２ＴＦＴ２４を並列して設ける場合、各第２ＴＦＴ２４の能動領域に同時にレーザが照射されないようレーザ走査方向に対してその形成場所をずらすなどの工夫をすることが容易である。そして、そのような配置とすることで、全ての第２ＴＦＴ２４が欠陥となる可能性を格段に低下させることができ、レーザアニールに起因した特性ばらつきを最小限度に抑えることが可能となる。その上、上述のように、第２ＴＦＴ２４と電源ラインＶＬとの間に補償用ＴＦＴ３０を設けているので、そのアニール条件等のばらつきにより第２ＴＦＴ２４の閾値にシフトが生じても、補償用ＴＦＴ３０によってこれを緩和することができる。

図７は、本実施形態のさらに別の画素回路構成を示している。上述の図６の構成と相違する点は、第２ＴＦＴ２４だけでなく、補償用ＴＦＴも複数設けられ、各補償用ＴＦＴ３４がそれぞれ電源ラインＶＬと第２ＴＦＴ２４との間に設けられている点である。補償用ＴＦＴ３４についても図７のように複数とすれば、各補償用ＴＦＴ３４に発生する電流供給能力のばらつきを全体として緩和することができ、有機ＥＬ素子５０への供給電流能力のばらつきをより確実に低減させることが可能となる。

図８は、上記図７のような回路構成となる有機ＥＬ表示装置の平面構成の一例を示している。また図９（ａ）は、図８のＡ−Ａ線に沿った概略断面、図９（ｂ）は、図８のＢ−Ｂ線に沿った概略断面、図９（ｃ）は、図８のＣ−Ｃ線に沿った概略断面を示している。なお、図９において、同時に形成される層（膜）には機能の異なるものをのぞき基本的に同一符号を付してある。

図８に示すように、各画素は、第１ＴＦＴ１０、補助容量Ｃｓ、２つのｐｃｈの第２ＴＦＴ２４、電源ラインＶＬと該第２ＴＦＴ２４との間にダイオード接続されて設けられたｎｃｈの２つの補償用ＴＦＴ３４、そして、第２ＴＦＴ２４のドレインと接続された有機ＥＬ素子５０を備える。また、図８の例では（これには限られないが）、行方向に延びるゲートラインＧＬと列方向に延びる電源ラインＶＬとデータラインＤＬに囲まれた領域に１画素が配置されている。なお、図８の例では、より高精細なカラー表示装置を実現するため、Ｒ，Ｇ，Ｂの画素が各行ごとにその配置位置がずれたいわゆるデルタ配列が採用されているので、データラインＤＬ及び電源ラインＶＬは、一直線状ではなく、行ごとに位置のずれた画素の間隙をぬうように列方向に延びている。

各画素領域において、ゲートラインＧＬとデータラインＤＬとの交差部近傍には、第１ＴＦＴ１０が形成されている。能動層６には、レーザアニール処理によってａ−Ｓｉを多結晶化して得たｐ−Ｓｉが用いられ、この能動層６は、ゲートラインＧＬから突出したゲート電極２を２回跨ぐパターンとなっており、図７では、シングルゲート構造で示しているが、回路的にはデュアルゲート構造となっている。能動層６は、ゲート電極２を覆って形成されたゲート絶縁膜４上に形成されており、ゲート電極２の直上領域がチャネル、その両側には、不純物がドープされたソース領域６Ｓ、ドレイン領域６Ｄが形成されている。第１ＴＦＴ１０は、ゲートラインＧＬに出力される選択信号に高速応答することが望まれるから、ここで、ソースドレイン領域６Ｓ、６Ｄには、リン（Ｐ）などの不純物がドープされ、ｎｃｈ−ＴＦＴとして構成されている。

第１ＴＦＴ１０のドレイン領域６Ｄは、第１ＴＦＴ１０全体を覆って形成される層間絶縁膜１４の上に形成されたデータラインＤＬと該層間絶縁膜１４に開口されたコンタクトホールで接続されている。

この第１ＴＦＴ１０のソース領域６Ｓには、補助容量Ｃｓが接続されている。この補助容量Ｃｓは、第１電極７と第２電極８とが層間にゲート絶縁膜４を挟んで重なっている領域に形成されている。第１電極７は、図８においてゲートラインＧＬと同様行方向に延びており、かつゲートと同一材料から形成された容量ラインＳＬと一体で形成されている。また、第２電極８は、第１ＴＦＴ１０の能動層６と一体で、該能動層６が第１電極７の形成位置まで延出して構成されている。第２電極８は、コネクタ４２を介して第２ＴＦＴ２４のゲート電極２５に接続されている。

２つのｐｃｈの第２ＴＦＴ２４と、２つのｎｃｈの補償用ＴＦＴ３４の断面構成は、図９（ｂ）のようになっている。これらの第２ＴＦＴ及び補償用ＴＦＴ２４，３４は、データラインＤＬ（電源ラインＶＬ）に沿った方向に、各ＴＦＴ毎に島状にパターニングされた半導体層１６を各能動層として利用している。従って、この例では、これら第２ＴＦＴ２４及び補償用ＴＦＴ３４のチャネルは、そのチャネル長方向がデータラインＤＬ、ここでは細長い形状の１画素の長手方向に沿うように配置されている。なお、この半導体層１６は、第１ＴＦＴ１０の能動層６と同時に形成されたものであり、レーザアニール処理により、ａ−Ｓｉが多結晶化されて形成された多結晶シリコンが用いられている。

図９（ｂ）の両端に位置する補償用ＴＦＴ３４は、そのドレイン領域が層間絶縁膜１４に開口されたコンタクトホールを介し、それぞれ同じ電源ラインＶＬに接続されている。また、補償用ＴＦＴ３４のチャネル領域の直下にはゲート絶縁膜４を挟んでゲート電極３５が配されている。このゲート電極３５は、ゲートラインＧＬと同一材料で、同時に形成された層であるが、図８に示すようにコンタクトホールにおいて、電源ラインＶＬと接続されている。従って、この補償用ＴＦＴ３４は、図７の回路図に示したように、ゲートとドレインが共に電源ラインＶＬに接続されたダイオードを構成している。また、この補償用ＴＦＴ３４のソース領域は、ｐｃｈＴＦＴから構成される第２ＴＦＴ２４のソース領域と離間配置されており、コンタクト配線４３によって互いにそれぞれ接続されている。

第２ＴＦＴ２４の各ゲート電極２５は、補償用ＴＦＴ３４のゲート電極３５と同様、ゲートラインＧＬと同一材料で同時に形成された導電層であり、補助容量Ｃｓの第２電極８にコネクタ４２を介して接続され、該補助容量Ｃｓの形成領域から電源ラインＶＬに沿って延び、さらに能動層１６の下に延びており、２つの第２ＴＦＴ２４の各ゲート電極２５を構成している。

有機ＥＬ素子５０は、例えば図９（ｃ）のような断面構造を備えており、上述のような各ＴＦＴが形成された後、上面平坦化の目的で、基板全面に形成された平坦化絶縁層１８の上に形成されている。この有機ＥＬ素子５０は、陽極（透明電極）５２と、最上層に各画素共通で形成された陰極（金属電極）５７との間に有機層が積層されて構成されている。ここで、この陽極５２は、第２ＴＦＴ２４のソース領域と直接接続されておらず、配線層を構成するコネクタ４０を介して接続されている。

ここで、本実施形態では、図８のように、２つの第２ＴＦＴ２４は、１つのコネクタ４０に共通に接続されており、このコネクタ４０は、有機ＥＬ素子５０の第１電極５２と１カ所でコンタクトしている。つまり、有機ＥＬ素子５０は、ｎ個の第２ＴＦＴ２４と、ｎ−１個以下のコンタクトで接続されている。コンタクト領域は非発光領域となることもあり、このように有機ＥＬ素子５０とコネクタ４０（第２ＴＦＴ２４）とのコンタクト数をできるだけ少なくすることで、発光領域をできるだけ大きくすることを可能とする。なお、このコンタクト数に関する他の例については、実施形態３として後述する。

また、本実施形態では、図８及び図９（ｃ）に示すようにコネクタ４０と陽極５２との接続位置は、コネクタ４０と第２ＴＦＴ２４との接続位置とずれて配置されている。後述する有機化合物を含む発光素子層５１は、局部的に薄い場所などがあると電界集中が起きやすく、電界集中の起きた場所から劣化が始まることがある。従って有機材料の用いられる発光素子層５１の形成面はできるだけ平坦であることが望ましい。コンタクトホールの上層ではこのコンタクトホールに起因した窪みができ、コンタクトホールが深ければ深いほどその窪みは大きくなる。従って、陽極５２の形成領域外にコネクタ４０と第２ＴＦＴ２４のソース領域とを接続するコンタクトホールを配置することにより、上に有機層の形成される陽極５２の上面をできる限り平坦にすることを可能としている。なお、陽極５２の上面を平坦にする例については実施形態４として後述する。

発光素子層（有機層）５１は、陽極側から、例えば第１ホール輸送層５３、第２ホール輸送層５４、有機発光層５５、電子輸送層５６が順に積層されている。一例として、第１ホール輸送層５２は、MTDATA:4,4',4''-tris(3-methylphenylphenylamino)triphenylamine、第２ホール輸送層５４は、TPD:N,N'-diphenyl-N,N'-di(3-methylphenyl)-1,1'-biphenyl-4,4'-diamine、有機発光層５５は、Ｒ，Ｇ，Ｂの目的とする発光色によって異なるが、例えば、キナクリドン（Quinacridone）誘導体を含むBeBq₂:bis(10-hydroxybenzo[h]quinolinato)berylliumを含み、電子輸送層５６は、BeBqから構成される。また、 図９（ｃ）に示す例では、有機ＥＬ素子５０は、ＩＴＯ（Indium Tin Oxide）などからなる陽極５２と有機発光層５５以外の各有機層（５３，５４，５６）及びＡｌなどからなる陰極５７は各画素共通で形成されている。

上記ＥＬ素子の他の構成例としては、右にあげた材料を用いた左の層が順次積層形成された素子があげられる。

ａ．透明電極（陽極）
ｂ．ホール輸送層：ＮＢＰ
ｃ．発光層：レッド（Ｒ）・・・ホスト材料（Ａｌｑ₃）に赤色のドーパント（ＤＣＪＴＢ）をドープグリーン（Ｇ）・・・ホスト材料（Ａｌｑ₃）に緑色のドーパント（Ｃｏｕｍａｒｉｎ ６）をドープブルー（Ｂ）・・・ホスト材料（Ａｌｑ₃）に青色のドーパント(Perylene)をドープ
ｄ．電子輸送層：Ａｌｑ₃
ｅ．電子注入層：フッ化リチウム（ＬｉＦ）
ｆ．電極（陰極）：アルミニウム（Ａｌ）
なお、ここで、上記略称にて記載した材料の正式名称は以下のとおりである。
・「ＮＢＰ」・・・N,N'-Di((naphthalene-1-yl)-N,N'-diphenyl-benzidine)
・「Ａｌｑ₃」・・・Tris(8-hydroxyquinolinato)aluminum
・「ＤＣＪＴＢ」・・・(2-(1,1-Dimethylethyl)-6-(2-(2,3,6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propanedinitrile
・「Ｃｏｕｍａｒｉｎ ６」・・・3-(2-Benzothiazolyl)-7-(diethylamino)coumarin
・「ＢＡｌｑ」・・・(1,1'-Bisphenyl-4-Olato)bis(2-methyl-8-quinolinplate-N1,08)Aluminum
但し、もちろんこのような構成には限られない。

以上のような構造の画素において、ゲートラインＧＬに選択信号が印加されると、第１ＴＦＴ１０がオンし、データラインＤＬの電位と、補助容量Ｃｓの第２電極８に接続されたそのソース領域の電位が等しくなる。第２ＴＦＴ２４のゲート電極２５には、データ信号に応じた電圧が供給され、第２ＴＦＴ２４は、その電圧値に応じて電源ラインＶＬから補償用ＴＦＴ３４を介して供給される電流を有機ＥＬ素子５０の陽極５２に供給する。このような動作により、各画素ごとにデータ信号に応じた電流を正確に有機ＥＬ素子５０に供給することができ、ばらつきのない表示が可能となる。

図８に示すように、電源ラインＶＬと有機ＥＬ素子５０との間に補償用ＴＦＴ３４と第２ＴＦＴ２４とがこの順に複数系列（ここでは２系列）設けられているので、一方の系でばらつきによる特性シフトや欠陥などが発生しても、正常な特性の他方の系が存在することで、複数系列の合計決まる供給電流量のばらつきを緩和することを可能としている。

また、図８に示す平面配置では、共に能動層がレーザアニール処理によって多結晶化された多結晶シリコン層が用いられているが、このアニール処理は、一例として図の行方向に長いレーザビームを列方向に走査して行う。このような場合にも、第１ＴＦＴ１０のチャネル向きと、第２及び補償用ＴＦＴ２４，３４の各能動層長さチャネル向きとは一致せず、また形成位置が第１と第２ＴＦＴ１０，２４とで離れている。このため、レーザアニールによって、第１及び第２ＴＦＴ１０，２４、さらには第２及び補償用ＴＦＴ２４，３４に同時に不具合が生ずることを防止することが可能である。

なお、第１ＴＦＴ１０、第２ＴＦＴ２４及び補償用ＴＦＴ３４のいずれも、ボトムゲート構造として説明したが、能動層よりもゲート電極が上層に形成されたトップゲート構造であってもよい。

［実施形態２］
次に、本発明の他の実施形態２について説明する。実施形態１では、トランジスタの特性ばらつきによる画素間で発光輝度のばらつきを防止するため、素子駆動用薄膜トランジスタと逆導電特性の補償用薄膜トランジスタを設けている。これに対して、本実施形態２では、素子駆動用薄膜トランジスタ（第２ＴＦＴ）の配置に着目して画素間での発光輝度のばらつきを抑制する。図１０は、実施形態２に係る１画素あたりの構成例を示しており、図１０（ａ）は概略平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿った断面図である。この構成は、図１と同一の回路構成で示される。また、図中、既に説明した図と対応する部分には同一符号を付している。

本実施形態２において、１画素は、有機ＥＬ素子５０、第１ＴＦＴ（スイッチング用薄膜トランジスタ）１０、補助容量Ｃｓ、第２ＴＦＴ（素子駆動用薄膜トランジスタ）２０を備える。実施形態１と異なり、電源ラインＶＬと有機ＥＬ素子５０との間には単一の第２ＴＦＴ２０が形成されているが、この第２ＴＦＴ２０は、上述の図８と同様に、そのチャネル長方向が、細長く形成された画素の長手方向に沿うように配置されている。そして、本実施形態２では、このように画素領域の長手方向にチャネル長方向が向くように第２ＴＦＴ２０を配置することで、図１０（ａ）のようにチャネル長の非常に長い第２ＴＦＴ２０を配置する場合にも、また、上述の図８に示すように電源ラインＶＬと、有機ＥＬ素子５０との間に第２ＴＦＴ２０や補償用ＴＦＴ３０を配置する必要がある場合にも、有機ＥＬ素子５０の発光領域を最大限確保しながら、面積の限られた１画素領域内に必要なＴＦＴを効率的に配置することを可能としている。

本実施形態２では、画素の長手方向に第２ＴＦＴ２０を配置することで、図１０（ａ）及び図１０（ｂ）に示すように、第２ＴＦＴ２０のチャネル長を十分長くすることを可能としている。第２ＴＦＴ２０のチャネル長を十分長くすることにより、ＴＦＴ耐圧向上による信頼性が向上する。また、第２ＴＦＴ２０のトランジスタ特性の平均化が可能となり、画素毎の第２ＴＦＴ２０の電流供給能力ばらつきを低減でき、この能力ばらつきにより発生する有機ＥＬ素子５０の発光輝度ばらつきを非常に小さくすることが可能となる。

また、本実施形態２においては、実施形態１と同様、第２ＴＦＴ２０は、アモルファスシリコン層をレーザアニールによって多結晶化して得た多結晶シリコン層を半導体層（能動層）１６として用いる。この場合に、レーザアニールの走査方向を第２ＴＦＴ２０のチャネル長方向と一致するような方向に設定する、言い換えるとパルスレーザの照射領域の長手方向エッジがチャネル１６ｃを幅方向に横切るように配置し、かつ上述のように第２ＴＦＴ２０のチャネル長を長くすることによって、第２ＴＦＴ２０の特性ばらつきの低減が可能となる。これは、単一のレーザショットによって第２ＴＦＴ２０のチャネル全領域がアニールされないように調整することが容易で、他の画素の第２ＴＦＴ２０とその特性に大きな差が発生することを防止でき、これにより第２ＴＦＴ２０の特性についてより高い平均化効果を得ることが可能であるためである。

第２ＴＦＴ２０は、有機ＥＬ素子５０に対して駆動電源（電源ラインＶＬ）からの比較的大電流を供給することが要求されるが、能動層１６に多結晶シリコンを用いたｐ−Ｓｉ−ＴＦＴを第２ＴＦＴ２０に用いる場合、要求能力と比較してｐ−Ｓｉの移動度は十分な値であり、第２ＴＦＴ２０はそのチャネル長を長く設計しても十分な電流供給能力を発揮することできる。また、第２ＴＦＴ２０は、電源ラインＶＬに直接接続されるため要求耐圧が高く、チャネル長ＣＬは、チャネル幅よりも大きくすることが要求されることが多い。従って、このような観点からも第２ＴＦＴ２０は、十分に長いチャネル長とすることが好適であり、そのために第２ＴＦＴ２０をそのチャネル長方向が画素領域の長手方向に沿うように形成することで、１画素領域内に長いチャネルを備える第２ＴＦＴ２０を効率的に配置することが可能となる。

表示面上に複数の画素がマトリクス状に配置されて構成される表示装置では、多くの場合、垂直方向（列方向）よりも水平方向（行方向）の方がより高い解像度が要求されるため、各画素は、上述の図８や図１０（ａ）に示すように列方向に長い形状に設計される傾向が強い。このような場合に、列方向にチャネル長方向が向くように第２ＴＦＴ２０を配置すれば、画素領域の長手方向にチャネル長方向が沿うことになり、上述のような要求されるチャネル長の確保が容易となる。

また、本実施形態２に示すように、各画素に表示素子を駆動するためのスイッチ素子が設けられるアクティブマトリクス型表示装置では、列方向に第１ＴＦＴ１０にデータ信号を供給するデータラインＤＬが配置され、行方向には選択ライン（ゲートライン）ＧＬが配置される。そこで、データラインＤＬの延びる方向（列方向）にチャネル長方向が沿うように第２ＴＦＴ２０を配置することで、長いチャネル長を確保しつつ、第２ＴＦＴ２０を効率的に画素領域内に配置することが容易となる。なお、図１０の例では、駆動電源Ｐｖｄｄから電源ラインＶＬによって各画素に電力が供給されるレイアウトが採用されており、この電源ラインＶＬについてもデータラインＤＬと同様に列方向に延びているので、第２ＴＦＴ２０のチャネル長方向は、この電源ラインＶＬの延在方向とも一致している。

ところで、本実施形態２では、上述のように第２ＴＦＴ２０のチャネル長方向が、レーザアニールの走査方向と一致するように、或いは列方向（データラインＤＬの延在方向）に平行となるように設定しているが、第１ＴＦＴ１０については、ゲートラインＧＬの延びる行方向にそのチャネル長方向が一致するように配置されている。よって、本実施形態２においては、第１ＴＦＴ１０と第２ＴＦＴ２０とでは、そのチャネル長方向が互いに異なった配置になっている。

次に本実施形態２に係る表示装置の断面構造について図１０（ｂ）を参照して説明する。図１０（ｂ）は、第２ＴＦＴ２０及びこのＴＦＴ２０と接続される有機ＥＬ素子５０の断面構造を示している。なお図示しない第１ＴＦＴ１０については、チャネルの長さ、ダブルゲートであること、及び能動層６の導電型が異なること等を除けば、基本構成は、図１０（ｂ）の第２ＴＦＴ２０とほぼ共通している。

実施形態１において例示した第１及び第２ＴＦＴは、共にボトムゲート構造であるが、本実施形態２では第１及び第２ＴＦＴ１０，２０は、能動層よりゲート電極が上層に形成されたトップゲート構造を採用している。もちろん、トップゲート構造に限られるものではなく、ボトムゲート構造であってもよい。

第２ＴＦＴ２０の能動層１６及び第１ＴＦＴ１０の能動層６は、上述のように共に、基板１上に形成されたアモルファスシリコン層をレーザアニールして多結晶化して得られた多結晶シリコンより構成されている。多結晶シリコンからなる能動層６及び能動層１６の上にはゲート絶縁膜４が形成されている。第１ＴＦＴ１０及び第２ＴＦＴ２０の各ゲート電極２及び２５は、このゲート絶縁膜４の上に形成されており、第２ＴＦＴ２０のゲート電極２５は、第１ＴＦＴ１０の能動層６と一体の補助容量Ｃｓの第２電極８に接続され、図１０（ａ）に示すように補助容量Ｃｓとの接続部分から列方向に延びてゲート絶縁膜４上に能動層１６の上方を広く覆うようにパターニングされている。

第２ＴＦＴ２０の能動層１６は、ゲート電極２５によって上方が覆われている領域がチャネル領域１６ｃであり、このチャネル領域１６ｃの両側にはそれぞれソース領域１６ｓと、ドレイン領域１６ｄが形成されている。本実施形態２では、この能動層１６のソース領域１６ｓは、補助容量Ｃｓの近傍において、ゲート絶縁膜４及び層間絶縁膜１４を貫通して形成されたコンタクトホールを介して電源ラインＶＬと電気的に接続されている。また、ドレイン領域１６ｄは、マトリクスの次行に相当するゲートラインＧＬの近傍で、ゲート絶縁膜４及び層間絶縁膜１４を貫通して形成されたコンタクトホールを介してコネクタ（配線層）４０と接続されている。コネクタ４０は、ドレイン領域１６ｄとの接続領域から有機ＥＬ素子５０の形成領域まで延び、上記層間絶縁膜１４及び電源ラインＶＬ及びコネクタ４０を覆って形成されている第１平坦化絶縁層１８に形成されたコンタクトホールを介して有機ＥＬ素子５０のＩＴＯ電極（陽極）５２と電気的に接続されている。

また、図１０（ｂ）では、上記第１平坦化層１８の上には、有機ＥＬ素子５０の陽極５２の形成中央領域のみ開口され、陽極５２のエッジ、配線領域及び第１及び第２ＴＦＴの形成領域を覆うように第２平坦化絶縁層６１が形成されている。そして、有機ＥＬ素子５０の発光素子層５１が、陽極５２及び第２平坦化絶縁層６１上に形成されている。また発光素子層５１の上には全画素共通の金属電極５７が形成されている。

次に、第２ＴＦＴ２０のチャネル長ＣＬと、レーザの移動ピッチＰとの関係について説明する。上述のように、第２ＴＦＴ２０のチャネル長ＣＬについては、十分長くすることが好適であるが、１回のパルスレーザでチャネル全領域がアニールされないようにするためにはレーザの移動ピッチＰがチャネル長ＣＬに対し、Ｐ＜ＣＬとなることが好ましい。移動ピッチＰは、レーザアニール装置の光学系システム等の設定により調整可能である場合があり、このような場合、ＣＬ＞Ｐとなるように装置を調整することが好適である。例えば２００ｄｐｉ程度の解像度の表示装置の場合、画素行方向の長さは３０μｍ程度であっても、列方向は８０μｍ程度を確保することができる。さらに、レーザの移動ピッチＰ２０μｍ〜３５μｍの場合において、第２ＴＦＴ２０をそのチャネル長方向が画素長手方向に向くように配置することでチャネル長ＣＬは５０μｍ〜８０μｍ程度を確保でき、上記関係を満たすことができる。このような関係であれば第２ＴＦＴ２０のチャネル領域１６ｃは、必ず複数回パルスレーザが照射されて多結晶化されることとなり、同様に複数回のパルスレーザ照射により多結晶化される他の画素の第２ＴＦＴ２０との間で、その特性の差を低減することが可能となる。

以上の説明では、１画素内において有機ＥＬ素子５０と、電源ラインＶＬとの間に単一の第２ＴＦＴ２０が形成されている。しかし、第２ＴＦＴ２０は、１画素内に複数設けられていてもよい。図１１は、１画素内で、複数の第２ＴＦＴ２０が電源ライン１６と有機ＥＬ素子５０との間に並列接続される場合のレイアウトの一例を示している。なお、図１１に示す画素構成の等価回路は、上述の図６の回路において補償用ＴＦＴ３０を除いた場合と同等であり、２つの第２ＴＦＴ２０のソース領域１６ｓａ、１６ｓｂが共に電源ラインＶＬに接続され、ドレイン領域１６ｄａ、１６ｄｂが共にそれぞれコンタクト４０を介して有機ＥＬ素子５０の陽極５２に接続されている。このように１画素内に第２ＴＦＴ２０を複数設けることで、１画素について複数の第２ＴＦＴ２０の両方が同時に不良となって有機ＥＬ素子に電流供給不能となる確率を最低でも半分以下に低減することができる。

２つの第２ＴＦＴ２０ａ、２０ｂの配置については、図１０と同様に、画素領域の長手方向（ここではデータラインＤＬの延在方向にも一致）に対し、そのチャネル長方向がほぼ平行となるように配置する。このような配置により、発光領域を最大限確保しつつ各チャネル長ＣＬをできるだけ長く確保することが可能となっている。さらに、レーザアニールの走査方向については、図１１においても、２つの第２ＴＦＴ２０ａ、２０ｂのいずれのチャネル長方向にも平行となるように設定されている。また、両能動層１６ａ、１６ｂは一直線上に並べられている。複数の第２ＴＦＴ２０ａ、２０ｂの各能動層が必ずしも互いに一直線上に並ぶことは必須ではないが、第２ＴＦＴ２０ａ、２０ｂの各チャネル領域１６ｃａ、１６ｃｂは、レーザ走査方向に対し、互いに完全に一致せずに、若干でもずれていることにより、ＴＦＴ２０ａ，２０ｂの特性が同じようにばらつくことをより確実に防止できる。即ち、チャネル長方向が互いにレーザ走査方向にずれていることで、同一のパルスによって２つのＴＦＴのチャネルが同時にアニールされる可能性が減少し、第２ＴＦＴ２０ａ、２０ｂの特性が全く同じように設定値からずれたり、両方のトランジスタが同時に動作しないといった問題発生の可能性を大幅に低減でき、画素毎における有機ＥＬ素子６０に供給する総電流量のばらつきを低減できる。

２つの第２ＴＦＴ２０ａ、２０ｂのチャネル長ＣＬａ、ＣＬｂは、そのいずれもが上述のようにレーザの移動ピッチＰより大きいことが望ましい。さらに、複数の第２ＴＦＴ２０ａ，２０ｂのチャネル１６ｃａと、１６ｃｂとの離間距離Ｌについても、レーザの移動ピッチＰよりも大きくすることがより好ましい。しかし、図１１のように複数の第２ＴＦＴ２０が１画素内に配置されている場合、少なくとも２つのＴＦＴ２０ａ、２０ｂの合計チャネル長と上記離間距離Ｌの合計が、移動ピッチＰより大きければ、レーザアニールによって、１画素内の複数のトランジスタＴＦＴ２ａ、ＴＦＴ２ｂに同時不具合が生ずる又は同じように特性がずれることを防止でき、画素毎での特性ばらつき低減効果が得られる。

［実施形態３］
次に、実施形態３として、１画素内において、複数の第２ＴＦＴ２０と対応する有機ＥＬ素子５０とのより効率的な接続方法について説明する。上述の実施形態１及び実施形態２の図１１に示すように、１画素内で、有機ＥＬ素子５０と電源ラインＶＬとの間に複数の第２ＴＦＴ２０を設けることは、信頼性向上、特性向上などの観点で好適である。このように複数の第２ＴＦＴ２０を１画素内に設ける場合、図１１に示したように、第２ＴＦＴ２０ａ、２０ｂと有機ＥＬ素子５０とをそれぞれ接続することで、電源ラインＶＬから有機ＥＬ素子５０への第２ＴＦＴ２０を介してた電流供給がより確実となる。しかし、図１０（ｂ）に示すような透明な陽極５２から下方の基板１を経て外部に発光層５５からの光を射出するタイプの有機ＥＬ素子の場合、コンタクト部は遮光されることが多い。例えば、図９（ｃ）や図１０（ｂ）では、有機ＥＬ素子５０の第２ＴＦＴ２０との接続は、金属配線である配線層４０を介して行われており、この配線層４０と陽極５２とのコンタクト部では、陽極５２の下方に遮光性の配線層４０が存在しており、この領域では発光層５５からの光は基板１側に通り抜けることはできない。従って、第２ＴＦＴ２０と有機ＥＬ素子５０とのコンタクト部を第２ＴＦＴ２０の個数ｎと同じ数だけ設けるとコンタクト数に比例して発光面積が減少してしまう。

そこで、発光面積の減少を最小限とするためには、１画素当たりの第２ＴＦＴ２０の数ｎ（ｎ≧２）に対し、該第２ＴＦＴ２０と有機ＥＬ素子５０とのコンタクト数をｎ−１以下とすることが好適である。上述の図８や、以下に説明する図１２，図１３及び図１４では、ｎ個の第２ＴＦＴ２０と有機ＥＬ素子５０とをｎ−１以下のコンタクト数で接続している。なお、以降で説明する各図において、既に説明した図面と共通する部分には同一符号を付し、説明を省略する。

図１２では、電源ラインＶＬと有機ＥＬ素子５０との間に２つの第２ＴＦＴ２０ａ，２０ｂを並列接続した場合の有機ＥＬ素子５０とのコンタクト方法を示している。なお、２つの第２ＴＦＴ２０ａ，２０ｂは、上述の図１１と同様、そのチャネル長方向が画素の長手方向（データラインＤＬの延在方向）、又はレーザアニールの走査方向に対して平行となるように配置され、さらに互いにずれるように配置されており、画素間での輝度ばらつきの低減、信頼性向上を図っている。

図１２の例では、単一の島状にパターニングされたｐ−Ｓｉからなる半導体層が２つの第２ＴＦＴ２０ａ、２０ｂの能動層１６ａ，１６ｂとして用いられている。この半導体パターンはその列方向の両端側が、各第２ＴＦＴ２０ａ、２０ｂのソース領域（ｐ−ｃｈＴＦＴの場合）１６ｓａ、１６ｓｂであり、それぞれ電源ラインＶＬと接続されている。また、半導体パターンの中央付近が２つのＴＦＴ２０ａ，２０ｂのドレイン領域（ｐ−ｃｈＴＦＴの場合）１６ｄａ及び１６ｄｂは、２つのＴＦＴの間に配された単一の配線層４０と、層間絶縁膜１４及びゲート絶縁膜４を貫通して形成された共通のコンタクトホールにおいて接続されている（図１０（ｂ）参照）。

この配線層４０は、有機ＥＬ素子５０の陽極形成領域に延び、図１０（ｂ）の断面構造と同様に第１平坦化絶縁層１８に開口された１カ所のコンタクトホールを介して有機ＥＬ素子５０の陽極５２と接続されている。ここで、配線層４０と陽極５２と接続位置は、図１２において、陽極５２の画素長手方向の中央付近となっている。コンタクト位置は、図１２のように限定されるわけではないが、図１２のように陽極５２の比較的中央付近に近い位置に配置されることにより、金属電極と比較すると高抵抗なＩＴＯなどからなる陽極５２の形成領域内での電流密度の平均化効果が得られ、各画素の発光面内での発光輝度の均一性を高めることが可能である。

図１３に示す例では、第２ＴＦＴ２０の数を３とし、これら３つのＴＦＴ２０−１、２０−２、２０−３を電源ラインＶＬと有機ＥＬ素子５０の陽極５２との間に並列接続している。３つの第２ＴＦＴ２０の能動層１６は、一体であり、チャネル長方向は図中の行方向に設定されている。第２ＴＦＴ２０ー１〜３の各チャネル領域１６ｃ１〜３は、互いにそのチャネル幅方向において、能動層１６のパターンが開口されていることで分離されている。

この３つの第２ＴＦＴ２０は、ここでは、電源ラインＶＬと１カ所で接続され、また単一の配線層４０により、有機ＥＬ素子５０の陽極５２とも１カ所で接続され、ゲート電極２５は、３つのＴＦＴについて共通であり、補助容量Ｃｓの第２電極８に電気的に接続され、かつ補助容量Ｃｓ付近から列方向に延びた金属配線によって構成されている。図１３の構成例では、３つの第２ＴＦＴ２０−１〜３と有機ＥＬ素子５０とが１つのコンタクト部によって接続されており、有機ＥＬ素子５０の形成領域に占めるコンタクト部の割合を低くでき、１画素当たりの開口率、つまり、発光面積を高くすることができる。

図１４に示す例では、第２ＴＦＴ２０の数を４とし、これら４つのＴＦＴ２０−１〜４は、電気的には電源ラインＶＬと有機ＥＬ素子５０の陽極５２との間に並列接続されている。４つの第２ＴＦＴ２０の能動層１６は、一体で構成され、各ＴＦＴ２０ー１〜４のチャネル長方向は、図１２等と同様、画素領域の長手方向又はデータラインＤＬの延在方向に平行に設定され、４つがほぼ一直線上に並んでいる。

４つの第２ＴＦＴ２０−１〜４は、ここでは、電源ラインＶＬと３カ所で接続され、第１、第２配線層４０−１及び４０−２により、有機ＥＬ素子５０の陽極５２と２カ所で接続されている。図１４の構成例では、単一の能動層１６の最も外側に位置するＴＦＴ２０−１、２０−４の各ソース領域１６ｓ₁、１６ｓ₄がそれぞれ単独で電源ラインＶＬと接続され、中央に位置するＴＦＴ２０−２，２０−３の各ソース領域１６ｓ₂及び１６ｓ₃が、共通で電源ラインＶＬに接続されている。第２ＴＦＴ２０−１及び２０−２と、有機ＥＬ素子５０とは、第２ＴＦＴ２０−１及び２０−２の間から素子５０に延びる第１配線層４０−１にドレイン領域１６ｄ₁及び１６ｄ₂が接続され、この第１配線層４０−１は有機ＥＬ素子５０の形成領域に延び、素子の陽極５２と接続されている。また、第２ＴＦＴ２０−３及び２０−４と、有機ＥＬ素子５０とは、第２ＴＦＴ２０−３及び２０−４の間から素子５０に延びる第２配線層４０−２にドレイン領域１６ｄ₃及び１６ｄ₄が接続され、この第２配線層４０−２は有機ＥＬ素子５０の形成領域に延び、素子の陽極５２と接続されている。このように、４つの第２ＴＦＴ２０−１〜４と有機ＥＬ素子５０とは２カ所のみ接続されており、４つの第２ＴＦＴ２０−１〜４を設けることによる発光領域の減少を抑制している。

また、図１４の構成においては、４つの第２ＴＦＴ２０−１〜４を画素の長手方向に沿ってほぼ一直線上にチャネル長方向が向くように配置しているため、第２ＴＦＴ２０−１〜４を効率的に１画素内に配置することを可能としている。

［実施形態４］
次に、図１５〜図２０を参照して、第２ＴＦＴ２０と有機ＥＬ素子５０との接続構造について説明する。実施形態３において説明したように、有機ＥＬ素子５０と第２ＴＦＴ２０とのコンタクト領域は、透明陽極５２を透過し下方の基板１から外部に光を放射する方式（ボトムエミッション）の場合、非発光領域となることが多い。また、多くの集積回路などにおいては集積度の向上、表示装置であれば解像度の向上などを実現するためには、コンタクト面積をできる限り少なくすることが望まれる。このような観点からは、第２ＴＦＴ２０の能動層１６と、有機ＥＬ素子５０の陽極５２とを直接接続する場合も、接続特性の向上のため直接接続せず金属接続層（Ａｌ層やＣｒ層など）を介在させる場合においても、図１５に示すように層間絶縁膜１４の第１コンタクトホール７０，第１平坦化絶縁層１８の第２コンタクトホール７２を重ねて形成することが好ましい。

しかし、複数のコンタクトホールを図１５（ａ）に示されるように重ねて形成した場合、コンタクトホール合計段差（ｈ７０＋ｈ７２）が大きくなり、コンタクトホール上に形成される層の表面平坦度が低下する。さらに、陽極エッジ領域における発光素子層５１のカバレッジ不良による陽極５２と陰極５７との短絡を防止するため、図１５（ａ）に示すように陽極５２のエッジ領域を覆う第２平坦化絶縁層６１が採用される場合があるが、この第２平坦化絶縁層６１は陽極５２の中央領域では開口される。従って、第２平坦化絶縁層６１の開口部は、上記第１及び第２コンタクトホール７０及び７２の近傍に形成されることとなり、発光素子層５１の形成面は、さらにこの第２平坦化絶縁層６１の開口による段差ｈ７４の影響も受けることとなる。

一方、有機ＥＬ素子５０は、発光素子層５１に電流を流すことで発光層５５に含まれる発光性有機化合物を発光させており、発光素子層５１の層内において、その厚さに大きな差があると、他より薄い部分で電界集中が起きやすく、そのような部分にダークスポットが発生しやすいことが知られている。ダークスポットは表示品質を低下させ、また素子駆動により拡大することも多いため、素子寿命を短くしてしまうことにもなる。従って、コンタクト領域の上層に有機ＥＬ素子５０を形成する場合には、発光素子層５１の形成面の平坦性をできるだけ高めることが要求され、発光素子層５１が非常に凹凸の多い面に形成されることになる図１５のようなコンタクト構造は発光素子層５１の信頼性向上などの観点からは好ましくない。

図１６は、以上をふまえ、発光素子層５１の形成面での平坦性を高めた接続方法の例を示している。図１６（ａ）は第２ＴＦＴ２０の能動層１６と、有機ＥＬ素子５０の陽極５２とのコンタクト部分の断面構造、図１６（ｂ）は、このコンタクト部分の概略平面構造を示している。図１６に示す接続構造は、陽極５２のエッジ領域を覆う第２平坦化絶縁層６１が存在することと、第２ＴＦＴがトップゲートである点を除き、実施形態１において説明した図８及び図９と共通し、配線層４０と陽極５２との接続位置が、配線層４０と第２ＴＦＴ２０の能動層１６との接続位置とずれて配置されている。このようなレイアウトを採用することで、配線層４０と陽極５２とのコンタクト領域では、陽極表面、つまり発光素子層５１の形成面は、第２コンタクトホール７２による段差ｈ７２の影響を受けるだけで、図１５のように第１コンタクトホール７０による段差ｈ７０の影響を受けない。従って、図１５と図１６の比較からも理解できるように、発光素子層形成面、特に発光層５５が形成され各画素の発光領域における素子層形成面の平坦性の向上が図られている。

図１７は、上記図１６における発光素子層の形成面を更に平坦にするための方法を示している。図１７に示す例では、図１６と同様に、配線層４０と有機ＥＬ素子５０の陽極５２とを接続する第２コンタクトホール７２の形成位置を第１コンタクトホール７０の形成位置からずらすと共に、第２平坦化絶縁層６１によって第２コンタクトホール７２を覆っている。従って、発光層５５の形成される領域では、第１コンタクトホール７０はもちろんのこと第２コンタクトホール７２による段差の影響も受けず、発光素子層形成面の平坦性を一段と向上することが可能となっている。また、第２平坦化絶縁層６１は陽極５２のエッジ領域を覆っているので陽極５２と陰極５７とのショートなども確実に防止されている。

ここで、有機ＥＬ素子の発光領域は、陽極５２と陰極５７とが間に配置される発光層５５を挟んで対向する領域となり、陽極５２と発光素子層５１との間に第２平坦化絶縁層６１が形成されている領域は発光しない。従って、図１７に示す構成では、厳密には第２平坦化絶縁層６１が陽極５２のエッジだけでなく第２コンタクトホール７２の上方まで覆うため、その分発光領域は減少することとなる。しかし、既に説明したように下層に遮光性の配線層４０などが形成されていると、配線層４０の形成領域は外部から見れば非発光領域となる。従って、図１７のように第２平坦化絶縁層６１が第２コンタクトホール７２を覆う構造を採用してもそれによる１画素当たりの実際の発光面積の減少を抑制することができる。

第２平坦化絶縁層６１によってコンタクトホールを覆う方法は、上述の図１５のように第１及び第２コンタクトホール７０、７２が重ねて配置されるレイアウトに採用することによっても、発光素子層形成面の平坦性向上効果を発揮する。即ち、図１８に示すコンタクト部の断面構造のように、第２ＴＦＴ２０の能動層１６と有機ＥＬ素子５０の陽極５２とが重ねて形成された第１及び第２コンタクトホール７０、７２によって接続され、この２つのコンタクトホールによって陽極５２の上面が深く窪んだ領域を第２平坦化絶縁層６１で覆う。従って、コンタクトホール７０及び７２の上方における発光素子層形成面は、第２平坦化絶縁層６１によって形成された平坦性の良い面となる。また、図１８では２つのコンタクトホール７０、７２を同じ位置に形成することで、１画素内での素子配置効率が高く、また、発光領域の向上に寄与することも容易となる。

図１９は更に別の発光素子層形成面の平坦化方法を説明している。図１７と相違する点は、第２コンタクトホール７２の形成領域において、陽極５２上に第２平坦化絶縁層６１ではなく、埋め込み層６２を選択的に形成してコンタクトホールによる窪みを埋めていることである。このようにコンタクトホール７２を覆う陽極５２上に選択的に埋め込み層６２を形成することによって、第２平坦化絶縁層６１等を設けない場合であっても、コンタクトホール上の発光素子層形成面を平坦にすることができる。また、図２０に示すように、第１及び第２コンタクトホール７０、７２を重ねて形成する場合に図１９と同様に埋め込み層６２を採用しても良い。図２０では、２つのコンタクトホールが重ねて形成される領域において、陽極５２上に埋め込み層６２を選択的に形成しており、２つのコンタクトホールによって形成される深い窪みが埋められている。図１９及び図２０のいずれにおいても、発光素子層５１は、コンタクトホール形成領域においては、埋め込み層６２の平坦な面の上に形成されることとなり、この領域での発光素子層の不具合発生を防止することができる。

なお、第２平坦化絶縁層６１及び上記埋め込み層６２の材質は上面が平坦となればどのようなものでも良いが、発光素子層５１と反応したり含水性でなく安定で絶縁性の材料が良い。例えばポリイミドや、ＨＭＯＳＯ、ＴＯＭＣＡＴ、ＴＥＯＳなどを用いることができる。

１ 基板（透明基板）、２，２５，３５ ゲート電極、４ ゲート絶縁膜、６，１６ 能動層（ｐ−ｓｉ膜）、１０ 第１ＴＦＴ（スイッチング用ＴＦＴ）、１４ 層間絶縁膜、１８ 平坦化絶縁層、２０，２２，２４ 第２ＴＦＴ（素子駆動用ＴＦＴ）、３０，３２，３４ 補償用ＴＦＴ、４０，４２ コネクタ（配線層）、４１ 金属接続層、５０ 有機ＥＬ素子、５１ 発光素子層、５２ 陽極、５３ 第１ホール輸送層、５４ 第２ホール輸送層、５５ 有機発光層、５６ 電子輸送層、５７ 陰極、ＧＬ ゲートライン、ＶＬ 電源ライン、ＤＬデータライン。

Claims (5)

1. マトリクス状に配置された複数の画素のそれぞれが、少なくとも、被駆動素子と、駆動電源からの電力を被駆動素子に供給する素子駆動用薄膜トランジスタと、前記素子駆動用薄膜トランジスタの特性ばらつきを補償する補償用薄膜トランジスタと、を備えるアクティブマトリクス型の表示装置であり、
   前記複数の画素の各画素領域は、マトリクスの行及び列方向の辺のうちの一方が他方より長く、前記素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタは、それらのチャネル長方向が、前記画素領域の長い方の辺に沿って配置されており、
   前記素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタのチャネル長方向が、該トランジスタのチャネル領域をアニールするための線状パルスレーザの走査方向に沿うように該素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタが形成されていることを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記画素領域は、マトリクスの行方向よりも列方向の辺が長く、前記素子駆動用薄膜トランジスタは、そのチャネル長方向が、前記列方向に沿って配置されていることを特徴とする表示装置。
3. 電源ラインからの駆動電流を対応する被駆動素子に供給する少なくとも一つの素子駆動用薄膜トランジスタと、選択時に供給されるデータに基づいて前記素子駆動用薄膜トランジスタを制御するスイッチング用薄膜トランジスタと、前記素子駆動用薄膜トランジスタの特性ばらつきを補償する補償用薄膜トランジスタと、を備え、
   前記素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタのチャネル長方向は、前記スイッチング用薄膜トランジスタに前記データ信号を供給するデータラインの延びる方向に沿うように配置されており、
   前記素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタのチャネル長方向が、該トランジスタのチャネル領域をアニールするための線状パルスレーザの走査方向に沿うように該素子駆動用薄膜トランジスタ及び前記補償用薄膜トランジスタが形成されていることを特徴とする、半導体装置。
4. 前記素子駆動用薄膜トランジスタのチャネル長方向は、前記スイッチング用薄膜トランジスタのチャネル長方向と一致しないことを特徴とする、請求項３に記載の半導体装置。
5. 前記被駆動素子は、有機化合物を発光層に用いた有機エレクトロルミネッセンス素子であることを特徴とする、請求項１または請求項２に記載の表示装置、または請求項３〜４のいずれか一つに記載の半導体装置。
   

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