JP5394766B2 - Ｓｏｉ基板の作製方法 - Google Patents

Description

ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法及び半導体装置の作製方法に関する。

近年、ＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来、バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。

ＳＯＩ構造を有する基板（以下、ＳＯＩ基板ともいう）としては、ＳＩＭＯＸ基板、貼り合わせ基板等が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ Ｏｘｉｄｅ）を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板では、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な厚みで制御性良く形成できるが、酸素イオンの注入に長時間を要するため時間及びコストに問題がある。また、酸素イオンの注入の際に、単結晶シリコン薄膜にダメージを与えてしまいがちであるという問題もある。

貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から研削・研磨し、薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する薄膜化技術も提案されている（例えば、特許文献１参照）。

また、このようなスマートカット法を用いて単結晶シリコン層をガラスからなる支持基板上に形成する方法が提案されている（例えば、特許文献２参照）。

また、ＳＯＩ基板を用いた半導体装置の生産性を向上し、大型の半導体装置の提供を可能とするために、ＳＯＩ基板の大面積化が求められている。例えば特許文献３では、大面積の支持基板上に、複数のシリコンウエハを並べて接合させ、当該複数のシリコンウエハ上にエピタキシャル成長膜を形成して大面積のＳＯＩ基板を作製する方法が提案されている。

特開平５−２１１１２８号公報 特開平１１−１６３３６３号公報 特開２００３−２５７８０４号公報

ガラス基板はシリコンウエハよりも大面積化が可能であり且つ安価な基板であるため、主に、液晶表示装置等の製造に用いられている。ガラス基板をベース基板（被分離用基板）として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となる。この場合、スマートカット法を用いてガラス基板上に絶縁膜を介して単結晶半導体膜を形成するには、分離用基板としてシリコンウエハを用いて、被分離用基板であるガラス基板にシリコンウエハの一部を分離して形成する必要がある。

しかしながら、分離用基板と被分離用基板の特性（熱膨張係数、反り量等）が異なる場合、接合後に行う熱処理等により貼り合わせ不良を生じる恐れがある。特に、被分離用基板としてガラス基板等の半導体基板以外の基板を用いる場合には、接合させる基板同士が異なるため、貼り合わせ不良が生じやすい。

また、分離用基板を繰り返し再利用して用いる場合、当該分離用基板を繰り返し再利用することにより分離用基板の品質が低下し、当該分離用基板を用いて製造したＳＯＩ基板の品質が低下する恐れがある。特に、１枚のシリコンウエハを用いてできるだけ多くのＳＯＩ基板を作製しようとする場合には、シリコンウエハを繰り返し再利用することにより基板の膜厚が小さくなっていくため製造過程で分離用基板が破損する恐れや、貼り合わせ不良が生じる確率が高くなる恐れがある。また、１枚のシリコンウエハから１枚目に作製されたＳＯＩ基板とｎ（ｎは２以上の自然数）枚目に作製されたＳＯＩ基板の品質に差が生じてしまう恐れがある。

また、特にガラス基板が大面積である場合、複数枚のシリコンウエハを大面積のガラス基板に貼り合わせる必要があるが、複数のシリコンウエハをガラス基板上に密に貼り合わせても、隣接する部分には少なくとも１００μｍ〜２００μｍ程度の間隙（継ぎ目）が出来てしまうという問題がある。特許文献３には、この間隙にアモルファス半導体層を形成し、当該アモルファス半導体層をエピタキシャル成長させることで、大面積の単結晶半導体膜を形成する方法が開示されている。しかしながら、１００μｍ〜２００μｍ程度の間隙に形成されたアモルファス半導体層をエピタキシャル成長させて単結晶化するには、長時間の熱処理を加える必要が有り、作業効率が非常に悪い上に、ガラス等の耐熱性の低い基板は長時間の熱処理に不向きである。また、間隙に形成されたアモルファス半導体層をエピタキシャル成長によって単結晶化する場合、シリコンウエハ由来の単結晶半導体層をシード層として横方向に結晶成長するが、横方向に結晶成長させることで、単結晶半導体層の表面に凹凸が形成されてしまうという問題がある。

上述した問題に鑑み、特に大面積のＳＯＩ基板を作製するに際し、貼り合わせ不良を低減し、且つ大面積の単結晶半導体膜を形成することを可能とするＳＯＩ基板の作製方法を提供することを目的の一とする。

また、複数のＳＯＩ基板を作製するに際し、分離用基板の消費及び破損を抑制し、複数のＳＯＩ基板間における品質の差異を低減させるＳＯＩ基板の作製方法を提供することを目的の一とする。

また、本発明の一態様は、絶縁表面を有する第１の基板上に、互いに離間して複数の第１の単結晶半導体膜を設け、第１の基板を覆うように、第１の単結晶半導体膜上に半導体膜を形成し、第１の単結晶半導体膜を露出させるように、半導体膜の平坦化処理を行い、第１の単結晶半導体膜及び半導体膜上に、第１の絶縁膜を形成し、所定の深さに第１の脆化層が形成された複数の単結晶半導体基板を前記半導体膜と重畳するように、第１の絶縁膜上に重ね合わせ、熱処理により第１の脆化層にて分離することにより、第１の絶縁膜上に、複数の第２の単結晶半導体膜を形成する。次いで、第２の単結晶半導体膜をマスクとして第１の絶縁膜をエッチングして、第１の単結晶半導体膜を露出させ、第１の基板上に、第１及び第２の単結晶半導体膜をシード層として第３の単結晶半導体膜を形成する。次いで、第３の単結晶半導体膜にイオンを導入して、第２の脆化層を形成し、第３の単結晶半導体膜上に、接合層として機能する第２の絶縁膜を形成し、第１の基板と、絶縁表面を有する第２の基板とを重ね合わせて熱処理を行い、第２の脆化層にて第３の単結晶半導体膜を分離することにより、第２の絶縁膜を介して第２の基板上に第３の単結晶半導体膜の一部を固定するＳＯＩ基板の作製方法である。

また、上述したＳＯＩ基板の作製方法において、第２の基板上に単結晶半導体膜を形成し、第２の基板上の単結晶半導体膜にイオンを導入して、第３の脆化層を形成し、第２の基板上に第３の絶縁膜を形成し、第３の絶縁膜を介して第２の基板上に、第３の基板を重ね合わせて熱処理を行い、第３の脆化層にて分離することにより、第３の絶縁膜を介して第３の基板上に単結晶半導体膜の一部を固定してもよい。

上記の作製方法は、上記課題の少なくとも一つを解決する。

なお、本明細書中において、ＳＯＩ基板とは、半導体基板と単結晶半導体膜の間に絶縁層が挟まれているものの他、前記半導体基板に代えて、石英基板、ガラス基板、セラミック基板及び金属基板を適用したものも含まれる。

また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。

また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

大面積のＳＯＩ基板を作製する場合であっても、貼り合わせ不良を低減し、且つ大面積の単結晶半導体膜を形成することができる。また、複数のＳＯＩ基板を作製する場合であっても、分離用基板の破損を抑制し、複数のＳＯＩ基板間における品質の差異を低減することができる。

ＳＯＩ基板の作製方法の一例を示す図。 ＳＯＩ基板の作製方法の一例を示す図。 ＳＯＩ基板の作製方法の一例を示す図。 ＳＯＩ基板の作製方法の一例を示す図。 ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 ＳＯＩ基板を用いた半導体装置の作製方法の一例を示す図。 ＳＯＩ基板を用いた半導体装置の一例を示す図。 ＳＯＩ基板を用いた半導体装置の一例を示す図。 ＳＯＩ基板を用いた表示装置の一例を示す図。 ＳＯＩ基板を用いた表示装置の一例を示す図。 ＳＯＩ基板を用いた電子機器を示す図である。 ＳＯＩ基板を用いた電子機器を示す図である。

以下に、実施の形態を図面に基づいて説明する。但し、本明細書で開示する発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態および詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。

まず、第１のＳＯＩ基板１００を準備する（図１（Ａ）参照）。

第１のＳＯＩ基板１００は、第１の基板１０１上に絶縁膜１０２を介して複数の第１の単結晶半導体膜１０３が一列に設けられたものを用いることができる。

第１の基板１０１は、絶縁体でなる基板を用いる。具体的には、第１の基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を用いる。また、本工程の処理温度に耐えうる耐熱性を有し、表面に絶縁膜（例えば、酸化シリコン膜や酸窒化シリコン膜）が形成されたプラスチック基板を用いることができる。第１の基板１０１として大面積化が可能で安価なガラス基板やプラスチック基板を用いることにより、シリコンウエハを用いる場合と比較して低コスト化を図ることができる。本実施の形態では、第１の基板１０１として、シリコンウエハ等の半導体基板以外の基板（非半導体基板）であって、特にシリコンウエハ等の半導体基板よりも大面積の基板を用いる。

絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。

複数の第１の単結晶半導体膜１０３は、それぞれ単結晶シリコン膜等で形成することができる。ここでは、表面から電界で加速されたイオンでなるイオンビームを照射して、所定の深さの領域にイオンを導入することで脆化層を形成したシリコンウエハ等の単結晶半導体基板を、第１の基板１０１と貼り合わせ、熱処理によって分離することで第１の単結晶半導体膜を形成している。

本実施の形態において第１の基板１０１上には、複数枚の単結晶半導体基板から分離された第１の単結晶半導体膜１０３が一列に配置されている。また、第１の単結晶半導体膜１０３と他の第１の単結晶半導体膜１０３とは、必ずしも隙間なく配置する必要はなく、例えば２００μｍ程度以上離して配置されていても構わない。

なお、第１の基板１０１上に複数枚の単結晶半導体基板を貼り合わせる工程は、必ずしも１回の工程とする必要はなく、複数回繰り返して第１の単結晶半導体膜１０３を形成しても良い。また、複数枚の単結晶半導体基板を、複数回に分けて貼り合わせる場合は、第１の基板１０１に貼り合わせる前に、単結晶半導体基板の端部を予めエッチングしておくことで、２回目以降に単結晶半導体基板を貼り合わせた際に、第１の基板１０１上に形成された単結晶半導体膜上にキズを付けてしまうのを防止することができるため好ましい。

第１の単結晶半導体膜１０３の膜厚は、２０ｎｍ〜２５０ｎｍで設けることが好ましい。なお、本明細書における「単結晶」とは、結晶面、結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は非意図的に格子歪みを有するものも含まれる。

次に、複数の第１の単結晶半導体膜１０３上に、半導体膜１０４を形成する（図１（Ｂ）参照）。なお、図１（Ｂ）において、半導体膜１０４は、第１の基板１０１の全面に形成されている。

半導体膜１０４は、ＣＶＤ法等を用いてシリコン膜を２０ｎｍ〜１０００ｎｍで形成することができる。本実施の形態では、複数の第１の単結晶半導体膜１０３上に非晶質半導体膜（例えば、アモルファスシリコン膜）を２０ｎｍ〜２５０ｎｍで形成する。半導体膜１０４の膜厚は、第１の単結晶半導体膜１０３の膜厚に応じて適宜設定すればよい。

また、半導体膜１０４は、半導体材料を含む液体材料をスピンコート法またはインクジェット法等によって塗布し、熱処理によって固化させて形成しても良い。液体材料を用いて半導体膜１０４を形成することで、複数の第１の単結晶半導体膜１０３同士の間隙を充填することができる。液体材料としては、例えば、シクロペンタシラン（略称ＣＰＳ）等の高次シランを有機溶媒に溶解させた溶液を用いることができる。

次いで、半導体膜１０４の表面に平坦化処理を行い、それぞれの第１の単結晶半導体膜１０３を露出させる。平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。例えば、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、半導体膜１０４表面の平坦化を行うことができる。

また、平坦化処理を行う前に、熱処理を行い、それぞれの第１の単結晶半導体膜１０３上に形成された半導体膜１０４をエピタキシャル成長（固相成長）させ結晶化させた後に、平坦化しても良い。第１の単結晶半導体膜１０３上の半導体膜１０４をエピタキシャル成長させることで、第１の単結晶半導体膜１０３の膜厚を厚くすることが可能となる。

熱処理は、加熱炉、レーザー照射、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）又はこれらを組み合わせて用いることができる。例えば、第１の単結晶半導体膜１０３上に半導体膜１０４を形成した後、ＲＴＡにより５００℃〜８００℃で５ｓｅｃ〜１８０ｓｅｃで熱処理を行うことにより、第１の単結晶半導体膜１０３上に形成された半導体膜１０４を結晶化させることができる。

次いで、露出した第１の単結晶半導体膜１０３及び半導体膜１０４上に絶縁膜１０５を形成する（図１（Ｃ）参照）。絶縁膜１０５は、分離用基板との接合する層（接合層）として機能し、ＣＶＤ法やスパッタリング法等により酸化シリコン膜、酸化窒化シリコン膜で設けることができる。また、絶縁膜１０５は接合層として機能するため表面が平坦であることが好ましい。ここでは、有機シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層を形成する。他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。

なお、半導体膜１０４を形成せずに、第１の単結晶半導体膜１０３上に、第１の基板を覆うように絶縁膜１０５を堆積させることで、互いに離間して形成された第１の単結晶半導体膜１０３の間隔を埋め込み、その後、絶縁膜１０５の平坦化処理を行っても構わない。

次に、表面から所定の深さの領域に脆化層１５６を形成した単結晶半導体基板１５７を複数枚用意し、それぞれの単結晶半導体基板１５７の表面を、接合層として機能する絶縁膜１０５上に重ね合わせる（図１（Ｄ）参照）。ここで、単結晶半導体基板１５７は、第１の単結晶半導体膜１０３又は単結晶半導体基板１５７のうち少なくとも一が、第１の基板１０１と重畳する様に、絶縁膜１０５上に配置されている。図１（Ｄ）において単結晶半導体基板１５７は、絶縁膜１０５を介して半導体膜１０４上に重ね合わせられている。また、単結晶半導体基板１５７の両端部において、少なくとも一部が、絶縁膜１０５を介して第１の単結晶半導体膜１０３上に重ね合わせられているのが好ましい。

単結晶半導体基板１５７は、市販の半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズ、直径１８インチ（４５０ｍｍ）の円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。

脆化層１５６は、電界で加速されたイオンでなるイオンビームを照射して、単結晶半導体基板１５７の表面から所定の深さの領域にイオンを導入することにより形成することができる。イオンビームは、ソースガスを励起してソースガスのプラズマを生成し、プラズマから電界の作用によりプラズマに含まれるイオンを引き出すことで生成される。

脆化層１５６が形成される領域の深さは、イオンビームの加速エネルギーと入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層１５６が形成される。イオンを導入する深さで、後の工程において単結晶半導体基板１５７から分離される単結晶半導体膜の厚さが決定する。脆化層１５６が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。

イオンの導入には、質量分離を伴わないイオンドーピング法又は質量分離を伴うイオン注入法を用いることができる。

イオンの導入の際に用いるソースガスとしては、水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。イオンドーピング法で水素ガスを用いた場合、生成するイオン種は、Ｈ^＋、Ｈ_２ ^＋及びＨ_３ ^＋であるが、Ｈ_３ ^＋が最も多く注入されることが好ましい。Ｈ_３ ^＋はＨ^＋、Ｈ_２ ^＋よりもイオンの注入効率がよく、注入時間の短縮を図ることができる。また、後の工程において脆化層に亀裂が生じやすくなる。

また、イオンを導入する前に、単結晶半導体基板１５７上に絶縁膜を設けることが好ましい。絶縁膜を設けることにより、イオン導入に伴い単結晶半導体基板１５７の表面に不純物が付着することや、表面がエッチングされることを防止することができる。絶縁膜としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の単層、又はこれらを積層させた膜を用いることができる。この場合、絶縁膜１０５の上方にこれらの絶縁膜が形成される。

第１のＳＯＩ基板１００上に形成された絶縁膜１０５と単結晶半導体基板１５７表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、第１のＳＯＩ基板１００と単結晶半導体基板１５７を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ等の結合を利用して、水素結合による強固な接合を形成することが可能となる。

なお、第１のＳＯＩ基板１００と単結晶半導体基板１５７を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことが好ましい。これらの処理を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できる。

次に、加熱処理を行い脆化層１５６にて分離（劈開）し、単結晶半導体基板１５７の一部を分離して第１のＳＯＩ基板１００上に形成する（図１（Ｅ）参照）。ここでは、４００℃乃至７００℃の加熱処理を行うことにより、脆化層１５６に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、脆化層１５６に沿って分離することが可能となる。第１のＳＯＩ基板１００上には、複数の単結晶半導体基板１５７が貼り付けられており、そのそれぞれが熱処理によって分離されることで複数の第２の単結晶半導体膜１０６が形成される。なお、図１（Ｅ）に示した分離工程においては、単結晶半導体基板１５７が分離用基板として機能し、第１のＳＯＩ基板１００が被分離用基板として機能している。

次いで、第２の単結晶半導体膜１０６をマスクとして、絶縁膜１０５をエッチングする（図１（Ｆ）参照）。このエッチング工程によって、第２の単結晶半導体膜と他の第２の単結晶半導体膜の間の領域においては、第１の単結晶半導体膜１０３が露出することになる。

次に、露出した第１の単結晶半導体膜１０３及び第２の単結晶半導体膜１０６上に半導体膜１０７を形成する（図１（Ｇ）参照）。

半導体膜１０７は、ＣＶＤ法等を用いてシリコン膜を２０ｎｍ〜１０００ｎｍで形成することができる。本実施の形態では、第１の単結晶半導体膜１０３及び第２の単結晶半導体膜１０６上に非晶質半導体膜（例えば、アモルファスシリコン膜）を２０ｎｍ〜２５０ｎｍで形成する。半導体膜１０７の膜厚は、第２の単結晶半導体膜１０６の膜厚に応じて適宜設定すればよい。

また、半導体膜１０７は、半導体材料を含む液体材料をスピンコート法またはインクジェット法等によって塗布し、熱処理によって固化させて形成しても良い。液体材料を用いて半導体膜１０７を形成することで、第２の単結晶半導体膜１０６と他の第２の単結晶半導体膜との間隙を充填することができる。液体材料としては、例えば、シクロペンタシラン（略称ＣＰＳ）等の高次シランを有機溶媒に溶解させた溶液を用いることができる。

次に、熱処理を行い、第１の単結晶半導体膜１０３及び第２の単結晶半導体膜１０６上に形成された半導体膜１０７をエピタキシャル成長（固相成長）させ結晶化させる（図１（Ｈ）参照）。その結果、第１の単結晶半導体膜１０３及び第２の単結晶半導体膜１０６上に第３の単結晶半導体膜１０８が形成される。ここで、第３の単結晶半導体膜１０８は、第２の単結晶半導体膜１０６と重なる領域においては、第２の単結晶半導体膜１０６をシード層として単結晶半導体膜が縦成長しており、また、第１の単結晶半導体膜１０３と重なる領域においては、第１の単結晶半導体膜１０３をシード層として単結晶半導体膜が縦成長している。

熱処理は、加熱炉、レーザー照射、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）又はこれらを組み合わせて用いることができる。ここでは、第２の単結晶半導体膜１０６上に半導体膜１０７を形成した後、ＲＴＡにより５００℃〜８００℃で５ｓｅｃ〜１８０ｓｅｃの熱処理を行うことにより、半導体膜１０７を結晶化させる。

次いで、第３の単結晶半導体膜１０８の表面に平坦化処理を行う。平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。例えば、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、第３の単結晶半導体膜１０８表面の平坦化を行うことができる。なお、半導体膜１０７の平坦化を行ってから熱処理によって、第３の単結晶半導体膜１０８を形成しても構わない。

次に、第３の単結晶半導体膜１０８に、電界で加速されたイオンでなるイオンビームを照射して、表面から所定の深さの領域に脆化層１０９を形成する（図１（Ｉ）参照）。脆化層１０９は、単結晶半導体基板１５７へ脆化層１５６を形成する際と同様の方法によって形成することができる。

脆化層１０９を形成後、第３の単結晶半導体膜１０８上に、接合層として機能する絶縁膜１１０を形成する。絶縁膜１１０は、分離用基板との接合する層（接合層）として機能し、ＣＶＤ法やスパッタリング法等により酸化シリコン膜、酸化窒化シリコン膜で設けることができる。また、絶縁膜１１０は接合層として機能するため表面が平坦であることが好ましい。ここでは、有機シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層を形成する。他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。

次に、第１のＳＯＩ基板１００上に形成された絶縁膜１１０と、第２の基板１１１の表面とを対向させ、接合層として機能する絶縁膜１１０の表面と第２の基板１１１とを接合させる（図１（Ｊ）参照）。第１のＳＯＩ基板１００上に形成された絶縁膜１１０と第２の基板１１１の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、第１のＳＯＩ基板１００と第２の基板１１１を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ等の結合を利用して、水素結合による強固な接合を形成することが可能となる。

第２の基板１１１は、第１のＳＯＩ基板１００を構成する第１の基板１０１と同一の材料でなる基板を用いるのが好ましい。例えば、第１の基板１０１及び第２の基板１１１としてガラス基板を用いることができる。

第２の基板１１１として第１の基板１０１と同一の材料でなる基板を用いることにより、第１のＳＯＩ基板１００と第２の基板１１１を接合した後に加熱処理を行った場合であっても、それぞれの基板の熱膨張や熱処理前後における基板の収縮の差を小さくすることができる。その結果、接合不良を抑制することが可能となる。

なお、第１のＳＯＩ基板１００と第２の基板１１１を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことが好ましい。これらの処理を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できる。

次に、加熱処理を行い脆化層１０９にて分離（劈開）し、結晶化された半導体膜（第３の単結晶半導体膜１０８）の一部を分離して第２の基板１１１上に固定する（図１（Ｋ）参照）。ここでは、４００℃乃至７００℃の加熱処理を行うことにより、脆化層１０９に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、脆化層１０９に沿って分離することが可能となる。その結果、第２の基板１１１上に、絶縁膜１１０を介して単結晶半導体膜１１３（第３の単結晶半導体膜１０８の一部）が形成され、第１の基板１０１上には、分離されなかった第３の単結晶半導体膜１０８が残存する。なお、図１（Ｋ）に示した分離工程においては、第１のＳＯＩ基板１００は分離用基板として機能し、第２の基板１１１は、被分離用基板として機能している。

以上の工程により、第２の基板１１１上に絶縁膜１１０を介して単結晶半導体膜１１３が設けられた第２のＳＯＩ基板１２０を形成することができる。

上述したように、分離用基板としてＳＯＩ基板を用い、被分離用基板として分離用基板のＳＯＩ基板を構成する基板と同一の材料からなる基板を用いることによって、半導体基板以外の基板から構成されるＳＯＩ基板を作製する場合であっても、貼り合わせ不良を低減することができる。また、被分離用基板である第２の基板１１１を用いて形成された第２のＳＯＩ基板１２０を、分離用基板として用いることにより、複数のＳＯＩ基板の量産工程においてスループットを向上させることができる。

また、本実施の形態によれば、シード層から縦方向に単結晶半導体膜を成長させているために、表面凹凸を形成することなく大面積の単結晶半導体膜を形成することができる。また、シード層を単層で形成する場合には、単結晶半導体基板を隙間なく貼り合わせる必要があるが、本実施の形態においては、第１の単結晶半導体膜と第２の単結晶半導体膜とを互い違いに重畳させて、複数層からなるシード層として用いているため、第１の単結晶半導体膜同士、または第２の単結晶半導体膜同士は、隙間なく配置する必要がない。したがって、単結晶半導体基板を貼り付ける際にアライメントのマージンをとることができる。

また、本実施の形態において、固相成長により単結晶化させる膜厚は、例えば２０ｎｍ〜１０００ｎｍであるため、例えば、２００μｍ程度の間隙に形成された半導体膜を横成長によって単結晶化させる場合と比較して熱処理の時間を極短時間とすることができる。また、熱処理の時間が短時間であるため、耐熱性の低いガラス基板を支持基板として用いることが可能となる。

また、上記工程において、分離後の第１のＳＯＩ基板１００’又は第２のＳＯＩ基板１２０の一方又は両方の表面に平坦化処理を行ってもよい。平坦化処理を行うことにより、分離後に第２の単結晶半導体膜１０６または第３の単結晶半導体膜１０８の表面に凹凸が生じた場合でも表面を平坦化することができる。

平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。ここでは、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザー光を照射することによって、単結晶半導体膜の再結晶化と表面の平坦化を行う。

レーザー光を単結晶半導体膜の上面側から照射することで、単結晶半導体膜の上面を溶融させることができる。溶融した後、単結晶半導体膜が冷却、固化することで、その上面の平坦性が向上した単結晶半導体膜が得られる。レーザー光を用いることにより、第１の基板１０１又は第２の基板１１１が直接加熱されないため、当該第１の基板１０１又は第２の基板１１１基板の温度上昇を抑えることができる。このため、ガラス基板のような耐熱性の低い基板を第１の基板１０１又は第２の基板１１１に用いることが可能である。

なお、レーザー光の照射による単結晶半導体膜の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。一方で、部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体膜中の欠陥を減少させることができる。ここで、完全溶融とは、単結晶半導体膜が下部界面付近まで溶融されて、液体状態になることをいう。他方、部分溶融とは、この場合、単結晶半導体膜の上部は溶融して液相となるが、下部は溶融せずに固相のままであることをいう。

上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザー光を発振することができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。

上述のようにレーザー光を照射した後には、単結晶半導体膜の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体膜の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体膜がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ_６と０_２をプロセスガスに用いて、単結晶半導体膜を薄くすることができる。

なお、分離後の第１のＳＯＩ基板１００’上に、例えば、非晶質半導体膜を成膜してこれを固相成長させる等によって、新たに単結晶半導体膜を成膜することで、図１（Ｈ）に示した第３の単結晶半導体膜１０８を有するＳＯＩ基板として再利用することができる。

本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。

（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法について図面を参照して説明する。具体的には、第２の単結晶半導体膜上に半導体膜を成膜し、成膜と同時にエピタキシャル成長（気相成長）させて第３の単結晶半導体膜を形成する方法に関して上記実施の形態と異なる方法について説明する。

単結晶半導体膜（例えば、単結晶シリコン膜）上に、ＣＶＤ法により所定の条件で半導体膜（例えば、シリコン膜）を成膜することによって、形成される半導体膜を堆積と同時に単結晶シリコン膜をシード層としてエピタキシャル成長（気相成長）させることができる。

例えば、上記図１（Ｆ）までの工程を行った後、第２の単結晶半導体膜１０６上にＣＶＤ法を用いて所定の条件で半導体膜の成膜を行う。その結果、第１のＳＯＩ基板１００上に形成された第１の単結晶半導体膜１０３及び第２の単結晶半導体膜１０６上にエピタキシャル成長（気相成長）させながら半導体膜を成膜することにより、第３の単結晶半導体膜１１４を形成することができる（図２（Ｇ）参照）。

なお、プラズマＣＶＤ法の条件は、微結晶半導体膜を成膜する条件で行う。具体的には、シラン、水素を含む雰囲気下で、水素ガスの流量をシランガスの流量と比較して５０倍以上、好ましくは１００倍以上として行う。

次いで、第３の単結晶半導体膜１１４の表面に平坦化処理を行う（図２（Ｈ）参照）。平坦化処理としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチング処理、レーザー光の照射等により行うことができる。このような条件で行うことによって、成膜と同時にエピタキシャル成長を行うことができる。

なお、図２（Ａ）〜図２（Ｆ）及び図２（Ｉ）〜図２（Ｋ）までの工程は、上記図１（Ａ）〜図１（Ｆ）及び図１（Ｉ）〜図１（Ｋ）と同様に行えばよい。

なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。

（実施の形態３）
本実施の形態では、上記実施の形態に示した方法で作製したＳＯＩ基板を用いて、複数の大面積の単結晶半導体膜を有するＳＯＩ基板を作製する方法及びその場合の基板の利用方法について図面を参照して説明する。

まず、上記実施の形態に示した方法で作製した第２のＳＯＩ基板１２０を用意する（図３（Ａ）参照）。本実施の形態においては、この第２のＳＯＩ基板１２０を分離用基板として利用する。

次いで、第２のＳＯＩ基板１２０上に、半導体膜２０４を形成する（図３（Ｂ）参照）。半導体膜２０４は、ＣＶＤ法等を用いてシリコン膜を２０ｎｍ〜１０００ｎｍで形成することができる。本実施の形態では、単結晶半導体膜１１３上に非晶質半導体膜（例えば、アモルファスシリコン膜）を２０ｎｍ〜２５０ｎｍで形成する。半導体膜２０４の膜厚は、単結晶半導体膜１１３の膜厚に応じて適宜設定すればよい。また、半導体膜２０４は、半導体材料を含む液体材料をスピンコート法またはインクジェット法等によって塗布し、熱処理によって固化させて形成しても良い。

次いで、熱処理を行い、単結晶半導体膜１１３上に形成された半導体膜２０４をエピタキシャル成長（固相成長）させ結晶化させ、単結晶半導体膜２０５を形成する（図３（Ｃ）参照）。なお、実施の形態２で示した方法を用いて、単結晶半導体膜１１３上に、成膜と同時にエピタキシャル成長させることで、単結晶半導体膜２０５を形成しても構わない。

熱処理は、加熱炉、レーザー照射、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）又はこれらを組み合わせて用いることができる。例えば、単結晶半導体膜１１３上に半導体膜２０４を形成した後、ＲＴＡにより５００℃〜８００℃で５ｓｅｃ〜１８０ｓｅｃで熱処理を行うことにより、単結晶半導体膜１１３上に形成された半導体膜２０４を結晶化させることができる。

なお、熱処理の前、もしくは後に、第２のＳＯＩ基板１２０の表面に平坦化処理を行うのが好ましい。第２のＳＯＩ基板１２０の表面が平坦である場合は、平坦化処理は省略することができる。この場合、単結晶半導体膜１１３の表面に凹凸がある場合でも、当該単結晶半導体膜１１３上に形成される単結晶半導体膜２０５（結晶化された半導体膜２０４）の表面は、当該単結晶半導体膜１１３の表面の凹凸より緩和された表面とすることができる。

次いで、単結晶半導体膜２０５の表面に電界で加速されたイオンでなるイオンビームを照射して、所定の深さの領域にイオンを導入することで、脆化層２０６を形成する（図３（Ｄ）参照）。イオンビームは、ソースガスを励起してソースガスのプラズマを生成し、プラズマから電界の作用によりプラズマに含まれるイオンを引き出すことで生成される。脆化層２０６は、実施の形態１で示した単結晶半導体基板１５７へ脆化層１５６を形成する際と同様の方法によって形成することができる。

脆化層２０６を形成後、単結晶半導体膜２０５上に、接合層として機能する絶縁膜２１０を形成する。絶縁膜２１０は、分離用基板との接合する層（接合層）として機能し、ＣＶＤ法やスパッタリング法等により酸化シリコン膜、酸化窒化シリコン膜で設けることができる。また、絶縁膜２１０は接合層として機能するため表面が平坦であることが好ましい。ここでは、有機シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層を形成する。他にも、シランを原料ガスに用いたＣＶＤ法により成膜される酸化シリコン層又は酸化窒化シリコン層を適用することもできる。

次に、第２のＳＯＩ基板１２０上に形成された絶縁膜２１０と、第３の基板２０８の表面とを対向させ、接合層として機能する絶縁膜２１０の表面と第３の基板２０８とを接合させる（図３（Ｅ）参照）。第２のＳＯＩ基板１２０上に形成された絶縁膜２１０と第３の基板２０８の表面とを密着させることにより接合が形成される。この接合は、ファンデルワールス力が作用しており、第２のＳＯＩ基板１２０と第３の基板２０８を圧接することにより、Ｓｉ−Ｈ、Ｓｉ−ＯＨ等の結合を利用して、水素結合による強固な接合を形成することが可能となる。

第３の基板２０８は、第２のＳＯＩ基板１２０を構成する第２の基板１１１と同一の材料でなる基板を用いるのが好ましい。例えば、第２の基板１１１及び第３の基板２０８としてガラス基板を用いることができる。また、ここでは、第２のＳＯＩ基板１２０は分離用基板として機能し、第３の基板２０８は、被分離用基板として機能する。

第３の基板２０８として第２の基板１１１と同一の材料でなる基板を用いることにより、第２のＳＯＩ基板１２０と第３の基板２０８を接合した後に加熱処理を行った場合であっても、それぞれの基板の熱膨張や熱処理前後における基板の収縮の差を小さくすることができる。その結果、接合不良を抑制することが可能となる。

なお、第２のＳＯＩ基板１２０と第３の基板２０８を接合させる前に、接合面をメガソニック洗浄、又はメガソニック洗浄及びオゾン水洗浄を行うことが好ましい。これらの処理を行うことにより、接合面の有機物等のゴミを除去し、表面を親水化できる。

次に、加熱処理を行い脆化層２０６にて分離（劈開）し、結晶化された半導体膜（単結晶半導体膜２０５）の一部を分離して第３の基板２０８上に固定する（図３（Ｆ）参照）。ここでは、４００℃乃至７００℃の加熱処理を行うことにより、脆化層２０６に含まれるイオン（例えば、水素イオン）に微小な空洞の体積変化が起こり、脆化層２０６に沿って分離することが可能となる。その結果、第３の基板２０８上に、絶縁膜２１０を介して単結晶半導体膜２１１（単結晶半導体膜２０５の一部）が形成され、第２のＳＯＩ基板１２０上には、分離されなかった単結晶半導体膜２０５が残存する。

以上の工程により、第３の基板２０８上に絶縁膜２１０を介して単結晶半導体膜２１１が設けられた第３のＳＯＩ基板１３０を形成することができる。この後、第２のＳＯＩ基板は、トランジスタ等の半導体素子形成用のＳＯＩ基板として用いる。また、第３のＳＯＩ基板は、図３（Ａ）に示した分離用のＳＯＩ基板として用いることができる。つまり、本実施の形態では、製造されたＳＯＩ基板を、一回は分離用のＳＯＩ基板として利用し、分離用のＳＯＩ基板として用いられたＳＯＩ基板をトランジスタ等の半導体素子形成用のＳＯＩ基板として用いる。

図３に示した方法を利用してＳＯＩ基板を作製することによって、分離用基板を何回も繰り返し再利用する必要がなくなる。その結果、分離用基板の薄膜化等による破損を防止し、分離用基板の品質の低下に伴うＳＯＩ基板の品質の低下を抑制することができる。また、新たに製造されたＳＯＩ基板を分離用基板として一回使用した後に、半導体素子形成用の基板として用いることによって、複数のＳＯＩ基板を作製するに際し、複数のＳＯＩ基板間における品質の差異を低減することができる。

特に、分離用基板が耐熱性の低いガラス基板等から構成されている場合には、分離用基板を何回も繰り返して再利用することにより熱処理が複数回行われ、基板の特性の変化による接合不良が生じる恐れがあるが、分離用基板として数回（好ましくは１回）の利用であれば基板の特性の変化に伴う接合不良を低減することができる。

また、仮に、非半導体基板（例えば、ガラス基板）上に単結晶半導体膜を有するＳＯＩ基板を５０枚形成する場合、従来の方法では、全てのＳＯＩ基板の作製において分離用基板として単結晶半導体基板を用いる必要があった。そのため、分離用基板と被分離用基板の特性の違いにより貼り合わせ不良が生じる可能性が高く、歩留まりが低下する恐れがある。一方で、本実施の形態のＳＯＩ基板の作製方法では、第３のＳＯＩ基板以降の製造には分離用基板と被分離用基板として同一の材料からなる基板を好ましく用いることができる。その結果、貼り合わせ不良を低減し、歩留まりの向上を図ることができる。

なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。

（実施の形態４）
上述した実施の形態では、第１のＳＯＩ基板１００として、一列に配置した複数の第１の単結晶半導体膜１０３を有するＳＯＩ基板を用いた例を示した。本実施の形態では、第１のＳＯＩ基板として、複数列並べて配置した第１の単結晶半導体膜を有するＳＯＩ基板を用いて、大面積の単結晶半導体膜を有するＳＯＩ基板を作製する方法を、図面を用いて説明する。

まず、第１のＳＯＩ基板１４０を準備する（図４（Ａ）参照）。

第１のＳＯＩ基板１４０は、第１の基板１４１上に絶縁膜１４２を介して第１の単結晶半導体膜１４３が設けられたものを用いることができる。第１の基板１４１及び絶縁膜１４２は、実施の形態１で示した第１の基板１０１及び絶縁膜１０２と同様の材料を用いることができる。

第１の単結晶半導体膜１４３は、単結晶シリコン膜等で形成することができる。ここでは、シリコンウエハ等の単結晶半導体基板を貼り合わせ、分離することで単結晶半導体膜を形成している。本実施の形態においては、複数枚の単結晶半導体基板から分離された第１の単結晶半導体膜１４３が縦横に並べて複数列配置されている。また、第１の単結晶半導体膜１４３同士は、隙間なく配置する必要はなく、例えば２００μｍ程度以上単結晶半導体基板の幅以下の間隔を隔てて配置されている。なお、それぞれの第１の単結晶半導体膜１４３の膜厚は、２０ｎｍ〜２５０ｎｍで設けることが好ましい。また、第１の単結晶半導体膜１４３同士の間隔を広くすると、第１の単結晶半導体膜１４３の形成に用いる単結晶半導体基板の枚数を節約することができるため、好ましい。

次いで、図１（Ｂ）に示した工程と同様に、第１の単結晶半導体膜１４３上に半導体膜１４４を形成した後、半導体膜１４４の表面に平坦化処理を行い、それぞれの第１の単結晶半導体膜１４３を露出させる（図４（Ｂ）参照）。

次いで、図１（Ｃ）で示した工程と同様に、第１の単結晶半導体膜１４３及び半導体膜１４４上に接合層として機能する絶縁膜１０５を形成する。なお、半導体膜１４４を形成せずに、第１の単結晶半導体膜１４３上に、第１の基板を覆うように絶縁膜１０５を堆積させることで、互いに離間して形成された第１の単結晶半導体膜１４３の間隔を埋め込み、その後、絶縁膜１０５の平坦化処理を行っても構わない。

次に、表面から所定の深さの領域に脆化層（図示しない）を形成した単結晶半導体基板１５７を複数枚用意し、それぞれの単結晶半導体基板１５７の表面を、接合層として機能する絶縁膜１０５上に重ね合わせる（図４（Ｃ）参照）。本実施の形態においては、第１の単結晶半導体膜１４３は、縦横に複数列並べて配置されている為、第１の単結晶半導体膜１４３同士の間隔は、Ｘ軸方向とＹ軸方向の二方向において存在する。図４（Ｃ）に示した工程において単結晶半導体基板１５７は、第１の単結晶半導体膜１４３同士の間隔のうちの一方向（例えばＸ軸方向）おいて、第１の単結晶半導体膜１４３又は単結晶半導体基板１５７のうち少なくとも一が、第１の基板１４１と重畳する様に、絶縁膜１０５上に配置されている。

次いで、図１（Ｅ）乃至図１（Ｋ）で示した工程と同様の工程を行うことで、ストライプ状の単結晶半導体膜１４５を複数有するＳＯＩ基板１５０を形成することができる（図４（Ｄ）参照）。形成したＳＯＩ基板１５０を、第１のＳＯＩ基板として用いて、図１（Ａ）乃至図１（Ｋ）で示した工程を繰り返すことによって、継ぎ目の殆どない大面積の単結晶半導体膜を有するＳＯＩ基板を作製することができる。

本実施の形態において、固相成長により単結晶化させる膜厚は、例えば２０ｎｍ〜１０００ｎｍであるため、２００μｍ程度の間隙に形成された半導体膜を横成長によって単結晶化する場合と比較して熱処理の時間を極短時間とすることができる。また、熱処理の時間が短時間であるため、耐熱性の低いガラス基板を支持基板として用いることが可能となる。

（実施の形態５）
本実施の形態では、上記実施の形態で作製したＳＯＩ基板を用いて、半導体装置を作製する方法を説明する。

まず、図５および図６を参照して、半導体装置の作製方法として、ｎチャネル型薄膜トランジスタ、およびｐチャネル型薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。

図５（Ａ）は、上記実施の形態を用いて説明した方法で作製されたＳＯＩ基板の断面図である。本実施の形態においては、ＳＯＩ基板として、例えば実施の形態１の方法で作製した第２のＳＯＩ基板１２０を用いる。

エッチングにより、ＳＯＩ基板の単結晶半導体膜１１３を素子分離して、図５（Ｂ）に示すように半導体膜２５１、２５２を形成する。半導体膜２５１はｎチャネル型のＴＦＴを構成し、半導体膜２５２はｐチャネル型のＴＦＴを構成する。

図５（Ｃ）に示すように、半導体膜２５１、２５２上に絶縁膜２５４を形成する。次に、絶縁膜２５４を介して半導体膜２５１上にゲート電極２５５を形成し、半導体膜２５２上にゲート電極２５６を形成する。

なお、単結晶半導体膜１１３のエッチングを行う前に、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を単結晶半導体膜１１３に添加することが好ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタを添加し、ｐチャネル型ＴＦＴが形成される領域にドナーを添加する。

次に、図５（Ｄ）に示すように半導体膜２５１にｎ型の低濃度不純物領域２５７を形成し、半導体膜２５２にｐ型の高濃度不純物領域２５９を形成する。まず、半導体膜２５１にｎ型の低濃度不純物領域２５７を形成する。このため、ｐチャネル型ＴＦＴとなる半導体膜２５２をレジストでマスクし、ドナーを半導体膜２５１に添加する。ドナーとしてリンまたはヒ素を添加すればよい。イオンドーピング法またはイオン注入法によりドナーを添加することにより、ゲート電極２５５がマスクとなり、半導体膜２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。半導体膜２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。

次に、半導体膜２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体膜２５１をレジストマスクで覆う。次に、イオンドーピング法またはイオン注入法によりアクセプタを半導体膜２５２に添加する。アクセプタとして、ボロンを添加することができる。アクセプタの添加工程では、ゲート電極２５６がマスクとして機能して、半導体膜２５２にｐ型の高濃度不純物領域２５９が自己整合的に形成される。高濃度不純物領域２５９はソース領域またはドレイン領域として機能する。半導体膜２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。

次に、半導体膜２５１を覆うレジストを除去した後、プラズマＣＶＤ法等によって窒化シリコン等の窒素化合物や酸化シリコン等の酸化物からなる単層構造または積層構造の絶縁膜を形成する。この絶縁膜を垂直方向の異方性エッチングすることで、図６（Ａ）に示すように、ゲート電極２５５、２５６の側面に接するサイドウォール絶縁膜２６１、２６２を形成する。この異方性エッチングにより、絶縁膜２５４もエッチングされる。

次に、図６（Ｂ）に示すように、半導体膜２５２をレジスト２６５で覆う。半導体膜２５１にソース領域またはドレイン領域として機能する高濃度不純物領域を形成するため、イオン注入法またはイオンドーピング法により、半導体膜２５１に高ドーズ量でドナーを添加する。ゲート電極２５５およびサイドウォール絶縁膜２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。次に、ドナーおよびアクセプタの活性化のための加熱処理を行う。

活性化の加熱処理の後、図６（Ｃ）に示すように、水素を含んだ絶縁膜２６８を形成する。絶縁膜２６８を形成後、３５０℃以上４５０℃以下の温度による加熱処理を行い、絶縁膜２６８中に含まれる水素を半導体膜２５１、２５２中に拡散させる。絶縁膜２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体膜２５１、２５２に水素を供給することで、半導体膜２５１、２５２中および絶縁膜２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。

その後、層間絶縁膜２６９を形成する。層間絶縁膜２６９は、酸化シリコン膜、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜などの無機材料でなる絶縁膜、または、ポリイミド、アクリルなどの有機樹脂膜から選ばれた単層構造の膜、積層構造の膜で形成することができる。層間絶縁膜２６９にコンタクトホールを形成した後、図６（Ｃ）に示すように配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜で形成することができる。バリアメタル膜は、モリブデン、クロム、チタンなどの金属膜で形成することができる。

以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。ＳＯＩ基板の作製過程で、チャネル形成領域を構成する半導体膜の金属元素の濃度を低減させているので、オフ電流が小さく、しきい値電圧の変動が抑制されたＴＦＴを作製することができる。

図５および図６を参照してＴＦＴの作製方法を説明したが、ＴＦＴの他、容量、抵抗などＴＦＴと共になど各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。

まず、半導体装置の一例として、マイクロプロセッサについて説明する。図７はマイクロプロセッサ５００の構成例を示すブロック図である。

マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。

バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。

演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図７に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。

次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図８は、このような半導体装置の構成例を示すブロック図である。図８に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。

図８に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９、変調回路５２０と、 電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。

ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。

リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。

例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。

クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。

アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。

中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。

中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。

次に、図９、図１０を用いて、半導体装置として表示装置について説明する。

図９は液晶表示装置を説明するための図面である。図９（Ａ）は液晶表示装置の画素の平面図であり、図９（Ｂ）は、Ｊ−Ｋ切断線による図９（Ａ）の断面図である。

図９（Ａ）に示すように、画素は、単結晶半導体膜３２０、単結晶半導体膜３２０と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と単結晶半導体膜３２０を電気的に接続する電極３２８を有する。単結晶半導体膜３２０は、ＳＯＩ基板に貼り合わせられた単結晶半導体膜３０２から形成された層であり、画素のＴＦＴ３２５を構成する。

ＳＯＩ基板には上記実施の形態で示したＳＯＩ基板が用いられている。図９（Ｂ）に示すように、第２の基板１１１上に、絶縁膜１１０及び単結晶半導体膜３２０が積層されている。第２の基板１１１はガラスである。ＴＦＴ３２５の単結晶半導体膜３２０は、ＳＯＩ基板の単結晶半導体膜１１３をエッチングにより素子分離して形成された膜である。単結晶半導体膜３２０には、チャネル形成領域３４０、ドナーが添加されたｎ型の高濃度不純物領域３４１が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極およびドレイン電極の一方は信号線３２３に含まれている。

層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成されている。信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、第２の基板１１１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と高濃度不純物領域３４１との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。

次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図１０を参照して説明する。図１０（Ａ）はＥＬ表示装置の画素の平面図であり、図１０（Ｂ）は、Ｊ−Ｋ切断線による図１０（Ａ）の断面図である。

図１０（Ａ）に示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。また、半導体膜４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。半導体膜４０３、４０４は、ＳＯＩ基板に貼り合わせられた単結晶半導体膜３０２から形成された層である。

選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１０として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。

表示制御用トランジスタ４０２はｐチャネル型のＴＦＴである。図１０（Ｂ）に示すように、半導体膜４０４には、チャネル形成領域４５１、およびｐ型の高濃度不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１の方法で作製した第２のＳＯＩ基板１２０が用いられている。

表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により第２の基板１１１に固定されている。

ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。ＳＯＩ基板の作製工程、およびゲッタリング工程を含む製造方法でＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがなくなるため、電流駆動方式を採用することができる。

つまり、ＳＯＩ基板を用いることで、様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）などの記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示しうる表示装置を備えた装置）などが含まれる。

図１１を用いて、電気機器の具体的な態様を説明する。図１１（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図９で説明した液晶表示装置または図１０で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。

また、図１１（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図９で説明した液晶表示装置または図１０で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても高精細な画像および多量の文字情報を表示することができる。

また、図１１（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図８のＲＦＣＰＵを内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図９で説明した液晶表示装置、または図１０で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。

また、図１２は本実施の形態の携帯電話８００の構成の別の一例であり、図１２（Ａ）が正面図、図１２（Ｂ）が背面図、図１２（Ｃ）が展開図である。携帯電話８００は、電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。

携帯電話８００は、筐体８０１及び８０２二つの筐体で構成されている。筐体８０１には、表示部８１１、スピーカー８１２、マイクロフォン８１３、操作キー８１４、ポインティングデバイス８１５、カメラ用レンズ８１６、外部接続端子８１７、イヤホン端子８１８等を備え、筐体８０２には、キーボード８２１、外部メモリスロット８２２、カメラ用レンズ８２３、ライト８２４等を備えている。また、アンテナは筐体８０１内部に内蔵されている。表示部８１１に、図９で説明した液晶表示装置または図１０で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。

また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。

表示部８１１には、使用形態に応じて表示の方向が適宜変化する。表示部８１１と同一面上にカメラ用レンズ８１６を備えているため、テレビ電話が可能である。また、表示部８１１をファインダーとしカメラ用レンズ８２３及びライト８２４で静止画及び動画の撮影が可能である。スピーカー８１２及びマイクロフォン８１３は音声通話に限らず、テレビ電話、録音、再生等が可能である。操作キー８１４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。更に、重なり合った筐体８０１と筐体８０２（図１２（Ａ））は、スライドし図１２（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード８２１、ポインティングデバイス８１５を用い円滑な操作が可能である。外部接続端子８１７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット８２２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。

また、上記機能に加えて、赤外線通信機能、テレビ受信機能等を備えたものであってもよい。

以上のようにして、本実施の形態で示す発光装置を適用して電子機器や照明器具を得ることができる。本実施の形態で示す発光装置の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。

なお、本実施の形態で示したＳＯＩ基板の作製方法は、本明細書の他の実施の形態で示す作製方法と適宜組み合わせて行うことができる。

１００ ＳＯＩ基板
１０１ 第１の基板
１０２ 絶縁膜
１０３ 単結晶半導体膜
１０４ 半導体膜
１０５ 絶縁膜
１０６ 単結晶半導体膜
１０７ 半導体膜
１０８ 単結晶半導体膜
１０９ 脆化層
１１０ 絶縁膜
１１１ 基板
１１３ 単結晶半導体膜
１２０ ＳＯＩ基板
１５６ 脆化層
１５７ 単結晶半導体基板

Claims (11)

1. 絶縁表面を有する第１の基板上に、互いに離間して複数の第１の単結晶半導体膜を設け、
   前記第１の基板を覆うように、前記第１の単結晶半導体膜上に半導体膜を形成し、
   前記第１の単結晶半導体膜を露出させるように、前記半導体膜の平坦化処理を行い、
   前記第１の単結晶半導体膜及び前記半導体膜上に、第１の絶縁膜を形成し、
   所定の深さに第１の脆化層が形成された複数の単結晶半導体基板を、前記半導体膜と重畳するように、前記第１の絶縁膜上に重ね合わせ、
   熱処理により前記第１の脆化層にて分離することにより、前記第１の絶縁膜上に、複数の第２の単結晶半導体膜を形成し、
   前記第２の単結晶半導体膜をマスクとして前記第１の絶縁膜をエッチングして、前記第１の単結晶半導体膜を露出させ、
   前記第１の基板上に、前記第１又は第２の単結晶半導体膜をシード層として第３の単結晶半導体膜を形成し、
   前記第３の単結晶半導体膜にイオンを導入して、第２の脆化層を形成し、
   前記第３の単結晶半導体膜上に、接合層として機能する第２の絶縁膜を形成し、
   前記第１の基板と、絶縁表面を有する第２の基板とを重ね合わせて熱処理を行い、前記第２の脆化層にて前記第３の単結晶半導体膜を分離することにより、前記第２の絶縁膜を介して前記第２の基板上に前記第３の単結晶半導体膜の一部を固定することを特徴とするＳＯＩ基板の作製方法。
2. 請求項１において、
   前記第２の脆化層にて分離した後、前記第１の基板上に残存した前記第３の単結晶半導体膜の表面と、前記第２の基板上に固定された第３の単結晶半導体膜の表面の一方又は両方に平坦化処理を行うことを特徴とするＳＯＩ基板の作製方法。
3. 請求項２において、
   前記平坦化処理として、レーザー光を照射することを特徴とするＳＯＩ基板の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の基板及び前記第２の基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第３の単結晶半導体膜は、前記第１及び第２の単結晶半導体膜上に半導体膜を形成した後、熱処理を行うことにより前記半導体膜を固相成長させて結晶化することにより形成することを特徴とするＳＯＩ基板の作製方法。
6. 請求項５において、
   前記半導体膜として、非晶質半導体膜を用いることを特徴とするＳＯＩ基板の作製方法。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第３の単結晶半導体膜は、前記第１及び第２の単結晶半導体膜上にＣＶＤ法を用いて成膜する半導体膜を気相成長させることにより形成することを特徴とするＳＯＩ基板の作製方法。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第２の基板上に形成された単結晶半導体膜にイオンを導入して、第３の脆化層を形成し、
   前記第２の基板上に第３の絶縁膜を形成し、
   前記第３の絶縁膜を介して前記第２の基板上に、第３の基板を重ね合わせて熱処理を行い、前記第３の脆化層にて分離することにより、前記第３の絶縁膜を介して前記第３の基板上に前記単結晶半導体膜の一部を固定することを特徴とするＳＯＩ基板の作製方法。
9. 請求項８において、
   前記第２の基板上の単結晶半導体膜は、前記第３の単結晶半導体膜上に半導体膜を形成した後、熱処理を行うことにより前記半導体膜を固相成長させて結晶化することにより形成することを特徴とするＳＯＩ基板の作製方法。
10. 請求項９において、
    前記半導体膜として、非晶質半導体膜を用いることを特徴とするＳＯＩ基板の作製方法。
11. 請求項１０において、
    前記第２の基板上の単結晶半導体膜は、前記第３の単結晶半導体膜上にＣＶＤ法を用いて成膜する半導体膜を気相成長させることにより形成することを特徴とするＳＯＩ基板の作製方法。

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