JP5400563B2 - 半導体装置 - Google Patents

Description

本発明は、正孔排出用電極を有する半導体装置に関する。

特許文献１には、正孔排出用電極が設けられた半導体装置が開示されている。正孔排出用電極は、半導体装置の動作中に発生する正孔を半導体装置外に排出し、半導体装置の特性を改善する。

特開２００７−３２９２０５号公報

特許文献１に開示される正孔排出用電極は、ドレイン電極、ソース電極及びゲート電極が設けられている素子内部の周囲の素子外部に配置されている。しかしながら、半導体装置の動作中に発生する正孔は、例えば、半導体装置がオンしているときは素子部のチャネル近傍で発生することが多く、半導体装置がオフしているときは素子部のｐｎ接合面近傍で発生することが多い。このため、素子外部に配置されている正孔排出用電極は、正孔の排出能が低い。

本明細書で開示される技術は、正孔の排出能をより改善した正孔排出用電極を提供することを目的としている。

本明細書で開示される技術は、素子内部に正孔排出用電極を配置することを特徴としている。さらに、その正孔排出用電極は、電子を通過させずに、正孔のみを通過させる正孔選択通過膜を介して配置されている。この構成によると、素子内部を流れる電子を排出させずに、正孔を排出させることができる。これにより、正孔排出用電極は、素子内部の電子の流れ（電流の流れ）を妨げることなく、正孔が発生する箇所近傍に配置させることができる。本明細書で開示される技術によれば、排出能が改善された正孔排出用電極を利用して、半導体装置の特性をより改善することができる。

本明細書で開示される半導体装置は、半導体層と、第１主電極と、第２主電極と、ゲート電極と、正孔排出用電極と、正孔選択通過膜を備えている。第１主電極は、半導体層の第１領域に接触する。第２主電極は、半導体層の第１領域とは異なる第２領域に接触する。ゲート電極は、第１主電極と第２主電極の間に設けられており、半導体層の第１領域及び第２領域とは異なる第３領域に対向する。正孔排出用電極は、ゲート電極と第１主電極との間に設けられており、半導体層の第１領域、第２領域及び第３領域とは異なる第４領域に対向する。正孔選択通過膜は、正孔排出用電極と半導体層の第４領域の間に設けられている。正孔選択通過膜は、伝導帯のエネルギレベルが半導体層の伝導帯のエネルギレベルよりも高く、価電子帯のエネルギレベルが半導体層の価電子帯のエネルギレベルよりも高いことを特徴としている。このような特性を有する正孔選択通過膜は、電子を通過させずに、正孔を通過させる。上記半導体装置では、第１主電極と第２主電極の間の半導体層を電流が流れ、その電流はゲート電極によって制御される。正孔排出用電極は、ゲート電極と第１主電極の間に設けられていることから、素子内部に配置されている。上記半導体装置では、正孔排出用電極は、正孔選択通過膜を介して半導体層の第４領域に対向している。このため、半導体層を流れる電子は、正孔選択通過膜によって正孔排出電極から排出されることが防止されている。一方、素子内部で発生した正孔は、正孔選択通過膜を介して正孔排出用電極に排出される。上記半導体装置は、正孔の排出能が高い。

本明細書で開示される半導体装置では、第１領域、第２領域、第３領域及び第４領域が、半導体層の主面の一部であることが好ましい。この半導体装置によると、第１主電極と第２主電極とゲート電極と正孔排出電極のいずれもが、半導体層の主面上に配置される。この半導体装置は、電流が横方向に流れる横型である。

本明細書で開示される半導体装置は、横型のＭＩＳＦＥＴに適用してもよい。この場合、半導体層は、第１導電型の第１半導体領域と、第１導電型の第２半導体領域と、第２導電型の第３半導体領域を有するのが望ましい。第１半導体領域は、半導体層の表層部に設けられており、第１主電極に第１領域を介して接触する。第２半導体領域は、半導体層の表層部に設けられており、第２主電極に第２領域を介して接触する。第３半導体領域は、半導体層の表層部に設けられており、ゲート電極に第３領域を介して対向しており、第１半導体領域と第２半導体領域の間に設けられている。

横型のＭＩＳＦＥＴでは、第４領域の少なくとも一部が、第３半導体領域に位置していてもよい。この場合、正孔選択通過膜は、第３半導体領域に接触する。また、ゲート電極と正孔排出用電極は、一体で形成されていてもよく、別体で形成されていてもよい。例えば、横型のＭＩＳＦＥＴでは、オフしたときに、第１半導体領域と第３半導体領域のｐｎ接合面に高電界が加わり、このｐｎ接合面近傍で正孔が発生し易い。本明細書で開示される半導体装置では、この正孔の発生し易い箇所に正孔選択抑制膜を介して正孔排出用電極が配置されているので、正孔を速やかに排出することができる。これにより、半導体装置の破壊が抑制される。

第４領域の少なくとも一部が第３半導体領域に位置している横型のＭＩＳＦＥＴでは、第４領域が分散して配置されているのが望ましい。特に、第４領域は、第１主電極と第２主電極を結ぶ方向に対して直交する方向に分散して配置されているのが望ましい。第４領域の少なくとも一部が第３半導体領域に位置している横型のＭＩＳＦＥＴでは、正孔選択抑制膜に正孔が蓄積されることにより、ゲート閾値が変動する虞がある。第４領域を分散して配置させることにより、ゲート閾値の変動が抑えられ、動作特性が安定する。

本明細書で開示される半導体装置は、横型のＨＥＭＴに適用してもよい。この場合、半導体層は、半導体下層と半導体上層を有する。半導体下層は、第１のバンドギャップ幅を有する。半導体上層は、半導体下層上に設けられており、第１のバンドギャップ幅とは異なる第２のバンドギャップ幅を有する。なお、半導体下層と半導体上層の間に、他の半導体層が設けられていてもよい。

横型のＨＥＭＴでは、第４領域が分散して配置されているのが望ましい。特に、第４領域は、第１主電極と第２主電極を結ぶ方向に対して直交する方向に分散して配置されているのが望ましい。横型のＨＥＭＴでは、正孔選択抑制膜に正孔が蓄積されることにより、半導体下層と半導体上層の間に形成される２次元電子ガス層の電子密度が変動する虞がある。第４領域を分散して配置させることにより、そのような変動が抑えられ、動作特性が安定する。

本明細書で開示される半導体装置によると、正孔選択通過膜を介して正孔排出用電極が素子内部に配置されている。これにより、正孔排出電極は、正孔が発生する箇所近傍に配置されるので、半導体装置の特性をより改善することができる。

第１実施例の半導体装置の要部断面図を模式的に示す。 第１実施例の半導体装置の平面レイアウトの一例を示す。 第１実施例の半導体装置の平面レイアウトの他の一例を示す。 （Ａ）ゲート電極とゲート絶縁膜とボディ領域のエネルギーバンド構造図を示す。（Ｂ）第１正孔排出用電極と正孔選択通過膜とドリフト領域のエネルギーバンド構造図を示す。 第１実施例の変形例の半導体装置の要部断面図を模式的に示す。 第１実施例の変形例の半導体装置の平面レイアウトの一例を示す。 第１実施例の変形例の半導体装置の平面レイアウトの他の一例を示す。 第２実施例の半導体装置の要部断面図を模式的に示す。 第２実施例の変形例の半導体装置の要部断面図を模式的に示す。

以下、明細書で開示される技術を整理して記載する。
（第１特徴） 正孔選択通過膜の材料は、伝導帯のエネルギレベルが半導体層の伝導帯のエネルギレベルよりも高く、価電子帯のエネルギレベルが半導体層の価電子帯のエネルギレベルよりも高いという関係が得られれば、特に限定はない。例えば、半導体層の材料が窒化物半導体であれば、正孔選択通過膜の材料には、窒化シリコンを用いることができる。
（第２特徴） ゲート電極と第１正孔排出用電極は、一体で形成されているのが望ましい。レイアウトが単純化され、製造が容易となる。さらに、ゲート電極近傍は、正孔が多量に発生し易い箇所である。このため、ゲート電極と第１正孔排出用電極を一体で形成すれば、製造が容易となるとともに、正孔を速やかに排出することもできる。
（第３特徴） 第１正孔排出用電極には、ゲート電極に印加されるゲート制御電圧が印加されるのが望ましい。

以下、図面を参照して各実施例を説明する。以下で説明する各実施例では、半導体材料に一般式がAl_XGa_YIn_1-X-YN(0≦X≦1，0≦Y≦1，0≦1-X-Y≦1)の窒化物半導体が用いられている。しかしながら、本明細書で開示される技術には、窒化物半導体以外の半導体材料が用いられてもよく、例えば、半導体材料にシリコン、炭化珪素、ガリウム砒素が用いられてもよい。

図１に、横型のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)である半導体装置１０の要部断面図を模式的に示す。図２に、図１の半導体装置１０の平面レイアウトの一例を模式的に示す。

半導体装置１０は、サファイアである基板２０と、その基板２０上に設けられている窒化ガリウム（ＧａＮ）の半導体層３０を備えている。半導体層３０は、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)技術を利用して、基板２０の表面に形成されている。半導体層３０は、不純物としてマグネシウム（Ｍｇ）を含んでおり、ｐ型である。一例では、半導体層３０の不純物濃度は７×１０^１８ｃｍ^-３である。

半導体層３０は、表層部に形成されている第１半導体領域４６、第２半導体領域７２、及び第３半導体領域６２を備えている。第１半導体領域４６及び第２半導体領域７２は、イオン注入技術を利用して、半導体層３０の表層部に不純物を導入して形成されている。第１半導体領域４６と第２半導体領域７２は、不純物としてシリコン（Ｓｉ）を含んでおり、ｎ型である。第３半導体領域６２は、第１半導体領域４６と第２半導体領域７２の間に設けられた領域であり、ｐ型である。以下、便宜の上で、第２半導体領域７２をソース領域と称し、第３半導体領域６２をボディ領域と称する。

第１半導体領域４６は、不純物を高濃度に含むｎ⁺型のドレイン領域４２と不純物を低濃度に含むｎ^-型のドリフト領域４４で構成されている。ドリフト領域４４は、ドレイン領域４２とボディ領域６２の間に設けられており、それぞれに隣接している。一例では、ドレイン領域４２の不純物濃度は５×１０^２０ｃｍ^-３であり、ドリフト領域４４の不純物濃度は１×１０^１６ｃｍ^-３である。ソース領域７２は、ボディ領域６２に隣接して設けられている。一例では、ソース領域７２の不純物濃度は５×１０^２０ｃｍ^-３である。半導体装置１０では、ドレイン領域４２、ドリフト領域４４、ボディ領域６２及びソース領域７２が形成されている範囲を素子内部１０Ａと称し、それらが形成されていない範囲を素子外部１０Ｂと称する。

半導体装置１０はさらに、半導体層３０の表面に設けられたドレイン電極４８、第１正孔排出用電極５６、ゲート電極６８、ソース電極７６及び第２正孔排出用電極８４を備えている。図２に示されるように、これらの電極はいずれも、半導体層３０の表面をｙ軸方向に沿って伸びて配設されており、ｘ軸方向に間隔を置いてストライプ状に配置されている。

ドレイン電極４８は、半導体層３０の表面の一部である第１領域４７を介してドレイン領域４２にオーミック接触している。図２に示されるように、ドレイン電極４８は、ｙ軸方向に連続して伸びている第１領域４７を介してドレイン領域４２にオーミック接触している。一例では、ドレイン電極４８の材料にアルミニウム（Ａｌ）が用いられている。ドレイン電極４８は、図示しない電源の高圧側に接続されており、正電圧が印加されている。

ソース電極７６は、半導体層３０の表面の一部である第２領域７４を介してソース領域７２にオーミック接触している。図２に示されるように、ソース電極７６は、ｙ軸方向に連続して伸びている第２領域７４を介してソース領域７２にオーミック接触している。一例では、ソース電極７６の材料にアルミニウム（Ａｌ）が用いられている。ソース電極７６は、図示しない電源の低圧側に接続されており、一例では接地電圧が印加されている。

ゲート電極６８は、ドレイン電極４８とソース電極７６の間に設けられており、半導体層３０の表面の一部である第３領域６４にゲート絶縁膜６６を介して対向している。第３領域６４は、ボディ領域６２の表面を含むように位置している。一例では、ゲート電極６８の材料にアルミニウム（Ａｌ）が用いられている。ゲート電極６８は、図示しないゲート制御回路に接続されており、ゲート制御電圧が入力する。一例では、ゲート絶縁膜６６の材料には酸化シリコン（ＳｉＯ_２）が用いられている。

第１正孔排出用電極５６は、ゲート電極６８とドレイン電極４８の間に設けられており、半導体層３０の表面の一部である第４領域５２に正孔選択通過膜５４を介して対向している。第１正孔排出用電極５６は、素子内部１０Ａに設けられていることを特徴としている。一例では、第１正孔排出用電極５６の材料にアルミニウム（Ａｌ）が用いられている。第１正孔排出用電極５６には、半導体層３０の表面の一部である第４領域５２の電位以下の電位となるような電圧が印加されている。一例では、第１正孔排出用電極５６には固定電位が印加されており、好ましくはドレイン電圧よりも小さい固定電位、より好ましくはゲート制御電圧よりも小さい固定電位が印加されている。なお一層好ましくは、第１正孔排出用電極５６に接地電位が印加されるのが望ましい。また、第１正孔排出用電極５６には、ゲート制御電圧に同期する電圧が印加されてもよい。一例では、第１正孔排出用電極５６には、ゲート制御電圧が印加されてもよい。正孔選択通過膜５４は、第１正孔排出用電極５６と半導体層３０の表面の一部である第４領域５２の間に設けられている。図２に示されるように、第１正孔排出用電極５６は、ｙ軸方向に連続して伸びている正孔選択通過膜５４及び第４領域５２を介してドリフト領域４４に接触している。一例では、正孔選択通過膜５４の材料には窒化シリコン（Ｓｉ_３Ｎ_４）が用いられている。

第２正孔排出用電極８４は、素子外部１０Ｂに設けられており、半導体層３０の表面の一部である第５領域８２を介して半導体層３０にオーミック接触している。図２に示されるように、第２正孔排出用電極８４は、ｙ軸方向に連続して伸びている第５領域８２を介して半導体層３０にオーミック接触している。一例では、第２正孔排出用電極８４の材料にニッケル（Ｎｉ）が用いられている。第２正孔排出用電極８４には、半導体層３０の表面の一部である第５領域８２の電位以下の電位となるような電圧が印加されている。一例では、第２正孔排出用電極８４には固定電位が印加されており、好ましくは接地電圧が印加されるのが望ましい。

半導体装置１０は、素子内部１０Ａに設けられた第１正孔排出用電極５６を備えていることを特徴としている。第１正孔排出用電極５６は、正孔選択通過膜５４を介してドリフト領域４４の表面に対向していることを特徴としている。正孔選択通過膜５４は、第１正孔排出用電極５６とドリフト領域４４の双方に接触していることを特徴としている。なお、図３に示されるように、正孔選択通過膜５４とドリフト領域４４が接触する第４領域５２は、ｙ軸方向に沿って分散配置されていてもよい。

図４（Ａ）に、ゲート電極６８とゲート絶縁膜６６とボディ領域６２のエネルギーバンド構造図を示す。図４（Ｂ）に、第１正孔排出用電極５６と正孔選択通過膜５４とドリフト領域４４のエネルギーバンド構造図を示す。

ゲート絶縁膜６６の材料には酸化シリコンが用いられており、ボディ領域６２の材料には窒化ガリウムが用いられている。このため、図４（Ａ）に示されるように、ゲート絶縁膜６６の伝導帯のエネルギー準位はボディ領域６２よりも高く、価電子帯のエネルギー準位はボディ領域６２のエネルギー準位よりも低い。このため、ゲート絶縁膜６６は、電子及び正孔のいずれに対してもエネルギー障壁を形成している。

一方、正孔選択通過膜５４の材料には窒化シリコンが用いられており、ドリフト領域４４の材料には窒化ガリウムが用いられている。このため、図４（Ｂ）に示されるように、正孔選択通過膜５４の伝導帯のエネルギー準位はドリフト領域４４のエネルギー準位よりも高い。このため、正孔選択通過膜５４は、電子に対してエネルギー障壁を形成しており、所謂絶縁体として機能する。さらに、正孔選択通過膜５４は、価電子帯のエネルギー準位がドリフト領域４４よりも高い。このため、正孔選択通過膜５４は、正孔に対してエネルギー障壁を形成しない。これにより、正孔選択通過膜５４は、電子を通過させずに、正孔のみを通過させることができる。

次に、半導体装置１０の動作を説明する。ドレイン電極４８に正電圧が印加されているとともにソース電極７６に接地電圧が印加された状態で、ゲート電極６８に正電圧が印加されると、ボディ領域６２の表層部に反転層が形成され、半導体装置１０がオンする。半導体装置１０がオンすると、ドレイン領域４２から注入された電子は、ドリフト領域４４とボディ領域６２の反転層を経由してソース領域７２に向けて流れる。前記したように、正孔選択通過膜５４は電子に対してエネルギー障壁を形成するので、ドリフト領域４４を流れる電流は、正孔選択通過膜５４を通過して第１正孔排出用電極５６に流れ込むこと抑えられている。素子内部１０Ａに第１正孔排出用電極５６が設けられていたとしても、半導体装置１０のオン動作を妨げることがない。

ゲート電極６８に印加されている正電圧が接地電圧に切換わると、ボディ領域６２の表層部の反転層が消失し、半導体装置１０がオフする。半導体装置１０がオフすると、ドリフト領域４４が空乏化される。このとき、ボディ領域６２とドリフト領域４４のｐｎ接合面６２ａ近傍に高電界が加わる。例えば、サージ電圧等の高電圧がドレイン電極４８とソース電極７６の間に印加されると、ボディ領域６２とドリフト領域４４のｐｎ接合面６２ａ近傍でなだれ降伏が発生し、多量の正孔が発生する。この発生した正孔を速やかに排出しなければ、なだれ降伏が加速し、素子が破壊されるという事態が生じてしまう。半導体装置１０では、ｐｎ接合面６２ａ近傍に第１正孔排出用電極５６が設けられている。このため、ｐｎ接合面６２ａ近傍で発生した正孔は、正孔選択通過膜５４を通過して第１正孔排出用電極５６に速やかに排出される。この結果、半導体装置１０は、なだれ降伏による破壊が抑制される。

（第１実施例の変形例）
図５に、変形例の半導体装置１１の要部断面図を模式的に示す。図６に、図５の半導体装置１１の平面レイアウトの一例を模式的に示す。半導体装置１１は、ゲート電極６８が、第１正孔排出用電極を兼用しており、ゲート電極６８と第１正孔排出用電極が一体で形成されていることを特徴としている。

図５に示されるように、正孔選択通過膜５４は、ゲート絶縁膜６６の一部に置き換わるように設けられている。正孔選択通過膜５４が半導体層３０の表面に接触する第４領域５２は、ボディ領域６２とドリフト領域４４で構成されるｐｎ接合面６２ａを含む位置に配置されている。これにより、正孔選択通過膜５４は、ボディ領域６２とドリフト領域４４の双方に接触している。

前記したように、サージ電圧等の高電圧がドレイン電極４８とソース電極７６の間に印加されると、ｐｎ接合面６２ａ近傍でなだれ降伏が発生し、多量の正孔が発生する。半導体装置１１では、正孔選択通過膜５４がｐｎ接合面６２ａに接触して配置されているので、正孔をより速やかに排出することができる。半導体装置１１では、なだれ降伏による破壊がより抑制される。

半導体装置１１では、ゲート絶縁膜６６の一部が正孔選択通過膜５４に置き換わっている。このため、半導体装置１１がオン・オフ動作を繰返すうちに、正孔の一部が正孔選択通過膜５４に蓄積し、ゲート閾値が変動するという事態が生じ得る。このような影響を抑えるために、図７に示されるように、正孔選択通過膜５４が半導体層３０の表面に接触する第４領域５２が、ｙ軸方向に沿って分散配置されているのが望ましい。ゲート電極６８が第１正孔排出用電極を兼用させながら、ゲート閾値が変動してしまう事象を抑えることができる。

図８に、横型のＨＥＭＴ(High Electron Mobility Transistor)である半導体装置１２の要部断面図を模式的に示す。

半導体装置１２は、サファイアである基板１２０と、その基板１２０上に設けられている半導体層１３０を備えている。半導体層１３０は、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)技術を利用して、基板１２０の表面に形成されている。半導体層１３０は、基板１２０上に設けられている窒化ガリウム（ＧａＮ）のｐ型層１３２と、ｐ型層１３２上に設けられている窒化ガリウム（ＧａＮ）の半導体下層１３４と、半導体下層１３４上に設けられている窒化ガリウムアルミニウム（ＡｌＧａＮ）の半導体上層１３６を備えている。半導体下層１３４と半導体上層１３６は、ヘテロ接合層１３８を構成している。ｐ型層１３２は、不純物としてマグネシウム（Ｍｇ）を含んでおり、ｐ型である。一例では、ｐ型層１３２の不純物濃度は１×１０^１９ｃｍ^-３である。半導体下層１３４は、不純物を実質的に含んでいないｉ型である。半導体上層１３６は、不純物を実質的に含んでいないｉ型である。半導体上層１３６は、半導体下層１３４よりもバンドギャップが広い材料で形成されている。このため、半導体下層１３４と半導体上層１３６の間には、ヘテロ接合面が形成されている。

ヘテロ接合層１３８は、表層部に形成されているドレイン領域１４２とソース領域１７２を備えている。ドレイン領域１４２とソース領域１７２は、イオン注入技術を利用して、半導体層１３０の表層部に不純物を導入して形成されている。ドレイン領域１４２とソース領域１７２は、不純物としてシリコン（Ｓｉ）を含んでおり、ｎ型である。一例では、ドレイン領域１４２の不純物濃度は５×１０^２０ｃｍ^-３である。一例では、ソース領域１７２の不純物濃度は５×１０^２０ｃｍ^-３である。

半導体装置１２はさらに、半導体層１３０の表面に設けられたドレイン電極１４８、第１正孔排出用電極１５６、ゲート電極１６８、ソース電極１７６及び第２正孔排出用電極１８４を備えている。これらの電極はいずれも、半導体層１３０の表面をｙ軸方向に沿って伸びて配設されており、ｘ軸方向に間隔を置いてストライプ状に配置されている。

ドレイン電極１４８は、半導体層１３０の表面の一部である第１領域１４７を介してドレイン領域１４２にオーミック接触している。一例では、ドレイン電極１４８の材料にアルミニウム（Ａｌ）が用いられている。ドレイン電極１４８は、図示しない電源の高圧側に接続されており、正電圧が印加されている。

ソース電極１７６は、半導体層１３０の表面の一部である第２領域１７４を介してソース領域１７２にオーミック接触している。一例では、ソース電極１７６の材料にアルミニウム（Ａｌ）が用いられている。ソース電極１７６は、図示しない電源の低圧側に接続されており、一例では接地電圧が印加されている。

ゲート電極１６８は、ドレイン電極１４８とソース電極１７６の間に設けられており、半導体層１３０の表面の一部である第３領域１６４にゲート絶縁膜１６６を介して対向している。一例では、ゲート電極１６８の材料にアルミニウム（Ａｌ）が用いられている。ゲート電極１６８は、図示しないゲート制御回路に接続されており、ゲート制御電圧が入力する。ゲート絶縁膜１６６の材料には酸化シリコン（ＳｉＯ_２）が用いられている。

第１正孔排出用電極１５６は、ゲート電極１６８とドレイン電極１４８の間に設けられており、半導体層１３０の表面の一部である第４領域１５２に正孔選択通過膜１５４を介して対向している。第１正孔排出用電極１５６は、素子内部１０Ａに設けられていることを特徴としている。一例では、第１正孔排出用電極１５６の材料にアルミニウム（Ａｌ）が用いられている。第１正孔排出用電極１５６には、半導体層１３０の表面の一部である第４領域１５２の電位以下の電位となるような電圧が印加されている。一例では、第１正孔排出用電極１５６には固定電位が印加されており、好ましくはドレイン電圧よりも小さい正の固定電位、より好ましくはゲート制御電圧よりも小さい正の固定電位が印加されている。なお一層好ましくは、第１正孔排出用電極１５６に接地電位が印加されるのが望ましい。また、第１正孔排出用電極１５６には、ゲート制御電圧に同期する電圧が印加されてもよい。一例では、第１正孔排出用電極１５６には、ゲート制御電圧が印加されてもよい。正孔選択通過膜１５４は、第１正孔排出用電極１５６と半導体層１３０の表面の一部である第４領域１５２の間に設けられている。一例では、正孔選択通過膜１５４の材料には、窒化シリコン（Ｓｉ_３Ｎ_４）が用いられている。

第２正孔排出用電極１８４は、素子外部１０Ｂに配置されており、半導体層１３０の表面の一部である第５領域１８２を介してｐ型層１３２にオーミック接触している。一例では、第２正孔排出用電極１８４の材料にニッケル（Ｎｉ）が用いられている。第２正孔排出用電極１８４には、半導体層１３０の表面の一部である第５領域１８２の電位以下の電位となるような電圧が印加されている。一例では、第２正孔排出用電極１８４には固定電位が印加されており、好ましくは接地電圧が印加されるのが望ましい。

次に、半導体装置１２の動作を説明する。半導体下層１３４と半導体上層１３６の間のヘテロ接合面近傍には、２次元電子ガス層が発生しており、半導体装置１２はノーマリオンで動作する。ドレイン電極１４８に正電圧が印加されているとともにソース電極１７６に接地電圧が印加された状態で、ゲート電極１６８に接地電圧が印加されると、半導体装置１０がオンする。半導体装置１０がオンすると、ソース領域１７２から注入された電子は、ヘテロ接合面近傍の２次元電子ガスを経由してドレイン領域１４２に向けて流れる。正孔選択通過膜１５４は電子に対してエネルギー障壁を形成するので、２次元電子ガス層を流れる電流は、正孔選択通過膜１５４を通過して第１正孔排出用電極１５６に流れ込むことがない。素子内部１０Ａに第１正孔排出用電極１５６が設けられていたとしても、半導体装置１２のオン動作を妨げることがない。

一方、２次元電子層を流れる電子は高速であり、原子核に衝突し、多量の正孔が発生することがある。この発生した正孔を速やかに排出しなければ、素子が破壊されるという事態が生じてしまう。半導体装置１２では、素子内部１０Ａに第１正孔排出用電極１５６が設けられている。このため、素子内部１０Ａで発生した正孔は、正孔選択通過膜１５４を介して第１正孔排出用電極１５６に速やかに排出される。この結果、半導体装置１２は、破壊が抑制される。

ゲート電極１６８に印加されている接地電圧が負電圧に切換わると、ゲート電極１６８が対向するヘテロ接合面の２次元電子ガス層が消失し、半導体装置１２がオフする。このように、半導体装置１２では、第１正孔排出用電極１５６が素子内部１０Ａに設けられていても、オン・オフ動作が妨げられることなく、耐圧が改善される。

半導体装置１２では、オン・オフ動作を繰返すうちに、正孔の一部が正孔選択通過膜１５４に蓄積し、２次元電子ガス層の電子密度に影響を及ぼすという事態が生じ得る。このような影響を抑えるために、正孔選択通過膜１５４がヘテロ接合層１３８の表面に接触する第４領域１５２が、ｙ軸方向に沿って分散配置されているのが望ましい。電子密度に影響を及ぼすという事態を抑制することができる。

（第２実施例の変形例）
図９に、変形例の半導体装置１３の要部断面図を模式的に示す。半導体装置１３は、ゲート電極１６８が、第１正孔排出用電極を兼用しており、ゲート電極１６８と第１正孔排出用電極が一体で形成されていることを特徴としている。

半導体装置１３では、ゲート電極１６８が第１正孔排出用電極を兼用しているので、ゲート絶縁膜１６６の一部が正孔選択通過膜１５４に置き換わっている。このため、正孔の一部が正孔選択通過膜１５４に蓄積すると、ゲート閾値が変動するという事態が生じ得る。この影響を抑えるために、正孔選択通過膜１５４がヘテロ接合層１３８の表面に接触する第４領域１５２が、ｙ軸方向に沿って分散配置されているのが望ましい。ゲート電極１６８が第１正孔排出用電極を兼用させながら、ゲート閾値が変動してしまう事象を抑えることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０Ａ：素子内部
１０Ｂ：素子外部
２０，１２０：基板
３０，１３０：半導体層
４６，１４６：第１半導体領域
４７，１４７：第１領域
４８，１４８：ドレイン電極
５２，１５２：第４領域
５４，１５４：正孔選択通過膜
５６，１５６：正孔排出用電極
６２，１６２：第３半導体領域（ボディ領域）
６４，１６４：第３領域
６８，１６８：ゲート電極
７２，１７２：第２半導体領域（ソース領域）
７４，１７４：第２領域
７６，１７６：ソース電極

Claims (3)

1. 半導体層と、
   前記半導体層の第１領域に接触する第１主電極と、
   前記半導体層の第１領域とは異なる第２領域に接触する第２主電極と、
   第１主電極と第２主電極の間に設けられており、前記半導体層の第１領域及び第２領域とは異なる第３領域に対向するゲート電極と、
   ゲート電極と第１主電極との間に設けられており、前記半導体層の第１領域、第２領域及び第３領域とは異なる第４領域に対向する正孔排出用電極と、
   正孔排出電極と前記半導体層の第４領域の間に設けられている正孔選択通過膜と、を備えており、
   正孔選択通過膜は、伝導帯のエネルギレベルが前記半導体層の伝導帯のエネルギレベルよりも高く、価電子帯のエネルギレベルが前記半導体層の価電子帯のエネルギレベルよりも高く、
   第１領域、第２領域、第３領域及び第４領域は、前記半導体層の主面の一部であり、
   前記半導体層は、
   表層部に設けられており、第１主電極に第１領域を介して接触する第１導電型の第１半導体領域と、
   表層部に設けられており、第２主電極に第２領域を介して接触する第１導電型の第２半導体領域と、
   表層部に設けられており、ゲート電極に第３領域を介して対向しており、第１半導体領域と第２半導体領域の間に設けられている第２導電型の第３半導体領域とを有しており、
   第４領域の少なくとも一部は、第３半導体領域に位置しており、
   正孔選択通過膜は、第３半導体領域に接触する半導体装置。
2. 第４領域が分散して配置されている請求項１に記載の半導体装置。
3. 第４領域は、第１主電極と第２主電極を結ぶ方向に対して直交する方向に分散して配置されている請求項２に記載の半導体装置。

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