JP5407192B2 - パターン形成方法及び半導体装置 - Google Patents
パターン形成方法及び半導体装置 Download PDFInfo
- Publication number
- JP5407192B2 JP5407192B2 JP2008161538A JP2008161538A JP5407192B2 JP 5407192 B2 JP5407192 B2 JP 5407192B2 JP 2008161538 A JP2008161538 A JP 2008161538A JP 2008161538 A JP2008161538 A JP 2008161538A JP 5407192 B2 JP5407192 B2 JP 5407192B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- pattern
- type well
- conductivity type
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0156—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0188—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0191—Manufacturing their doped wells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0151—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Element Separation (AREA)
Description
本発明はパターン形成方法及び半導体装置に関し、特に半導体基板上にパターンを配置するパターン形成方法及び当該方法によりパターン形成された半導体装置に関する。
近年、半導体装置に実用されているシャロウトレンチ分離では、Ｎ型ウェル領域とＰ型ウェル領域とをＳＴＩ（Shallow Trench Isolation）により分離する構造を有している。
例えば、半導体素子に代表されるＰ型ＭＯＳ（Complementary Metal Oxide Semiconductor）では、Ｐ型シリコン（Ｓｉ）基板の上部に、Ｐ型シリコン基板表面から所定の深さにかけてＮ型ウェル領域を形成し、当該領域内に、活性領域を形成している。そして、それぞれの領域内にソース／ドレイン領域、ゲート酸化膜、並びにゲート電極等を形成し、Ｐ型ＭＯＳを配置している（例えば、特許文献１参照）。
例えば、半導体素子に代表されるＰ型ＭＯＳ（Complementary Metal Oxide Semiconductor）では、Ｐ型シリコン（Ｓｉ）基板の上部に、Ｐ型シリコン基板表面から所定の深さにかけてＮ型ウェル領域を形成し、当該領域内に、活性領域を形成している。そして、それぞれの領域内にソース／ドレイン領域、ゲート酸化膜、並びにゲート電極等を形成し、Ｐ型ＭＯＳを配置している（例えば、特許文献１参照）。
また、最近では、Ｐ型シリコン基板内に、Ｎ型ＭＯＳトランジスタが形成されたＰ型ウェル領域の周囲を、Ｎ型ウェル領域で取り囲むトリプルウェル構造が提案されている（例えば、特許文献２参照）。
特開２０００−０１２６８０号公報
特開平３−０３０４６８号公報
しかし、最近の半導体装置の高密度化、高集積化に伴い、Ｎ型ウェル（または、Ｐ型ウェル）領域間のスペースは、益々狭小化する傾向にある。このような傾向の中、当該領域間の電位が異なってしまうと、Ｎ型ウェル（または、Ｐ型ウェル）領域間に、リーク電流が発生する場合がある。そして、当該リーク電流発生により、半導体装置に余分な電力が消費されたり、半導体装置内の電源電位が降下したり、半導体装置内に当該リーク電流を起因とするラッチアップが発生してしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、Ｎ型ウェル領域間またはＰ型ウェル領域間のリーク電流を抑制することができる部位を形成するためのパターン形成方法及び当該部位が形成された半導体装置を提供することを目的とする。
上記課題を解決するために、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定するステップと、前記第１のパターン内に、前記半導体基板に配置される制御電極用配線から一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定するステップと、前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して第３のパターンを画定し、前記第３のパターンを前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とするステップと、を有することを特徴とするパターン形成方法が提供される。
上記課題を解決するために、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定するステップと、前記第１のパターン内に、前記半導体基板に配置される活性領域、配線層、デバイスの少なくとも何れかから一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定するステップと、前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して第３のパターンを画定し、前記第３のパターンを前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とするステップと、を有することを特徴とするパターン形成方法が提供される。
また、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定し、前記第１のパターン内に、前記半導体基板に配置される制御電極用配線から一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定し、前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して画定された第３のパターンを、前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域として配置したことを特徴とする半導体装置が提供される。
また、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定し、前記第１のパターン内に、前記半導体基板に配置される制御電極用配線から一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定し、前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して画定された第３のパターンを、前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域として配置したことを特徴とする半導体装置が提供される。
上記手段によれば、Ｎ型ウェル領域間またはＰ型ウェル領域間のリーク電流が抑制される。
以下、本実施の形態に係るパターン形成方法及び半導体装置を、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
先ず、第１の実施の形態に係るパターン形成方法について説明する。
＜第１の実施の形態＞
先ず、第１の実施の形態に係るパターン形成方法について説明する。
図１は第１の実施の形態に係るパターン形成方法のフローを説明するための図である。
先ず、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定する（ステップＳ１）。
先ず、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定する（ステップＳ１）。
次に、第１のパターン内に、配置が禁止される第１の領域が存在する場合に、第１のパターンから第１の領域を除去して第２のパターンを画定する（ステップＳ２）。
そして、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し（ステップＳ３）、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とする（ステップＳ４）。
そして、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し（ステップＳ３）、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とする（ステップＳ４）。
このようなフローにより、ダミー活性領域がＮ型ウェル（または、Ｐ型ウェル）領域間に画定される。また、このようなパターンを製造するために、ウェハプロセスを施すと、Ｎ型ウェル（または、Ｐ型ウェル）領域間に不純物濃度の高いＰ型ウェル（または、Ｎ型ウェル）領域が局部的に形成され、Ｎ型ウェル（または、Ｐ型ウェル）領域間に生じるリーク電流が抑制される。
次に、上記ダミー活性領域を備えた半導体装置の構造について説明する。
図２は第１の実施の形態に係る半導体装置の要部図である。ここで、図２（ａ）は、半導体装置の要部平面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｙに沿った位置での要部断面図である。尚、図２（ａ）では、半導体基板に配置されたウェル領域を明示するために、ＳＴＩ２０は表示していない。また、図示する半導体装置１は、ツインウェル構造を有している。
図２は第１の実施の形態に係る半導体装置の要部図である。ここで、図２（ａ）は、半導体装置の要部平面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｙに沿った位置での要部断面図である。尚、図２（ａ）では、半導体基板に配置されたウェル領域を明示するために、ＳＴＩ２０は表示していない。また、図示する半導体装置１は、ツインウェル構造を有している。
半導体装置１にあっては、例えば、シリコン等を主成分とするＰ型半導体基板１０ｐを支持基板としている。また、Ｐ型半導体基板１０ｐには、Ｎ型ウェル領域１１ｎが配置され、当該Ｎ型ウェル領域１１ｎ以外の部分に、Ｐ型ウェル領域１１ｐが配置されている（図２（ａ）参照）。そして、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐとは、ＳＴＩ２０（図２（ａ）では不図示）を隔てて、それぞれがＰ型半導体基板１０ｐ内に画定されている。
尚、ＳＴＩ２０の材質は、例えば、酸化シリコン（ＳｉＯ2）を主成分としている。
また、半導体装置１のＮ型ウェル領域１１ｎにあっては、Ｎ型ウェル領域１１ｎの表面がＳＴＩ２０から表出している。即ち、Ｎ型ウェル領域１１ｎの表面に活性領域１１ｎａを形成することができる。例えば、活性領域１１ｎａにＰ型ＭＯＳトランジスタを配置すれば、Ｎ型ウェル領域１１ｎに素子が構成される。
また、半導体装置１のＮ型ウェル領域１１ｎにあっては、Ｎ型ウェル領域１１ｎの表面がＳＴＩ２０から表出している。即ち、Ｎ型ウェル領域１１ｎの表面に活性領域１１ｎａを形成することができる。例えば、活性領域１１ｎａにＰ型ＭＯＳトランジスタを配置すれば、Ｎ型ウェル領域１１ｎに素子が構成される。
また、半導体装置１にあっては、Ｎ型ウェル領域１１ｎ間に、ＳＴＩ２０から開口されたダミー活性領域１１ｐｈを設けている。
このような箇所に、ダミー活性領域１１ｐｈを設けた理由について、以下に説明する。
このような箇所に、ダミー活性領域１１ｐｈを設けた理由について、以下に説明する。
即ち、Ｎ型ウェル領域１１ｎ並びにＰ型ウェル領域１１ｐは、ウェハプロセスによって、Ｐ型半導体基板１０ｐにＳＴＩ２０を形成した後に、Ｐ型半導体基板１０ｐの表面側から不純物イオンを注入することにより形成される。
従って、このようなダミー活性領域１１ｐｈがＮ型ウェル領域１１ｎ間に予め設けられると、ウェハプロセスによって、ダミー活性領域１１ｐｈの下方に、Ｐ型ウェル領域１１ｐよりも不純物濃度が高く、当該不純物が深く拡散したＰ型ウェル領域１１ｐｄが形成される。
例えば、ダミー活性領域１１ｐｈには、上述したＳＴＩ２０が形成されていない。従って、ウェハプロセスを施すことによって、ダミー活性領域１１ｐｈの下方に、Ｐ型不純物（例えば、ボロン（Ｂ）イオン）がダミー活性領域１１ｐｈ内を通過して注入される。これにより、ダミー活性領域１１ｐｈの下方には、Ｐ型ウェル領域１１ｐよりも不純物濃度が高く、深く不純物が拡散した局部的な領域（Ｐ型ウェル領域１１ｐｄ）が形成される。
そして、このようなＰ型ウェル領域１１ｐｄが形成されると、Ｐ型ウェル領域１１ｐｄとＮ型ウェル領域１１ｎとの間の電位障壁が高くなり、Ｐ型ウェル領域１１ｐｄとＮ型ウェル領域１１ｎとの間に電流が流れ難くなる。従って、Ｎ型ウェル領域１１ｎ間の電位が異なっても、Ｎ型ウェル領域１１ｎ間においてリーク電流が許容以下に抑制される。
この現象をより詳細に説明するために、比較例として別の半導体装置の要部図を、図３に例示する。尚、以下に例示する数値については、一例であり、特にその値に限定されるものではない。
図３に示す如く、半導体装置１００には、上記ダミー活性領域１１ｐｈが設けられていない。このような半導体装置１００では、ウェハプロセスを施しても、ＳＴＩ２０が開口されていないので、上述した局部的な領域（Ｐ型ウェル領域１１ｐｄ）が形成しない。即ち、Ｎ型ウェル領域１１ｎ間には、上記Ｐ型ウェル領域１１ｐｄよりも、不純物濃度が低い通常のＰ型ウェル領域１１ｐが形成されるに過ぎない。
従って、Ｐ型ウェル領域１１ｐとＮ型ウェル領域１１ｎとの間の電位障壁は、半導体装置１に比べて低くなり、Ｎ型ウェル領域１１ｎ間でリーク電流ＬＣが発生してしまう場合がある。
例えば、半導体装置１００の構造では、Ｎ型ウェル領域１１ｎ間が所定の距離以下（例えば、１μｍ以下とする）になると、許容以上の電流、即ち、リーク電流が通電する場合がある。例えば、リーク電流を、Ｎ型ウェル領域１１ｎ間の上記距離において、１μＡ以上と定義する。
従って、Ｎ型ウェル領域１１ｎ間に発生するリーク電流を抑制するためには、図２に例示する半導体装置１の構造にすることが好ましい。
このような理由により、半導体装置１では、ダミー活性領域１１ｐｈを形成している。
このような理由により、半導体装置１では、ダミー活性領域１１ｐｈを形成している。
そして、このようなダミー活性領域１１ｐｈの形状、位置は、例えば、ＣＡＤ（Computer Aided Design）システムを搭載したパターン形成装置によって自動的に画定される。
例えば、Ｎ型ウェル領域１１ｎ間でリーク電流が発生する距離を予め定め（例えば、当該距離を１μｍ以下とする）、Ｎ型ウェル領域１１ｎ間の距離を検出することにより、ダミー活性領域１１ｐｈが自動的に画定される。
例えば、Ｎ型ウェル領域１１ｎ間でリーク電流が発生する距離を予め定め（例えば、当該距離を１μｍ以下とする）、Ｎ型ウェル領域１１ｎ間の距離を検出することにより、ダミー活性領域１１ｐｈが自動的に画定される。
また、このようなダミー活性領域１１ｐｈは、例えば、ポリシリコンを主成分とする制御用配線（ゲート電極用配線）からも所定の距離（例えば、１μｍ以下）を隔てて自動的に画定される。
制御用配線の近傍に、上記Ｐ型ウェル領域１１ｐｄが形成すると、制御用配線とＰ型ウェル領域１１ｐｄとの組み合わせにより、所望しないデバイスがＰ型半導体基板１０ｐに発生してしまうからである。
また、ダミー活性領域１１ｐｈは、ウェル領域境界からも所定の距離（例えば、１μｍ以下）を隔てて自動的に画定される。
Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界を跨いで、ダミー活性領域１１ｐｈを形成してしまうと、ウェハプロセスによって境界上に配置される金属層を通じて、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐとが短絡してしまうからである。
Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界を跨いで、ダミー活性領域１１ｐｈを形成してしまうと、ウェハプロセスによって境界上に配置される金属層を通じて、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐとが短絡してしまうからである。
また、ダミー活性領域１１ｐｈは、活性領域、配線層、寄生デバイスからも所定の距離（例えば、１μｍ以下）を隔てて自動的に画定される。
活性領域、配線層、デバイスの近傍に、上記Ｐ型ウェル領域１１ｐｄが形成されると、活性領域、配線層及びデバイスと上記Ｐ型ウェル領域１１ｐｄとの間に、所望しない容量変動が生じるからである。特に、容量に影響を受けやすい部位（例えば、高周波回路部等）からは、所定の距離（例えば、１μｍ以下）を隔ててダミー活性領域１１ｐｈを画定するのが好ましい。
活性領域、配線層、デバイスの近傍に、上記Ｐ型ウェル領域１１ｐｄが形成されると、活性領域、配線層及びデバイスと上記Ｐ型ウェル領域１１ｐｄとの間に、所望しない容量変動が生じるからである。特に、容量に影響を受けやすい部位（例えば、高周波回路部等）からは、所定の距離（例えば、１μｍ以下）を隔ててダミー活性領域１１ｐｈを画定するのが好ましい。
また、上記の部位以外においても、Ｐ型ウェル領域１１ｐｄが近接すると、素子特性に悪影響を及ぼす箇所には、ダミー活性領域１１ｐｈの画定を避けることが好ましい。
次に、上記ダミー活性領域（ダミー活性領域１１ｐｈ）がＰ型半導体基板１０ｐ内の所定の位置に自動的に画定される具体的な手順を説明する。
次に、上記ダミー活性領域（ダミー活性領域１１ｐｈ）がＰ型半導体基板１０ｐ内の所定の位置に自動的に画定される具体的な手順を説明する。
図４乃至図８はダミー活性領域が自動的に画定されるフローを説明するための要部図である。ここで、以下に例示する図では、図１に例示した同一の部材には同一の符号を付している。また、以下の説明においては、一度説明した部材についての再度の説明については省略する。また、図４乃至図８には、ＳＴＩ２０が表示されていない。
先ず、図４には、半導体基板（例えば、Ｐ型半導体基板１０ｐ）上に、複数のＮ型ウェル領域１１ｎが配置された状態が示されている。また、当該図４には、制御用配線が配置される領域１１ｇが併せて例示されている。
このようなパターンは、設計データ（オリジナルデータ）として、パターン形成装置に格納されている。例えば、パターン形成装置の記憶手段、或いは管理サーバ、記録メディアに、各パターンが設計データとして格納されている。
次いで、パターン形成装置のデータ処理手段によって、Ｎ型ウェル領域１１ｎ間でリーク電流が発生し易い箇所が自動的に選定される。
例えば、図４に例示したＮ型ウェル領域１１ｎ間の距離が、許容以上のリーク電流が生じる距離の閾値（例えば、１μｍ以下）であると判断された場合、当該Ｎ型ウェル領域１１ｎ間に、パターン１１ｐｈａが自動的に画定される。
例えば、図４に例示したＮ型ウェル領域１１ｎ間の距離が、許容以上のリーク電流が生じる距離の閾値（例えば、１μｍ以下）であると判断された場合、当該Ｎ型ウェル領域１１ｎ間に、パターン１１ｐｈａが自動的に画定される。
尚、パターン１１ｐｈａ画定の判断においては、Ｎ型ウェル領域１１ｎ間の距離によって判断する他、ノードが異なるＮ型ウェル領域１１ｎ間、或いは、電位が異なるＮ型ウェル領域１１ｎ間で処理してもよい。
また、図４では、長方形のパターン１１ｐｈａを半導体基板上に画定したが、特に当該形状に限るものではない。例えば、図５に例示する如く、Ｎ型ウェル領域１１ｎ間の対角方向の距離ｄが許容以上のリーク電流が生じる距離の閾値（例えば、１μｍ以下）であると判断された場合、図示する形状のパターン１１ｐｈａを半導体基板上に画定してもよい。
次に、パターン１１ｐｈａから、配置が禁止される領域を除去する。
例えば、パターン１１ｐｈａの近傍に、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界がある場合には、当該境界から一定の距離（例えば、閾値として、１μｍ以下の距離）までの領域を選定して、当該領域をパターン１１ｐｈａから除去する。
例えば、パターン１１ｐｈａの近傍に、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界がある場合には、当該境界から一定の距離（例えば、閾値として、１μｍ以下の距離）までの領域を選定して、当該領域をパターン１１ｐｈａから除去する。
また、パターン１１ｐｈａの近傍に、制御用配線が配置される領域１１ｇがある場合には、領域１１ｇから一定の距離（例えば、閾値として、１μｍ以下の距離）までの領域を選定して、当該領域をパターン１１ｐｈａから除去する。
このような処理により、図６に示す如く、パターン１１ｐｈａとは別のパターン１１ｐｈｂ（図中の破斜線部分）を画定する。
図示する如く、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界から所定の距離までの部分（領域１１ｎａａ）は、パターン１１ｐｈａから除去されている。また、領域１１ｇから所定の距離までの部分（領域１１ｇａ）は、パターン１１ｐｈａから除去されている。
図示する如く、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐの境界から所定の距離までの部分（領域１１ｎａａ）は、パターン１１ｐｈａから除去されている。また、領域１１ｇから所定の距離までの部分（領域１１ｇａ）は、パターン１１ｐｈａから除去されている。
尚、配置が禁止される領域の除去処理は、パターン形成装置のデータ処理手段によって自動的に行われる。
また、配置が禁止される領域としては、上記の部位の他、半導体基板に配置される活性領域、配線層、デバイスの少なくとも何れかから一定の距離までの領域を選定してもよい。
また、配置が禁止される領域としては、上記の部位の他、半導体基板に配置される活性領域、配線層、デバイスの少なくとも何れかから一定の距離までの領域を選定してもよい。
次に、製造プロセス上、加工限界となる領域を、パターン１１ｐｈｂから更に除去する。
例えば、図７に示す領域１１ＰＬ（図中の破斜線部分）が加工限界以下となるパターン幅であるならば、当該領域１１ＰＬを、上記パターン１１ｐｈｂから除去する。
例えば、図７に示す領域１１ＰＬ（図中の破斜線部分）が加工限界以下となるパターン幅であるならば、当該領域１１ＰＬを、上記パターン１１ｐｈｂから除去する。
加工限界としては、例えば、乾式または湿式のウェハプロセスのパターン加工の限界、フォトリソグラフィで使用されるマスク部材の加工限界が該当する。このような加工限界の情報は、パターン形成装置の記憶手段等にデータベース化されて格納されている。また、加工限界以下の領域の除去処理においても、パターン形成装置のデータ処理手段によって自動的に行われる。
そして、上記パターン１１ｐｈｂから領域１１ＰＬを除去した領域を、最終的に整形された開口パターン、即ち、ダミー活性領域１１ｐｈとして画定する。
この状態を、図８に示す。
この状態を、図８に示す。
そして、最終的に画定したダミー活性領域１１ｐｈの形状、位置等は、設計データとしてパターン形成装置の記憶手段等に格納される。
尚、マスク部材の位置ずれによるマージン幅についても、パターン整形の判断対象としてもよい。
尚、マスク部材の位置ずれによるマージン幅についても、パターン整形の判断対象としてもよい。
以上の手順を、パターン形成装置のデータ処理フローの見地から説明すると、図９のようになる。
図９はパターン形成装置のデータ処理フローを説明する図である。
図９はパターン形成装置のデータ処理フローを説明する図である。
先ず、パターン形成装置の記憶手段Ｍから、オリジナルの設計データを読み込む。
このような設計データは、例えば、ＧＤＳＩＩ形式で、記憶手段Ｍに格納されている。
次に、読み込んだＮ型ウェル領域１１ｎ間において、リーク電流が発生する箇所が検出された場合には、当該Ｎ型ウェル領域１１ｎにパターン１１ｐｈａを画定する。
このような設計データは、例えば、ＧＤＳＩＩ形式で、記憶手段Ｍに格納されている。
次に、読み込んだＮ型ウェル領域１１ｎ間において、リーク電流が発生する箇所が検出された場合には、当該Ｎ型ウェル領域１１ｎにパターン１１ｐｈａを画定する。
次に、パターン１１ｐｈａ内に、配置が禁止される領域が存在する場合に、パターン１１ｐｈａから前記領域を除去してパターン１１ｐｈｂを画定する。
次に、パターン１１ｐｈｂ内に、加工限界である領域が存在する場合に、パターン１１ｐｈｂから前記領域を除去して新たなパターン、即ちダミー活性領域１１ｐｈを画定する。
次に、パターン１１ｐｈｂ内に、加工限界である領域が存在する場合に、パターン１１ｐｈｂから前記領域を除去して新たなパターン、即ちダミー活性領域１１ｐｈを画定する。
パターン１１ｐｈａ，１１ｐｈｂ並びにダミー活性領域１１ｐｈの画定は、パターン形成装置のデータ処理手段によって、自動的に行われる（ステップＳ１０）。
そして、ダミー活性領域１１ｐｈのデータ（形状、位置等）をパターン形成装置の記憶手段Ｍに格納する。
そして、ダミー活性領域１１ｐｈのデータ（形状、位置等）をパターン形成装置の記憶手段Ｍに格納する。
次に、オリジナルの設計データにダミー活性領域１１ｐｈのデータを、パターン形成装置のデータ処理手段によって、自動的に重ね合わせる処理を行う（ステップＳ２０）。
そして、重ね合わせたデータをパターン形成装置の記憶手段Ｍに格納する。
そして、重ね合わせたデータをパターン形成装置の記憶手段Ｍに格納する。
これにより、オリジナルの設計データにダミー活性領域１１ｐｈのデータを重ね合わせるデータ処理が完了する（ステップＳ３０）。
そして、パターン形成装置によって最終的に設計されたパターンに基づいて、ウェハプロセスを施す。これにより、ＳＴＩ２０から開口された部分において、ダミー活性領域１１ｐｈが形成される。また、当該ダミー活性領域１１ｐｈの下方に、Ｐ型ウェル領域１１ｐｄが必然的に形成され、Ｎ型ウェル領域１１ｎ間のリーク電流が抑制される。
そして、パターン形成装置によって最終的に設計されたパターンに基づいて、ウェハプロセスを施す。これにより、ＳＴＩ２０から開口された部分において、ダミー活性領域１１ｐｈが形成される。また、当該ダミー活性領域１１ｐｈの下方に、Ｐ型ウェル領域１１ｐｄが必然的に形成され、Ｎ型ウェル領域１１ｎ間のリーク電流が抑制される。
このように、第１の実施の形態では、半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定し、第１のパターン内に、配置が禁止される第１の領域が存在する場合に、第１のパターンから第１の領域を除去して第２のパターンを画定し、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域としている。
このような方法で作製された半導体装置１であれば、Ｎ型ウェル領域１１ｎ間のリーク電流が抑制される。これにより、半導体装置１に余分な電力が消費されることがなく、半導体装置１に印加される電源電位が降下することもない。また、半導体装置１内では、リーク電流を起因とするラッチアップが発生することもない。
また、パターン形成の設計修正（ダミー活性領域１１ｐｈの画定）を図っても、実際のウェハプロセスでは、ＳＴＩ２０を加工するマスク部材の加工修正を図ることで足りる。
従って、半導体装置１の製造プロセス条件の変更、製造工程の追加を招来することもなく、ダミー活性領域１１ｐｈが簡便に半導体基板上に形成される。これにより、製造工程において、コスト高を招来することもない。
従って、半導体装置１の製造プロセス条件の変更、製造工程の追加を招来することもなく、ダミー活性領域１１ｐｈが簡便に半導体基板上に形成される。これにより、製造工程において、コスト高を招来することもない。
また、ダミー活性領域１１ｐｈは、半導体装置１のＮ型ウェル領域１１ｎ間に形成されることから、半導体装置１の面積が増加することもない。
＜第２の実施の形態＞
図１０は第２の実施の形態に係る半導体装置の要部図である。ここで、図１０（ａ）は、半導体装置の要部平面図であり、図１０（ｂ）は、図１０（ａ）のＸ−Ｙに沿った位置での要部断面図である。尚、図１０（ａ）では、半導体基板に配置されたウェル領域を明示するために、ＳＴＩ２０は表示していない。また、図示する半導体装置２は、トリプルウェル構造を有している。
＜第２の実施の形態＞
図１０は第２の実施の形態に係る半導体装置の要部図である。ここで、図１０（ａ）は、半導体装置の要部平面図であり、図１０（ｂ）は、図１０（ａ）のＸ−Ｙに沿った位置での要部断面図である。尚、図１０（ａ）では、半導体基板に配置されたウェル領域を明示するために、ＳＴＩ２０は表示していない。また、図示する半導体装置２は、トリプルウェル構造を有している。
半導体装置２にあっては、例えば、Ｐ型半導体基板１０ｐを支持基板としている。また、Ｐ型半導体基板１０ｐの深い領域に、Ｎ型ウェル領域１１ｄｎを配置している。
また、Ｎ型ウェル領域１１ｄｎ上に、Ｐ型ウェル領域１１ｐが配置され、当該Ｐ型ウェル領域１１ｐ以外の部分に、Ｎ型ウェル領域１１ｎが配置されている（図２（ａ）参照）。そして、Ｐ型ウェル領域１１ｐとＮ型ウェル領域１１ｎとは、ＳＴＩ２０（図２（ａ）では不図示）を隔てて、それぞれがＰ型半導体基板１０ｐ内に画定されている。
また、Ｎ型ウェル領域１１ｄｎ上に、Ｐ型ウェル領域１１ｐが配置され、当該Ｐ型ウェル領域１１ｐ以外の部分に、Ｎ型ウェル領域１１ｎが配置されている（図２（ａ）参照）。そして、Ｐ型ウェル領域１１ｐとＮ型ウェル領域１１ｎとは、ＳＴＩ２０（図２（ａ）では不図示）を隔てて、それぞれがＰ型半導体基板１０ｐ内に画定されている。
また、半導体装置２のＰ型ウェル領域１１ｐにあっては、Ｐ型ウェル領域１１ｐの表面がＳＴＩ２０から表出している。即ち、Ｐ型ウェル領域１１ｐの表面に活性領域１１ｐａを形成することができる。例えば、活性領域１１ｐａにＮ型ＭＯＳトランジスタを配置すれば、Ｐ型ウェル領域１１ｐに素子が構成される。
また、半導体装置２にあっては、Ｐ型ウェル領域１１ｐ間に、ＳＴＩ２０から開口されたダミー活性領域１１ｎｈを設けている。
このような箇所に、ダミー活性領域１１ｎｈを設ければ、第１の実施の形態で説明した理由と同様に、ウェハプロセスを施すことによって、ダミー活性領域１１ｎｈの下方に、Ｎ型不純物（例えば、リン（Ｐ）イオン）がダミー活性領域１１ｎｈ内を通過して注入される。これにより、ダミー活性領域１１ｎｈの下方には、Ｎ型ウェル領域１１ｎよりも不純物濃度が高く、深く不純物が拡散した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成される。
このような箇所に、ダミー活性領域１１ｎｈを設ければ、第１の実施の形態で説明した理由と同様に、ウェハプロセスを施すことによって、ダミー活性領域１１ｎｈの下方に、Ｎ型不純物（例えば、リン（Ｐ）イオン）がダミー活性領域１１ｎｈ内を通過して注入される。これにより、ダミー活性領域１１ｎｈの下方には、Ｎ型ウェル領域１１ｎよりも不純物濃度が高く、深く不純物が拡散した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成される。
そして、このようなＮ型ウェル領域１１ｎｄが形成されると、Ｎ型ウェル領域１１ｎｄとＰ型ウェル領域１１ｐとの間の電位障壁が高くなり、Ｎ型ウェル領域１１ｎｄとＰ型ウェル領域１１ｐとの間に電流が流れ難くなる。従って、Ｐ型ウェル領域１１ｐ間の電位が異なっても、Ｐ型ウェル領域１１ｐ間のリーク電流が許容以下に抑制される。
この現象をより詳細に説明するために、比較例として別の半導体装置の要部図を、図１１に例示する。
図１１に示す如く、半導体装置２００には、上記ダミー活性領域１１ｎｈが設けられていない。このような半導体装置２００では、ウェハプロセスを施しても、ＳＴＩ２０が開口されていないので、上述した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成しない。即ち、Ｐ型ウェル領域１１ｐ間には、上記Ｎ型ウェル領域１１ｎｄよりも、不純物濃度が低い通常のＮ型ウェル領域１１ｎが形成されるに過ぎない。
図１１に示す如く、半導体装置２００には、上記ダミー活性領域１１ｎｈが設けられていない。このような半導体装置２００では、ウェハプロセスを施しても、ＳＴＩ２０が開口されていないので、上述した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成しない。即ち、Ｐ型ウェル領域１１ｐ間には、上記Ｎ型ウェル領域１１ｎｄよりも、不純物濃度が低い通常のＮ型ウェル領域１１ｎが形成されるに過ぎない。
従って、Ｎ型ウェル領域１１ｎとＰ型ウェル領域１１ｐとの間の電位障壁は、半導体装置２に比べて低くなり、Ｐ型ウェル領域１１ｐ間でリーク電流ＬＣが発生してしまう場合がある。
そして、このようなダミー活性領域１１ｎｈの形状、位置は、第１の実施の形態で説明したように、上記パターン形成装置によって自動的に画定される。
また、このようなダミー活性領域１１ｎｈは、第１の実施の形態で説明したのと同様に、制御用配線（ゲート電極用配線）、ウェル領域境界、活性領域、配線層、寄生デバイスから所定の距離を隔てて自動的に画定される。
また、このようなダミー活性領域１１ｎｈは、第１の実施の形態で説明したのと同様に、制御用配線（ゲート電極用配線）、ウェル領域境界、活性領域、配線層、寄生デバイスから所定の距離を隔てて自動的に画定される。
また、上記の部位以外においても、Ｎ型ウェル領域１１ｎｄが近接すると、素子特性に悪影響を及ぼす箇所には、ダミー活性領域１１ｎｈの画定を避けることが好ましい。
そして、第２の実施の形態においても、第１の実施の形態と同様の効果が得られる。
そして、第２の実施の形態においても、第１の実施の形態と同様の効果が得られる。
＜第３の実施の形態＞
図１２は第３の実施の形態に係る半導体装置の要部図である。
半導体装置３にあっては、トリプルウェル構造の変形例が例示されている。
図１２は第３の実施の形態に係る半導体装置の要部図である。
半導体装置３にあっては、トリプルウェル構造の変形例が例示されている。
半導体装置３にあっては、例えば、Ｐ型半導体基板１０ｐを支持基板としている。また、Ｐ型半導体基板１０ｐの深い領域の一部に、Ｎ型ウェル領域１１ｄｎを配置している。
また、Ｎ型ウェル領域１１ｄｎ上に、Ｐ型ウェル領域１１ｐ１並びにＮ型ウェル領域１１ｎｄが配置されている。また、Ｎ型ウェル領域１１ｎｄには、Ｐ型ウェル領域１１ｐ２が隣接している。このような構造では、Ｐ型ウェル領域１１ｐ１とＰ型ウェル領域１１ｐ２とが直接的に接していないので、例えば、双方が異なる電位となる場合がある。
また、Ｎ型ウェル領域１１ｄｎ上に、Ｐ型ウェル領域１１ｐ１並びにＮ型ウェル領域１１ｎｄが配置されている。また、Ｎ型ウェル領域１１ｎｄには、Ｐ型ウェル領域１１ｐ２が隣接している。このような構造では、Ｐ型ウェル領域１１ｐ１とＰ型ウェル領域１１ｐ２とが直接的に接していないので、例えば、双方が異なる電位となる場合がある。
そして、Ｐ型ウェル領域１１ｐ１とＮ型ウェル領域１１ｎｄ、Ｐ型ウェル領域１１ｐ２とＮ型ウェル領域１１ｎｄとは、ＳＴＩ２０（不図示）を隔てて、それぞれがＰ型半導体基板１０ｐ内に画定されている。
このようなトリプルウェル構造の半導体装置３においても、Ｐ型ウェル領域１１ｐ１，１１ｐ２間に、ダミー活性領域となるダミー活性領域１１ｎｈを設けてもよい。
即ち、このような箇所に、ダミー活性領域となるダミー活性領域１１ｎｈを設ければ、第１、２の実施の形態で説明した理由と同様に、ウェハプロセスを施すことによって、ダミー活性領域１１ｎｈの下方に、Ｎ型不純物がダミー活性領域１１ｎｈ内を通過して注入される。これにより、ダミー活性領域１１ｎｈの下方には、Ｎ型ウェル領域１１ｎよりも不純物濃度が高く、深く不純物が拡散した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成される。
即ち、このような箇所に、ダミー活性領域となるダミー活性領域１１ｎｈを設ければ、第１、２の実施の形態で説明した理由と同様に、ウェハプロセスを施すことによって、ダミー活性領域１１ｎｈの下方に、Ｎ型不純物がダミー活性領域１１ｎｈ内を通過して注入される。これにより、ダミー活性領域１１ｎｈの下方には、Ｎ型ウェル領域１１ｎよりも不純物濃度が高く、深く不純物が拡散した局部的な領域（Ｎ型ウェル領域１１ｎｄ）が形成される。
そして、このようなＮ型ウェル領域１１ｎｄが形成されると、Ｎ型ウェル領域１１ｎｄとＰ型ウェル領域１１ｐ１，１１ｐ２との間の電位障壁が高くなり、Ｎ型ウェル領域１１ｎｄとＰ型ウェル領域１１ｐ１，１１ｐ２との間に電流が流れ難くなる。従って、Ｐ型ウェル領域１１ｐ１，１１ｐ２間の電位が異なっても、Ｐ型ウェル領域１１ｐ１，１１ｐ２間のリーク電流が許容以下に抑制される。
そして、当該第３の実施の形態においても、第１の実施の形態と同様の効果が得られる。
尚、第１乃至第３の実施の形態で例示した数値、材料は、一例であり、上記の数値、材料に限るものではない。
尚、第１乃至第３の実施の形態で例示した数値、材料は、一例であり、上記の数値、材料に限るものではない。
１，２，３ 半導体装置
１０ｐ Ｐ型半導体基板
１１ｇ，１１ｇａ，１１ｎａａ，１１ＰＬ 領域
１１ｎａ，１１ｐａ 活性領域
１１ｐｈ，１１ｎｈ ダミー活性領域
１１ｐｈａ，１１ｐｈｂ パターン
１１ｎ，１１ｎｄ，１１ｄｎ Ｎ型ウェル領域
１１ｐ，１１ｐｄ，１１ｐ１，１１ｐ２ Ｐ型ウェル領域
ｄ 距離
ＬＣ リーク電流
Ｍ 記憶手段
１０ｐ Ｐ型半導体基板
１１ｇ，１１ｇａ，１１ｎａａ，１１ＰＬ 領域
１１ｎａ，１１ｐａ 活性領域
１１ｐｈ，１１ｎｈ ダミー活性領域
１１ｐｈａ，１１ｐｈｂ パターン
１１ｎ，１１ｎｄ，１１ｄｎ Ｎ型ウェル領域
１１ｐ，１１ｐｄ，１１ｐ１，１１ｐ２ Ｐ型ウェル領域
ｄ 距離
ＬＣ リーク電流
Ｍ 記憶手段
Claims (7)
- 半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定するステップと、
前記第１のパターン内に、前記半導体基板に配置される制御電極用配線から一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定するステップと、
前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して第３のパターンを画定し、
前記第３のパターンを前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とするステップと、
を有することを特徴とするパターン形成方法。 - 半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定するステップと、
前記第１のパターン内に、前記半導体基板に配置される活性領域、配線層、デバイスの少なくとも何れかから一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定するステップと、
前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して第３のパターンを画定し、
前記第３のパターンを前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域とするステップと、
を有することを特徴とするパターン形成方法。 - 前記第２の領域として、乾式または湿式ウェハプロセスによるパターン加工の限界以下の領域を選定することを特徴とする請求項１または２に記載のパターン形成方法。
- 前記第２の領域として、パターン加工をする場合に使用されるマスク部材の加工限界以下の領域を選定することを特徴とする請求項１または２に記載のパターン形成方法。
- 半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、前記第１の導電型ウェル領域間に第１のパターンを画定し、
前記第１のパターン内に、前記半導体基板に配置される制御電極用配線から一定の距離までの領域が選定された、配置が禁止される第１の領域が存在する場合に、前記第１のパターンから前記第１の領域を除去して第２のパターンを画定し、
前記第２のパターン内に、加工限界である第２の領域が存在する場合に、前記第２のパターンから前記第２の領域を除去して画定された第３のパターンを、前記半導体基板に配置される第２の導電型ウェル領域のダミー活性領域として配置したことを特徴とする半導体装置。 - 前記第１の導電型ウェル領域と前記第２の導電型ウェル領域と、からなるツインウェル構造を備えたことを特徴とする請求項５記載の半導体装置。
- 前記第１の導電型ウェル領域と前記第２の導電型ウェル領域と、別の第１の導電型または第２の導電型のウェル領域と、からなるトリプルウェル構造を備えたことを特徴とする請求項５記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008161538A JP5407192B2 (ja) | 2008-06-20 | 2008-06-20 | パターン形成方法及び半導体装置 |
| US12/407,158 US20090315139A1 (en) | 2008-06-20 | 2009-03-19 | Patterning method and semiconductor device |
| US13/567,591 US8683406B2 (en) | 2008-06-20 | 2012-08-06 | Method of defining shape and position of dummy active region by processing data using a patterning apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008161538A JP5407192B2 (ja) | 2008-06-20 | 2008-06-20 | パターン形成方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010003888A JP2010003888A (ja) | 2010-01-07 |
| JP5407192B2 true JP5407192B2 (ja) | 2014-02-05 |
Family
ID=41430342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008161538A Expired - Fee Related JP5407192B2 (ja) | 2008-06-20 | 2008-06-20 | パターン形成方法及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20090315139A1 (ja) |
| JP (1) | JP5407192B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101974198B1 (ko) | 2012-07-12 | 2019-04-30 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9009633B2 (en) * | 2013-05-06 | 2015-04-14 | United Microelectronics Corp. | Method of correcting assist feature |
| JP2015072629A (ja) * | 2013-10-03 | 2015-04-16 | 富士通株式会社 | データ処理プログラム及びデータ処理方法 |
| DE102018107077A1 (de) | 2017-08-30 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Zusammengeführte Säulenstrukturen und Verfahren zum Erzeugen von Layoutdiagrammen davon |
| US10515178B2 (en) * | 2017-08-30 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Merged pillar structures and method of generating layout diagram of same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330468A (ja) | 1989-06-28 | 1991-02-08 | Hitachi Ltd | 半導体装置 |
| JP2783250B2 (ja) | 1996-05-01 | 1998-08-06 | 日本電気株式会社 | 露光用マスクパターンの補助パターン自動発生方法 |
| JP4121201B2 (ja) * | 1998-03-26 | 2008-07-23 | 三星電子株式会社 | 半導体メモリ装置のトリプルウェルの製造方法 |
| JP2000012680A (ja) | 1998-04-20 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3719650B2 (ja) * | 2000-12-22 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置 |
| JP4845299B2 (ja) * | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2002289704A (ja) * | 2001-03-23 | 2002-10-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2003324149A (ja) | 2002-04-26 | 2003-11-14 | Nec Electronics Corp | ダミーパターンの自動発生方法 |
| JP2003337843A (ja) * | 2002-05-20 | 2003-11-28 | Nec Micro Systems Ltd | 半導体集積回路のレイアウト検証方法および検証プログラム |
| US6933203B2 (en) * | 2002-11-19 | 2005-08-23 | Texas Instruments Incorporated | Methods for improving well to well isolation |
| TWI241659B (en) * | 2003-06-03 | 2005-10-11 | Matsushita Electric Industrial Co Ltd | Semiconductor device and method for manufacturing the same |
| US7105908B2 (en) * | 2003-09-05 | 2006-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cell having stepped boundary regions and methods of fabrication |
| JP4675854B2 (ja) * | 2006-07-25 | 2011-04-27 | 株式会社東芝 | パターン評価方法と評価装置及びパターン評価プログラム |
| JP4866683B2 (ja) * | 2006-08-25 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体デバイスの製造方法、データ作成装置、データ作成方法、およびプログラム |
| US7745909B2 (en) * | 2007-02-26 | 2010-06-29 | International Business Machines Corporation | Localized temperature control during rapid thermal anneal |
| JP5203650B2 (ja) * | 2007-07-31 | 2013-06-05 | 株式会社日立ハイテクノロジーズ | レシピ作成システム、及びレシピ作成方法 |
| US8114744B2 (en) * | 2008-12-29 | 2012-02-14 | Texas Instruments Incorporated | Methods for reducing gate dielectric thinning on trench isolation edges and integrated circuits therefrom |
| JP2010258166A (ja) * | 2009-04-23 | 2010-11-11 | Renesas Electronics Corp | 半導体装置、及び、半導体測定システム |
-
2008
- 2008-06-20 JP JP2008161538A patent/JP5407192B2/ja not_active Expired - Fee Related
-
2009
- 2009-03-19 US US12/407,158 patent/US20090315139A1/en not_active Abandoned
-
2012
- 2012-08-06 US US13/567,591 patent/US8683406B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20090315139A1 (en) | 2009-12-24 |
| US8683406B2 (en) | 2014-03-25 |
| US20120297353A1 (en) | 2012-11-22 |
| JP2010003888A (ja) | 2010-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5407192B2 (ja) | パターン形成方法及び半導体装置 | |
| US6635952B2 (en) | Semiconductor device | |
| JP2012094762A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5261479B2 (ja) | Ｍｏｓｆｅｔ集積回路におけるプロセスによって誘起される性能変動の補償方法 | |
| US20060199325A1 (en) | Semiconductor integrated circuit device advantageous for microfabrication and manufacturing method for the same | |
| JP5547934B2 (ja) | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 | |
| CN110890369A (zh) | 半导体器件的制备方法和半导体器件 | |
| JP4786006B2 (ja) | 半導体装置の設計方法および半導体装置の製造方法 | |
| CN204424255U (zh) | 集成电路 | |
| KR101186033B1 (ko) | 반도체 기억 장치 및 그의 제조 방법 | |
| KR101185946B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100499635B1 (ko) | 반도체 소자의 워드라인 패터닝 방법 | |
| KR101213725B1 (ko) | 반도체 소자의 게이트 및 그 제조 방법 | |
| KR100673132B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR100267196B1 (ko) | 반도체장치 | |
| JP2011187472A (ja) | 半導体装置 | |
| KR100944622B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2007194562A (ja) | 半導体装置及びその製造方法 | |
| KR20020072195A (ko) | 반도체 장치 제조 방법 | |
| JP2015079865A (ja) | 半導体装置及びその製造方法 | |
| JP2002006477A (ja) | フォトマスクのパターン形状補正方法および補正されたフォトマスク | |
| KR20080029281A (ko) | 채널의 폭이 증가된 액티브 영역을 포함하는 반도체 소자의레이 아웃, 포토마스크 및 그것을 포함하는 반도체 소자 | |
| JP2008041886A (ja) | 半導体装置及びその製造方法 | |
| KR100787319B1 (ko) | 반도체 소자 | |
| KR100533983B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130516 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131008 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131021 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |