JP3719650B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3719650B2 JP3719650B2 JP2000389753A JP2000389753A JP3719650B2 JP 3719650 B2 JP3719650 B2 JP 3719650B2 JP 2000389753 A JP2000389753 A JP 2000389753A JP 2000389753 A JP2000389753 A JP 2000389753A JP 3719650 B2 JP3719650 B2 JP 3719650B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- dummy
- semiconductor device
- substrate
- dummy diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0188—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のノイズ対策に関するものであり、特に、ＳＴＩ（Shallow Trench Isolation）分離とシリサイド化拡散層を有する半導体装置に、ディッシング対策などを目的としたダミー拡散層を生成した場合における、ノイズ回避技術に属する。
【０００２】
【従来の技術】
従来の半導体集積回路では、拡散層分離としてはＬＯＣＯＳ分離が一般に用いられた。しかしながら、０．２５〜０．１８μｍ世代のＬＳＩから、より微細なパターン加工を行うために、ＳＴＩプロセスが多く用いられている。
【０００３】
またその一方で、シリサイド化技術も多く用いられ始めている。シリサイド化とは、拡散層やゲート電極の上面に対してチタンやコバルト等との合金化処理を施すプロセス技術である。シリサイド化が採用された理由としては、まず１つは、プロセス微細化によって拡散層、ゲート電極、コンタクト等の断面積が縮小したため、寄生抵抗を抑制する必要性が強まってきたこと、もう１つは、デュアルゲートプロセスにおいて、Ｐ型ゲート−Ｎ型ゲート間のダイオードの両電極を「裏打ち」する必要があること、が挙げられる。「裏打ち」とは、低抵抗な導体を並列に接続することをいう。
【０００４】
裏打ちの必要性について、さらに説明を加える。
【０００５】
従来の５Ｖ〜３Ｖ電源電圧世代のプロセスでは、Ｐ型トランジスタは埋め込みチャネル、Ｎ型トランジスタは表面チャネルとし、トランジスタのゲート電極にＮ型ポリシリコンを用いるデバイス構造が一般的であった。ところが、近年、ＬＳＩの電源電圧が３．３Ｖ→２．５Ｖ→１．８Ｖ→１．５Ｖ→…と、およそ２年毎の非常なハイペースで低電圧化されている。そして、電源電圧が低下しても、多くの場合、スタンバイ電流を抑制しつつ、高い駆動電流が求められる。このようなニーズに対応するためには、Ｐ型トランジスタもＮ型トランジスタと同様に表面チャネルとしたデュアルゲートプロセスを採用することが好ましい。
【０００６】
ところが、デュアルゲート化のためには、Ｎ型トランジスタのゲート電極はＮ型で、Ｐ型トランジスタのゲート電極はＰ型で形成する必要があり、このため、Ｐ型ゲートとＮ型ゲートとの接続部分にＰＮ接合ダイオードが形成されてしまう。ダイオードが介在すると、信号電位がフルスイングせず、正常なデジタルＬＳＩの設計が極めて困難となる。
【０００７】
そこで、対応策として、ゲート電極上にシリサイド低抵抗配線を設けて「裏打ち」を行う。これにより、設計者がレイアウト段階で一々配線層によって裏打ちを行う必要がなくなり、設計効率が向上する。また、セル面積の縮小や配線層の利用率向上等の利点もあるので、デュアルゲートプロセスにおいてシリサイド化工程を採用する動きが主流となっている。
【０００８】
図１５はＳＴＩ形成およびシリサイド化を行う半導体装置の製造プロセスの概略フローであり、図１６は図１５のプロセス過程における半導体装置の概略構造を示す断面図である。
【０００９】
まず、ＳＴＩ形成工程Ｓ１１において、拡散層領域定義マスクを用いて、エッチングによって、シリコン基板１００上の素子分離形成領域１０１，１０２を所定深さまで掘り込む（図１６（ｂ））。次にその凹部分に、分離領域形成用酸化膜１０３を埋め込む（図１６（ｃ））。そして、ＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨）によって、埋め込み部分よりも上に位置する酸化膜１０３を研磨除去して基板表面を平坦化する（図１６（ｄ））。
【００１０】
この場合、ＣＭＰ研磨パッドが若干の弾性を有するために、大面積の素子分離領域１０２があると、その中央付近の素子分離用酸化膜１０３がＣＭＰ研磨パッドによって削られすぎてしまい、その高さが低くなり過ぎるおそれがある（図１６（ｄ）のｄ）。この不具合を、ＣＭＰ工程におけるディッシングと呼ぶ。ここで生じた段差すなわちディッシング段差ｄは、後のリソグラフィ工程において、焦点深度不足によるパターン形成不良やトランジスタ特性変動などを招く要因となる。このため、ＣＭＰ工程において、ディッシング段差ｄが生じないようにする必要がある。
【００１１】
ディッシング対策としては、例えばプロセス的には、より硬いＣＭＰ研磨パッドを用いるといった方策も考えられるが、図１６（ｂ）に示すように、レイアウト設計段階で、大面積分離領域１０２に、本来の用途であるトランジスタのソースドレイン電極としては用いないダミー拡散層１０５を配置する手法が有効である。すなわち、図１６の右側の概略図に示すように、ダミー拡散層１０５の存在によって研磨パッドの入り込みが抑えられ、ディッシング段差ｄの発生が抑制される。
【００１２】
その後、ゲート電極形成工程Ｓ１２（図１６（ｅ））、ソースドレイン注入工程Ｓ１３（図１６（ｆ））、および拡散層やポリシリコンゲート電極に対するシリサイド化工程Ｓ１４（図１６（ｇ））を実施してバルク部分の工程が終了し、後の配線工程Ｓ１５を経てＬＳＩが完成する。
【００１３】
【発明が解決しようとする課題】
上述のように、ダミー拡散層は、ＳＴＩ形成時のＣＭＰディッシング対策としてきわめて有効である。また、ダミー拡散層は、リソグラフィやエッチングといったＳＴＩ形成以外の工程においても有効な場合があり得る。例えば、微細な拡散層パターンを、リソグラフィ工程において正確にパターンニングするために、所定の領域内の拡散層面積率が予め規定された範囲内に入ることが、プロセス制約条件として求められる場合がある。このような場合、拡散層面積率が規定範囲内になるように、ダミー拡散層を配置する可能性がある。
【００１４】
しかしながら、本願発明者は、実験や試作などを通して、このようなダミー拡散層が、場合によっては、回路ブロック間のノイズ伝搬を助長する可能性がある、という問題を発見するに至った。
【００１５】
以下、本願発明の課題についての本願発明者の考察結果について、図１７〜図１９を用いて説明する。
【００１６】
図１７に示すように、ノイズの影響を受けやすいアナログブロック５０と、高速動作して多くのノイズを発生させるデジタルブロック５１とを、同一の基板上に構成する場合を考える。この場合、デジタルブロック５１からの基板経由伝搬ノイズを抑制するために、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗が大きくなるように、アナログブロック５０を、デジタルブロック５１から遠く離して配置する。すなわち、アナログブロック５０とデジタルブロック５１との間に大面積の素子分離領域５４が形成される。
【００１７】
一般的なＬＳＩでは、Ｐ型ウェル５３におけるシート抵抗値は、数百から数千Ω／□程度である。よって、アナログブロック５０とデジタルブロック５１との間隔を十分大きく開けることによって、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗の値を比較的大きな値にすることができる。
【００１８】
しかしながら、上述したように、ＳＴＩ形成時のＣＭＰ工程において、大面積の素子分離領域５４にはディッシングが生じるおそれがある。このディッシングを防止するために、図１８に示すように、大面積素子分離領域にダミー拡散層５５を挿入する。これにより、ディッシングの発生を未然に防止することが可能になる。
【００１９】
ところが、このダミー拡散層５５は、他の拡散層およびゲート電極のシリサイド化処理を実行したとき、その表面がシリサイド化される。この結果、ダミー拡散層５５は、合金化処理されずに残った部分５５ａの上にシリサイド化層５５ｂが付いた構造となる。そして、このダミー拡散層上シリサイド層５５ｂを通過する低インピーダンスのノイズ伝搬パスＮＺｂが、アナログブロック５０とデジタルブロック５１との間に新たに生じる。
【００２０】
図１９はブロック間のノイズ伝搬経路を示すモデル回路図であり、同図中、（ａ）は図１７の構造に対応し、（ｂ）は図１８の構造に対応する。図１９（ａ）に示すように、図１７の構造では、アナログブロック５０とデジタルブロック５１との間には、Ｐ型基板５２およびＰ型ウェル５３を経由するノイズ伝搬パスＮＺａのみが形成され、このノイズ伝搬パスＮＺａは、比較的大きなブロック間抵抗Ｒ１を有する。
【００２１】
これに対して、図１９（ｂ）に示すように、図１８の構造では、アナログブロック５０とデジタルブロック５１との間には、ノイズ伝搬パスＮＺａの他に、ダミー拡散層上シリサイド層５５ｂを通過するノイズ伝搬パスＮＺｂが形成される。そして、アナログブロック５０とデジタルブロック５１との間が、抵抗Ｒ１と比べて比較的低い抵抗値を持つ抵抗Ｒ２によって並列に接続される。シート抵抗の概算値で見ると、シリサイド層が数Ω／□、Ｐ型ウェルは数百〜数千Ω／□程度であるので、そのインピーダンスには２〜３桁程度の大きな差がある。
【００２２】
このため、たとえアナログブロック５０とデジタルブロック５１との間隔を大きく空けて、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗Ｒ１を大きくしたとしても、ダミー拡散層上シリサイド層５５ｂからなる抵抗Ｒ２が並列に裏打ち挿入されることによって、デジタルブロック５１とアナログブロック５０との間のインピーダンスは、大幅に下がることになる。
【００２３】
これにより、デジタルブロック５１のＶＳＳ電源系で発生したノイズが、ダミー拡散層シリサイド層５５ｂを経由してアナログブロック５０近辺へと伝搬し、再度Ｐ型基板５２を経由してアナログブロック５０のＶＳＳ電源系にノイズを与える。これにより、ノイズの影響を受けやすいアナログブロック５０の誤動作や特性劣化を引き起こす。
【００２４】
また、シリサイド化されたダミー拡散層は、図１８のような構造の場合にのみ、ノイズ伝搬を助長するだけではなく、他のさまざまな構造の半導体装置においても、ノイズの問題を引き起こす。例えば、２つの回路ブロック同士がＮ型ウェルでつながっている場合や、同一ブロック内においても、同様のノイズ問題を引き起こす可能性がある。
【００２５】
前記の問題に鑑み、本発明は、基板上にダミー拡散層が形成された半導体装置において、そのダミー拡散層がノイズの伝搬を助長しないようにし、ノイズ耐性を向上させることを課題とする。
【００２６】
【課題を解決するための手段】
前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成された，トランジスタのソース・ドレイン電極用拡散層と、デジタル回路ブロックとアナログ回路ブロックとの間に形成された、第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、その表面の少なくとも一部が、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われており、前記ダミー拡散層の表面のうち前記ダミーゲート電極に覆われていない部分が、シリサイド化されているものである。
【００２７】
この発明によると、ダミー拡散層が、ダミーゲート電極によって覆われているためにシリサイド化されず、このため、このダミー拡散層が形成された部分のインピーダンスを高く保つことができる。これにより、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。また、ダミーゲート電極の形成は、通常のトランジスタのゲート電極の形成と併せて実行可能であるので、新規の製造工程を追加する必要がない。
【００２８】
そして、前記ダミーゲート電極は、前記デジタル回路ブロックと前記アナログ回路ブロックとの間において分割して配置されているのが好ましい。これにより、ダミーゲート電極が回路ブロック間で分割して配置されているので、ノイズがダミーゲート電極を伝搬することがなく、半導体装置のノイズ耐性がさらに向上する。
【００２９】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成されたトランジスタのソース・ドレイン電極用拡散層と、デジタル回路ブロックとアナログ回路ブロックとの間に形成された第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、その表面の全てが、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われているものである。
【００３０】
また、前記ダミー拡散層は、前記ソース・ドレイン電極用拡散層に注入されている不純物が注入されていないのが好ましい。これにより、ダミー拡散層の抵抗値がソース・ドレイン電極用拡散層よりも高くなるので、ノイズ耐性がさらに向上する。
【００３１】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成されたトランジスタのソース・ドレイン電極用拡散層と、前記基板上に形成された、第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層およびダミー拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、前記基板上に形成された第１導電型のウェル内に形成されており、かつ、前記第１導電型とは逆の第２導電型の不純物が注入されているものである。
【００３２】
この発明によると、第１導電型のウェルと第２導電型の不純物が注入されたダミー拡散層とによって、空乏層容量を有するＰＮ接合ダイオードが形成される。このため、電気的には、シリサイド化されたダミー拡散層表面は基板側からみえにくくなり、ノイズ伝搬が抑制される。
【００３３】
そして、前記ダミー拡散層は、その電位が固定されているのが好ましい。これにより、たとえ、ＡＣノイズがＰＮ接合ダイオードを介して伝搬したとしても、シリサイド化されたダミー拡散層のノイズ伝搬は抑制される。
【００３４】
さらに、前記ダミー拡散層は、当該ダミー拡散層および前記ウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位に、固定されているのが好ましい。これにより、半導体装置のノイズ耐性をさらに向上させることができる。
【００３５】
また、前記ダミー拡散層は、複数の部分に分割して形成されており、前記ダミー拡散層の各部分は、当該ダミー拡散層と同一層に形成されたシリサイド拡散層配線によって互いに接続されているのが好ましい。これにより、ダミー拡散層の電位を固定するためには、ダミー拡散層の一部分を金属配線と接続するだけでよいので、ダミー拡散層上方の金属配線層を有効に活用することができる。したがって、配線距離短縮による高性能化やレイアウト効率向上による小面積化が可能となる。
【００３６】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、第１導電型の基板と、前記基板上に形成され、かつ、その表面がシリサイド化されたトランジスタのソース・ドレイン電極用拡散層と、一の回路ブロックと他の回路ブロックとの間に形成された第１の素子分離領域および第２の素子分離領域と、前記基板上に形成された前記第１導電型とは逆の第２導電型の第１のウェルと、前記第１のウェル内に形成され、かつ、前記第１の素子分離領域と前記第２の素子分離領域との間に形成され、その表面がシリサイド化されたダミー拡散層と、前記第１のウェルと、前記一または他の回路ブロックとの間に形成された、前記第１導電型の第２のウェルとを備えたものである。
【００３７】
この発明によると、ダミー拡散層の周囲に、第１導電型の基板と第２導電型の第１のウェルとによってＰＮ接合ダイオードが形成される。また、回路ブロック内のダミー拡散層側に第２導電型のウェルが形成されている場合には、このウェルと第１導電型の第２のウェルとによってＰＮ接合ダイオードが形成される。このため、たとえダミー拡散層上部がシリサイド化されていても、基板側からの電気的経路はＰＮ接合ダイオードの空乏層容量を経由するため、ノイズが伝搬しにくくなる。したがって、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。
【００３８】
そして、前記第１および第２のウェルは、当該第１および第２のウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位にそれぞれ固定されているのが好ましい。これにより、ノイズ耐性をさらに向上させることができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００４０】
（第１の実施形態）
本発明の第１の実施形態は、ダミー拡散層の表面がシリサイド化されないように、その表面を、シリサイド化防止膜によって覆うことを特徴とする。
【００４１】
図１は本実施形態に係る半導体装置の製造方法を示す工程フローである。図１に示すように、本実施形態では、ＳＴＩ形成工程Ｓ１１、ゲート電極形成工程Ｓ１２およびソースドレイン注入工程Ｓ１３を実行した後、シリサイド化工程Ｓ１４を実行する前に、シリサイド化防止膜形成工程Ｓ２０を実行する。
【００４２】
本実施形態では、図１７に示すように、半導体装置にアナログブロック５０およびデジタルブロック５１を設けるものとする。また、ウェル構成はツインウェルとし、設計スタイルとしては、Ｐ基板上にＮウェル領域を定義した部分はＮウェル、Ｎウェルを反転した領域がＰウェルになるものとする。これにより、アナログブロック５０とデジタルブロック５１との間には、Ｐウェルが形成される。また、ＣＭＰ工程においてディッシング不具合を生じさせないように、ダミー拡散層を、アナログブロック５０とデジタルブロック５１との間に、所定の制約ルールを満たすように形成する。
【００４３】
ここで、アナログブロック５０のスペックは非常に高精度であるため、デジタルブロック５１から発生するノイズがアナログブロック５０に及ぼす影響を極力抑えたい場合を想定する。
【００４４】
図２はシリサイド化防止膜形成工程Ｓ２０の処理の流れを示すフロー図である。図２に示すように、シリサイド化防止膜の形成は、基板表面の全面にシリサイド化防止膜を堆積させ（Ｓ２１）、レジスト膜を塗布し（Ｓ２２）、シリサイド化防止膜を形成する領域にマスクを合わせて（Ｓ２３）、露光し（Ｓ２４）、シリサイド化防止膜を形成する領域以外の領域について、シリサイド化防止膜をエッチング除去する（Ｓ２５）ことによって、行われる。ここでは、ダミー拡散層の表面全体を覆うようにマスクを形成し、シリサイド化防止膜を形成するものとする。
【００４５】
このようにしてシリサイド化防止膜を形成した後に、シリサイド化工程Ｓ１４を実行すると、シリサイド化防止膜によって被覆された部分、すなわちダミー拡散層の表面はシリサイド化されない。一方、シリサイド化防止膜によって被覆されていない部分、すなわち、トランジスタのノード電極として用いられる拡散層やゲート電極の表面は、シリコンが露出しているため、シリサイド化される。したがって、所望の領域に対するシリサイド層の付加／未付加を選択することが可能となる。
【００４６】
図３は本実施形態において製造された半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。アナログブロック５０は、トランジスタのソース・ドレイン電極用拡散層としてのＰ型ウェル５０ａおよびＮ型ウェル５０ｂを有しており、デジタルブロック５１は、トランジスタのソース・ドレイン電極用拡散層としてのＮ型ウェル５１ａおよびＰ型ウェル５１ｂを有している。
【００４７】
図３に示すように、アナログブロック５０とデジタルブロック５１との間に形成されたダミー拡散層１１は、その表面がシリサイド化防止膜１２によって覆われており、シリサイド化はなされていない。これにより、アナログブロック５０とデジタルブロック５１との間において、従来例ではダミー拡散層１１のシリサイド化によって形成された裏打ちシリサイド抵抗が挿入されなくなり、ブロック間インピーダンスを高く保つことができる。この結果、アナログブロック５０とデジタルブロック５１とのブロック間ノイズ対策が可能となる。
【００４８】
なお、シリサイド化防止膜１２の材料としては、形成や加工が容易であるという理由から、酸化膜を用いるのが一般的である。または、例えば窒化膜などを用いてもかまわない。
【００４９】
また、シリサイド化プロセスにおいて、シリサイド化防止膜の形成工程は、
・アナログ用抵抗
・ＥＳＤ耐性確保用抵抗
等の他の目的のために、予めすでに準備されている場合が多い。このような場合には、本実施形態に係るノイズ対策のためのシリサイド化防止膜の形成は、そのすでに準備された工程において併せて実行することができるので、新たな工程を追加することなく、本実施形態を実施することができる。
【００５０】
また、ダミー拡散層１１には、ソースドレイン注入やポケット注入等、トランジスタのソース・ドレイン電極用拡散層に対して行うイオン注入を行わないのが好ましい。
【００５１】
仮に、ソースドレイン注入工程Ｓ１３において、Ｐ型ウェル５３上に形成されたダミー拡散層１１にＰ型不純物が注入されたとすると、ダミー拡散層１１のシート抵抗値はＰ型ウェル５３よりも小さくなるので、たとえシリサイド化防止膜１２によってシリサイド化が防がれたとしても、ダミー拡散層１１がノイズを伝搬する可能性は高くなる。したがって、ソースドレイン注入工程Ｓ１３において、ダミー拡散層１１に対してイオン注入を行わないことによって、ダミー拡散層１１のシート抵抗値を高く保つことができるので、ブロック間インピーダンスが高くなり、ノイズ伝搬をさらに抑制することができる。
【００５２】
なお、ダミー拡散層１１表面の全面が必ずしも覆われていなくても、その一部が覆われている場合には、その部分についてはシリサイド化は防止されるので、ノイズ抑制の効果が得られる。
【００５３】
（第２の実施形態）
本発明の第２の実施形態は、ダミー拡散層の表面がシリサイド化されないように、その表面を、トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆うことを特徴とする。すなわち、本実施形態に係る製造方法では、第１の実施形態のようにシリサイド化防止膜形成工程Ｓ２０を実行しないで、ゲート電極形成工程Ｓ１２において、トランジスタ用のゲート電極とともに、ダミー拡散層を覆うようなダミーゲート電極を形成する。
【００５４】
図４は本実施形態において製造された半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図４に示すように、ダミー拡散層１１に対して、その表面を覆うように、ダミーゲート電極としてのポリシリコンゲート電極１３が形成されている。このような構造をとることによって、シリサイド化工程Ｓ１４において、ダミー拡散層１１の上部に形成されたダミーゲート電極１３がシリサイド化されるため、ダミー拡散層１１自体のシリサイド化を防止することができる。ダミー拡散層１１とダミーゲート電極１３との間には、ゲート酸化膜１４が形成されている。
【００５５】
また、ダミーゲート電極層１３の形成は、トランジスタのゲート電極の形成と併せて実行可能であるので、新規のプロセス工程を追加することなく、本実施形態を実施することが可能となる。なお、ゲート電極形成工程Ｓ１３においては、拡散層マスクとゲート電極マスクとのマスク合わせずれ分をオーバーラップマージンとして確保しつつ、ダミーゲート電極１３を配置するのが好ましい。
【００５６】
なお、本実施形態のように、ノイズ対策としてダミーゲート電極を形成した場合、半導体装置の設計者が意図しないゲート電極が追加されることになるので、ゲート電極の面積率について、設計と製造後とでずれが生じる可能性がある。ゲート電極の面積率は半導体装置の特性上重要であるので、面積率のずれが特性に大きな影響を与えるような場合には、上述の第１の実施形態のようにシリサイド化防止膜を形成する方が好ましい。
【００５７】
また、ダミー拡散層１１の表面全面が必ずしも覆われていなくても、その一部がダミーゲート電極によって覆われている場合には、その部分についてはシリサイド化は防止されるので、ノイズ抑制の効果が得られる。
【００５８】
（第２の実施形態の変形例）
図４（ｂ）に示すように、ダミー拡散層１１は、その上部に配置されたダミーゲート電極１３によってシリサイド化が防止される。このため、課題の項で説明したようなシリサイド化されたダミー拡散層を経由するノイズ伝搬パスは、存在し得ない。
【００５９】
ただしこの場合には、新たなノイズ伝搬パスＮＺ２が想定される。すなわち、ダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という構成からなる容量カップリングによって、デジタル部５１からダミーゲート電極１３にノイズが伝わる。ダミーゲート電極１３は、シリサイド化された低抵抗体であり、かつ、電位固定されていないフローティングノードであるので、ノイズはアナログブロック５０付近まで伝搬する。そして、アナログブロック５０近辺のダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という容量カップリングを介して、ノイズがＰ型基板５２に伝わり、アナログブロック５０に伝搬する。
【００６０】
本変形例は、上述したような新たなノイズ伝搬パスＮＺ２を遮断して、第２の実施形態を改善するものである。
【００６１】
図５は本変形例に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図５に示すように、ダミー拡散層１１ａは、ノイズ元ブロックであるデジタルブロック５１からノイズの影響を避けたいアナログブロック５０に向けた経路において、複数の部分に分断して形成されている。そして、個々のダミー拡散層１１ａに対して、その表面を覆うように、ダミーゲート電極１３ａがそれぞれ分断されて配置されている。すなわち、図５から分かるように、ダミーゲート電極１３ａは、一の回路ブロックとしてのアナログブロック５０と他の回路ブロックとしてのデジタルブロック５０との間に分割して配置されているので、図４（ｂ）に示すようなノイズ伝搬パスＮＺ２は形成されなくなる。
【００６２】
なお、ダミー拡散層は分割しないで、ダミーゲート電極のみを分割して配置しても、本変形例の効果は得られる。
【００６３】
なお、実際のチップレイアウトにおいては、上述した対策を、周囲ブロックに対して２次元的に実施する必要がある。
【００６４】
図６（ａ）の例では、ライン状のダミー拡散層１１ａが、アナログブロック６０と各ノイズ源ブロック６１との間の経路に対して全て垂直方向になるように、配置されている。また、図６（ｂ）の例では、四角形または多角形形状のダミー拡散層１１ａがアレイ状に配置されている。図６（ａ）のようなライン状のパターンは、データ量が少なく、レイアウトの手間の面で手入力に適している。また、レイアウト演算ＣＡＤ処理を用いた自動挿入を行う場合には、図６（ｂ）のような規則的なアレイ状のパターン配置の方が採用しやすい。
【００６５】
なお、本実施形態では、ゲート電極の材料はポリシリコンであり、シリサイド化工程において、ゲート電極と拡散層の両方がシリサイド化されるものとして説明したが、ゲート電極として、ポリシリコン以外の材料、例えばポリサイドやポリメタルといったシリサイド化されない材料を用いてもかまわない。この場合、シリサイド化工程において、拡散層のみがシリサイド化されてゲート電極はシリサイド化されないが、ダミー拡散層のシリサイド化は、ダミーゲート電極の存在によって本実施形態と同様に防止される。
【００６６】
（第３の実施形態）
図７は本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は破断線Ｘ−Ｘにおける断面図である。図７に示すように、ダミー拡散層１４は、シリサイド化されずに残ったシリコン層１４ａと、シリサイド化された層１４ｂとからなる。そして、シリコン層１４ａには、Ｎ型不純物が注入されている。すなわち、第１導電型としてのＰ型のウェル５３上に形成されたダミー拡散層１４に、第２導電型としてのＮ型の不純物が注入されている。ダミー拡散層１４への不純物注入は、図７（ａ）に示すようなＮ型不純物注入マスク２１を用いて行われる。
【００６７】
Ｐ型ウェル５３上のダミー拡散層１４にＮ型不純物を注入したことによって、図７（ｂ）に示すように、その後のシリサイド工程において形成されたシリサイド化層１４ｂの下に、合金化反応後に残ったＮ型ドープシリコン層１４ａが形成される。そして、Ｐ型ウェル５３とＮ型ドープシリコン層１４ａとの間で、ＰＮ接合ダイオードが形成される。
【００６８】
図８はダイオードの電圧−電流特性を示す図である。図８に示すように、グラフの原点近辺では、電圧Ｖｐｎが印加されても電流Ｉｐｎはほとんど流れず、ダイオードは容量と似た挙動をする。実際に形成されたＰＮダイオードは、空乏層を絶縁体とした容量に近い構造である。そしてこのＰＮダイオードは、ダミー拡散層上シリサイド層１４ｂに向けたパス上に介在するため、ノイズ伝搬元のデジタルブロック５１やこれにつながるＰ型基板５２およびＰ型ウェル５３から見ると、ダミー拡散層上シリサイド層１４ｂを経由してのノイズ伝搬パスは見えにくくなる。したがって、ダミー拡散層１４にＰ型ウェル５３とは逆型のＮ型不純物を注入することによって、たとえダミー拡散層１４がシリサイド化されたとしても、そのダミー拡散層１４を経由してのノイズ伝搬を防止することができる。
【００６９】
また、図９に示すように、ダミー拡散層１５がＮ型ウェル５５上に形成された場合には、ダミー拡散層１５に対してＰ型の不純物を注入することによって、同様にＰＮ接合ダイオードを形成することができる。したがって、この場合も、たとえダミー拡散層１５がシリサイド化されたとしても、そのダミー拡散層１５を経由してのノイズ伝搬を防止することができる。
【００７０】
なお、ダミー拡散層への不純物注入は、別の工程として実施してもかまわないが、トランジスタのソースドレイン注入とともに実行すると、新規プロセス工程を増加することなく本実施形態を実現することができ、コスト的に有利である。
【００７１】
なお、本実施形態は、第１の実施形態と組み合わせて実現してもかまわない。すなわち、ダミー拡散層に不純物を注入してからシリサイド化防止膜を形成してもよい。また、第２の実施形態と組み合わせて実現することも可能であるが、この場合は、ダミー拡散層への不純物注入は、トランジスタのソースドレイン注入とは別個の工程で実行する必要がある。すなわち、トランジスタのソースドレイン注入はゲート電極形成後に行われるのが一般的であるので、ダミー拡散層への不純物注入をソースドレイン注入とともに行うと、注入された不純物はダミーゲート電極にブロックされてダミー拡散層までとどかない。したがって、第２の実施形態と組み合わせて実現する場合には、ダミー拡散層への不純物注入を行ってからゲート電極を形成すればよい。
【００７２】
（第４の実施形態）
図１０は本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。
【００７３】
図１０に示すように、ダミー拡散層１６は、第２導電型としてのＮ型のウェル５５によって囲まれている。さらに、ノイズ対策のために、第１のウェルとしてのＮ型ウェル５５と、アナログブロック５０のＮ型ウェル５０ｂとの間に第２のウェルとしてのＰ型ウェル５６ａが挿入されており、Ｎ型ウェル５５と、デジタルブロック５１のＮ型ウェル５１ａとの間に第２のウェルとしてのＰ型ウェル５６ｂが挿入されている。すなわち、アナログブロック５０およびデジタルブロック５１のダミー拡散層１６側に面するウェルの極性がＮ型であるので、ノイズ対策のために、ダミー拡散層１６を包含するＮ型ウェル５５と周囲ブロック５０，５１との間に、さらにＰ型ウェル５６ａ，５６ｂを挿入する。
【００７４】
このような構造によって、ダミー拡散層１６とＰ型基板５２との間には、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードが底面側に形成されるとともに、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードが側面側にそれぞれ形成される。すなわち、あたかもダミー拡散層１６を収める器のような形態になる。
【００７５】
形成されたＰＮ接合ダイオードは、第３の実施形態ですでに説明したように、ダイオードの両端間におけるノイズ伝搬を防ぐ働きをする。したがって、たとえダミー拡散層１６がシリサイド化されたとしても、ノイズの伝搬元であるデジタルブロック５１やこれにつながるＰ型基板５２から見ると、ダミー拡散層上シリサイド層１６ｂを経由するノイズ伝搬パスは見えにくくなる。
【００７６】
このように、本実施形態によると、ＣＭＰディッシング防止などを目的としたダミー拡散層１６を配置し、かつ、そのダミー拡散層を経由するノイズ伝搬を防止することが可能になる。
【００７７】
なお、ダミー拡散層１６側に面するウェルの極性がＰ型である場合は、Ｎ型ウェル５５と周囲ブロック５０，５１との間にＰ型ウェルを挿入する必要はない。
【００７８】
（第５の実施形態）
図１１は本発明の第５の実施形態に係る半導体装置の構造を示す平面図である。図１１では、図４の構成に加えて、ダミー拡散層１１を覆うように形成されたダミーゲート電極１３が、コンタクト３２を介して金属配線３１と接続されており、その電位が電源電位または接地電位に固定されている。
【００７９】
第２の実施形態で述べたとおり、図４に示すように、ダミー拡散層１１の表面を覆うようにダミーゲート電極１３を形成することによって、ダミー拡散層１１のシリサイド化を防止することができる。ただし、ダミーゲート電極１３は、シリサイド化された低抵抗体であり、かつ、電位固定されていないフローティングノードであるため、ダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という組成から構成された容量カップリングによって、ノイズが伝搬する可能性が懸念される。
【００８０】
絶縁体を間に介する容量体は、特にＡＣ信号に対しては、信号を伝搬する導体となる。すなわち、
Ｑ＝Ｃ・Ｖ
∴ ｄＱ／ｄｔ＝Ｉ＝Ｃ・ｄＶ／ｄｔ
となり、電圧Ｖが時間的に変化する場合、容量Ｃが大きい程、大きな電流Ｉが伝達される。
【００８１】
そこで、本実施形態では、図１１に示すように、ダミーゲート電極１３を金属配線３１を介して電源電位または接地電位に電位固定する。これにより、拡散層−酸化膜−ゲート電極という容量体の一方の電極が電位固定されるので、アナログブロック５０とデジタルブロック５１との間の、特にＡＣ信号のノイズの伝搬が抑えられる。したがって、半導体装置のノイズに対する耐性を向上させることが可能になる。
【００８２】
（第６の実施形態）
図１２は本発明の第６の実施形態に係る半導体装置の構造を示す平面図である。図１２では、図７の構成に加えて、表面がシリサイド化されたダミー拡散層１４が、コンタクト３４を介して金属配線３３と接続されており、その電位が電源電位ＶＤＤに固定されている。
【００８３】
第３の実施形態で述べたとおり、図７に示すように、Ｐ型ウェル５３上に形成されたダミー拡散層１４にＮ型不純物が注入されたことによって、Ｐ型ウェル５３とＮ型ドープシリコン層１４ａとの間で、ＰＮ接合ダイオードが形成される。そして、たとえダミー拡散層１４がシリサイド化されたとしても、ノイズ伝搬元のデジタルブロック５１やこれにつながるＰ型基板５２およびＰ型ウェル５３から見ると、ダミー拡散層上シリサイド層１４ｂを経由してのノイズ伝搬パスは見えにくくなる。
【００８４】
本実施形態では、さらに、Ｐ型ウェル５３とダミー拡散層１４とで構成されるＰＮダイオードが逆バイアスとなるように、Ｎ型不純物が注入されたダミー拡散層１４の電位を固定する。図１２では、ダミー拡散層１４は、ＶＤＤ電源に接続された金属配線３３に、コンタクト３４を介して接続されている。これにより、ダミー拡散層１４の電位が電源電位に固定されて、Ｐ型ウェル５３とダミー拡散層１４とで構成されるＰＮダイオードに逆バイアスの電圧がかかり、第３の実施形態と比べて、半導体装置のノイズ耐性がさらに向上する。
【００８５】
ＰＮダイオードに逆バイアスをかけると、ノイズ耐性が向上する理由について、補足説明する。
【００８６】
ＰＮダイオードは、逆バイアスに電圧印加されることによって、ＰＮ境界部の空乏層が広がる。このことは、導体−絶縁体−導体という容量の構成において、絶縁体である空乏層の厚みが増して導体間距離が広がることと等価であるので、
Ｃ＝ε×Ｓ（導体面積）／ｄ（絶縁体の厚み）
の式でよく知られているように、空乏層が広がるにつれて容量値が減少する。 これより、第５の実施形態で示した式、すなわち、
Ｑ＝Ｃ・Ｖ
∴ ｄＱ／ｄｔ＝Ｉ＝Ｃ・ｄＶ／ｄｔ
から分かるように、電圧変化量ｄＶ／ｄｔが同一であっても、伝えるノイズ量Ｉは容量値Ｃに比例するので、空乏層の厚みが厚くなることによって、伝搬ノイズが小さくなる。
【００８７】
よって、本実施形態のように、ウェルとダミー拡散層とによって構成されるＰＮダイオードが逆バイアスとなるように、電圧を印加することによって、ノイズ耐性がより強くなる。なお、ダミー拡散層がＮ型ウェル内に形成され、かつ、Ｐ型不純物が注入されている場合には、同様の考え方から、形成されるＰＮダイオードが逆バイアスとなるように、そのダミー拡散層をＶＳＳ接地線に接続すればよい。
【００８８】
図１３は本実施形態の他の例に係る半導体装置の構造を示す平面図である。図１３に示す構造では、まず、分割配置されたダミー拡散層１４同士が拡散層配線３５によって接続されている。この拡散層配線３５は、それ自体が、ダミー拡散層としての機能も兼ね備える。そして、拡散層配線３５はシリサイド化工程によってダミー拡散層１４とともにシリサイド化されるので、メタル配線ほど低抵抗ではないが数Ω／□の比較的低いシート抵抗値を持つ。この拡散層配線３５によって、ダミー拡散層１４は相互に接続される。
【００８９】
図１２の例では、電位固定のための金属配線３３はダミー拡散層１４上方の金属配線層に形成されているが、図１３の例では、ダミー拡散層１４上方の金属配線層は、電位固定のためには、コンタクト３７の周辺部のみが用いられているに過ぎない。このため、ダミー拡散層１４上の大部分は金属配線が通過可能となり、図１２の場合ダミー拡散層１４上方を迂回するか、あるいはさらに上層の配線層を用いて形成せざるを得なかった配線を、配線３８のように、ダミー拡散層１４上方の金属配線層を用いて形成することが可能となる。したがって、図１３のような構成によって、配線距離短縮による高性能化やレイアウト効率向上による小面積化が可能となる。
【００９０】
（第７の実施形態）
図１４は本発明の第７の実施形態に係る半導体装置の構造を示す図であり、同図中、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図１４では、図１０の構成に加えて、ダミー拡散層１６を覆うＮ型ウェル５５はその電位が電源電位ＶＤＤに固定されており、Ｎ型ウェル５５を包含するＰ型ウェル５６ａ，５６ｂおよびＰ型基板５２はその電位が接地電位ＶＳＳに固定されている。
【００９１】
第４の実施形態で述べたとおり、図１０に示すように、ダミー拡散層１６とＰ型基板５２との間には、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードが底面側に形成されるとともに、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードが側面側にそれぞれ形成される。すなわち、あたかもダミー拡散層１６を収める器のような形態になる。
【００９２】
本実施形態では、図１０に示す半導体装置において、さらにノイズ耐性を高めるために、Ｎ型ウェル５５の電位を電源電位ＶＤＤに固定するとともに、Ｐ型ウェル５６ａ，５６ｂおよびＰ型基板５２の電位を接地電位ＶＳＳに固定する。これにより、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードに逆バイアスがかかり、また、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードにも逆バイアスがかかるので、第６の実施形態で説明したのと同様に、半導体装置のノイズ耐性が向上する。
【００９３】
なお、Ｎ型ウェル５５の側面に位置するＰ型ウェル５６ａ，５６ｂは、Ｐ型基板５２とつながっているため、電位固定が困難である場合はオープンであってもかまわないが、当然ながら、金属配線４１を介して電位固定を行う方がノイズ遮蔽効果は高い。
【００９４】
また、ダミー拡散層１６のうち、Ｎ型ウェル５５の電位固定用の基板コンタクトとなる部分４３にはＮ型不純物の注入が必要であり、Ｐ型ウェル５６ａ，５６ｂの電位固定用の基板コンタクトとなる部分４４にはＰ型不純物の注入が必要である。しかしながら、これ以外のダミー拡散層１６ａには、不純物注入の必要は必ずしもない。というのは、Ｐ型基板５２からみたとき、Ｐ型基板５２−Ｎ型ウェル５５間のＰＮダイオードが存在しているからである。もちろん、図１４に示すように、基板コンタクト以外のダミー拡散層１６ａにもＰ型不純物の注入を行い、Ｎ型ウェル５５−ダミー拡散層１６ａ間にもＰＮダイオードを形成する方が好ましい。これにより、シリサイド層１６ｂがＰ型基板５２から見えにくくなり、ノイズ耐性がさらに向上する。
【００９５】
なお、本発明に係る半導体装置の製造方法は、各実施形態で示したものに限られるものではなく、他にも種々存在する。また、ダミー拡散層に関し、そのパターンの大きさ、形状、挿入ピッチ、規定範囲内の面積率等は、個々のプロセス装置や工程条件、および周囲レイアウトの状況等によって変わり得る。さらに、ダミー拡散層は、プロセス上満たすべき条件は定まっているので、設計者の手間を省くために、レイアウト設計終了後、設計データをＣＡＤ演算処理する際にダミー拡散層を自動的に挿入するようにしてもよい。
【００９６】
また、課題の項で述べたように、ダミー拡散層を形成する目的は、ＳＴＩ−ＣＭＰ工程におけるディッシング対策に限られるものではない。例えば、エッチングやリソグラフィ工程を考慮した面積率調整を目的として形成する場合もあり得る。このようなディッシング対策以外を目的としたダミー拡散層であっても、シリサイド化によって低抵抗となり、ブロック間ノイズを伝搬してしまうという不具合を生じせしめるという点では同様である。したがって、そのようなダミー拡散層を形成する場合でも、本発明は同様に有効である。
【００９７】
さらに、このようなノイズによる不具合は、デジタル−アナログブロック間のみにおいて生じるものではない。例えば、最近ニーズが高まっている超高速インタフェースＩ／Ｏ部も大きなノイズ発生源となり得る。また、プロセス微細化と機器の省電力化ニーズのために採用が進む低電圧動作ロジック部やメモリブロックも、一般には低電圧動作になるほどノイズマージン縮小化の傾向にあるため、ブロック間ノイズ問題は高まる傾向にある。したがって、このようなノイズ問題に対しても、本発明は有効である。
【００９８】
【発明の効果】
以上のように本発明によると、ダミー拡散層をダミーゲート電極によって覆うことによって、または、ダミー拡散層の周囲にＰＮ接合ダイオードを形成することによって、ノイズの伝搬を抑制することができる。したがって、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程フローである。
【図２】図１の工程フローにおけるシリサイド化防止膜形成工程Ｓ２０の処理の流れを示すフロー図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す図である。
【図５】本発明の第２の実施形態における変形例に係る半導体装置の構造を示す図である。
【図６】本発明の第２の実施形態に係るチップレイアウトを示す図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す図である。
【図８】ダイオードの電圧−電流特性を示す図である。
【図９】本発明の第３の実施形態の変形例に係る半導体装置の構造を示す図である。
【図１０】本発明の第４の実施形態に係る半導体装置の構造を示す図である。
【図１１】本発明の第５の実施形態に係る半導体装置の構造を示す平面図である。
【図１２】本発明の第６の実施形態に係る半導体装置の構造を示す図である。
【図１３】本発明の第６の実施形態の他の例に係る半導体装置の構造を示す図である。
【図１４】本発明の第７の実施形態に係る半導体装置の構造を示す図である。
【図１５】ＳＴＩ形成およびシリサイド化を行う半導体装置の製造プロセスの概略フローである。
【図１６】図１５のプロセス過程における半導体装置の概略構造を示す断面図である。
【図１７】アナログブロックとデジタルブロックとを同一基板上に配置した半導体装置の構造を示す図である。
【図１８】図１７の構造で、ブロック間にダミー拡散層を形成した場合の構造を示す図である。
【図１９】ブロック間のノイズ伝搬経路を示すモデル回路図である。
【符号の説明】
１１，１１ａ，１４，１５，１６ ダミー拡散層
１２ シリサイド化防止膜
１３，１３ａ ポリシリコンゲート電極（ダミーゲート電極）
３５ シリサイド化拡散層配線
５０ アナログブロック（回路ブロック）
５０ａ アナログブロックのＰ型ウェル（ソース・ドレイン電極用拡散層）
５０ｂ アナログブロックのＮ型ウェル（ソース・ドレイン電極用拡散層）
５１ デジタルブロック（回路ブロック）
５１ａ デジタルブロックのＮ型ウェル（ソース・ドレイン電極用拡散層）
５１ｂ デジタルブロックのＰ型ウェル（ソース・ドレイン電極用拡散層）
５２ Ｐ型基板（基板）
５３ Ｐ型ウェル（第１導電型のウェル）
５５ Ｎ型ウェル（第１のウェル）
５６ａ，５６ｂ Ｐ型ウェル（第２のウェル）
【発明の属する技術分野】
本発明は、半導体装置のノイズ対策に関するものであり、特に、ＳＴＩ（Shallow Trench Isolation）分離とシリサイド化拡散層を有する半導体装置に、ディッシング対策などを目的としたダミー拡散層を生成した場合における、ノイズ回避技術に属する。
【０００２】
【従来の技術】
従来の半導体集積回路では、拡散層分離としてはＬＯＣＯＳ分離が一般に用いられた。しかしながら、０．２５〜０．１８μｍ世代のＬＳＩから、より微細なパターン加工を行うために、ＳＴＩプロセスが多く用いられている。
【０００３】
またその一方で、シリサイド化技術も多く用いられ始めている。シリサイド化とは、拡散層やゲート電極の上面に対してチタンやコバルト等との合金化処理を施すプロセス技術である。シリサイド化が採用された理由としては、まず１つは、プロセス微細化によって拡散層、ゲート電極、コンタクト等の断面積が縮小したため、寄生抵抗を抑制する必要性が強まってきたこと、もう１つは、デュアルゲートプロセスにおいて、Ｐ型ゲート−Ｎ型ゲート間のダイオードの両電極を「裏打ち」する必要があること、が挙げられる。「裏打ち」とは、低抵抗な導体を並列に接続することをいう。
【０００４】
裏打ちの必要性について、さらに説明を加える。
【０００５】
従来の５Ｖ〜３Ｖ電源電圧世代のプロセスでは、Ｐ型トランジスタは埋め込みチャネル、Ｎ型トランジスタは表面チャネルとし、トランジスタのゲート電極にＮ型ポリシリコンを用いるデバイス構造が一般的であった。ところが、近年、ＬＳＩの電源電圧が３．３Ｖ→２．５Ｖ→１．８Ｖ→１．５Ｖ→…と、およそ２年毎の非常なハイペースで低電圧化されている。そして、電源電圧が低下しても、多くの場合、スタンバイ電流を抑制しつつ、高い駆動電流が求められる。このようなニーズに対応するためには、Ｐ型トランジスタもＮ型トランジスタと同様に表面チャネルとしたデュアルゲートプロセスを採用することが好ましい。
【０００６】
ところが、デュアルゲート化のためには、Ｎ型トランジスタのゲート電極はＮ型で、Ｐ型トランジスタのゲート電極はＰ型で形成する必要があり、このため、Ｐ型ゲートとＮ型ゲートとの接続部分にＰＮ接合ダイオードが形成されてしまう。ダイオードが介在すると、信号電位がフルスイングせず、正常なデジタルＬＳＩの設計が極めて困難となる。
【０００７】
そこで、対応策として、ゲート電極上にシリサイド低抵抗配線を設けて「裏打ち」を行う。これにより、設計者がレイアウト段階で一々配線層によって裏打ちを行う必要がなくなり、設計効率が向上する。また、セル面積の縮小や配線層の利用率向上等の利点もあるので、デュアルゲートプロセスにおいてシリサイド化工程を採用する動きが主流となっている。
【０００８】
図１５はＳＴＩ形成およびシリサイド化を行う半導体装置の製造プロセスの概略フローであり、図１６は図１５のプロセス過程における半導体装置の概略構造を示す断面図である。
【０００９】
まず、ＳＴＩ形成工程Ｓ１１において、拡散層領域定義マスクを用いて、エッチングによって、シリコン基板１００上の素子分離形成領域１０１，１０２を所定深さまで掘り込む（図１６（ｂ））。次にその凹部分に、分離領域形成用酸化膜１０３を埋め込む（図１６（ｃ））。そして、ＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨）によって、埋め込み部分よりも上に位置する酸化膜１０３を研磨除去して基板表面を平坦化する（図１６（ｄ））。
【００１０】
この場合、ＣＭＰ研磨パッドが若干の弾性を有するために、大面積の素子分離領域１０２があると、その中央付近の素子分離用酸化膜１０３がＣＭＰ研磨パッドによって削られすぎてしまい、その高さが低くなり過ぎるおそれがある（図１６（ｄ）のｄ）。この不具合を、ＣＭＰ工程におけるディッシングと呼ぶ。ここで生じた段差すなわちディッシング段差ｄは、後のリソグラフィ工程において、焦点深度不足によるパターン形成不良やトランジスタ特性変動などを招く要因となる。このため、ＣＭＰ工程において、ディッシング段差ｄが生じないようにする必要がある。
【００１１】
ディッシング対策としては、例えばプロセス的には、より硬いＣＭＰ研磨パッドを用いるといった方策も考えられるが、図１６（ｂ）に示すように、レイアウト設計段階で、大面積分離領域１０２に、本来の用途であるトランジスタのソースドレイン電極としては用いないダミー拡散層１０５を配置する手法が有効である。すなわち、図１６の右側の概略図に示すように、ダミー拡散層１０５の存在によって研磨パッドの入り込みが抑えられ、ディッシング段差ｄの発生が抑制される。
【００１２】
その後、ゲート電極形成工程Ｓ１２（図１６（ｅ））、ソースドレイン注入工程Ｓ１３（図１６（ｆ））、および拡散層やポリシリコンゲート電極に対するシリサイド化工程Ｓ１４（図１６（ｇ））を実施してバルク部分の工程が終了し、後の配線工程Ｓ１５を経てＬＳＩが完成する。
【００１３】
【発明が解決しようとする課題】
上述のように、ダミー拡散層は、ＳＴＩ形成時のＣＭＰディッシング対策としてきわめて有効である。また、ダミー拡散層は、リソグラフィやエッチングといったＳＴＩ形成以外の工程においても有効な場合があり得る。例えば、微細な拡散層パターンを、リソグラフィ工程において正確にパターンニングするために、所定の領域内の拡散層面積率が予め規定された範囲内に入ることが、プロセス制約条件として求められる場合がある。このような場合、拡散層面積率が規定範囲内になるように、ダミー拡散層を配置する可能性がある。
【００１４】
しかしながら、本願発明者は、実験や試作などを通して、このようなダミー拡散層が、場合によっては、回路ブロック間のノイズ伝搬を助長する可能性がある、という問題を発見するに至った。
【００１５】
以下、本願発明の課題についての本願発明者の考察結果について、図１７〜図１９を用いて説明する。
【００１６】
図１７に示すように、ノイズの影響を受けやすいアナログブロック５０と、高速動作して多くのノイズを発生させるデジタルブロック５１とを、同一の基板上に構成する場合を考える。この場合、デジタルブロック５１からの基板経由伝搬ノイズを抑制するために、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗が大きくなるように、アナログブロック５０を、デジタルブロック５１から遠く離して配置する。すなわち、アナログブロック５０とデジタルブロック５１との間に大面積の素子分離領域５４が形成される。
【００１７】
一般的なＬＳＩでは、Ｐ型ウェル５３におけるシート抵抗値は、数百から数千Ω／□程度である。よって、アナログブロック５０とデジタルブロック５１との間隔を十分大きく開けることによって、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗の値を比較的大きな値にすることができる。
【００１８】
しかしながら、上述したように、ＳＴＩ形成時のＣＭＰ工程において、大面積の素子分離領域５４にはディッシングが生じるおそれがある。このディッシングを防止するために、図１８に示すように、大面積素子分離領域にダミー拡散層５５を挿入する。これにより、ディッシングの発生を未然に防止することが可能になる。
【００１９】
ところが、このダミー拡散層５５は、他の拡散層およびゲート電極のシリサイド化処理を実行したとき、その表面がシリサイド化される。この結果、ダミー拡散層５５は、合金化処理されずに残った部分５５ａの上にシリサイド化層５５ｂが付いた構造となる。そして、このダミー拡散層上シリサイド層５５ｂを通過する低インピーダンスのノイズ伝搬パスＮＺｂが、アナログブロック５０とデジタルブロック５１との間に新たに生じる。
【００２０】
図１９はブロック間のノイズ伝搬経路を示すモデル回路図であり、同図中、（ａ）は図１７の構造に対応し、（ｂ）は図１８の構造に対応する。図１９（ａ）に示すように、図１７の構造では、アナログブロック５０とデジタルブロック５１との間には、Ｐ型基板５２およびＰ型ウェル５３を経由するノイズ伝搬パスＮＺａのみが形成され、このノイズ伝搬パスＮＺａは、比較的大きなブロック間抵抗Ｒ１を有する。
【００２１】
これに対して、図１９（ｂ）に示すように、図１８の構造では、アナログブロック５０とデジタルブロック５１との間には、ノイズ伝搬パスＮＺａの他に、ダミー拡散層上シリサイド層５５ｂを通過するノイズ伝搬パスＮＺｂが形成される。そして、アナログブロック５０とデジタルブロック５１との間が、抵抗Ｒ１と比べて比較的低い抵抗値を持つ抵抗Ｒ２によって並列に接続される。シート抵抗の概算値で見ると、シリサイド層が数Ω／□、Ｐ型ウェルは数百〜数千Ω／□程度であるので、そのインピーダンスには２〜３桁程度の大きな差がある。
【００２２】
このため、たとえアナログブロック５０とデジタルブロック５１との間隔を大きく空けて、Ｐ型基板５２およびＰ型ウェル５３からなる抵抗Ｒ１を大きくしたとしても、ダミー拡散層上シリサイド層５５ｂからなる抵抗Ｒ２が並列に裏打ち挿入されることによって、デジタルブロック５１とアナログブロック５０との間のインピーダンスは、大幅に下がることになる。
【００２３】
これにより、デジタルブロック５１のＶＳＳ電源系で発生したノイズが、ダミー拡散層シリサイド層５５ｂを経由してアナログブロック５０近辺へと伝搬し、再度Ｐ型基板５２を経由してアナログブロック５０のＶＳＳ電源系にノイズを与える。これにより、ノイズの影響を受けやすいアナログブロック５０の誤動作や特性劣化を引き起こす。
【００２４】
また、シリサイド化されたダミー拡散層は、図１８のような構造の場合にのみ、ノイズ伝搬を助長するだけではなく、他のさまざまな構造の半導体装置においても、ノイズの問題を引き起こす。例えば、２つの回路ブロック同士がＮ型ウェルでつながっている場合や、同一ブロック内においても、同様のノイズ問題を引き起こす可能性がある。
【００２５】
前記の問題に鑑み、本発明は、基板上にダミー拡散層が形成された半導体装置において、そのダミー拡散層がノイズの伝搬を助長しないようにし、ノイズ耐性を向上させることを課題とする。
【００２６】
【課題を解決するための手段】
前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成された，トランジスタのソース・ドレイン電極用拡散層と、デジタル回路ブロックとアナログ回路ブロックとの間に形成された、第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、その表面の少なくとも一部が、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われており、前記ダミー拡散層の表面のうち前記ダミーゲート電極に覆われていない部分が、シリサイド化されているものである。
【００２７】
この発明によると、ダミー拡散層が、ダミーゲート電極によって覆われているためにシリサイド化されず、このため、このダミー拡散層が形成された部分のインピーダンスを高く保つことができる。これにより、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。また、ダミーゲート電極の形成は、通常のトランジスタのゲート電極の形成と併せて実行可能であるので、新規の製造工程を追加する必要がない。
【００２８】
そして、前記ダミーゲート電極は、前記デジタル回路ブロックと前記アナログ回路ブロックとの間において分割して配置されているのが好ましい。これにより、ダミーゲート電極が回路ブロック間で分割して配置されているので、ノイズがダミーゲート電極を伝搬することがなく、半導体装置のノイズ耐性がさらに向上する。
【００２９】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成されたトランジスタのソース・ドレイン電極用拡散層と、デジタル回路ブロックとアナログ回路ブロックとの間に形成された第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、その表面の全てが、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われているものである。
【００３０】
また、前記ダミー拡散層は、前記ソース・ドレイン電極用拡散層に注入されている不純物が注入されていないのが好ましい。これにより、ダミー拡散層の抵抗値がソース・ドレイン電極用拡散層よりも高くなるので、ノイズ耐性がさらに向上する。
【００３１】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、基板と、前記基板上に形成されたトランジスタのソース・ドレイン電極用拡散層と、前記基板上に形成された、第１の素子分離領域および第２の素子分離領域と、前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、前記ソース・ドレイン電極用拡散層およびダミー拡散層はその表面がシリサイド化されており、前記ダミー拡散層は、前記基板上に形成された第１導電型のウェル内に形成されており、かつ、前記第１導電型とは逆の第２導電型の不純物が注入されているものである。
【００３２】
この発明によると、第１導電型のウェルと第２導電型の不純物が注入されたダミー拡散層とによって、空乏層容量を有するＰＮ接合ダイオードが形成される。このため、電気的には、シリサイド化されたダミー拡散層表面は基板側からみえにくくなり、ノイズ伝搬が抑制される。
【００３３】
そして、前記ダミー拡散層は、その電位が固定されているのが好ましい。これにより、たとえ、ＡＣノイズがＰＮ接合ダイオードを介して伝搬したとしても、シリサイド化されたダミー拡散層のノイズ伝搬は抑制される。
【００３４】
さらに、前記ダミー拡散層は、当該ダミー拡散層および前記ウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位に、固定されているのが好ましい。これにより、半導体装置のノイズ耐性をさらに向上させることができる。
【００３５】
また、前記ダミー拡散層は、複数の部分に分割して形成されており、前記ダミー拡散層の各部分は、当該ダミー拡散層と同一層に形成されたシリサイド拡散層配線によって互いに接続されているのが好ましい。これにより、ダミー拡散層の電位を固定するためには、ダミー拡散層の一部分を金属配線と接続するだけでよいので、ダミー拡散層上方の金属配線層を有効に活用することができる。したがって、配線距離短縮による高性能化やレイアウト効率向上による小面積化が可能となる。
【００３６】
また、前記の課題を解決するために、本発明が講じた解決手段は、半導体装置として、第１導電型の基板と、前記基板上に形成され、かつ、その表面がシリサイド化されたトランジスタのソース・ドレイン電極用拡散層と、一の回路ブロックと他の回路ブロックとの間に形成された第１の素子分離領域および第２の素子分離領域と、前記基板上に形成された前記第１導電型とは逆の第２導電型の第１のウェルと、前記第１のウェル内に形成され、かつ、前記第１の素子分離領域と前記第２の素子分離領域との間に形成され、その表面がシリサイド化されたダミー拡散層と、前記第１のウェルと、前記一または他の回路ブロックとの間に形成された、前記第１導電型の第２のウェルとを備えたものである。
【００３７】
この発明によると、ダミー拡散層の周囲に、第１導電型の基板と第２導電型の第１のウェルとによってＰＮ接合ダイオードが形成される。また、回路ブロック内のダミー拡散層側に第２導電型のウェルが形成されている場合には、このウェルと第１導電型の第２のウェルとによってＰＮ接合ダイオードが形成される。このため、たとえダミー拡散層上部がシリサイド化されていても、基板側からの電気的経路はＰＮ接合ダイオードの空乏層容量を経由するため、ノイズが伝搬しにくくなる。したがって、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。
【００３８】
そして、前記第１および第２のウェルは、当該第１および第２のウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位にそれぞれ固定されているのが好ましい。これにより、ノイズ耐性をさらに向上させることができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００４０】
（第１の実施形態）
本発明の第１の実施形態は、ダミー拡散層の表面がシリサイド化されないように、その表面を、シリサイド化防止膜によって覆うことを特徴とする。
【００４１】
図１は本実施形態に係る半導体装置の製造方法を示す工程フローである。図１に示すように、本実施形態では、ＳＴＩ形成工程Ｓ１１、ゲート電極形成工程Ｓ１２およびソースドレイン注入工程Ｓ１３を実行した後、シリサイド化工程Ｓ１４を実行する前に、シリサイド化防止膜形成工程Ｓ２０を実行する。
【００４２】
本実施形態では、図１７に示すように、半導体装置にアナログブロック５０およびデジタルブロック５１を設けるものとする。また、ウェル構成はツインウェルとし、設計スタイルとしては、Ｐ基板上にＮウェル領域を定義した部分はＮウェル、Ｎウェルを反転した領域がＰウェルになるものとする。これにより、アナログブロック５０とデジタルブロック５１との間には、Ｐウェルが形成される。また、ＣＭＰ工程においてディッシング不具合を生じさせないように、ダミー拡散層を、アナログブロック５０とデジタルブロック５１との間に、所定の制約ルールを満たすように形成する。
【００４３】
ここで、アナログブロック５０のスペックは非常に高精度であるため、デジタルブロック５１から発生するノイズがアナログブロック５０に及ぼす影響を極力抑えたい場合を想定する。
【００４４】
図２はシリサイド化防止膜形成工程Ｓ２０の処理の流れを示すフロー図である。図２に示すように、シリサイド化防止膜の形成は、基板表面の全面にシリサイド化防止膜を堆積させ（Ｓ２１）、レジスト膜を塗布し（Ｓ２２）、シリサイド化防止膜を形成する領域にマスクを合わせて（Ｓ２３）、露光し（Ｓ２４）、シリサイド化防止膜を形成する領域以外の領域について、シリサイド化防止膜をエッチング除去する（Ｓ２５）ことによって、行われる。ここでは、ダミー拡散層の表面全体を覆うようにマスクを形成し、シリサイド化防止膜を形成するものとする。
【００４５】
このようにしてシリサイド化防止膜を形成した後に、シリサイド化工程Ｓ１４を実行すると、シリサイド化防止膜によって被覆された部分、すなわちダミー拡散層の表面はシリサイド化されない。一方、シリサイド化防止膜によって被覆されていない部分、すなわち、トランジスタのノード電極として用いられる拡散層やゲート電極の表面は、シリコンが露出しているため、シリサイド化される。したがって、所望の領域に対するシリサイド層の付加／未付加を選択することが可能となる。
【００４６】
図３は本実施形態において製造された半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。アナログブロック５０は、トランジスタのソース・ドレイン電極用拡散層としてのＰ型ウェル５０ａおよびＮ型ウェル５０ｂを有しており、デジタルブロック５１は、トランジスタのソース・ドレイン電極用拡散層としてのＮ型ウェル５１ａおよびＰ型ウェル５１ｂを有している。
【００４７】
図３に示すように、アナログブロック５０とデジタルブロック５１との間に形成されたダミー拡散層１１は、その表面がシリサイド化防止膜１２によって覆われており、シリサイド化はなされていない。これにより、アナログブロック５０とデジタルブロック５１との間において、従来例ではダミー拡散層１１のシリサイド化によって形成された裏打ちシリサイド抵抗が挿入されなくなり、ブロック間インピーダンスを高く保つことができる。この結果、アナログブロック５０とデジタルブロック５１とのブロック間ノイズ対策が可能となる。
【００４８】
なお、シリサイド化防止膜１２の材料としては、形成や加工が容易であるという理由から、酸化膜を用いるのが一般的である。または、例えば窒化膜などを用いてもかまわない。
【００４９】
また、シリサイド化プロセスにおいて、シリサイド化防止膜の形成工程は、
・アナログ用抵抗
・ＥＳＤ耐性確保用抵抗
等の他の目的のために、予めすでに準備されている場合が多い。このような場合には、本実施形態に係るノイズ対策のためのシリサイド化防止膜の形成は、そのすでに準備された工程において併せて実行することができるので、新たな工程を追加することなく、本実施形態を実施することができる。
【００５０】
また、ダミー拡散層１１には、ソースドレイン注入やポケット注入等、トランジスタのソース・ドレイン電極用拡散層に対して行うイオン注入を行わないのが好ましい。
【００５１】
仮に、ソースドレイン注入工程Ｓ１３において、Ｐ型ウェル５３上に形成されたダミー拡散層１１にＰ型不純物が注入されたとすると、ダミー拡散層１１のシート抵抗値はＰ型ウェル５３よりも小さくなるので、たとえシリサイド化防止膜１２によってシリサイド化が防がれたとしても、ダミー拡散層１１がノイズを伝搬する可能性は高くなる。したがって、ソースドレイン注入工程Ｓ１３において、ダミー拡散層１１に対してイオン注入を行わないことによって、ダミー拡散層１１のシート抵抗値を高く保つことができるので、ブロック間インピーダンスが高くなり、ノイズ伝搬をさらに抑制することができる。
【００５２】
なお、ダミー拡散層１１表面の全面が必ずしも覆われていなくても、その一部が覆われている場合には、その部分についてはシリサイド化は防止されるので、ノイズ抑制の効果が得られる。
【００５３】
（第２の実施形態）
本発明の第２の実施形態は、ダミー拡散層の表面がシリサイド化されないように、その表面を、トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆うことを特徴とする。すなわち、本実施形態に係る製造方法では、第１の実施形態のようにシリサイド化防止膜形成工程Ｓ２０を実行しないで、ゲート電極形成工程Ｓ１２において、トランジスタ用のゲート電極とともに、ダミー拡散層を覆うようなダミーゲート電極を形成する。
【００５４】
図４は本実施形態において製造された半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図４に示すように、ダミー拡散層１１に対して、その表面を覆うように、ダミーゲート電極としてのポリシリコンゲート電極１３が形成されている。このような構造をとることによって、シリサイド化工程Ｓ１４において、ダミー拡散層１１の上部に形成されたダミーゲート電極１３がシリサイド化されるため、ダミー拡散層１１自体のシリサイド化を防止することができる。ダミー拡散層１１とダミーゲート電極１３との間には、ゲート酸化膜１４が形成されている。
【００５５】
また、ダミーゲート電極層１３の形成は、トランジスタのゲート電極の形成と併せて実行可能であるので、新規のプロセス工程を追加することなく、本実施形態を実施することが可能となる。なお、ゲート電極形成工程Ｓ１３においては、拡散層マスクとゲート電極マスクとのマスク合わせずれ分をオーバーラップマージンとして確保しつつ、ダミーゲート電極１３を配置するのが好ましい。
【００５６】
なお、本実施形態のように、ノイズ対策としてダミーゲート電極を形成した場合、半導体装置の設計者が意図しないゲート電極が追加されることになるので、ゲート電極の面積率について、設計と製造後とでずれが生じる可能性がある。ゲート電極の面積率は半導体装置の特性上重要であるので、面積率のずれが特性に大きな影響を与えるような場合には、上述の第１の実施形態のようにシリサイド化防止膜を形成する方が好ましい。
【００５７】
また、ダミー拡散層１１の表面全面が必ずしも覆われていなくても、その一部がダミーゲート電極によって覆われている場合には、その部分についてはシリサイド化は防止されるので、ノイズ抑制の効果が得られる。
【００５８】
（第２の実施形態の変形例）
図４（ｂ）に示すように、ダミー拡散層１１は、その上部に配置されたダミーゲート電極１３によってシリサイド化が防止される。このため、課題の項で説明したようなシリサイド化されたダミー拡散層を経由するノイズ伝搬パスは、存在し得ない。
【００５９】
ただしこの場合には、新たなノイズ伝搬パスＮＺ２が想定される。すなわち、ダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という構成からなる容量カップリングによって、デジタル部５１からダミーゲート電極１３にノイズが伝わる。ダミーゲート電極１３は、シリサイド化された低抵抗体であり、かつ、電位固定されていないフローティングノードであるので、ノイズはアナログブロック５０付近まで伝搬する。そして、アナログブロック５０近辺のダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という容量カップリングを介して、ノイズがＰ型基板５２に伝わり、アナログブロック５０に伝搬する。
【００６０】
本変形例は、上述したような新たなノイズ伝搬パスＮＺ２を遮断して、第２の実施形態を改善するものである。
【００６１】
図５は本変形例に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図５に示すように、ダミー拡散層１１ａは、ノイズ元ブロックであるデジタルブロック５１からノイズの影響を避けたいアナログブロック５０に向けた経路において、複数の部分に分断して形成されている。そして、個々のダミー拡散層１１ａに対して、その表面を覆うように、ダミーゲート電極１３ａがそれぞれ分断されて配置されている。すなわち、図５から分かるように、ダミーゲート電極１３ａは、一の回路ブロックとしてのアナログブロック５０と他の回路ブロックとしてのデジタルブロック５０との間に分割して配置されているので、図４（ｂ）に示すようなノイズ伝搬パスＮＺ２は形成されなくなる。
【００６２】
なお、ダミー拡散層は分割しないで、ダミーゲート電極のみを分割して配置しても、本変形例の効果は得られる。
【００６３】
なお、実際のチップレイアウトにおいては、上述した対策を、周囲ブロックに対して２次元的に実施する必要がある。
【００６４】
図６（ａ）の例では、ライン状のダミー拡散層１１ａが、アナログブロック６０と各ノイズ源ブロック６１との間の経路に対して全て垂直方向になるように、配置されている。また、図６（ｂ）の例では、四角形または多角形形状のダミー拡散層１１ａがアレイ状に配置されている。図６（ａ）のようなライン状のパターンは、データ量が少なく、レイアウトの手間の面で手入力に適している。また、レイアウト演算ＣＡＤ処理を用いた自動挿入を行う場合には、図６（ｂ）のような規則的なアレイ状のパターン配置の方が採用しやすい。
【００６５】
なお、本実施形態では、ゲート電極の材料はポリシリコンであり、シリサイド化工程において、ゲート電極と拡散層の両方がシリサイド化されるものとして説明したが、ゲート電極として、ポリシリコン以外の材料、例えばポリサイドやポリメタルといったシリサイド化されない材料を用いてもかまわない。この場合、シリサイド化工程において、拡散層のみがシリサイド化されてゲート電極はシリサイド化されないが、ダミー拡散層のシリサイド化は、ダミーゲート電極の存在によって本実施形態と同様に防止される。
【００６６】
（第３の実施形態）
図７は本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は破断線Ｘ−Ｘにおける断面図である。図７に示すように、ダミー拡散層１４は、シリサイド化されずに残ったシリコン層１４ａと、シリサイド化された層１４ｂとからなる。そして、シリコン層１４ａには、Ｎ型不純物が注入されている。すなわち、第１導電型としてのＰ型のウェル５３上に形成されたダミー拡散層１４に、第２導電型としてのＮ型の不純物が注入されている。ダミー拡散層１４への不純物注入は、図７（ａ）に示すようなＮ型不純物注入マスク２１を用いて行われる。
【００６７】
Ｐ型ウェル５３上のダミー拡散層１４にＮ型不純物を注入したことによって、図７（ｂ）に示すように、その後のシリサイド工程において形成されたシリサイド化層１４ｂの下に、合金化反応後に残ったＮ型ドープシリコン層１４ａが形成される。そして、Ｐ型ウェル５３とＮ型ドープシリコン層１４ａとの間で、ＰＮ接合ダイオードが形成される。
【００６８】
図８はダイオードの電圧−電流特性を示す図である。図８に示すように、グラフの原点近辺では、電圧Ｖｐｎが印加されても電流Ｉｐｎはほとんど流れず、ダイオードは容量と似た挙動をする。実際に形成されたＰＮダイオードは、空乏層を絶縁体とした容量に近い構造である。そしてこのＰＮダイオードは、ダミー拡散層上シリサイド層１４ｂに向けたパス上に介在するため、ノイズ伝搬元のデジタルブロック５１やこれにつながるＰ型基板５２およびＰ型ウェル５３から見ると、ダミー拡散層上シリサイド層１４ｂを経由してのノイズ伝搬パスは見えにくくなる。したがって、ダミー拡散層１４にＰ型ウェル５３とは逆型のＮ型不純物を注入することによって、たとえダミー拡散層１４がシリサイド化されたとしても、そのダミー拡散層１４を経由してのノイズ伝搬を防止することができる。
【００６９】
また、図９に示すように、ダミー拡散層１５がＮ型ウェル５５上に形成された場合には、ダミー拡散層１５に対してＰ型の不純物を注入することによって、同様にＰＮ接合ダイオードを形成することができる。したがって、この場合も、たとえダミー拡散層１５がシリサイド化されたとしても、そのダミー拡散層１５を経由してのノイズ伝搬を防止することができる。
【００７０】
なお、ダミー拡散層への不純物注入は、別の工程として実施してもかまわないが、トランジスタのソースドレイン注入とともに実行すると、新規プロセス工程を増加することなく本実施形態を実現することができ、コスト的に有利である。
【００７１】
なお、本実施形態は、第１の実施形態と組み合わせて実現してもかまわない。すなわち、ダミー拡散層に不純物を注入してからシリサイド化防止膜を形成してもよい。また、第２の実施形態と組み合わせて実現することも可能であるが、この場合は、ダミー拡散層への不純物注入は、トランジスタのソースドレイン注入とは別個の工程で実行する必要がある。すなわち、トランジスタのソースドレイン注入はゲート電極形成後に行われるのが一般的であるので、ダミー拡散層への不純物注入をソースドレイン注入とともに行うと、注入された不純物はダミーゲート電極にブロックされてダミー拡散層までとどかない。したがって、第２の実施形態と組み合わせて実現する場合には、ダミー拡散層への不純物注入を行ってからゲート電極を形成すればよい。
【００７２】
（第４の実施形態）
図１０は本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。
【００７３】
図１０に示すように、ダミー拡散層１６は、第２導電型としてのＮ型のウェル５５によって囲まれている。さらに、ノイズ対策のために、第１のウェルとしてのＮ型ウェル５５と、アナログブロック５０のＮ型ウェル５０ｂとの間に第２のウェルとしてのＰ型ウェル５６ａが挿入されており、Ｎ型ウェル５５と、デジタルブロック５１のＮ型ウェル５１ａとの間に第２のウェルとしてのＰ型ウェル５６ｂが挿入されている。すなわち、アナログブロック５０およびデジタルブロック５１のダミー拡散層１６側に面するウェルの極性がＮ型であるので、ノイズ対策のために、ダミー拡散層１６を包含するＮ型ウェル５５と周囲ブロック５０，５１との間に、さらにＰ型ウェル５６ａ，５６ｂを挿入する。
【００７４】
このような構造によって、ダミー拡散層１６とＰ型基板５２との間には、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードが底面側に形成されるとともに、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードが側面側にそれぞれ形成される。すなわち、あたかもダミー拡散層１６を収める器のような形態になる。
【００７５】
形成されたＰＮ接合ダイオードは、第３の実施形態ですでに説明したように、ダイオードの両端間におけるノイズ伝搬を防ぐ働きをする。したがって、たとえダミー拡散層１６がシリサイド化されたとしても、ノイズの伝搬元であるデジタルブロック５１やこれにつながるＰ型基板５２から見ると、ダミー拡散層上シリサイド層１６ｂを経由するノイズ伝搬パスは見えにくくなる。
【００７６】
このように、本実施形態によると、ＣＭＰディッシング防止などを目的としたダミー拡散層１６を配置し、かつ、そのダミー拡散層を経由するノイズ伝搬を防止することが可能になる。
【００７７】
なお、ダミー拡散層１６側に面するウェルの極性がＰ型である場合は、Ｎ型ウェル５５と周囲ブロック５０，５１との間にＰ型ウェルを挿入する必要はない。
【００７８】
（第５の実施形態）
図１１は本発明の第５の実施形態に係る半導体装置の構造を示す平面図である。図１１では、図４の構成に加えて、ダミー拡散層１１を覆うように形成されたダミーゲート電極１３が、コンタクト３２を介して金属配線３１と接続されており、その電位が電源電位または接地電位に固定されている。
【００７９】
第２の実施形態で述べたとおり、図４に示すように、ダミー拡散層１１の表面を覆うようにダミーゲート電極１３を形成することによって、ダミー拡散層１１のシリサイド化を防止することができる。ただし、ダミーゲート電極１３は、シリサイド化された低抵抗体であり、かつ、電位固定されていないフローティングノードであるため、ダミー拡散層１１−ゲート酸化膜１４−ダミーゲート電極１３という組成から構成された容量カップリングによって、ノイズが伝搬する可能性が懸念される。
【００８０】
絶縁体を間に介する容量体は、特にＡＣ信号に対しては、信号を伝搬する導体となる。すなわち、
Ｑ＝Ｃ・Ｖ
∴ ｄＱ／ｄｔ＝Ｉ＝Ｃ・ｄＶ／ｄｔ
となり、電圧Ｖが時間的に変化する場合、容量Ｃが大きい程、大きな電流Ｉが伝達される。
【００８１】
そこで、本実施形態では、図１１に示すように、ダミーゲート電極１３を金属配線３１を介して電源電位または接地電位に電位固定する。これにより、拡散層−酸化膜−ゲート電極という容量体の一方の電極が電位固定されるので、アナログブロック５０とデジタルブロック５１との間の、特にＡＣ信号のノイズの伝搬が抑えられる。したがって、半導体装置のノイズに対する耐性を向上させることが可能になる。
【００８２】
（第６の実施形態）
図１２は本発明の第６の実施形態に係る半導体装置の構造を示す平面図である。図１２では、図７の構成に加えて、表面がシリサイド化されたダミー拡散層１４が、コンタクト３４を介して金属配線３３と接続されており、その電位が電源電位ＶＤＤに固定されている。
【００８３】
第３の実施形態で述べたとおり、図７に示すように、Ｐ型ウェル５３上に形成されたダミー拡散層１４にＮ型不純物が注入されたことによって、Ｐ型ウェル５３とＮ型ドープシリコン層１４ａとの間で、ＰＮ接合ダイオードが形成される。そして、たとえダミー拡散層１４がシリサイド化されたとしても、ノイズ伝搬元のデジタルブロック５１やこれにつながるＰ型基板５２およびＰ型ウェル５３から見ると、ダミー拡散層上シリサイド層１４ｂを経由してのノイズ伝搬パスは見えにくくなる。
【００８４】
本実施形態では、さらに、Ｐ型ウェル５３とダミー拡散層１４とで構成されるＰＮダイオードが逆バイアスとなるように、Ｎ型不純物が注入されたダミー拡散層１４の電位を固定する。図１２では、ダミー拡散層１４は、ＶＤＤ電源に接続された金属配線３３に、コンタクト３４を介して接続されている。これにより、ダミー拡散層１４の電位が電源電位に固定されて、Ｐ型ウェル５３とダミー拡散層１４とで構成されるＰＮダイオードに逆バイアスの電圧がかかり、第３の実施形態と比べて、半導体装置のノイズ耐性がさらに向上する。
【００８５】
ＰＮダイオードに逆バイアスをかけると、ノイズ耐性が向上する理由について、補足説明する。
【００８６】
ＰＮダイオードは、逆バイアスに電圧印加されることによって、ＰＮ境界部の空乏層が広がる。このことは、導体−絶縁体−導体という容量の構成において、絶縁体である空乏層の厚みが増して導体間距離が広がることと等価であるので、
Ｃ＝ε×Ｓ（導体面積）／ｄ（絶縁体の厚み）
の式でよく知られているように、空乏層が広がるにつれて容量値が減少する。 これより、第５の実施形態で示した式、すなわち、
Ｑ＝Ｃ・Ｖ
∴ ｄＱ／ｄｔ＝Ｉ＝Ｃ・ｄＶ／ｄｔ
から分かるように、電圧変化量ｄＶ／ｄｔが同一であっても、伝えるノイズ量Ｉは容量値Ｃに比例するので、空乏層の厚みが厚くなることによって、伝搬ノイズが小さくなる。
【００８７】
よって、本実施形態のように、ウェルとダミー拡散層とによって構成されるＰＮダイオードが逆バイアスとなるように、電圧を印加することによって、ノイズ耐性がより強くなる。なお、ダミー拡散層がＮ型ウェル内に形成され、かつ、Ｐ型不純物が注入されている場合には、同様の考え方から、形成されるＰＮダイオードが逆バイアスとなるように、そのダミー拡散層をＶＳＳ接地線に接続すればよい。
【００８８】
図１３は本実施形態の他の例に係る半導体装置の構造を示す平面図である。図１３に示す構造では、まず、分割配置されたダミー拡散層１４同士が拡散層配線３５によって接続されている。この拡散層配線３５は、それ自体が、ダミー拡散層としての機能も兼ね備える。そして、拡散層配線３５はシリサイド化工程によってダミー拡散層１４とともにシリサイド化されるので、メタル配線ほど低抵抗ではないが数Ω／□の比較的低いシート抵抗値を持つ。この拡散層配線３５によって、ダミー拡散層１４は相互に接続される。
【００８９】
図１２の例では、電位固定のための金属配線３３はダミー拡散層１４上方の金属配線層に形成されているが、図１３の例では、ダミー拡散層１４上方の金属配線層は、電位固定のためには、コンタクト３７の周辺部のみが用いられているに過ぎない。このため、ダミー拡散層１４上の大部分は金属配線が通過可能となり、図１２の場合ダミー拡散層１４上方を迂回するか、あるいはさらに上層の配線層を用いて形成せざるを得なかった配線を、配線３８のように、ダミー拡散層１４上方の金属配線層を用いて形成することが可能となる。したがって、図１３のような構成によって、配線距離短縮による高性能化やレイアウト効率向上による小面積化が可能となる。
【００９０】
（第７の実施形態）
図１４は本発明の第７の実施形態に係る半導体装置の構造を示す図であり、同図中、（ａ）は平面図、（ｂ）は（ａ）の破断線Ｘ−Ｘにおける断面図である。図１４では、図１０の構成に加えて、ダミー拡散層１６を覆うＮ型ウェル５５はその電位が電源電位ＶＤＤに固定されており、Ｎ型ウェル５５を包含するＰ型ウェル５６ａ，５６ｂおよびＰ型基板５２はその電位が接地電位ＶＳＳに固定されている。
【００９１】
第４の実施形態で述べたとおり、図１０に示すように、ダミー拡散層１６とＰ型基板５２との間には、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードが底面側に形成されるとともに、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードが側面側にそれぞれ形成される。すなわち、あたかもダミー拡散層１６を収める器のような形態になる。
【００９２】
本実施形態では、図１０に示す半導体装置において、さらにノイズ耐性を高めるために、Ｎ型ウェル５５の電位を電源電位ＶＤＤに固定するとともに、Ｐ型ウェル５６ａ，５６ｂおよびＰ型基板５２の電位を接地電位ＶＳＳに固定する。これにより、Ｐ型基板５２とＮ型ウェル５５とからなるＰＮ接合ダイオードに逆バイアスがかかり、また、Ｐ型ウェル５６ａ，５６ｂとＮ型ウェル５５とからなるＰＮ接合ダイオードにも逆バイアスがかかるので、第６の実施形態で説明したのと同様に、半導体装置のノイズ耐性が向上する。
【００９３】
なお、Ｎ型ウェル５５の側面に位置するＰ型ウェル５６ａ，５６ｂは、Ｐ型基板５２とつながっているため、電位固定が困難である場合はオープンであってもかまわないが、当然ながら、金属配線４１を介して電位固定を行う方がノイズ遮蔽効果は高い。
【００９４】
また、ダミー拡散層１６のうち、Ｎ型ウェル５５の電位固定用の基板コンタクトとなる部分４３にはＮ型不純物の注入が必要であり、Ｐ型ウェル５６ａ，５６ｂの電位固定用の基板コンタクトとなる部分４４にはＰ型不純物の注入が必要である。しかしながら、これ以外のダミー拡散層１６ａには、不純物注入の必要は必ずしもない。というのは、Ｐ型基板５２からみたとき、Ｐ型基板５２−Ｎ型ウェル５５間のＰＮダイオードが存在しているからである。もちろん、図１４に示すように、基板コンタクト以外のダミー拡散層１６ａにもＰ型不純物の注入を行い、Ｎ型ウェル５５−ダミー拡散層１６ａ間にもＰＮダイオードを形成する方が好ましい。これにより、シリサイド層１６ｂがＰ型基板５２から見えにくくなり、ノイズ耐性がさらに向上する。
【００９５】
なお、本発明に係る半導体装置の製造方法は、各実施形態で示したものに限られるものではなく、他にも種々存在する。また、ダミー拡散層に関し、そのパターンの大きさ、形状、挿入ピッチ、規定範囲内の面積率等は、個々のプロセス装置や工程条件、および周囲レイアウトの状況等によって変わり得る。さらに、ダミー拡散層は、プロセス上満たすべき条件は定まっているので、設計者の手間を省くために、レイアウト設計終了後、設計データをＣＡＤ演算処理する際にダミー拡散層を自動的に挿入するようにしてもよい。
【００９６】
また、課題の項で述べたように、ダミー拡散層を形成する目的は、ＳＴＩ−ＣＭＰ工程におけるディッシング対策に限られるものではない。例えば、エッチングやリソグラフィ工程を考慮した面積率調整を目的として形成する場合もあり得る。このようなディッシング対策以外を目的としたダミー拡散層であっても、シリサイド化によって低抵抗となり、ブロック間ノイズを伝搬してしまうという不具合を生じせしめるという点では同様である。したがって、そのようなダミー拡散層を形成する場合でも、本発明は同様に有効である。
【００９７】
さらに、このようなノイズによる不具合は、デジタル−アナログブロック間のみにおいて生じるものではない。例えば、最近ニーズが高まっている超高速インタフェースＩ／Ｏ部も大きなノイズ発生源となり得る。また、プロセス微細化と機器の省電力化ニーズのために採用が進む低電圧動作ロジック部やメモリブロックも、一般には低電圧動作になるほどノイズマージン縮小化の傾向にあるため、ブロック間ノイズ問題は高まる傾向にある。したがって、このようなノイズ問題に対しても、本発明は有効である。
【００９８】
【発明の効果】
以上のように本発明によると、ダミー拡散層をダミーゲート電極によって覆うことによって、または、ダミー拡散層の周囲にＰＮ接合ダイオードを形成することによって、ノイズの伝搬を抑制することができる。したがって、ダミー拡散層が形成された半導体装置のノイズ耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程フローである。
【図２】図１の工程フローにおけるシリサイド化防止膜形成工程Ｓ２０の処理の流れを示すフロー図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す図である。
【図５】本発明の第２の実施形態における変形例に係る半導体装置の構造を示す図である。
【図６】本発明の第２の実施形態に係るチップレイアウトを示す図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す図である。
【図８】ダイオードの電圧−電流特性を示す図である。
【図９】本発明の第３の実施形態の変形例に係る半導体装置の構造を示す図である。
【図１０】本発明の第４の実施形態に係る半導体装置の構造を示す図である。
【図１１】本発明の第５の実施形態に係る半導体装置の構造を示す平面図である。
【図１２】本発明の第６の実施形態に係る半導体装置の構造を示す図である。
【図１３】本発明の第６の実施形態の他の例に係る半導体装置の構造を示す図である。
【図１４】本発明の第７の実施形態に係る半導体装置の構造を示す図である。
【図１５】ＳＴＩ形成およびシリサイド化を行う半導体装置の製造プロセスの概略フローである。
【図１６】図１５のプロセス過程における半導体装置の概略構造を示す断面図である。
【図１７】アナログブロックとデジタルブロックとを同一基板上に配置した半導体装置の構造を示す図である。
【図１８】図１７の構造で、ブロック間にダミー拡散層を形成した場合の構造を示す図である。
【図１９】ブロック間のノイズ伝搬経路を示すモデル回路図である。
【符号の説明】
１１，１１ａ，１４，１５，１６ ダミー拡散層
１２ シリサイド化防止膜
１３，１３ａ ポリシリコンゲート電極（ダミーゲート電極）
３５ シリサイド化拡散層配線
５０ アナログブロック（回路ブロック）
５０ａ アナログブロックのＰ型ウェル（ソース・ドレイン電極用拡散層）
５０ｂ アナログブロックのＮ型ウェル（ソース・ドレイン電極用拡散層）
５１ デジタルブロック（回路ブロック）
５１ａ デジタルブロックのＮ型ウェル（ソース・ドレイン電極用拡散層）
５１ｂ デジタルブロックのＰ型ウェル（ソース・ドレイン電極用拡散層）
５２ Ｐ型基板（基板）
５３ Ｐ型ウェル（第１導電型のウェル）
５５ Ｎ型ウェル（第１のウェル）
５６ａ，５６ｂ Ｐ型ウェル（第２のウェル）
Claims (10)
- 基板と、
前記基板上に形成された，トランジスタのソース・ドレイン電極用拡散層と、
デジタル回路ブロックとアナログ回路ブロックとの間に形成された、第１の素子分離領域および第２の素子分離領域と、
前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、
前記ソース・ドレイン電極用拡散層は、その表面がシリサイド化されており、
前記ダミー拡散層は、その表面の少なくとも一部が、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われており、
前記ダミー拡散層の表面のうち前記ダミーゲート電極に覆われていない部分が、シリサイド化されている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記ダミーゲート電極は、前記デジタル回路ブロックと前記アナログ回路ブロックとの間において、分割して配置されている
ことを特徴とする半導体装置。 - 基板と、
前記基板上に形成された、トランジスタのソース・ドレイン電極用拡散層と、
デジタル回路ブロックとアナログ回路ブロックとの間に形成された、第１の素子分離領域および第２の素子分離領域と、
前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、
前記ソース・ドレイン電極用拡散層は、その表面がシリサイド化されており、
前記ダミー拡散層は、その表面の全てが、前記トランジスタのゲート電極と同一構造からなるダミーゲート電極によって覆われている
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記ダミー拡散層は、
前記ソース・ドレイン電極用拡散層に注入されている不純物が、注入されていない
ことを特徴とする半導体装置。 - 基板と、
前記基板上に形成された，トランジスタのソース・ドレイン電極用拡散層と、
前記基板上に形成された、第１の素子分離領域および第２の素子分離領域と、
前記基板上の前記第１の素子分離領域と前記第２の素子分離領域との間に形成されたダミー拡散層とを備え、
前記ソース・ドレイン電極用拡散層およびダミー拡散層は、その表面がシリサイド化されており、
前記ダミー拡散層は、
前記基板上に形成された第１導電型のウェル内に形成されており、かつ、前記第１導電型とは逆の第２導電型の不純物が注入されている
ことを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記ダミー拡散層は、その電位が、固定されている
ことを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記ダミー拡散層は、当該ダミー拡散層および前記ウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位に、固定されている
ことを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記ダミー拡散層は、複数の部分に分割して形成されており、
前記ダミー拡散層の各部分は、当該ダミー拡散層と同一層に形成されたシリサイド拡散層配線によって、互いに接続されている
ことを特徴とする半導体装置。 - 第１導電型の基板と、
前記基板上に形成され、かつ、その表面がシリサイド化された，トランジスタのソース・ドレイン電極用拡散層と、
一の回路ブロックと他の回路ブロックとの間に形成された、第１の素子分離領域および第２の素子分離領域と、
前記基板上に形成された，前記第１導電型とは逆の第２導電型の第１のウェルと、
前記第１のウェル内に形成され、かつ、前記第１の素子分離領域と前記第２の素子分離領域との間に形成され、その表面がシリサイド化されたダミー拡散層と、
前記第１のウェルと、前記一または他の回路ブロックとの間に形成された、前記第１導電型の第２のウェルとを備えた
ことを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記第１および第２のウェルは、当該第１および第２のウェルによって構成されたＰＮ接合ダイオードに逆バイアス電圧がかかるような電位に、それぞれ固定されている
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389753A JP3719650B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体装置 |
| US09/837,450 US6838736B2 (en) | 2000-12-22 | 2001-04-19 | Semiconductor device having noise immunity |
| US10/460,172 US6924187B2 (en) | 2000-12-22 | 2003-06-13 | Method of making a semiconductor device with dummy diffused layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389753A JP3719650B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002190516A JP2002190516A (ja) | 2002-07-05 |
| JP3719650B2 true JP3719650B2 (ja) | 2005-11-24 |
Family
ID=18856241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000389753A Expired - Lifetime JP3719650B2 (ja) | 2000-12-22 | 2000-12-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6838736B2 (ja) |
| JP (1) | JP3719650B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190005574A (ko) * | 2017-07-07 | 2019-01-16 | 삼성전자주식회사 | 반도체 장치 |
| US11735586B2 (en) | 2020-12-31 | 2023-08-22 | United Microelectronics Corp. | Semiconductor structure |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327525A (ja) * | 2003-04-22 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US20050130383A1 (en) * | 2003-12-10 | 2005-06-16 | International Business Machines Corporation | Silicide resistor in beol layer of semiconductor device and method |
| WO2005077039A2 (en) * | 2004-02-05 | 2005-08-25 | Osteobiologics, Inc. | Absorbable orthopedic implants |
| US20060220146A1 (en) * | 2005-03-31 | 2006-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JPWO2006132007A1 (ja) * | 2005-06-06 | 2009-01-08 | 松下電器産業株式会社 | 半導体集積回路 |
| JP2007250705A (ja) | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| JP5431661B2 (ja) * | 2007-09-05 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのパターンレイアウト方法 |
| JP5407192B2 (ja) * | 2008-06-20 | 2014-02-05 | 富士通セミコンダクター株式会社 | パターン形成方法及び半導体装置 |
| JP5257015B2 (ja) * | 2008-11-19 | 2013-08-07 | ミツミ電機株式会社 | 半導体集積回路装置 |
| JP5629114B2 (ja) * | 2010-04-13 | 2014-11-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのパターンレイアウト方法 |
| JP5269017B2 (ja) * | 2010-09-13 | 2013-08-21 | 株式会社東芝 | 電力増幅器 |
| US8436430B2 (en) * | 2011-04-08 | 2013-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diodes with embedded dummy gate electrodes |
| US9318621B2 (en) * | 2013-03-08 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Rotated STI diode on FinFET technology |
| JP5647328B2 (ja) * | 2013-12-09 | 2014-12-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのパターンレイアウト方法 |
| JP6369191B2 (ja) * | 2014-07-18 | 2018-08-08 | セイコーエプソン株式会社 | 回路装置、電子機器、移動体及び無線通信システム |
| JP2016040814A (ja) * | 2014-08-13 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9570388B2 (en) | 2015-06-26 | 2017-02-14 | International Business Machines Corporation | FinFET power supply decoupling |
| JP2020088142A (ja) * | 2018-11-26 | 2020-06-04 | ソニーセミコンダクタソリューションズ株式会社 | 受光素子および電子機器 |
| US10714432B1 (en) | 2019-03-25 | 2020-07-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout to reduce noise in semiconductor devices |
| JP7353121B2 (ja) | 2019-10-08 | 2023-09-29 | キヤノン株式会社 | 半導体装置および機器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353561A (ja) | 1989-07-21 | 1991-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
| US6366322B1 (en) * | 1991-04-15 | 2002-04-02 | Lg Semicon Co., Ltd. | Horizontal charge coupled device of CCD image sensor |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| US5464996A (en) * | 1994-08-29 | 1995-11-07 | Texas Instruments Incorporated | Process tracking bias generator for advanced lateral overflow antiblooming drain |
| JPH0969572A (ja) * | 1995-09-01 | 1997-03-11 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| JP3058067B2 (ja) * | 1995-11-06 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100213249B1 (ko) * | 1996-10-10 | 1999-08-02 | 윤종용 | 반도체 메모리셀의 레이아웃 |
| EP0844660B1 (en) * | 1996-11-26 | 2007-08-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JPH10154751A (ja) | 1996-11-26 | 1998-06-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH10173035A (ja) | 1996-12-10 | 1998-06-26 | Hitachi Ltd | 半導体集積回路装置およびその設計方法 |
| US6103592A (en) * | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
| JP2001118988A (ja) | 1999-10-15 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置 |
| JP3506645B2 (ja) | 1999-12-13 | 2004-03-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4698793B2 (ja) * | 2000-04-03 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6285177B1 (en) * | 2000-05-08 | 2001-09-04 | Impala Linear Corporation | Short-circuit current-limit circuit |
| JP4988086B2 (ja) * | 2000-06-13 | 2012-08-01 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
-
2000
- 2000-12-22 JP JP2000389753A patent/JP3719650B2/ja not_active Expired - Lifetime
-
2001
- 2001-04-19 US US09/837,450 patent/US6838736B2/en not_active Expired - Lifetime
-
2003
- 2003-06-13 US US10/460,172 patent/US6924187B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190005574A (ko) * | 2017-07-07 | 2019-01-16 | 삼성전자주식회사 | 반도체 장치 |
| US10515819B2 (en) | 2017-07-07 | 2019-12-24 | Samsung Electronics Co., Ltd. | Semiconductor device |
| KR102282136B1 (ko) | 2017-07-07 | 2021-07-27 | 삼성전자주식회사 | 반도체 장치 |
| US11735586B2 (en) | 2020-12-31 | 2023-08-22 | United Microelectronics Corp. | Semiconductor structure |
| US12426353B2 (en) | 2020-12-31 | 2025-09-23 | United Microelectronics Corp. | Semiconductor structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US6924187B2 (en) | 2005-08-02 |
| US20030209764A1 (en) | 2003-11-13 |
| US6838736B2 (en) | 2005-01-04 |
| US20020079556A1 (en) | 2002-06-27 |
| JP2002190516A (ja) | 2002-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3719650B2 (ja) | 半導体装置 | |
| US6489689B2 (en) | Semiconductor device | |
| US6794717B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7285480B1 (en) | Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof | |
| US7759763B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US7737535B2 (en) | Total ionizing dose suppression transistor architecture | |
| US6117762A (en) | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering | |
| CN117542895A (zh) | 鳍式场效晶体管技术中的半导体布局 | |
| US20030141558A1 (en) | Semiconductor integrated circuit device and a method of manufacturing thereof | |
| US5614752A (en) | Semiconductor device containing external surge protection component | |
| JP2002100761A (ja) | シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法 | |
| JP3450909B2 (ja) | 半導体装置 | |
| JP3380836B2 (ja) | Ｍｉｓ半導体装置及びその製造方法 | |
| JP3963071B2 (ja) | 半導体装置 | |
| CN116504778A (zh) | 一种高压esd静电版图结构 | |
| JP2000106419A (ja) | Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法 | |
| JP2001168209A (ja) | Ｃｍｏｓ集積回路及びその自動設計法 | |
| US20250261453A1 (en) | Semiconductor device | |
| JP3175870B2 (ja) | 静電保護機能付半導体装置およびその製造方法 | |
| JP4308928B2 (ja) | 半導体装置及びその製造方法 | |
| JP3257519B2 (ja) | 静電保護素子回路、静電保護回路を有する半導体装置 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JP2001110914A (ja) | 半導体集積回路および半導体集積回路の製造方法 | |
| CN1996593B (zh) | 利用浮动和/或偏置多晶硅区域的静电保护系统和方法 | |
| JP2666712B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050902 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3719650 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080916 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090916 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100916 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110916 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120916 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130916 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |