Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5432751B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP5432751B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5432751B2
JP5432751B2 JP2010020661A JP2010020661A JP5432751B2 JP 5432751 B2 JP5432751 B2 JP 5432751B2 JP 2010020661 A JP2010020661 A JP 2010020661A JP 2010020661 A JP2010020661 A JP 2010020661A JP 5432751 B2 JP5432751 B2 JP 5432751B2
Authority
JP
Japan
Prior art keywords
layer
conductivity type
high concentration
diffusion layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010020661A
Other languages
English (en)
Other versions
JP2011159829A (ja
Inventor
宏基 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010020661A priority Critical patent/JP5432751B2/ja
Priority to US13/017,687 priority patent/US8455953B2/en
Publication of JP2011159829A publication Critical patent/JP2011159829A/ja
Application granted granted Critical
Publication of JP5432751B2 publication Critical patent/JP5432751B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を有する半導体装置及び半導体装置の製造方法に関する。
ＩＧＢＴを有する半導体装置の構造の一例としては、例えば特許文献１に記載されている構造がある。この構造は、ＬＤＮＭＯＳ（Lateral Double-diffused NMOS transistor）のドレイン拡散層を逆導電型に置き換えた構造である。すなわち図１１に示すように、ｐ−基板４００の中にエミッタとなるｎ＋拡散層４１０とバックゲートとなるｐ＋拡散層４１２とを互いに並べて配置し、これらを共通のエミッタ電極に接続する。またｐ−基板４００の中には、ｎ−ドリフト層４３０及びコレクタとなるｐ＋拡散層４３２が設けられている。ｐ＋拡散層４３２にはコレクタ電極４３４が接続されている。
しかし図１１に示したＩＧＢＴは、ターンオフ時間が長いという問題を有している。これは以下の理由による。すなわち図１１に示したｎ−ドリフト層４３０は不純物濃度が低く、かつフローティング状態である。このため、ターンオフ時にｎ−ドリフト層４３０にｐ＋拡散層４３２から大量の少数キャリア（具体的にはホール）が注入された場合、これらキャリアの消滅はｎ−ドリフト層４３０に存在する電子との再結合に頼ることになる。
これに対して特許文献１には、図１２に示す構造の半導体装置も開示されている。この半導体装置は、図１１に示した半導体装置に、ｎ＋拡散層４３３をｐ＋拡散層４３２にショートする位置に設け、かつｎ＋拡散層４３３とｐ＋拡散層４３２とをコレクタ電極４３４で短絡したものである。この構造によれば、ターンオフ時に発生する大量の少数キャリアをｎ＋拡散層４３３を介してコレクタ電極４３４から引き抜くことができる。従って、ターンオフ時間を短くすることができる。
特開平０５−２８３６２２号公報
しかし図１２に示した半導体装置では、ｎ＋拡散層４３３がｐ＋拡散層４３２に隣接位置に配置されているため、ＩＧＢＴを構成するＰＮＰバイポーラトランジスタが動作しにくくなる。詳細には、このバイポーラトランジスタが動作するには、ｐ＋拡散層４３２の下に位置するｎ−ドリフト層４３０の抵抗Ｒ１と、ｎ−ドリフト層４３０を通る電子電流Ｉ１の積が、ｐ＋拡散層４３２とｎ−ドリフト層４３０で構成されるｐｎダイオードのビルトインポテンシャル（例えば約０．７Ｖ）以上になる必要がある。しかし図１２に示した構造ではｎ＋拡散層４３３がｐ＋拡散層４３２に隣接配置されているためにＲ１が小さくなり、その積がビルトインポテンシャルを超えにくくなる。この場合、ＩＧＢＴではバイポーラトランジスタは動作せず、ＭＯＳトランジスタのみの動作となるため、電流能力が著しく低下してしまう。
本発明によれば、表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成されている第２の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層と一部が接し、前記第２の第１導電型高濃度拡散層と離れている第２導電型シンカー層と、
前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置が提供される。
本発明によれば、第２の第１導電型高濃度拡散層と第２導電型シンカー層とを、配線を介してショートさせている。このため、ＩＧＢＴを構成するバイポーラトランジスタのターンオフ時に発生する大量の少数キャリアを、シンカー層を介して配線に引き抜くことができる。従って、ターンオフ時間を短くすることができる。
またＩＧＢＴを構成するバイポーラトランジスタが動作するには、第２の第１導電型高濃度拡散層と第２導電型シンカー層の間の抵抗Ｒ１と、第２の第１導電型高濃度拡散層と第２導電型シンカー層の間を通る電子電流Ｉの積が、第２の第１導電型高濃度拡散層、第２導電型低濃度ドリフト層、及び第２導電型シンカー層で構成されるｐｎダイオードのビルトインポテンシャル以上になる必要がある。これに対して本発明では、第２の第１導電型高濃度拡散層と第２導電型シンカー層とを互いに離間しているため、第２導電型シンカー層と第２の第１導電型高濃度拡散層の間の抵抗Ｒ１を大きくすることができる。従って、ＩＧＢＴを構成するバイポーラトランジスタが動作しやすくなる。このため、ＩＧＢＴの電流能力が低下することを抑制できる。
本発明によれば、表層に第１導電型半導体層を有する基板と、
前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されているゲート酸化膜と、
前記ゲート酸化膜上に形成されるゲート電極と、
前記第２導電型低濃度ドリフト層の表層に形成されている第２の第１導電型高濃度拡散層と、
前記第２の第１導電型高濃度拡散層と離れており、前記第２導電型低濃度ドリフト層の表層に形成される第２の第２導電型高濃度拡散層と、
前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
を備える半導体装置が提供される。
本発明によれば、表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
前記第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視でゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層内に、前記第２導電型低濃度ドリフト層に一部が接し、かつ前記第２の第１導電型高濃度拡散層と離れる位置に第２導電型シンカー層を形成する工程と、
前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、
を備える半導体の製造方法が提供される。
本発明によれば、表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
前記第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
平面視でゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する工程と、
前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
前記第２導電型低濃度ドリフト層の表層に、第２の第２導電型高濃度拡散層を、前記第２の第１導電型高濃度拡散層と離れる位置に形成する工程と、
前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、
を備える半導体の製造方法が提供される。
本発明によれば、ＩＧＢＴを構成するバイポーラトランジスタのターンオフ時間を短くすることができ、かつＩＧＢＴを構成するバイポーラトランジスタが動作しやすくなる。
各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）は図１（ｄ）から層間絶縁膜２００、各コンタクト、及び各配線を省略した図であり、（ｂ）は図１（ｄ）に示した半導体装置の素子分離絶縁膜と各拡散層のレイアウトを示す平面図である。 図１（ｄ）及び図２に示した半導体装置が有するＩＧＢＴの等価回路図である。 比較例に係る半導体装置の構成を示す断面図である。 本実施形態の第１の効果を示すグラフである。 比較例に係る半導体装置の構成を示す断面図である。 本実施形態の第２の効果を示すグラフである。 （ａ）は第２の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は図８（ａ）に示した半導体装置の平面図である 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 先行技術文献に開示されている第１の半導体装置の構成を示す図である。 先行技術文献に開示されている第２の半導体装置の構成を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１の各図は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図のうち図１（ｄ）は、この半導体装置の製造方法により製造される半導体装置の断面図を示している。
図１（ｄ）に示した半導体装置は、基板１０、第１導電型半導体層（第１導電型ウェル）１０２、第２導電型低濃度ドリフト層（第２導電型ドリフト層）１０４、第１の第２導電型高濃度拡散層（第２導電型エミッタ層）１０６、第２の第１導電型高濃度拡散層（第１導電型コレクタ層）１０８、第１の第１導電型高濃度拡散層（第１導電型ウェル引出用拡散層）１０７、ゲート絶縁膜１１０、ゲート電極１１２、シンカー層１１５、及び配線２２０を備えている。
基板１０は表面が第１導電型、例えばｐ型の半導体層となっている。第１導電型ウェル１０２は基板１０の表層に形成されている。第２導電型ドリフト層１０４は、第２導電型、たとえばｎ型である。第２導電型ドリフト層１０４は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２の縁につながっている。第２導電型エミッタ層１０６は、第１導電型ウェル１０２の表層に形成され、平面視で第２導電型ドリフト層１０４から離れており、かつ第２導電型ドリフト層１０４より不純物濃度が高い。第１導電型ウェル引出用拡散層１０７は第１導電型ウェル１０２の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高く、第２導電型エミッタ層１０６に接続している。第１導電型コレクタ層１０８は、第２導電型ドリフト層１０４の表層に形成されており、第１導電型ウェル１０２より不純物濃度が高い。ゲート絶縁膜１１０は、第２導電型ドリフト層１０４の一部上、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４と第２導電型エミッタ層１０６の間に位置する領域上に形成されている。ゲート電極１１２はゲート絶縁膜１１０上に形成されている。シンカー層１１５は基板に形成された第２導電型の拡散層であり、その不純物濃度は第２導電型ドリフト層１０４より高い。シンカー層１１５は第１導電型ウェル１０２及び第２導電型ドリフト層１０４のそれぞれに接しており、かつ第１導電型コレクタ層１０８から離れている。配線２２０は基板１０上に形成されており、シンカー層１１５に接続している。
シンカー層１１５の表層には、第２導電型拡散層（第２の第２導電型高濃度拡散層）１１６が形成されている。第２導電型拡散層１１６はシンカー層１１５より不純物濃度が高い。エピタキシャル層１４の表層には素子分離絶縁膜１６が形成されている。第２導電型拡散層１１６と第１導電型コレクタ層１０８の間には素子分離絶縁膜１６が位置している。すなわち第２導電型拡散層１１６と第１導電型コレクタ層１０８は、素子分離絶縁膜１６によって互いに分離されている。
なお素子分離絶縁膜１６は第１導電型コレクタ層１０８と第２導電型エミッタ層１０６の間にも位置している。ゲート電極１１２の一部は、この部分に位置する素子分離絶縁膜１６の上にも位置している。ただし素子分離絶縁膜１６と第２導電型エミッタ層１０６は互いに離れている。
基板１０上には層間絶縁膜２００が形成されている。配線２２０は層間絶縁膜２００の上に形成されている。配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１１を介して第２導電型拡散層１１６に接続している。詳細には、第２導電型拡散層１１６の表面には電極が形成され、その電極とコンタクト２１１が電気的に接続されている。また配線２２０は、層間絶縁膜２００に埋め込まれたコンタクト２１２を介して第１導電型コレクタ層１０８にも接続している。詳細には、第１導電型コレクタ層１０８の表面には電極が形成され、その電極とコンタクト２１２が電気的に接続されている。すなわち第１導電型コレクタ層１０８と第２導電型拡散層１１６（すなわちシンカー層１１５）は、コンタクト２１２、配線２２０、及びコンタクト２１１を介して互いに接続している。
本実施形態において半導体装置は第２導電型埋込層１１４を備えている。第２導電型埋込層１１４はシンカー層１１５及び第１導電型ウェル１０２それぞれの下に形成され、シンカー層１１５及び第１導電型ウェル１０２それぞれに接続している。第２導電型埋込層１１４の不純物濃度は第１導電型ウェル１０２より高い。すなわち第１導電型ウェル１０２は、シンカー層１１５及び第２導電型埋込層１１４によって側面及び底面が囲まれている。
基板１０は、シリコン基板などの第１導電型の半導体基板１２上に第１導電型のエピタキシャル層１４をエピタキシャル成長させたものである。第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成されている。
第１導電型ウェル引出用拡散層１０７は第２導電型エミッタ層１０６に隣接している。第１導電型ウェル引出用拡散層１０７と第２導電型エミッタ層１０６は、これらの表層に形成されたシリサイド層１０９を介して互いに接続している。シリサイド層１０９は、層間絶縁膜２００に埋め込まれたコンタクト２１３を介して、層間絶縁膜２００の表層に形成された配線２２２に接続している。
また層間絶縁膜２００にはコンタクト２１４が埋め込まれている。コンタクト２１４は、層間絶縁膜２００の表層に形成された配線２２４をゲート電極１１２に接続している。ゲート電極１１２の側壁にはサイドウォールが形成されている。
なお第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８は、第１導電型ウェル１０２の中に２組形成されている。すなわち第１導電型ウェル１０２の中には２つの同一構造のＩＧＢＴが形成されている。これら２つのＩＧＢＴは、一組の第１導電型ウェル引出用拡散層１０７及び第２導電型エミッタ層１０６を基準に線対称に配置されており、これら第１導電型ウェル引出用拡散層１０７、第２導電型エミッタ層１０６、及び第１導電型ウェル１０２を共有している。また同一の構造のゲート絶縁膜１１０及びゲート電極１１２が線対称に配置されている。
図２（ｂ）は、図１（ｄ）に示した半導体装置の素子分離絶縁膜１６と各拡散層のレイアウトを示す平面図であり、図２（ａ）は図１（ｄ）から層間絶縁膜２００、各コンタクト、及び各配線を省略した図である。これらの図に示すように、第２導電型拡散層１１６は第１導電型ウェル１０２を囲むように形成されている。そして、第２導電型拡散層１１６及びシンカー層１１５によって囲まれた領域の中央に、第２導電型エミッタ層１０６及び第１導電型ウェル引出用拡散層１０７が形成されている。なお領域１０５は、素子分離絶縁膜１６が形成されない領域を示している。第１導電型コレクタ層１０８及び第２導電型拡散層１１６にも素子分離絶縁膜１６は形成されない。平面視において領域１０５の両脇には、第１導電型コレクタ層１０８が、領域１０５から離間している位置に形成されている。
次に、図１の各図を用いて、図１（ｄ）及び図２に示した半導体装置の製造方法を説明する。まず図１（ａ）に示すように、半導体基板１２を準備する。次いで半導体基板１２に第２導電型（ｎ型）の不純物、例えばＡｓやＰを注入する。これにより、半導体基板１２に第２導電型埋込層１１４が形成される。
次いで、半導体基板１２上に第１導電型（ｐ型）のエピタキシャル層１４を成長させる。このとき、半導体基板１２及びエピタキシャル層１４は加熱されるため、半導体基板１２に形成された第２導電型埋込層１１４がエピタキシャル層１４に拡散する。これにより、第２導電型埋込層１１４は、基板１０の厚さ方向で見た場合に、半導体基板１２からエピタキシャル層１４に渡って形成される。
次いで図１（ｂ）に示すように、ＬＯＣＯＳ酸化法を用いて、エピタキシャル層１４に素子分離絶縁膜１６を形成する。なお素子分離絶縁膜１６は、別の方法、例えばＳＴＩ法により形成されてもよい。次いでエピタキシャル層１４のうち第１導電型ウェル１０２となる領域に第１導電型の不純物、例えばＢを選択的に注入し、またエピタキシャル層１４のうちシンカー層１１５となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。その後、高温熱処理を行うことにより、エピタキシャル層１４に注入された不純物はエピタキシャル層１４内部に拡散し、第１導電型ウェル１０２及びシンカー層１１５が形成される。
次いで図１（ｃ）に示すように、エピタキシャル層１４に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。これにより第２導電型ドリフト層１０４が形成される。なお第２導電型ドリフト層１０４のうち素子分離絶縁膜１６の下に位置する部分は、注入されるイオンが素子分離絶縁膜１６を貫通することになるため、他の領域と比べて浅く形成される。
次いで図１（ｄ）に示すように、エピタキシャル層１４のゲート形成領域にゲート絶縁膜１１０及びゲート電極１１２を形成する。ゲート形成領域は、第２導電型ドリフト層１０４の一部、及び第１導電型ウェル１０２のうち第２導電型ドリフト層１０４以外の部分の表層の一部とからなる。ゲート電極１１２の一部は、素子分離絶縁膜１６上に位置する。次いで、第１導電型ウェル引出用拡散層１０７となる領域及び第１導電型コレクタ層１０８となる領域に第１導電型の不純物、例えばＢを選択的に注入する。また第２導電型エミッタ層１０６となる領域及び第２導電型拡散層１１６となる領域に第２導電型の不純物、例えばＡｓやＰを選択的に注入する。これにより、第２導電型エミッタ層１０６、第１導電型ウェル引出用拡散層１０７、第１導電型コレクタ層１０８、及び第２導電型拡散層１１６が形成される。なお第２導電型エミッタ層１０６は、平面視でゲート電極１１２を介して第２導電型ドリフト層１０４と対向する第１導電型ウェル１０２の表層に形成される。
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に金属層を形成し、この金属層及びエピタキシャル層１４を熱処理する。これにより、第２導電型エミッタ層１０６の表層及び第１導電型ウェル引出用拡散層１０７の表層にはシリサイド層１０９が形成される。この工程において、ゲート電極１１２の表層、第１導電型コレクタ層１０８の表層、及び第２導電型拡散層１１６の表層にもシリサイド層が形成される。ここで、第１導電型ウェル引出用拡散層１０７と第１導電型コレクタ層１０８は別工程により形成されても構わない。また、第２導電型エミッタ層１０６と第２導電型拡散層１１６は別工程により形成されても構わない。
次いで、エピタキシャル層１４上、素子分離絶縁膜１６上、及びゲート電極１１２上に層間絶縁膜２００を形成する。次いで、層間絶縁膜２００を選択的に除去することにより、コンタクト２１１，２１２，２１３，２１４となる接続孔を形成する。次いでこれら接続孔の中に金属、例えばタングステン（Ｗ）を埋め込むことにより、コンタクト２１１，２１２，２１３，２１４を形成する。次いで、層間絶縁膜２００の表層に配線２２０，２２２，２２４を形成する。
図３は、図１（ｄ）及び図２に示した半導体装置が有するＩＧＢＴの等価回路図である。このＩＧＢＴにおいて、ＭＯＳトランジスタＭｎのゲートはゲート電極１１２であり、ドレインはシンカー層１１５及び第２導電型拡散層１１６であり、ソースは第２導電型エミッタ層１０６である。またＰＮＰバイポーラトランジスタＢｐのエミッタは第１導電型コレクタ層１０８であり、コレクタは第１導電型ウェル引出用拡散層１０７であり、ベースは第２導電型ドリフト層１０４である。そしてシンカー層１１５と第１導電型コレクタ層１０８の間には、第２導電型ドリフト層１０４による抵抗Ｒ１が存在し、第１導電型コレクタ層１０８とＭＯＳトランジスタＭｎのチャネル領域の間にも、第２導電型ドリフト層１０４による抵抗Ｒｄが存在する。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１導電型コレクタ層１０８とシンカー層１１５とを、コンタクト２１１，２１２及び配線２２０を介してショートさせている。このため、ＩＧＢＴを構成するバイポーラトランジスタＢｐのターンオフ時に発生する大量の少数キャリアを、シンカー層１１５を介して配線２２０に引き抜くことができる。従って、ターンオフ時間を短くすることができる。
またＩＧＢＴを構成するバイポーラトランジスタＢｐが動作するには、第１導電型コレクタ層１０８と第２導電型拡散層１１６の間の抵抗Ｒ１と、第１導電型コレクタ層１０８と第２導電型拡散層１１６の間を通る電子電流Ｉの積が、第１導電型コレクタ層１０８、第２導電型ドリフト層１０４、及び第２導電型拡散層１１６で構成されるｐｎダイオードのビルトインポテンシャル以上になる必要がある。これに関して本実施形態では、第１導電型コレクタ層１０８とシンカー層１１５とを互いに離間しているため、第２導電型拡散層１１６と第１導電型コレクタ層１０８の間の抵抗Ｒ１を大きくすることができる。従って、ＩＧＢＴを構成するバイポーラトランジスタＢｐが動作しやすくなる。このため、ＩＧＢＴの飽和電流が低下することを抑制できる。
また第２導電型エミッタ層１０６を形成する工程において、シンカー層１１５の表層に第２導電型拡散層１１６を形成している。このため、図１（ｄ）及び図２に示した半導体装置の製造工程数が、図１１又は図１２に示した半導体装置の製造工程数から増加することを抑制できる。従って、製造コストが増加することを抑制できる。
なお図４に示すように、図１２に示した構造に、高耐圧化と低オン抵抗を同時に実現するためによく用いられるRESURF (Reduced Surface Field)構造をｎ−ドリフト層４３０に適用することも考えられる。ただしこの場合、その直下に設けたｐ層４４０によりｎ−ドリフト層４３０の空乏化が促進される分だけ濃度を高くできてオン抵抗が低減するというメリットを享受できる反面、抵抗Ｒ１は小さくなるため、ますますバイポーラトランジスタがオンしにくくなってしまう。
図５は、本実施形態の第１の効果を示すグラフである。このグラフは、図１（ｄ）及び図２に示した半導体装置と、図６（ａ）及び図６（ｂ）に示した比較例に係る半導体装置それぞれのＩｃ（コレクタ電流）−Ｖｃｅ（コレクタ−エミッタ間電圧）特性（又はＩｄ（ドレイン電流）−Ｖｄｓ（ドレイン−ソース間電圧）特性）を示している。図６（ａ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置に第２導電型拡散層１５０を追加したものであり、図１２に示した半導体装置と同様の構成である。図６（ｂ）に示した半導体装置は、図１（ｄ）及び図２に示した半導体装置において、第１導電型コレクタ層１０８の代わりに第２導電型コレクタ層１６０を設けたものであり、図１１に示した半導体装置と同様の構成である。なお図６（ａ）及び図６（ｂ）に示した半導体装置において、第２導電型拡散層１１６は配線２２０には接続されていない。
なお図５のグラフに示した半導体装置は、いずれも第２導電型ドリフト層１０４の寸法及び不純物濃度は、オフ耐圧が１００Ｖとなるように設計されている。
図５に示すように、図１（ｄ）及び図２に示した半導体装置は、図６（ａ）及び図６（ｂ）に示した半導体装置と比較して、Ｉｃの飽和電流量が１．５倍程度と大幅に上昇している。図６（ａ）及び図６（ｂ）に示した半導体装置の構成は、上記した点以外は図１（ｄ）及び図２に示した半導体装置と同じ構成である。このため、Ｉｃの飽和電流量が１．５倍程度と大幅に上昇したのは、第１導電型コレクタ層１０８とシンカー層１１５を互いに離間させたことにより、ＩＧＢＴのバイポーラトランジスタが動作したためである。なお図６（ａ）に示した半導体装置においてＩｃの飽和電流量が低かったのは、バイポーラトランジスタが動作せず、かつ第１導電型コレクタ層１０８を設けた分第２導電型ドリフト層１０４の寸法が長くなったためである。
図７は、本実施形態の第２の効果を示すグラフである。このグラフは、図１（ｄ）及び図２に示した半導体装置と、図６（ａ）及び図６（ｂ）に示した比較例に係る半導体装置それぞれのＩｓｕｂ（基板リーク電流）−Ｖｃｅ（コレクタ−エミッタ間電圧）特性を示している。図８に示すように、実施形態に係る基板リーク電流量は、比較例に係る基板リーク電流量と同程度に小さく抑えられている。これは、シンカー層１１５及び第２導電型埋込層１１４によって第１導電型ウェル１０２を囲むことにより、基板１０とＭＯＳトランジスタのバックゲート領域を分離しているためである。
図８（ａ）は、第２の実施形態に係る半導体装置の構成を示す断面図であり、図８（ｂ）は図８（ａ）に示した半導体装置の平面図である。これらの各図は第１の実施形態における図２（ａ），（ｂ）に対応している。この図に示す半導体装置は、一つの第１導電型ウェル１０２の中に図１（ｄ）に示したＩＧＢＴを２つ設けたものである。これら２つのＩＧＢＴは、第１の方向（図８中左右方向）に並んで配置されており、一方の第２導電型ドリフト層１０４及び第１導電型コレクタ層１０８を共有している。この共用されている第２導電型ドリフト層１０４は、周縁部のうち第１の方向に平行な部分（図８（ｂ）において左右に延伸している部分）がシンカー層１１５に接している。詳細には、各領域の平面形状は長方形である。そして共用されている第２導電型ドリフト層１０４の一辺と、この一辺に対向する辺の２つが、シンカー層１１５に接している。
本実施形態のような、一つの第１導電型ウェル１０２の中、すなわち、一つのシンカー層１１５に囲まれた領域にＩＧＢＴが複数並列に存在する場合でも、内側のコレクタ拡散層１０８がゲート幅方向（図８（ｂ）の上下方向）の第２導電型ドリフト層１０４の抵抗R1bを介してシンカー層１１５とつながっているため、第１の実施形態と同様の効果を得ることができる。
図９は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１の実施形態又は第２の実施形態に示した半導体装置と同様の構成である。
まず、基板１０としてＳＯＩ（Silicon On Insulator）基板を用いている。すなわち基板１０は、半導体基板１２上に酸化シリコン層などの絶縁層１３及び半導体層１５をこの順に積層したものである。第１導電型ウェル１０２及びシンカー層１１５は、深さ方向において半導体層１５内に形成されており、かつ下端が絶縁層１３に達している。そして図９に示した半導体装置には、第２導電型埋込層１１４が形成されていない。
本実施形態によっても、第１の実施形態と同様の作用により、ＩＧＢＴを構成するバイポーラトランジスタのターンオフ時間を短くすることができ、かつＩＧＢＴを構成するバイポーラトランジスタが動作しやすくなる。また第１導電型ウェル１０２はシンカー層１１５及び絶縁層１３によって囲まれている。すなわち第２導電型埋込層１１４の代わりに絶縁層１３が第１導電型ウェル１０２の下面を覆っているため、基板リーク電流をさらに抑制することができる。
図１０は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず、基板として半導体基板１２そのものを利用している。またシンカー層１１５は第２導電型ドリフト層１０４の一部として形成されている。すなわち本実施形態では、第２導電型ドリフト層１０４の表層に第２導電型拡散層１１６が、第１導電型コレクタ層１０８から離れた位置に形成されている。そして第２導電型拡散層１１６と第１導電型コレクタ層１０８は、第２導電型ドリフト層１０４の表層に形成された素子分離絶縁膜１６によって互いに分離されている。
また半導体基板１２には、第２導電型拡散層１１６は形成されていない。
本実施形態によっても、第１の実施形態と同様の作用により、ＩＧＢＴを構成するバイポーラトランジスタのターンオフ時間を短くすることができ、かつＩＧＢＴを構成するバイポーラトランジスタが動作しやすくなる。また半導体基板１２そのものを利用することができるため、半導体装置の製造コストが低くなる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 基板
１２ 半導体基板
１３ 絶縁層
１４ エピタキシャル層
１５ 半導体層
１６ 素子分離絶縁膜
１０２ 第１導電型ウェル
１０４ 第２導電型ドリフト層
１０５ 領域
１０６ 第２導電型エミッタ層
１０７ 第１導電型ウェル引出用拡散層
１０８ 第１導電型コレクタ層
１０９ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１４ 第２導電型埋込層
１１５ シンカー層
１１６ 第２導電型拡散層
１５０ 第２導電型拡散層
１６０ 第２導電型コレクタ層
２００ 層間絶縁膜
２１１ コンタクト
２１２ コンタクト
２１３ コンタクト
２１４ コンタクト
２２０ 配線
２２２ 配線
２２４ 配線
４００ ｐ−基板
４１０ ｎ＋拡散層
４１２ ｐ＋拡散層
４１４ エミッタ電極
４３０ ｎ−ドリフト層
４３２ ｐ＋拡散層
４３３ ｎ＋拡散層
４３４ コレクタ電極
４４０ ｐ層

Claims (9)

  1. 表層に第１導電型半導体層を有する基板と、
    前記第１導電型半導体層の表層に形成され、前記第１導電型半導体層よりも不純物濃度が高い、第１の第１導電型高濃度拡散層と、
    前記第１導電型半導体層の表層に形成され、前記第１の第１導電型高濃度拡散層に接している第１の第２導電型高濃度拡散層と、
    前記第１導電型半導体層の表層に形成され、前記第１の第２導電型高濃度拡散層より不純物濃度が低い第２導電型低濃度ドリフト層と、
    前記第１の第２導電型高濃度拡散層と前記第２導電型低濃度ドリフト層との間の前記第１導電型半導体層の表面と、前記第２導電型低濃度ドリフト層の一部とを覆うように形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されているゲート電極と、
    前記第２導電型低濃度ドリフト層の表層に形成されている第２の第１導電型高濃度拡散層と、
    前記第１導電型半導体層の表層に一部が少なくとも形成され、前記第２導電型低濃度ドリフト層と一部が接し、前記第２の第１導電型高濃度拡散層と離れている第２導電型シンカー層と、
    前記第２導電型シンカー層の表層に形成される第２の第２導電型高濃度拡散層と、
    前記第１導電型半導体層の上に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを接続する配線と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１導電型半導体層の表層に形成され、前記第２の第１導電型高濃度拡散層と前記第２の第２導電型高濃度拡散層とを分離するように配置されている素子分離絶縁膜をさらに備える半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２導電型シンカー層は、平面視において前記第２導電型低濃度ドリフト層、前記第１の第２導電型高濃度拡散層、及び前記第１の第１導電型高濃度拡散層を取り囲むように設けられており、
    前記第１導電型半導体層は、前記第２導電型シンカー層の内側に位置する部分の不純物濃度が、前記第２導電型シンカー層の外側に位置する部分の不純物濃度より高い半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第２導電型シンカー層及び前記第１導電型半導体層それぞれの下に形成され、前記第２導電型シンカー層及び前記第１導電型半導体層それぞれに接している第２導電型埋込層をさらに備える半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記基板は、
    半導体基板と、
    前記半導体基板上にエピタキシャル成長したエピタキシャル層と、
    を備え、
    前記第２導電型埋込層は前記半導体基板から前記エピタキシャル層に渡って形成されている半導体装置。
  6. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記基板は、半導体基板上に絶縁層及び半導体層をこの順に積層したＳＯＩ（Silicon On Insulator）基板であり、
    前記第２導電型シンカー層は、深さ方向において前記半導体層内に形成されており、かつ下端が前記絶縁層に達している半導体装置。
  7. 表層に第１導電型半導体層を有する基板に、前記第１導電型半導体層の表層の一部に位置する第２導電型低濃度ドリフト層を形成する工程と、
    前記第２導電型低濃度ドリフト層の一部、及び前記第１導電型半導体層のうち前記第２導電型低濃度ドリフト層以外の部分の表層の一部とからなるゲート形成領域に、ゲート絶縁膜及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
    平面視でゲート電極を介して前記第２導電型低濃度ドリフト層と対向する前記第１導電型半導体層の表層に、前記第２導電型低濃度ドリフト層より不純物濃度が高い、第１の第２導電型高濃度拡散層を形成する工程と、
    前記第１導電型半導体層の表層に、前記第１導電型半導体層より不純物濃度が高い第１の第１導電型高濃度拡散層を、前記第１の第２導電型高濃度拡散層に接して形成する、第１の第１導電型高濃度拡散層形成工程と、
    前記第２導電型低濃度ドリフト層の表層に第２の第１導電型高濃度拡散層を形成する工程と、
    前記第１導電型半導体層内に、前記第２導電型低濃度ドリフト層に一部が接し、かつ前記第２の第１導電型高濃度拡散層と離れる位置に第２導電型シンカー層を形成する工程と、
    前記第２導電型シンカー層の表層に第２の第２導電型高濃度拡散層を形成する工程と、
    前記第１導電型半導体層上に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを接続する配線を形成する工程と、
    を備える半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第１導電型半導体層の表層に、前記第２の第２導電型高濃度拡散層と前記第２の第１導電型高濃度拡散層とを分離するように、素子分離絶縁膜を形成する工程をさらに備える半導体装置の製造方法。
  9. 請求項７又は８に記載の半導体装置の製造方法において、
    前記第１の第２導電型高濃度拡散層を形成する工程と、前記第２の第２導電型高濃度拡散層を形成する工程とが同一工程で行われ、
    前記第１の第１導電型高濃度拡散層形成工程と、前記第２の第１導電型高濃度拡散層を形成する工程とが同一工程で行われる半導体装置の製造方法。
JP2010020661A 2010-02-01 2010-02-01 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5432751B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010020661A JP5432751B2 (ja) 2010-02-01 2010-02-01 半導体装置及び半導体装置の製造方法
US13/017,687 US8455953B2 (en) 2010-02-01 2011-01-31 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010020661A JP5432751B2 (ja) 2010-02-01 2010-02-01 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011159829A JP2011159829A (ja) 2011-08-18
JP5432751B2 true JP5432751B2 (ja) 2014-03-05

Family

ID=44340854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010020661A Expired - Fee Related JP5432751B2 (ja) 2010-02-01 2010-02-01 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8455953B2 (ja)
JP (1) JP5432751B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160149432A (ko) * 2015-06-18 2016-12-28 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈
US9755068B2 (en) 2015-06-18 2017-09-05 Dongbu Hitek Co., Ltd. Semiconductor device and radio frequency module formed on high resistivity substrate
US10217740B2 (en) 2015-06-18 2019-02-26 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5432750B2 (ja) * 2010-02-01 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8154078B2 (en) * 2010-02-17 2012-04-10 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
US9331143B1 (en) * 2014-11-20 2016-05-03 Macronix International Co., Ltd. Semiconductor structure having field plates over resurf regions in semiconductor substrate
US11764209B2 (en) * 2020-10-19 2023-09-19 MW RF Semiconductors, LLC Power semiconductor device with forced carrier extraction and method of manufacture

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528058A (en) * 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
JPH0479376A (ja) * 1990-07-23 1992-03-12 Fuji Electric Co Ltd 横型伝導度変調型半導体装置およびその製造方法
JPH04103175A (ja) * 1990-08-23 1992-04-06 Toshiba Corp 半導体集積回路
JPH05283622A (ja) * 1992-03-30 1993-10-29 Nec Corp 半導体装置
JP3196310B2 (ja) * 1992-04-27 2001-08-06 松下電器産業株式会社 半導体装置
US5548133A (en) * 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness
US6448587B1 (en) * 1997-11-28 2002-09-10 Hitachi, Ltd. Circuit incorporated IGBT and power conversion device using the same
JP4930894B2 (ja) * 2005-05-13 2012-05-16 サンケン電気株式会社 半導体装置
JP5055813B2 (ja) * 2006-04-10 2012-10-24 富士電機株式会社 Ｓｏｉ横型半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160149432A (ko) * 2015-06-18 2016-12-28 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈
KR101692625B1 (ko) * 2015-06-18 2017-01-03 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈
US9755068B2 (en) 2015-06-18 2017-09-05 Dongbu Hitek Co., Ltd. Semiconductor device and radio frequency module formed on high resistivity substrate
US10217740B2 (en) 2015-06-18 2019-02-26 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate
US10325867B2 (en) 2015-06-18 2019-06-18 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate

Also Published As

Publication number Publication date
US20110186907A1 (en) 2011-08-04
US8455953B2 (en) 2013-06-04
JP2011159829A (ja) 2011-08-18

Similar Documents

Publication Publication Date Title
JP4935160B2 (ja) 炭化珪素半導体装置およびその製造方法
KR101572476B1 (ko) 반도체 소자 및 그 제조 방법
US8269272B2 (en) Semiconductor device and method for manufacturing the same
JP5887233B2 (ja) 半導体装置およびその製造方法
US9601614B2 (en) Composite semiconductor device with different channel widths
JP5432750B2 (ja) 半導体装置及び半導体装置の製造方法
JP5432751B2 (ja) 半導体装置及び半導体装置の製造方法
JP2014236189A (ja) 炭化珪素半導体装置およびその製造方法
TW201801318A (zh) 半導體裝置及半導體裝置之製造方法
WO2016046900A1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
JP2012064686A (ja) 半導体装置
JP2011243915A (ja) 半導体装置及びその製造方法
KR20170114703A (ko) 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
JP2016012637A (ja) 半導体装置
JP2014187200A (ja) 半導体装置の製造方法
JP2011071171A (ja) 半導体装置
JP6173987B2 (ja) 半導体装置
JP2012104581A (ja) 半導体装置及びその製造方法
JP6368105B2 (ja) トレンチ型ｍｏｓｆｅｔ半導体装置
JP5851717B2 (ja) 半導体装置及びその製造方法
JP4952042B2 (ja) 半導体装置
KR20170111102A (ko) 고전압 반도체 소자
CN101755332A (zh) 改进的埋入式隔离层
JP5874893B2 (ja) 半導体装置
KR20110037030A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131023

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131206

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5432751

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees