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JP5458809B2 - 半導体装置 - Google Patents
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Description

この発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた誘電体分離型半導体装置に係り、特にＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表される電力変換用集積回路などの半導体装置に関する。主に１００Ｖから１２００Ｖまでの高耐圧クラスのＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）などの半導体装置に関する。
近年、高耐圧素子を内蔵したパワーＩＣの高耐圧化に関する要求に伴い、トレンチ誘電体分離（側部の絶縁）と絶縁層（底部の絶縁）により、素子間を完全に分離できる基板としてＳＯＩ基板が注目されている。ＳＯＩ基板上に高耐圧電力変換集積回路を形成することで、スイッチング時の寄生素子による誤動作防止、ノイズによる干渉防止、寄生容量低減などの利点が挙げられる。
また、トレンチによる誘電体分離を集積回路内の各デバイスのエッヂ構造や高耐圧端部終端構造（ＨＶＪＴ）に適用できるため、集積回路自体のチップサイズの縮小化も期待できる。
図９は、従来の誘電体分離型半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
支持基板５１の上面に誘電体層５２を設け、その誘電体層５２の上面には例えばｎ-半導体層５３が設けられたＳＯＩ基板５０が用いられている。誘電体層５２は支持基板５１と半導体層５３を誘電体分離しており、ｎ-半導体層５３内の横方向の絶縁分離はトレンチにシリコン酸化膜を充填したトレンチ分離溝５４により行われ、ｎ-半導体層５３は区画されている。
上記の区画されたｎ-半導体層５３は駆動回路や出力段素子が形成される高電位浮遊領域６７となったり、ｎ-半導体層５３内の所定の範囲内に例えば、レベルシフト素子として高耐圧ＮＭＯＳＦＥＴ７０などが形成される。
同図（ｂ）において、高耐圧ＮＭＯＳＦＥＴ７０はｎ-半導体層５３をｎ-ドリフトドレイン層とし、そのｎ-半導体層５３の上面中央部に、高濃度のｎ+ドレイン層５９と、ｎ+ドレイン層５９よりも高抵抗となるｎドレインバッファ層５８を備えている。
また、ｎドレインバッファ層５８から離間し、かつ取り囲むようにｐウエル拡散層５５と、ｐウエル拡散層５５内にｎ+ソース層５６とｐ+ピックアップ層５７が、それぞれ形成されている。
さらに、ｎ+ソース層５６とｐウエル拡散層５５およびｎ-ドリフトドレイン層（ｎ-半導体層５３）上にはゲート絶縁膜を介して、ゲート電極６１を設けている。また、ｎ+ソース層５６とｎ+ドレイン層５９にそれぞれソース電極６３とドレイン電極６４を設けており、ソース電極６３とドレイン電極６４はフィールド酸化膜６２によって、互いに絶縁されている。また、ｎ+ソース層５６とｎ+ドレイン層５９には、互いにｎ-ドリフトドレイン層（ｎ-半導体層５３）上方に張り出して、フィールドプレートとしても作用するソース電極６４とドレイン電極６３をそれぞれ設けている。
支持基板５１と、ソース電極６３及びゲート電極６１を接地（ＧＮＤ）電位に固定し、ドレイン電極６４を正バイアス印加してゆくと、ｐウエル拡散層５５とｎ-半導体層５３との間のｐｎ接合で空乏層が伸びる。また、同時に支持基板５１を接地（ＧＮＤ）電位に固定していることで、誘電体層５２とｎ-半導体層５３との界面からも空乏層が伸びる。ｎ-半導体層５３内において横方向と縦方向から空乏層が広がることから、ｎ-ドリフトドレイン層（ｎ-半導体層５３）の表面電界が緩和される。この効果は、一般にリサーフ（ＲＥＳＵＲＦ）効果と言われる。
ｎ-ドリフトドレイン層の距離Ｌｄを十分長く取り、最適の不純物濃度に調整し、上記フィールドプレートの張り出し長さを最適化することで、ドレイン電極６４に高電圧が印加されたときでも表面電界が緩和され、ｐｎ接合部で電界集中せず、尚且つｎ-半導体層５３表面にてアバランシェ降伏しないように設計されている。
このとき、アバランシェ降伏は、ｎ-半導体層５３と誘電体層５２との界面で起こる。このような、リサーフ条件を満たすときの誘電体分離半導体装置を構成する高耐圧ＮＭＯＳＦＥＴ７０の耐圧Ｖｂｒは、一般的に下記の式（１）で表される。
Ｅｃｒは臨界電界（単位：Ｖ／ｃｍ）、ｄはｎ-半導体層の厚さ（単位：μｍ）、Ｔｏｘは誘電体層の厚さ（単位：μｍ）、εｓｉはシリコンの比誘電率、εｏｘは誘電体の比誘電率である。
ここで、ｎ-半導体層５３をシリコンで形成し、誘電体層５２をシリコン酸化膜で形成した場合の耐圧Ｖｂｒは、Ｅｃｒ＝３×１０5（Ｖ／ｃｍ）、ｄ＝２０μｍ、Ｔｏｘ＝５μｍ、εｓｉ＝１１．７、εｏｘ＝３．９をそれぞれ代入すると、Ｖｂｒ＝７５０Ｖとなる。
一般に、ＨＶＩＣに、搭載されるレベルシフト素子である高耐圧ＮＭＯＳＦＥＴ７０や高耐圧ブートストラップダイオードの耐圧は、６００Ｖの製品仕様の場合には、ｎ-半導体層５３の比抵抗バラツキや誘電体層５２の厚みのバラツキ、さらにはＨＶＩＣにより駆動されるパワーＭＯＳＦＥＴなどのスイッチング素子の実耐圧などを加味して、最低でも７５０Ｖ程度の耐圧が要求される。
上記式（１）より、誘電体分離半導体装置の高耐圧化には、ｎ-半導体層５３の厚さｄ、または、誘電体層５２の厚さＴｏｘを厚くすればよいことになる。
しかし、ｎ-半導体層５３の厚さｄにおいては、ｎ-半導体層５３上の横方向の素子間を絶縁して区画するトレンチのエッチング深さや幅および酸化膜の埋め込みなどの製造プロセス上の制約があるため、ｄ＝１０〜２０μｍ程度が実用的な値となる。
また、誘電体層５２の厚膜化は、張り合わせ方式のＳＯＩ基板５０の場合、厚くなるほど、ＩＣ製造プロセス過程でのウエハの反りが大きくなる問題と、高温炉による誘電体層５２の堆積時間の増加を伴うため、ＳＯＩ基板５０がコストアップとなる問題がある。加えて、誘電体層５２の厚膜化は、誘電体層５２とｎ-半導体層５３の接合面から伸びる空乏層の伸びを小さくしてしまうので、上述したリサーフ効果が低減してしまい、誘電体分離型の半導体装置における表面の電界が大きくなるため、耐圧が低下してしまう。よって、耐圧と基板コストや反りなどを鑑みて、Ｔｏｘ＝６μｍ以上のＳＯＩ基板５０での高耐圧化は量産が困難となる。
以上のように、高耐圧化要求を満たすため誘電体層５２およびｎ-半導体層５３の膜厚や不純物濃度を最適化したＳＯＩ基板５０上に高耐圧ＮＭＯＳＦＥＴ７０を形成する。高耐圧ＮＭＯＳＦＥＴ７０（ｎチャネルＭＯＳＦＥＴ）を、ＨＶＩＣなどの電力変換用集積回路に搭載するため１チップ化した場合、レベルシフタ素子として機能する高耐圧ＮＭＯＳＦＥＴ７０のドレイン電極６４からアルミ配線などで高電位浮遊領域６７へ高電位配線６８を接続する必要がある。尚、高電位浮遊領域６７とは、ここではトレンチ分離溝６６で囲まれた島状の浮遊領域のことであり、ＨＶアイランドとも称す。高電位浮遊領域６７の基準電位端子はハイサイド駆動回路により駆動される高耐圧スイッチング素子の低電位側端子と接続される。また、高電位浮遊領域６７は高耐圧スイッチング素子を駆動するハイサイド駆動回路を備えている。
特許文献１には、誘電体分離された高耐圧ＮＭＯＳＦＥＴの中心電極（ドレイン電極）から外周半導体層（ｎ+ソース層およびｐウエル層）の上方を通って配線を配置することが記載されている。しかし、ｎ-半導体層の電位がドレイン電極の電位に引かれて、ｎ+ソース層およびｐウエル層近傍で局部的に電界集中して、均一な耐圧設計が崩れるだけでなく、配線下の領域が低い電圧でアバランシェ降伏してしまい耐圧低下となってしまう問題がある。
また、特許文献２では、図１０に示すように、ＳＯＩ基板上の高耐圧ＮＭＯＳＦＥＴから高耐圧接合終端構造である誘電体分離溝１５４上を高電位配線１５３が橋渡しされる際に高電位配線１５３が接地（ＧＮＤ）電位のシリコン基板上を横切るために、層間絶縁膜１５５や誘電体分離溝１５４が絶縁破壊する恐れがあることを指摘している。
これを防ぐための層間絶縁膜１５５の膜厚を厚くすることや誘電体分離溝１５４の開口幅を広げることは、コンタクトの埋め込み工程やトレンチエッチングやトレンチ埋め込み工程などの加工面で大きく難易度が上がり、安定した製造プロセスを提供できなくなる。但し、図１０（ａ）は従来の誘電体分離１チップインバータの要部平面図であり、図１０（ｂ）は図１０（ａ）のＧ−Ｇ線で切断した要部断面図である。また、図中の符号において、１５１はソース電極、１５２はドレイン電極、１６０はｐウエル拡散層、１６４はｐ拡散層（リサーフ領域）、１５４はゲート電極である。
例えば、非特許文献１〜非特許文献３において、高耐圧デバイスにおける高電位配線技術（ＨＶ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ技術）についての学会報告がなされている。
この報告では、高電位配線下の環境は、エピタキシャル基板を使用した接合分離方式、または、通常のシリコン基板を用いて拡散層分離した自己分離方式が記載されている。
また、この報告では、高電位配線がトレンチ誘電体分離などの素子分離溝上を跨いだ高電位配線についての構造は記載されていない。
このことから、誘電体分離溝などの素子分離溝上を橋渡しする高電位配線技術は、素子分離溝近傍の電界集中や分離性能の低下によるリーク電流の発生などさまざまな問題があり、技術的難易度は高いといえる。
そこで、誘電体分離された高耐圧ＮＭＯＳＦＥＴから、隣接または、離間した誘電体分離領域（例えば、高電位浮遊領域など）への高電位配線を行うためには、特許文献３に記載してあるような、ワイヤによる高電位配線接続方法が用いられている。この特許文献３では、誘電体層に積層方向に別の誘電体を隣接配置し、半導体装置の耐圧を高く維持する方法が記載されている。
また、これと類似した特許文献４においても、半導体装置の耐圧が誘電体層Ｔｏｘと半導体層ｄに依存して決定されないように、第２の埋め込み酸化膜を裏面エッチングして形成することが記載されている。
また、特許文献５において、誘電体分離における高耐圧半導体素子と高電位浮遊領域との接合構造として、図１１に示すように多重トレンチ分離溝と高耐圧半導体素子とを接するように形成することが記載されている。
また、特許文献６において、図１２に示すように誘電体分離構造の高耐圧ＭＯＳＦＥＴのドレイン配線下の電界を緩和する目的で、ＳＯＩ基板のｎ-半導体層上に形成された高耐圧ＬＤＭＯＳＦＥＴのドレイン電極から引き出された高電位配線下に、リング形状に配置されたフローティング電位のｐ-層（図１２（ａ）でｐ-と記した層）を形成することが記載されている。この構造ではドレイン電極に高電圧が印加された際に、高耐圧を維持するため、低濃度にドーピングされているｐ-層が空乏化され、ｎ+ドレイン層からｎ+ソース層およびトレンチ溝に向かって、電位勾配をもって分布する。
尚、図１２（ａ）は特許文献６に示す半導体装置の要部断面図であり、図１２（ｂ）は、その要部平面図である。
特許第３４８９３６２号公報 特開２００５−６４４７２号公報 特開２００６−３１３８２８号公報 特開２００４−２００４７２号公報 特開２００８−２７３５８号公報 特開２００８−２４４０９２号公報
Ｔ．ＦＵＪＩＨＩＲＡ他４名、Ｐｒｏｐｏｓａｌ ｏｆ Ｎｅｗ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ ＶｅｒｙＨｉｇｈ−Ｖｏｌｔａｇｅ ＩＣ'ｓ、ＪＪＡＰ、（３５）１９９６、Ｐ．５６５５−５６６３ Ｔｅｒａｓｈｉｍａ（Ｍｉｔｓｕｂｉｓｈｉ）他２名、Ａ Ｎｅｗ Ｌｅｖｅｌ-ｓｈｉｆｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ ｂｙ ｄｉｖｉｄｅｄ ＲＥＳＵＲＦ Ｓｔｒｕｃｔｕｒｅ、ＩＳＰＳＤ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ＆ＩＣｓ）、１９９７、Ｐ．５７ Ｓ．Ｌ．Ｋｉｍ（Ｆａｉｒｃｈｉｌｄ）他３名、Ｒｅａｌｉｚａｔｉｏｎ ｏｆ Ｒｏｂｕｓｔ ６００Ｖ Ｈｉｇｈ Ｓｉｄｅ Ｇａｔｅ Ｄｒｉｖｅ ＩＣ ｗｉｔｈ ａ Ｎｅｗ Ｉｓｏｌａｔｅｄ Ｓｅｌｆ−Ｓｈｉｅｌｄｉｎｇ Ｓｔｒｕｃｔｕｒｅ、ＩＳＰＳＤ、２００５、Ｐ．１４３
しかしながら、上記のワイヤ接続の高電位配線方式では、ＳＯＩ基板上に誘電体分離型半導体装置を１チップインバータに適用した際、高耐圧ＮＭＯＳＦＥＴのレベルシフタから高電位浮遊領域内のハイサイド駆動回路のＩＮ（入力）端子への接続するためにチップ内ボンディングを伴うため、面積が余計に必要になる。
また、別途ＩＮ（入力）端子のＥＳＤ（静電気放電）保護素子なども追加配置しなければならず、チップサイズの増大に繋がり、チップのコストアップと組立のコストアップを生じてしまう。
また、特許文献５の構造では、図１１に示すように、高耐圧半導体素子、ここでは高耐圧ＭＯＳＦＥＴのドレイン中心領域にまで多重トレンチ分離溝が食い込むように形成されている。また、多重トレンチ分離溝はドレイン領域の中心から高耐圧ＭＯＳＦＥＴの外周部へと連続して配置されている。高耐圧ＭＯＳＦＥＴのドリフト領域の内部にまで形成されたトレンチ分離溝は、ゲート電極エッジからドレイン電極の方向に対し、垂直（直角）な方向に配置されている。
そのため、ドレイン電極に高電圧を印加した際、図１１に示したＩ点近傍において、トレンチ側壁を伝って、ソースからドレイン方向へリーク電流が発生する可能性がある。これは、トレンチ分離溝がドレイン電極に接するように配置されているためである。
つまり、高濃度のドレイン層からトレンチ分離溝へ低抵抗で接し、またトレンチ分離溝から低抵抗で高濃度のソース層に接しているため、トレンチ分離溝のドレイン層と繋がる箇所とソース層と繋がる箇所の間に電位勾配が発生する。その結果、トレンチ側壁に存在する欠陥起因で、キャリアがトレンチ側壁を伝ってリーク電流が発生するからである。
また、特許文献６の構造では、ドレイン領域に形成される高濃度のｎ+ドレイン層を取り囲むｎドレインバッファ層と、上記のフローティング電位にあるｐ-拡散層とが接して形成されていない。このため、高電位配線下にあるｎ-半導体層の電位ドロップは後述の図７（ｂ）に示すように大きな勾配をもち、高電位配線下を横切るトレンチ内の酸化膜と隣接する高電位浮遊領域(図１２（ｂ）のＪ点部分)との電位差が大きくなってしまう。
そのため、図１２（ａ）に示しているように、トレンチ内の酸化膜での絶縁破壊や分離性能の劣化を防ぐため、トレンチ幅を広くしなければならない。そうすると、トレンチ内への絶縁膜の堆積工程に時間を要し、堆積した絶縁膜の平坦化工程も追加しなければならず、大きなプロセス工数増加となってしまう。
また、前記した特許文献１〜特許文献６および非特許文献１〜非特許文献３では、トレンチ分離領域を跨いでｎ+ドレイン層と高電位浮遊領域を接続する高電位配線の下にｎ+ドレイン領域を取り囲むｎドレインバッファ領域に接するｐ-拡散層（リサーフ領域）とこのｐ-領域に接するｐ+拡散層（ストッパ領域）を形成した本発明の構成については記載されていない。
この発明は、前記の課題を解決して、ＳＯＩ基板上に形成したドレインをソースで囲む高耐圧ＮＭＯＳＦＥＴにおいて、高耐圧ＮＭＯＳＦＥＴのドレインと接続され、高耐圧ＮＭＯＳＦＥＴの外へ配線する高電位配線により、高耐圧ＮＭＯＳＦＥＴの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、小面積でかつ低コストで実現できる半導体装置を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、支持基板と、該支持基板上に形成した第１絶縁膜と、該第１絶縁膜上に形成された第１導電型の半導体層と、前記半導体層の表面から前記第１絶縁膜に達し内部に第２絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第１導電型の第１半導体層と、該第１半導体層のうちの１つの第１半導体層において、その表面層に形成された前記第１半導体層より高不純物濃度の第１導電型の第２半導体層、前記１つの第１半導体層の表面層に形成され、該第２半導体層と等間隔で離間し、該第２半導体層の周りに選択的に形成される第２導電型の第３半導体層と、該第３半導体層の表面層に該第３半導体層より高不純物濃度の第１導電型の第４半導体層および第２導電型の第５半導体層と、前記第２半導体層に接して形成される第１主電極と、前記第４半導体層および第５半導体層に接して形成される第２主電極と、前記第４半導体層と前記１つの第１半導体層に挟まれた前記第３半導体層の表面上にゲート絶縁膜を介して形成されるゲート電極とを具備し、
前記１つの第１半導体層の表面層に形成され前記第２半導体層と接して前記トレンチ側に延伸する第２導電型の第６半導体層と、前記１つの第１半導体層の表面層に形成され前記第６半導体層に接して前記トレンチ側に延伸し前記第６半導体層より高不純物濃度の第２導電型の第７半導体層と、前記第６半導体層上と前記第７半導体上に第３絶縁膜を介して形成され前記第１主電極から前記トレンチを跨いで前記１つの第１半導体層と隣接する別の第１半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第３半導体層が前記第７半導体層空乏ストップ１２と交差しないように該第７半導体層から離して配置される構成とする。

また、特許請求の範囲の請求項２記載の発明によれば、支持基板と、該支持基板上に形成した第１絶縁膜と、該第１絶縁膜上に形成された第１導電型の半導体層と、前記半導体層の表面から前記第１絶縁膜に達し内部に第２絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第１導電型の第１半導体層と、該第１半導体層のうちの１つの第１半導体層において、その表面層に形成され前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、前記１つの第１半導体層の表面層に形成され、該第２半導体層と等間隔で離間し、該第２半導体層の周りに形成される第２導電型の第３半導体層と、該第３半導体層の表面層に該第３半導体層より高不純物濃度の第２導電型の第５半導体層と、前記第２半導体層に接して形成される第１主電極と、前記第５半導体層に接して形成される第２主電極と、を具備し、
前記１つの第１半導体層の表面層に形成され、前記第２半導体層と接して前記トレンチ側に伸びる第２導電型の第６半導体層と、前記１つの第１半導体層の表面層に形成され前記第６半導体層に接して前記トレンチ側に延伸し前記第６半導体層より高不純物濃度の第２導電型の第７半導体層と、前記第６半導体層上と前記第７半導体上に第３絶縁膜を介して形成され前記第１主電極から前記トレンチを跨いで前記１つの第１半導体層と隣接する別の第１半導体層に接続する高電位配線とを具備する半導体装置であって、
前記第３半導体層が前記第７半導体層と交差しないように該第７半導体層から離して配置される構成とする。
また、特許請求の範囲の請求項３記載の発明によれば、前記第３半導体層と前記第７半導体層が対向する間隔が、前記第３半導体層と前記第２半導体層が対向する間隔以上にするとよい。
また、特許請求の範囲の請求項４記載の発明によれば、請求項１記載の発明において、前記第２半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第３半導体層がウエル拡散層であり前記第４半導体層がソース層であり前記第５半導体層がピックアップ層であるＭＯＳＦＥＴであるとよい。
また、特許請求の範囲の請求項５記載の発明によれば、請求項２記載の発明において、前記第２半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第３半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであるとよい。
また、特許請求の範囲の請求項６記載の発明によれば、請求項１および２記載の発明において、前記第１主電極と接続し前記第２主電極側に延伸する第１フィールドプレート電極と、前記第２主電極と接続し前記第１主電極側に延伸する第２フィールドプレート電極を具備するとよい。
また、特許請求の範囲の請求項７記載の発明によれば、請求項１記載の発明において、前記１つの第１半導体層には高耐圧ＭＯＳＦＥＴが形成され、前記第１半導体層に隣接する別の第１半導体層が高電位浮遊領域である前記第１半導体層には高耐圧ＭＯＳＦＥＴが形成され、前記第１半導体層に隣接する別の第１半導体層が高電位浮遊領域であるとよい。
また、特許請求の範囲の請求項８記載の発明によれば、請求項２記載の発明において、前記１つの第１半導体層には高耐圧ダイオードが形成され、前記第１半導体層に隣接する別の第１半導体層が高電位浮遊領域であるとよい。
また、特許請求の範囲の請求項９記載の発明によれば、請求項１または２記載の発明において、前記１つの第１半導体層を取り囲む前記トレンチは１本の第１トレンチからなり、前記別の第１半導体層を取り囲む前記トレンチは複数本の第２トレンチからなり、前記第１トレンチと前記第２トレンチとが連結され、この連結箇所は、前記第２半導体層との間に前記第３半導体層が形成されない位置である構成とする。
また、特許請求の範囲の請求項１０記載の発明によれば、請求項９記載の発明において、前記第１トレンチと前記第２トレンチを連結する箇所は、平面形状がＴ字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、６０°〜１２０°であるとよい。
この発明によると、誘電体分離型半導体装置において、高耐圧ＮＭＯＳＦＥＴのｎ+ドレイン層と素子分離領域であるトレンチ内の絶縁膜を跨いで高電位浮遊領域とを結ぶ高電位配線下のｎ-半導体層に、ｎ+ドレイン層もしくはｎドレインバッファ層と接するｐ-拡散層を形成し、このｐ-拡散層と接するｐ+拡散層を形成することで、トレンチ内の絶縁膜に印加される電圧および電界強度を低減することができる。
また、高電位配線下にはグランド電位となる領域が無いため、高電位配線下の層間絶縁膜（含むＬＯＣＯＳ酸化膜）が絶縁破壊することを防止できる。
また、ドレイン電極と接続する高電位配線をメタル配線で形成してシールド効果を持たせることで、モールド樹脂内に存在する可動イオンの影響を小さくすることができる。
その結果、高耐圧ＮＭＯＳＦＥＴの耐圧低下を防止し、また誘電体分離型半導体装置の長期信頼性を向上させることができる。
また、高耐圧ＮＭＯＳＦＥＴの代わりに高耐圧ダイオードを形成した場合にも同様の効果が得られる。
この発明の第１実施例の半導体装置の要部平面図である。 図１のＡ−Ａ'線で切断した要部断面図である 半導体装置１００について、２次元のデバイスシミュレーションした結果の図であり、（ａ）は等電位線図、（ｂ）は（ａ）のＢ−Ｂ´破線部の電位分布図である。 ｎ+ドレイン層３３に７５０Ｖを印加した際の平面的な等電位線の広がりを示した平面図である 高耐圧ＮＭＯＳＦＥＴ２０のドレイン電極８に７３０Ｖの電圧をバイアスした際の２次元デバイスシミュレーションの電界強度の分布図である。 ｎドレインバッファ層３４とｐ-拡散層１１を離した構造の半導体装置３００の要部断面図である。 半導体装置３００の２次元デバイスシミュレーション図であり、（ａ）は等電位線図、（ｂ）は（ａ）のＨ−Ｈ´破線部の電位分布図である。 この発明の第２実施例の半導体装置の要部断面図である。 従来の誘電体分離型半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 従来の１チップインバータの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＧ−Ｇ'線で切断した要部断面図である。 多重トレンチ分離領域（多重トレンチ分離溝）と高耐圧半導体素子とを接するように形成した従来の半導体装置の要部平面図である。 特許文献６に示す半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は要部平面図である。
実施の形態を以下の実施例で説明する。尚、以下の説明において、第１導電型をｎ、第２導電型をｐとした。勿論、第１導電型と第２導電型を逆にしても構わない。また、ｎやｐの肩に付した−は低濃度、＋は高濃度、無しは中程度の濃度を表す。
図１および図２は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ａ’線で切断した要部断面図である。この半導体装置１００は、誘電体分離された高耐圧ＮＭＯＳＦＥＴ２０と高電位浮遊領域２２（ＨＶアイランド）を含む１チップＨＶＩＣなどの誘電体分離型半導体装置である。この高耐圧ＮＭＯＳＦＥＴ２０と高電位浮遊領域２２はトレンチ４、４ａ内に埋め込まれた絶縁膜４４，４４ａにより囲まれたｎ-半導体層１にそれぞれ形成される。
高耐圧ＮＭＯＳＦＥＴ２０は、低電圧の制御回路からの入力信号を受け、ハイサイド駆動回路にセットまたはリセットの信号を伝えるためのレベルシフタとして機能するレベルシフト素子である。ハイサイド駆動回路を備える高電位浮遊領域２２の基準電位端子は、ハイサイド駆動回路のより駆動される高耐圧スイッチング素子（ＩＧＢＴやＮＭＯＳＦＥＴ）の主端子の低電位側端子と接続されている。このため、高耐圧スイッチング素子のゲートを駆動する度に数百Ｖ程度の高電圧が印加される。このため、外部の高耐圧スイッチング素子がオン、オフのスイッチングをする度に、高耐圧ＮＭＯＳＦＥＴ２０のドレイン電極にも数百Ｖの高電圧が印加される。よって、半導体装置１００は高耐圧化が要求される。
半導体装置１００の形成には、支持基板３の上面に埋め込み誘電体層２を設け、その埋め込み誘電体層２の上面にｎ-半導体層１を設けたＳＯＩ基板４０を用いる。埋め込み誘電体層２は支持基板３とｎ-半導体層１を誘電体分離（誘電体で電気的に絶縁）している。
ｎ-半導体層１内の水平方向（横方向）の絶縁分離は、トレンチ４，４ａにシリコン酸化膜などの絶縁膜４４，４４ａを充填したトレンチ絶縁分離構造により行われる。この絶縁膜４４、４４ａにより高耐圧ＮＭＯＳＦＥＴ２０や高電位浮遊領域２２に形成される素子などの各素子間を絶縁および区画している。
１本のトレンチ４内に埋め込まれた絶縁膜４４により囲まれたｎ-半導体層１内に高耐圧ＮＭＯＳＦＥＴ２性能の劣化を防ぐため、トレンチ幅を広くしなければならない。
この高耐圧ＮＭＯＳＦＥＴ２０は、ｎ-半導体層１をｎ-ドレインドリフト層とし、そのｎ-半導体層１の表面中央部に高濃度のｎ+ドレイン層３３を備えている。このｎ+ドレイン層３３はｎドレインバッファ層３４の表面層に形成され、このｎドレインバッファ層３４から離間し、かつｎドレインバッファ層３４を取り囲むようにｐウエル拡散層１０を形成する。このｐウエル拡散層１０内にｎ+ソース層３１とｐ+ピックアップ層３２をそれぞれ形成する。
また、ｎ+ソース層３１とｐウエル拡散層１０及び、ｎ-ドリフトドレイン層であるｎ-半導体層１上にはＬＯＣＯＳ酸化膜３５を介して、ゲート電極７を設ける。ｎ+ソース層３１とｎ+ドレイン層３３にソース電極６とドレイン電極８をそれぞれ設ける。ゲート電極７とソース電極６を層間絶縁膜５（ＩＬＤ）によって互いに絶縁する。さらに、フィールド酸化膜となるＬＯＣＯＳ酸化膜３５（選択酸化膜）でシリコン面とゲート電極７を絶縁する。
また、ソース電極６とドレイン電極８はｎ-ドリフトドレイン層であるｎ-半導体層１上方に張り出したフィールドプレート電極６ａ、８ａ（これはそれぞれソース電極６とドレイン電極８の一部である）を設ける。また、埋め込み誘電体層２の膜厚はＴｏｘ＝４．０〜５．０μｍ程度、ｎ-半導体層１の膜厚はＴｓｏｉ＝２０．０μｍ程度とする。
絶縁分離のためのトレンチ４，４ａの幅（トレンチ幅）はＬｔ＝１．０μｍ〜２．０μｍとしてトレンチエッチャー装置によるドライエッチングによりトレンチ４，４ａの深さ（トレンチ深さ）はＤｔ＝２２μｍ程度にオーバーエッチングし、プラズマＣＶＤ装置によるＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜等の埋め込み工程により充填される。このときトレンチ４，４ａは埋め込み誘電体層２に達し、かつ、トレンチ底面の接触部のトレンチ幅Ｌｔも１．０μｍ以上の幅になるように形成される。
また、ｐウエル拡散層１０は、高温の熱酸化またはＮ2（窒素）ドライブ工程により、拡散深さＸｊ＝３．５μｍ程度で形成される。また、ｎ-半導体層１の比抵抗は１０Ω・ｃｍ〜２０Ω・ｃｍ程度の高抵抗ｎ型基板を使用し、ｐウエル拡散層１０のボロン不純物濃度は１．０×１０17ｃｍ-3〜５．０×１０17ｃｍ-3程度とする。ｎ+ソース層３１とｎ+ドレイン層３３は砒素不純物濃度１×１０20ｃｍ-3、ｎドレインバッファ層３４はリン不純物濃度３×１０16ｃｍ-3〜１×１０17ｃｍ-3程度で拡散深さはＸｊ＝２μｍから４μｍ程度、ｐ+ピックアップ層３２のＢＦ2の不純物濃度は１×１０20ｃｍ-3として形成する。ｐウエル拡散層１０からｎドレインバッファ層３４までの距離がドレインドリフト長さであり、約１００μｍ程度である。このｎドレインドリフト層上にはＬＯＣＯＳ酸化膜３５が形成されている。
さらに、高耐圧ＮＭＯＳＦＥＴ２０から、ハイサイド駆動回路を備えた高電位浮遊領域２２への高電位配線９の接続（接続箇所は図示していない）はドレイン電極８からアルミ材料のメタル配線（金属膜による配線）により接続される。この高電位配線９はドレイン電極８から多重トレンチ分離帯２１を構成する３本のトレンチ４ａの内一番内側の１本のトレンチ４ａの上を跨いで高電位浮遊領域２２へ橋渡しされる。
ここで、高耐圧ＮＭＯＳＦＥＴ２０の領域内の層間絶縁膜５を介してドレイン電極８から引き出される高電位配線９の直下のｎ-半導体層１には、ｎ+ソース層３１もｐウエル拡散層１０も形成しない。
このｎ-半導体層１には、ｎドレインバッファ層３４に接して形成されるｐ-拡散層１１と、このｐ-拡散層１１と隣接してトレンチ４ａ側に形成されるｐ+拡散層１２が配置される。
このｐ-拡散層１１の不純物濃度は１×１０16ｃｍ-3〜５×１０16ｃｍ-3程度の低濃度であり、その拡散深さはＸｊ＝１．５μｍ程度である。またｐ+拡散層１２の不純物濃度は６×１０16ｃｍ-3〜１×１０18ｃｍ-3程度の高濃度であり、その拡散深さはＸｊ＝３μｍ程度である。
なお、製造工程の兼用のためｐウエル拡散層１０とｐ+拡散層１２はお互いに接しないように形成することで、同一マスク、同一インプラ、同一拡散工程での形成が可能である。
また、ｐウエル拡散層１０とｐ+拡散層１２が対向する間隔Ｌ１を、ｐウエル拡散層１０とｎドレインバッファ層３４が対向する間隔Ｌ２以上（Ｌ１≧Ｌ２）とすることで、トレンチ４ａと高電位配線９が交差する箇所での絶縁膜４４ａでの電界集中を低減することができる。
一方、高電位浮遊領域２２にも、前述した外部の高耐圧スイッチング素子のゲートがオン、オフする度に、数百Ｖの高電位が印加されるため、高電位浮遊領域２２の外周部には多重トレンチ分離帯２１で高耐圧素子分離構造が形成されている。
この多重トレンチ分離帯２１は単一のトレンチ４ａを複数本（ここでは３本）平行して配置し、それぞれのトレンチ４ａ同士が容量分圧することで、高電位から接地（ＧＮＤ）電位までの分離性能を満たしている。
また、この高電位浮遊領域２２を取り囲む多重トレンチ分離帯２１は、高耐圧ＮＭＯＳＦＥＴ２０の外周部のトレンチ４と連結されるように構成されている。よって、トレンチ４とトレンチ４ａは１つのトレンチとして構成されている。連結は、ｎ+ドレイン層３３との間にｐ−拡散層１０が形成されていない箇所で行う。接触部分は一方のトレンチ端部が他方のトレンチ側壁に突き当たるように連結され、全て平面形状がＴ字構造となっている。Ｔ字構造部分の連結角θ（図４参照）は６０°から１２０°の範囲で連結させる。こうすることで、仕上がりのトレンチ形状やトレンチへのシリコン酸化膜の埋め込み性が良くなり、分離性能の信頼性が向上する。
この連結箇所であるＴ字箇所は、高耐圧ＮＭＯＳＦＥＴ２０と高電位浮遊領域２２の外側のグランド電位から、段階的に高電位まで電位分配するように、所定の間隔をもって配置される。
尚、図１において、高耐圧ＮＭＯＳＦＥＴ２０を取り囲む単一のトレンチ４と高電位浮遊領域２２を取り囲む３本のトレンチ４ａで形成された多重トレンチ分離帯２１との連結は、単一のトレンチ４を完全な円形の閉ループで形成して、これに、多重トレンチ分離帯２１の３本のトレンチ４ａを曲げてＴ字構造に連結させても構わない。この場合、高電位配線９はトレンチ４の上を跨いで高電位浮遊領域２２へ橋渡しされる。
次に高耐圧ＮＭＯＳＦＥＴ２０において、ｐウエル拡散層１０とｎ-半導体層１のｐｎ接合に逆バイアスを印加した場合について説明する。
支持基板３と、ソース電極６及びゲート電極７を接地（ＧＮＤ）電位に固定し、ドレイン電極８を正（＋）バイアス印加してゆくと、高耐圧ＮＭＯＳＦＥＴ２０のｐウエル拡散層１０とｎ-半導体層１との間のｐｎ接合で空乏層が伸びる。また、同時に支持基板３を接地（ＧＮＤ）電位に固定していることで、埋め込み誘電体層２とｎ-半導体層１との界面からも空乏層が伸びることになる。
図３は、２次元のデバイスシミュレーションした結果の図であり、同図（ａ）は等電位線図、同図（ｂ）は同図（ａ）のＢ−Ｂ´破線部の電位分布図である。これは高耐圧ＮＭＯＳＦＥＴ２０のドレイン電極８に７５０Ｖの電圧を印加した場合である。
図３（ｂ）に示した電位分布図において、ｎ+ソース層３１からｎ+ドレイン層３３にかけては、均一な電位勾配になっている。またｎ+ドレイン層３３からｐ+拡散層１２にかけての電位の低下は少なく、外周部（ｐ+拡散層１２とトレンチ４ａの間）で接地（ＧＮＤ）電位まで電位が落ちていないのが分かる。
これは、ドレイン電極８に７５０Ｖを印加したときに、ｎドレインバッファ層３４に接しているｐ-拡散層１１は完全に空乏化し、さらに隣接するｐ+拡散層１２では空乏層がストップし、高電位配線９直下のｐ+拡散層１２は中間電位（ここでは５００Ｖ）のまま外周のトレンチ酸化膜４ａまで電位が維持されるためである。
ｐ-拡散層１１がｎドレインバッファ層３４に接している理由は、ドレイン電極８に高電位が印加された際に、ｎ-半導体層１よりも相対的に濃度の濃いｎドレインバッファ層３４とｐ-拡散層１１との接合による空乏層を伸びやすくするためと、後述するように高電位配線９が接続される高電位浮遊領域２２との境界に当たる多重トレンチ分離帯２１を構成するトレンチ４ａ内の絶縁膜４４ａの電界強度を低くするためであるである。
また、図４は、ｎ+ドレイン層３３に７５０Ｖを印加した際の平面的な等電位線の広がりを示した平面図である。平面的にも高電位配線９付近で急激な電位勾配の箇所は無いので、耐圧低下することなく高耐圧ＮＭＯＳＦＥＴ２０から高電位浮遊領域２２への高電位配線９の接続が可能となる。
本発明の高耐圧ＮＭＯＳＦＥＴ２０と高電位浮遊領域２２を絶縁分離するトレンチ４ａを跨ぐように高電位配線９を配置したテストサンプルにて、高耐圧ＮＭＯＳＦＥＴ２０のドレイン電極８に６００Ｖの高電圧をＤＣバイアス状態で印加した長期信頼性試験においても耐圧低下などを防止できることが確認されている。
長期信頼性試験において高耐圧ＮＭＯＳＦＥＴ２０が特性変動しないことは、図５に示す高耐圧ＮＭＯＳＦＥＴ２０のドレイン電極８に７３０Ｖの電圧をバイアスした際の２次元デバイスシミュレーションの電界強度の分布図から説明できる。
ドレイン電極８に７３０Ｖの電圧をバイアスした際、図５に示したＣの点で、ｎドレインバッファ層３４に接するｐ-拡散層１１とｐ+拡散層１２との接合部で電界集中し、さらにＤ点のトレンチ４ａ内の絶縁膜４４ａとｎ-半導体層１との底部コーナー部でも電界集中している。
しかし、後述する比較例の半導体装置３００に比べて本発明の半導体装置１００はトレンチ４ａ内の絶縁膜４４ａに印加される電圧が低く、電界強度が小さい。そのため、絶縁膜４４ａの製造工程で発生する酸化膜欠陥や酸化膜中の可動イオンの影響が受けにくくなる。
また、電界集中する図５のＣ点やＤ点上には高電位配線９がメタル配線で形成されておりこれがシールド効果を発揮する。その結果、モールド樹脂内を移動する可動イオンや表面チャージクリープの影響を受けにくくなる。その結果、本発明の半導体装置１００では長期信頼性を向上させることができる。
尚、図１では、ゲート電極７とｎ+ソース層３１は左半分に形成したが、図１で示す右半分のｐウエル拡散層１０にゲート電極７とｎ+ソース層３１を延在させて形成すると、高耐圧ＮＭＯＳＦＥＴの電流容量を増大させることができる。この場合、高電位配線９と高電位配線９に対向するソース電極６との間隔を左半分に形成されたソース電極６とドレイン電極８の間隔以上とするとこの間の耐圧を確保できる。
つぎに、第１実施例の半導体装置１００と比較するために、ｎドレインバッファ層３４とｐ-拡散層１１を離した構造の半導体装置３００について図６、図７を用いて説明する。
図６は、ｎドレインバッファ層３４とｐ-拡散層１１を離した構造の半導体装置３００の要部断面図である。また、図７は、半導体装置３００の２次元デバイスシミュレーション図であり、（ａ）は等電位線図、（ｂ）は（ａ）のＨ−Ｈ´破線部の電位分布図である。
図６に示すように、ｎドレインバッファ層３４とｐ-拡散層１１（ｐ-フローティング電位領域）が離れていると、図７（ａ）および図７（ｂ）のデバイスシミュレーションの等電位線図と電位分布図で示すように、ｎドレインバッファ層３４とｐ-拡散層１１との間のｎ-半導体層１の領域で電位ドロップが大きくなる（ここでは２００Ｖ程度である）。
従って、高電位配線９が接続される高電位浮遊領域２２との境界に当たる絶縁膜４４ａと接するｎ-半導体層１の電位（Ｅ点の電位）を見ると、３５０Ｖ程度電位が低下する。一方、第１実施例の半導体装置１００では図３（ｂ）に示すように２５０Ｖの低下である。
図７（ｂ）に示すように、７５０Ｖの高電位配線９が絶縁膜４４ａ上を横断して高電位浮遊領域２２へ橋渡しした場合、図７（ｂ）のＨ´付近の絶縁膜４４ａにおいて、絶縁膜４４ａの両側で電位差が前記したように３５０Ｖ程度低下するため、高電位配線９下の絶縁膜４４ａに加わる電界強度は、トレンチ幅を１μｍとすると、３．５ＭＶ／ｃｍ以上となる。
３ＭＶ／ｃｍ以上の電界強度が絶縁膜４４ａに印加され続けると、例えば、トレンチ側壁部にボイドや面荒れなどによる形状異常や局部的にトレンチ幅の狭い箇所があると、その箇所から酸化膜欠陥（クラックなど）が進行する。
その結果、図６に示したｎドレインバッファ層３４とｐ-拡散層１１を離した構造においては、長期信頼性において、絶縁膜４４ａの分離性能の劣化につながる。また、これを回避するために、トレンチ幅を広くして絶縁膜４４ａ内の電界強度を緩和することも考えられるが、トレンチ幅を広げることは、トレンチエッチング後の絶縁膜（シリコン酸化膜）の埋め込み工程で巣状の空孔ができてしまうなど、プロセス加工面で安定した形成が困難な状況となる。
そのため、第１実施例の半導体装置１００に示すように、ｎドレインバッファ層３４とｐ-拡散層１１を接触させる構造が有効となる。
尚、このｎドレインバッファ層３４は空乏層を広げて電界強度を小さくする効果があるが、耐圧の低い半導体装置などではこのｎドレインバッファ層３４は形成しなくても構わない。その場合は、ｐ-拡散層１１とｎ+ドレイン層３３を接するように形成する。
前記のことをまとめるとつぎのようになる。
本発明の半導体装置１００の高電位配線構造を用いると、ドレイン電極８から引き出された高電位配線９下にはｎ+ソース層３１やｐウエル拡散層１０が形成されないので、高電位配線９がグランド電位の領域上を跨ぐことが無いため、層間絶縁膜５やＬＯＣＯＳ酸化膜３５が絶縁破壊に至ることが無い。
また、ドレイン電極に高電位(例えば７５０Ｖ)が印加されたときに、ドレイン電極から引き出される高電位配線９下で高耐圧ＮＭＯＳＦＥＴ２０のｎ-半導体層１中に形成されるｎドレインバッファ層３４に接したｐ-拡散層１１が完全に空乏化し、シリコン表面の電界を緩和し電位勾配をなだらかにする。
また、ｐ-拡散層１１に接触し、トレンチ４側に位置するｐ+拡散層１２が、ｐ-拡散層１１から伸びてくる空乏層をストップし、ｎドレインバッファ層３４とｐ-拡散層１１との接合で電位分担した電位を引継ぎ、中間電位(例えば５００Ｖ)に固定される。
さらに、ｎドレインバッファ層３４とｐ-拡散層１１を接するように形成しているため、高電位配線９下の絶縁膜４４ａ付近の電位差を小さくできる。その結果、高電位浮遊領域２２と絶縁膜４４ａとの電位差を小さくでき、高電位配線９下のｎ-半導体層や絶縁膜４４ａ付近の電界も緩和されるため、絶縁膜破壊や耐圧劣化を抑制できる。
また、本構成により、トレンチ４，４ａを形成するためのトレンチの開口幅を狭くできるため、トレンチ４，４ａにシリコン酸化膜などの絶縁膜を充填するときに凹部が形成されないので、その凹部を多結晶シリコンで埋める工程が省略できる。さらに、その後の層間絶縁膜５（ＩＬＤ）の平坦化工程を省くことができる。
また、複数のトレンチ４ａは、トレンチ４とＴ字状に連結することで、高耐圧ＮＭＯＳＦＥＴ２０内部の高電位配線９周辺でトレンチ４の内側の側壁は段階的に電位を背負う（図４では０Ｖから５００Ｖを段階的に背負う）。よって、高電位浮遊領域２２の多重トレンチ分離帯２１は分離耐圧を損なうことなく、安定した素子分離性能を可能にする。
さらには、本発明の半導体装置の高電位配線構造を用いることで、ワイヤボンディングによる高電位配線と比べ、余計なパッド面積が必要なく、高耐圧ＮＭＯＳＦＥＴ２０（レベルシフタ）と高電位浮遊領域２２（ＨＶアイランド）との接続部の面積を縮小化することが出来るため、1チップ化した際にＩＣの小面積化が図れる。
図８は、この発明の第２実施例の半導体装置の要部断面図である。図１と異なるのは、この半導体装置２００は第１実施例の半導体装置１００の誘電体分離された高耐圧ＮＭＯＳＦＥＴ２０を高耐圧ダイオード３０とした点である。
ダイオードであるため図２のゲート電極７は形成しない。ゲートに使用するポリシリコンはアノード電極１３とショートするか、もしくは削除する。アノード電極１３と、その下にｐ+アノード層４１とｐウエル拡散層１５を形成し、ＬＯＣＯＳ酸化膜３５の一部であるフィールド酸化膜とｎ-ドレインドリフト層であるｎ-半導体層１を介して、高電圧が印加される側にはカソード電極１４とｎ+カソード層４２が形成される。また、このｎ+カソード層４２はｎカソードバッファ層４３の表面層に形成される。
カソード電極１４及び、そこから引き出される高電位配線９に高電圧が印加されたときの、各拡散層の空乏層の広がりや電解分布、電位分布は第１実施例と同様である。また、その効果も第１実施例の半導体装置１００と同様であり、同様の耐圧性能が得られる。
尚、アノード電極１３とカソード電極１４はこれらを延伸したフィールドプレート電極１３ａ、１４ａを有している。
高耐圧ダイオード３０を１チップＨＶＩＣに内蔵することは、ハイサイド駆動回路には必須である外付けのブートストラップコンデンサに充電するために必要なブートストラップダイオードを内蔵することができる。また、ＨＶＩＣにブートストラップダイオードを内臓する場合、ＳＯＩ基板４０を使用しているため、充電時に順方向電流が支持基板３や接地領域へ漏れることも無く、容易に内蔵することが可能となる。
尚、ブートストラップダイオードとは、ハイサイド回路の電源となるブートストラップコンデンサを充電するために必要となるダイオードで数１００Ｖ以上の高耐圧特性が要求される。
１ ｎ-半導体層
２ 埋め込み誘電体層
３ 支持基板
４、４ａ トレンチ
５ 層間絶縁膜
６ ソース電極
６ａ、８ａ フィールドプレート電極
７ ゲート電極
８ ドレイン電極
９ 高電位配線
１０、１５ ｐウエル拡散層
１１ ｐ-拡散層
１２ ｐ+拡散層
１３ アノード電極
１４ カソード電極
１３ａ、１４ａ フィールドプレート電極
２０ 高耐圧ＮＭＯＳＦＥＴ
２１ 多重トレンチ分離帯
２２ 高電位浮遊領域
３０ 高耐圧ダイオード
３１ ｎ+ソース層
３２ ｐ+ピックアップ層
３３ ｎ+ドレイン層
３４ ｎドレインバッファ層
３５ ＬＯＣＯＳ酸化膜
４０ ＳＯＩ基板
４１ ｐ+アノード層
４２ ｎ+カソード層
４３ ｎカソードバッファ層
４４，４４ａ 絶縁膜
１００、２００、３００ 半導体装置

Claims (10)

  1. 支持基板と、該支持基板上に形成した第１絶縁膜と、該第１絶縁膜上に形成された第１導電型の半導体層と、前記半導体層の表面から前記第１絶縁膜に達し内部に第２絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第１導電型の第１半導体層と、該第１半導体層のうちの１つの第１半導体層において、その表面層に形成された前記第１半導体層より高不純物濃度の第１導電型の第２半導体層、前記１つの第１半導体層の表面層に形成され、該第２半導体層と等間隔で離間し、該第２半導体層の周りに選択的に形成される第２導電型の第３半導体層と、該第３半導体層の表面層に該第３半導体層より高不純物濃度の第１導電型の第４半導体層および第２導電型の第５半導体層と、前記第２半導体層に接して形成される第１主電極と、前記第４半導体層および第５半導体層に接して形成される第２主電極と、前記第４半導体層と前記１つの第１半導体層に挟まれた前記第３半導体層の表面上にゲート絶縁膜を介して形成されるゲート電極とを具備し、
    前記１つの第１半導体層の表面層に形成され前記第２半導体層と接して前記トレンチ側に延伸する第２導電型の第６半導体層と、前記１つの第１半導体層の表面層に形成され前記第６半導体層に接して前記トレンチ側に延伸し前記第６半導体層より高不純物濃度の第２導電型の第７半導体層と、前記第６半導体層上と前記第７半導体上に第３絶縁膜を介して形成され前記第１主電極から前記トレンチを跨いで前記１つの第１半導体層と隣接する別の第１半導体層に接続する高電位配線とを具備する半導体装置であって、
    前記第３半導体層が前記第７半導体層と交差しないように該第７半導体層から離して配置されることを特徴とする半導体装置。
  2. 支持基板と、該支持基板上に形成した第１絶縁膜と、該第１絶縁膜上に形成された第１導電型の半導体層と、前記半導体層の表面から前記第１絶縁膜に達し内部に第２絶縁膜を埋め込まれたトレンチにより外周を囲まれた複数の第１導電型の第１半導体層と、該第１半導体層のうちの１つの第１半導体層において、その表面層に形成され前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、前記１つの第１半導体層の表面層に形成され、該第２半導体層と等間隔で離間し、該第２半導体層の周りに形成される第２導電型の第３半導体層と、該第３半導体層の表面層に該第３半導体層より高不純物濃度の第２導電型の第５半導体層と、前記第２半導体層に接して形成される第１主電極と、前記第５半導体層に接して形成される第２主電極と、を具備し、
    前記１つの第１半導体層の表面層に形成され、前記第２半導体層と接して前記トレンチ側に伸びる第２導電型の第６半導体層と、前記１つの第１半導体層の表面層に形成され前記第６半導体層に接して前記トレンチ側に延伸し前記第６半導体層より高不純物濃度の第２導電型の第７半導体層と、前記第６半導体層上と前記第７半導体上に第３絶縁膜を介して形成され前記第１主電極から前記トレンチを跨いで前記１つの第１半導体層と隣接する別の第１半導体層に接続する高電位配線とを具備する半導体装置であって、
    前記第３半導体層が前記第７半導体層と交差しないように該第７半導体層から離して配置されることを特徴とする半導体装置。
  3. 前記第３半導体層と前記第７半導体層が対向する間隔が、前記第３半導体層と前記第２半導体層が対向する間隔以上にすることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２半導体層が、ドレインバッファ層と該ドレインバッファ層の表面層に形成されたドレイン層とからなるかまたはドレイン層からなり、前記第３半導体層がウエル拡散層であり前記第４半導体層がソース層であり前記第５半導体層がピックアップ層であるＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２半導体層がカソードバッファ層と該カソードバッファ層の表面層に形成されたカソード層とからなるかまたはカソード層からなり、前記第３半導体層が、ウエル拡散層と該ウエル拡散層の表面層に形成されたアノード層とからなるかまたはアノード層からなるダイオードであることを特徴とする請求項２に記載の半導体装置。
  6. 前記第１主電極と接続し前記第２主電極側に延伸する第１フィールドプレート電極と、前記第２主電極と接続し前記第１主電極側に延伸する第２フィールドプレート電極を具備することを特徴とする請求項１または２に記載の半導体装置。
  7. 前記１つの第１半導体層には高耐圧ＭＯＳＦＥＴが形成され、前記第１半導体層に隣接する別の第１半導体層が高電位浮遊領域であることを特徴とする請求項１に記載の半導体装置。
  8. 前記１つの第１半導体層には高耐圧ダイオードが形成され、前記第１半導体層に隣接する別の第１半導体層が高電位浮遊領域であることを特徴とする請求項２に記載の半導体装置。
  9. 前記１つの第１半導体層を取り囲む前記トレンチは１本の第１トレンチからなり、前記別の第１半導体層を取り囲む前記トレンチは複数本の第２トレンチからなり、前記第１トレンチと前記第２トレンチとが連結され、この連結箇所は、前記第２半導体層との間に前記第３半導体層が形成されない位置であることを特徴とする請求項１または２に記載の半導体装置。
  10. 前記第１トレンチと前記第２トレンチを連結する箇所は、平面形状がＴ字形状となるように一方の端部が他方の側壁に連結し、連結される側を基準とした接続角が、６０°〜１２０°であることを特徴とする請求項９に記載の半導体装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
JP2014207252A (ja) * 2011-08-17 2014-10-30 株式会社村田製作所 半導体装置およびその製造方法ならびに携帯電話機
CN103797572B (zh) * 2011-09-16 2016-06-22 富士电机株式会社 高耐压半导体装置
US9070755B2 (en) 2012-02-17 2015-06-30 International Rectifier Corporation Transistor having elevated drain finger termination
US9379231B2 (en) 2012-02-17 2016-06-28 Infineon Technologies Americas Corp. Transistor having increased breakdown voltage
JP5983122B2 (ja) 2012-07-17 2016-08-31 富士通セミコンダクター株式会社 半導体装置
JP6056243B2 (ja) * 2012-07-27 2017-01-11 株式会社ソシオネクスト 半導体装置およびその製造方法
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6132539B2 (ja) * 2012-12-13 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
US20150048452A1 (en) * 2013-08-16 2015-02-19 Macronix International Co., Ltd. Ultra-high voltage semiconductor having an isolated structure for high side operation and method of manufacture
CN104465658A (zh) * 2013-09-24 2015-03-25 旺宏电子股份有限公司 一种超高压半导体装置及其制造方法
US9773902B2 (en) 2013-11-25 2017-09-26 Vanguard International Semiconductor Corporation Trench-gate semiconductor device and method for forming the same
JP6229646B2 (ja) 2013-12-20 2017-11-15 株式会社デンソー 半導体装置
CN104766885B (zh) * 2014-01-08 2018-04-13 无锡华润上华科技有限公司 一种对称隔离ldmos器件及其制造方法
US9570437B2 (en) * 2014-01-09 2017-02-14 Nxp B.V. Semiconductor die, integrated circuits and driver circuits, and methods of maufacturing the same
JP6355481B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置
US9455339B2 (en) * 2014-09-09 2016-09-27 Macronix International Co., Ltd. High voltage device and method for manufacturing the same
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
DE112017007186B4 (de) * 2017-03-07 2024-06-27 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
JP6996247B2 (ja) 2017-11-17 2022-01-17 富士電機株式会社 半導体集積回路装置
JP7102934B2 (ja) 2018-05-22 2022-07-20 株式会社デンソー 半導体装置
CN110265391B (zh) * 2019-06-05 2021-03-16 南京邮电大学 一种内嵌浮空n+区的ligbt型esd防护器件
US10971632B2 (en) * 2019-06-24 2021-04-06 Semiconductor Components Industries, Llc High voltage diode on SOI substrate with trench-modified current path
JP7147703B2 (ja) 2019-07-16 2022-10-05 株式会社デンソー 半導体装置
JP7404600B2 (ja) * 2019-11-01 2023-12-26 株式会社東海理化電機製作所 半導体集積回路
CN119153487A (zh) * 2023-06-15 2024-12-17 东南大学 绝缘体上硅半导体元器件及工艺平台、制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3808116B2 (ja) * 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP3489362B2 (ja) * 1996-12-25 2004-01-19 松下電工株式会社 半導体装置及びその製造方法
JP3730394B2 (ja) * 1997-03-18 2006-01-05 株式会社東芝 高耐圧半導体装置
JP3691943B2 (ja) 1997-08-29 2005-09-07 株式会社東芝 高耐圧半導体装置
JP4020195B2 (ja) 2002-12-19 2007-12-12 三菱電機株式会社 誘電体分離型半導体装置の製造方法
JP2005064472A (ja) 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd 半導体装置
US7135751B2 (en) 2003-07-25 2006-11-14 Fuji Electric Device Technology Co., Ltd. High breakdown voltage junction terminating structure
JP4153932B2 (ja) * 2004-09-24 2008-09-24 株式会社東芝 半導体装置および半導体装置の製造方法
JP4629490B2 (ja) 2005-05-09 2011-02-09 三菱電機株式会社 誘電体分離型半導体装置
JP4863665B2 (ja) 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
JP4616856B2 (ja) 2007-03-27 2011-01-19 株式会社日立製作所 半導体装置、及び半導体装置の製造方法

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