JP5464192B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、オーミック電極を有する半導体装置の製造方法に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置の製造方法に適用すると好適である。

従来より、ＳｉＣ基板に縦型パワーデバイスを形成した場合、基板の厚さ方向の抵抗を低減するために、当該デバイスを薄膜化してドレイン電極を形成することが望まれている。このドレイン電極を形成するに際し、ＳｉＣ基板とドレイン電極との接触抵抗を低減させたオーミック電極を形成するようにしている。ドレイン電極をオーミック電極とする方法としては、レーザアニールを適用することができる（例えば特許文献１、２参照）。

特開２００８−１３５６１１号公報 特表２００９−５０９３３９号公報

レーザアニールによってドレイン電極をオーミック電極とする場合、レーザのビーム径がドレイン電極の面積に比べて小さく、例えばドレイン電極が５ｍｍ□であるのに対してレーザのビーム径が２００μｍφとなる。このため、レーザをＸ−Ｙ平面上においてスキャンしながら移動させ、ドレイン電極の全域にレーザ光照射が行われるようにすることが必要になる。しかしながら、レーザアニールを行った後にＳｉＣ基板をチップ単位に分割するダイシングを行ったところ、チップが欠けるというチッピングが発生するという問題が生じることが確認された。

本発明は上記点に鑑みて、縦型パワーデバイスなどの縦型素子を形成した半導体装置の製造方法において、オーミック電極をレーザアニールによって形成する場合にチッピングの発生を抑制できるようにすることを目的とする。

上記問題を解決すべく、本発明者らが鋭意検討を行ったところ、チッピングの発生がレーザアニールを行ったときに筋状に残るレーザ跡（もしくはレーザ跡の間に残る凸部）が原因となっている可能性があることを見出した。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。

そこで、請求項１に記載の発明では、半導体基板（１）を用意し、当該半導体基板（１）の裏面（１ｂ）に対して金属薄膜（１１０）を形成する金属薄膜形成工程と、金属薄膜形成工程の後、金属薄膜（１１０）にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる第１の電極（１１）を形成する電極形成工程と、電極形成工程の後、ダイシング領域においてダイシングを行うことで第１の電極（１１）が形成された半導体基板（１）をチップ単位に分割するダイシング工程と、を含み、電極形成工程では、金属薄膜（１１０）へのレーザ光照射をチップ単位で行い、ダイシング領域にはレーザ光照射が行われないようにすることを特徴としている。

このように、半導体基板（１）の裏面（１ｂ）側に第１の電極（１１）を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。

例えば、請求項２に記載したように、半導体基板（１）に対して縦型デバイスを形成し、第１の電極として縦型デバイスの電極（１１）を形成する工程として金属薄膜形成工程と電極形成工程とを行う場合、電極形成工程では、金属薄膜（１１０）へのレーザ光照射を縦型デバイスの電極（１１）となる領域にのみ行い、ダイシング領域にはレーザ光照射が行われないようにすれば良い。

請求項３に記載の発明では、電極形成工程では、金属薄膜（１１０）へのレーザ光照射をダイシング工程におけるダイシング方向に対して傾斜させて行い、ダイシング工程では、レーザ光照射によるレーザ跡を跨ぐようにダイシングを行うことを特徴としている。

このように、レーザアニールをダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。

具体的には、請求項４に記載したように、電極形成工程では、金属薄膜（１１０）へのレーザ光照射をダイシング工程におけるダイシング方向に対して１５〜７５°傾斜させて行うことにより、チッピングを良好に抑制できる。

請求項５に記載の発明では、電極形成工程では、金属薄膜（１１０）へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴としている。

このように交差する複数のレーザ跡が形成されるようにし、レーザ跡が形成されていない領域に残る凸部を分断するようにしている。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。

請求項６に記載の発明では、ダイシング工程では、ダイシング前に、第１の電極（１１）に対してレーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層（１１２ａ）を有するダイシングテープ（１１２）を貼り付け、その後、ダイシングを行うことを特徴としている。

このように、ダイシングテープ（１１２）を貼り付けると、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層（１１２ａ）によって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。

これら請求項１ないし６に記載の半導体装置の製造方法は、請求項７に記載したように、ＳｉＣ半導体基板を用いてＳｉＣ半導体装置を製造する場合に適用すると好適である。すなわち、ＳｉＣ半導体装置では、高い温度でのアニールが要求されるが、基板全部を高温にすると素子に影響を与える可能性がある。このため、レーザアニールような局所的なアニールを行うことで、低温プロセスによって第１の電極（１１）をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法により製造した縦型パワーＭＯＳＦＥＴの断面図である。 図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図である。 ダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図である。 本発明の第２実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図である。 本発明の第３実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図である。 本発明の第４実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング時の様子を示した断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。

縦型パワーＭＯＳＦＥＴは、ｎ⁺型半導体基板（以下、ｎ⁺型基板という）１を用いて形成されている。ｎ⁺型半導体基板１は、厚さは３５０μｍとされ、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶ＳｉＣからなるものである。このｎ⁺型基板１の主表面１ａ上には、ｎ⁺型基板１よりも低いドーパント濃度を有するＳｉＣにて構成されたｎ^-型エピタキシャル層（以下、ｎ^-型エピ層という）２が積層されている。

ｎ^-型エピ層２の表層部における所定領域には、所定深さを有するｐ^-型ベース領域３ａおよびｐ^-型ベース領域３ｂ（以下、ｐ^-型ベース領域３ａ、３ｂという）が離間して形成されている。また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ⁺型ソース領域４ａ、４ｂに重ならない部分に形成されており、ｐ^-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。

このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ^-型エピ層２における厚さが薄くなり（ｎ⁺型半導体ｎ⁺型基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。

また、ｐ^-型ベース領域３ａの表層部における所定領域には、当該ｐ^-型ベース領域３ａよりも浅いｎ⁺型ソース領域４ａが形成され、ｐ^-型ベース領域３ｂの表層部における所定領域には、当該ｐ^-型ベース領域３ｂよりも浅いｎ⁺型ソース領域４ｂがそれぞれ形成されている。

さらに、ｎ⁺型ソース領域４ａとｎ⁺型ソース領域４ｂとの間におけるｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にはｎ^-型層５ａおよびｎ⁺型層５ｂからなるｎ^-型ＳｉＣ層５が延設されている。つまり、ｐ^-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^-型エピ層２とを繋ぐようにｎ^-型ＳｉＣ層５が配置されている。このｎ^-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^-型ＳｉＣ層５を表面チャネル層という。

表面チャネル層５は、例えばｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂの表面部にｎ型不純物をイオン注入することで形成されている。表面チャネル層５のうちｐ^-型ベース領域３ａ、３ｂの上部に配置されたｎ^-型層５ａのドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^-型エピ層２およびｐ^-型ベース領域３ａ、３ｂのドーパント濃度以下となっている。また、ｎ^-型エピ層２の表面部に形成されたｎ⁺型層５ｂのドーパント濃度は、ｎ^-型エピ層２よりも高濃度とされている。これにより、低オン抵抗化が図られている。

また、ｐ^-型ベース領域３ａ、３ｂ、ｎ⁺型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されており、凹部６ａ、６ｂの底部からｐ型不純物濃度が濃いディープベース層３０ａ、３０ｂが露出させられている。

表面チャネル層５の上面およびｎ⁺型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されており、ゲート電極８は絶縁膜９にて覆われている。当該絶縁膜９としては、シリコン酸化膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ⁺型ソース領域４ａ、４ｂおよびｐ^-型ベース領域３ａ、３ｂと接している。また、ｎ⁺型基板１の裏面１ｂには、ドレイン電極１１が形成されている。このドレイン電極１１は、ｎ⁺型基板１の裏面１ｂに対してオーミック接合されたオーミック電極によって構成されている。

なお、上記構造において、ソース電極１０が本発明の第２の電極に相当し、ドレイン電極１１が本発明の第１の電極に相当する。

次に、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について説明する。ただし、本実施形態にかかる縦型パワーＭＯＳＦＥＴの基本的な製造方法に関しては従来と同様であるため、従来と異なるドレイン電極１１の形成方法についてのみ説明する。

図２は、図１に示した縦型パワーＭＯＳＦＥＴにおけるドレイン電極１１の製造工程を示した図である。なお、図２では、簡略化のため縦型パワーＭＯＳＦＥＴの素子構造については図示を省略してある。

まず、図２（ａ）に示すように、ｎ⁺型基板１の表面側に図１に示されるデバイスを形成したもの、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意したのち、ｎ⁺型基板１を薄膜化し、ｎ⁺型基板１の厚さを例えば３５０μｍとする。

次に、図２（ｂ）に示す工程では、ｎ⁺型基板１の裏面１ｂ上に金属薄膜１１０を形成する（金属薄膜形成工程）。例えば、ｎ⁺型基板１の裏面１ｂ上にＮｉを蒸着させることにより、ｎ⁺型基板１の裏面１ｂ上に金属薄膜１１０を形成する。

続く、図２（ｃ）に示す工程では、金属薄膜１１０にレーザ光照射を行うことによりレーザアニールを行う（電極形成工程）。例えば、ＬＤ励起固体レーザを用いて、スキャニングしながらＸ−Ｙ平面上においてレーザ光５０をｎ⁺型基板１の裏面１ｂ上で走査し、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにする。これにより、金属薄膜１１０を構成する金属（本実施形態ではＮｉ）とｎ⁺型基板１を構成するＳｉとを反応させてシリサイド化させることで、図２（ｄ）に示される合金層１１１を生成することができる。この合金層１１１によってオーミック電極からなるドレイン電極１１を構成することができる。このように、レーザアニールのような局所的なアニールを行うことで、低温プロセスによってドレイン電極１１をオーミック電極とすることが可能となり、素子への影響を抑制することが可能となる。

この後、図２（ｄ）に示す工程では、ダイシングブレード６０を用いて、ダイシング領域においてｎ⁺型基板１をダイシングすることで、チップ単位に分割する（ダイシング工程）。これにより、図１に示した縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置が完成する。

このようなＳｉＣ半導体装置の製造方法では、図２（ｄ）の工程において、レーザアニール時に、チップ単位でレーザ光照射が行われ、ダイシング領域にはレーザ光照射が行われないようにしている。このため、図３に示すような状態でアニールが行われることになる。

図３は、ダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図であり、ダイシングラインとの関係についても示してある。図３（ｂ）中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、チップ単位でレーザ光照射を行っているため、ダイシング領域にはレーザ光照射が行われていないようにしてある。

上記したように、レーザアニール後にダイシングを行うとき、筋状にレーザ跡が残った状態になっている。本発明者らが鋭意検討によると、この筋状のレーザ跡、具体的にはレーザ跡とスキャンされていない領域とによる凹凸形状がチッピングの発生要因になっている可能性があることが確認された。本発明者らの試作検討によると、ダイシング方向とスキャン方向、つまりレーザ跡の長手方向とが略平行になるとチッピングが発生し易くなることが確認された。

このため、本実施形態では、ダイシングブレード６０が通過するダイシング領域には、レーザ跡が形成されないようにしている。このようにすることで、ダイシングブレード６０によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。

以上説明したように、本実施形態では、ｎ⁺型基板１の裏面１ｂ側にドレイン電極１１を形成する際のレーザアニールをチップ内でのみ行い、ダイシング領域では行われないようにしている。このため、ダイシングブレード６０によってダイシングを行うときに、レーザ跡が残っていない場所をダイシングすることになるため、レーザ跡の影響を受けることなくダイシングが行え、チッピングが発生することを抑制することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４は、本実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図であり、ダイシングラインとの関係についても示してある。図４（ｂ）中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、本実施形態では、レーザアニールをダイシングブレード６０によるダイシング方向に対して傾斜させるようにしている。これにより、レーザ跡の長手方向に対してダイシング方向をずらし、レーザ跡を跨ぐようにダイシングを行うことが可能となり、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。実験によると、レーザ光照射をダイシング方向に対して１５〜７５°傾斜させて行うと好ましいという結果が得られた。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してレーザアニール方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図５は、本実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング前のｎ⁺型基板１上でのアニールの様子を示した図であり、（ａ）はｎ⁺型基板１の全体図、（ｂ）は（ａ）の部分拡大図であり、ダイシングラインとの関係についても示してある。図５（ｂ）中の太線はレーザアニールによるレーザ跡を示している。この図に示されるように、角度を変えて二方向にスキャンすることでレーザアニールを行っている。具体的には、本実施形態では、レーザアニールを互いに直交する二方向に行っている。各レーザアニールの間隔はチップの間隔よりも小さくされており、チップ内において交差する複数のレーザ跡が形成された状態となっている。このように交差する複数のレーザ跡が形成されたものでは、レーザ跡が形成されていない領域に残る凸部を分断することが可能となる。このため、レーザ跡の長手方向が一方向だけの場合において、ダイシング方向をレーザ跡に対して略平行にする場合のようなチッピングが発生することを抑制することができる。このようにしても、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態のようにレーザアニール方法を従来に対して変更するのではなく、レーザアニール後のダイシング時の前処理を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図６は、本実施形態の製造方法にてＳｉＣ半導体装置を製造するときのダイシング時の様子を示した断面図である。この図に示す工程は、第１実施形態で説明した図２（ｄ）の工程に代えて行われる。

図６に示すように、ダイシング前に合金層１１１の表面にダイシングテープ１１２を貼り付けておく。ダイシングテープ１１２は、レーザアニールによって形成されるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差（高低差）以上の接着層１１２ａを有するものとされている。このため、ダイシングテープ１１２を貼り付けた状態において、レーザ跡とレーザ跡が形成されていない部分とによる凹凸を接着層１１２ａによって埋めた状態にできる。この状態でダイシングを行うことにより、レーザ跡の影響をあまり受けないようにダイシングが行え、チッピングが発生することを抑制することが可能となる。

（他の実施形態）
上記各実施形態では、レーザ跡の影響をあまり受けないようにダイシングが行えるレーザアニール工程の一例を示したが、各実施形態相互間において適宜組み合わせたレーザアニール工程を行うようにしても良い。例えば、第１実施形態のよにダイシング領域にレーザ光照射が行われないようにしつつ、第２実施形態のようにスキャン方向をダイシング方向に対して傾斜させるようにしたり、第３実施形態のように交差する異なる二方向にスキャンするようにしたり、第４実施形態のようにダイシングテープを貼り付けたりすることを組み合わせて行うようにしても良い。

また、上記各実施形態では、縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、ダイオードやＩＧＢＴなどの他の縦型素子を備えたＳｉＣ半導体装置の製造方法についても本発明を適用することが可能である。ダイオードの場合、アノード電極やカソード電極が第１、第２の電極となり、ＩＧＢＴの場合には、コレクタ電極エミッタ電極が第１、第２の電極となる。なお、第１実施形態では、ダイシング領域にレーザ光照射が行われないようにしており、縦型パワーＭＯＳＦＥＴのドレイン電極１１となる領域にのみレーザ光照射が行われるようにしたが、縦型素子としてダイオードやＩＧＢＴを形成する場合にも、裏面電極（例えばカソード電極やコレクタ電極）となる領域にのみレーザ光照射が行われるようにすれば良い。

さらに、上記各実施形態では、半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、シリコンなどの他の半導体材料によって構成される半導体装置についても、本発明を適用することができる。

１ ｎ⁺型基板
１ａ 主表面
１ｂ 裏面
１０ ソース電極（第２の電極）
１１ ドレイン電極（第１の電極）
５０ レーザ光
６０ ダイシング
１１０ 金属薄膜
１１１ 合金層
１１２ ダイシングテープ
１１２ａ 接着層

Claims (7)

1. 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有する単結晶からなる半導体基板（１）と、該半導体基板（１）の裏面（１ｂ）に対して形成されるオーミック電極からなる第１の電極（１１）と、前記半導体基板（２）の主表面（１ａ）に形成される第２の電極（１０）と、を有する半導体装置の製造方法であって、
   前記半導体基板（１）を用意し、当該半導体基板（１）の裏面（１ｂ）に対して金属薄膜（１１０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜（１１０）にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第１の電極（１１）を形成する電極形成工程と、
   前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第１の電極（１１）が形成された前記半導体基板（１）をチップ単位に分割するダイシング工程と、を含み、
   前記電極形成工程では、前記金属薄膜（１１０）へのレーザ光照射をチップ単位で行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする半導体装置の製造方法。
2. 前記半導体基板（１）に対して縦型デバイスを形成し、前記第１の電極として前記縦型デバイスの電極（１１）を形成する工程として前記金属薄膜形成工程と前記電極形成工程とを行い、
   前記電極形成工程では、前記金属薄膜（１１０）へのレーザ光照射を前記縦型デバイスの前記電極（１１）となる領域にのみ行い、前記ダイシング領域にはレーザ光照射が行われないようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有する単結晶からなる半導体基板（１）と、該半導体基板（１）の裏面（１ｂ）に対して形成されるオーミック電極からなる第１の電極（１１）と、前記半導体基板（２）の主表面（１ａ）に形成される第２の電極（１０）と、を有する半導体装置の製造方法であって、
   前記半導体基板（１）を用意し、当該半導体基板（１）の裏面（１ｂ）に対して金属薄膜（１１０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜（１１０）にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第１の電極（１１）を形成する電極形成工程と、
   前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第１の電極（１１）が形成された前記半導体基板（１）をチップ単位に分割するダイシング工程と、を含み、
   前記電極形成工程では、前記金属薄膜（１１０）へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して傾斜させて行い、
   前記ダイシング工程では、前記レーザ光照射によるレーザ跡を跨ぐように前記ダイシングを行うことを特徴とする半導体装置の製造方法。
4. 前記電極形成工程では、前記金属薄膜（１１０）へのレーザ光照射を前記ダイシング工程におけるダイシング方向に対して１５〜７５°傾斜させて行うことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有する単結晶からなる半導体基板（１）と、該半導体基板（１）の裏面（１ｂ）に対して形成されるオーミック電極からなる第１の電極（１１）と、前記半導体基板（２）の主表面（１ａ）に形成される第２の電極（１０）と、を有する半導体装置の製造方法であって、
   前記半導体基板（１）を用意し、当該半導体基板（１）の裏面（１ｂ）に対して金属薄膜（１１０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜（１１０）にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第１の電極（１１）を形成する電極形成工程と、
   前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第１の電極（１１）が形成された前記半導体基板（１）をチップ単位に分割するダイシング工程と、を含み、
   前記電極形成工程では、前記金属薄膜（１１０）へのレーザ光照射を少なくとも交差する二方向において行うことで、チップ内において交差する複数のレーザ跡を形成し、レーザ跡が形成されていない領域に残る凸部を分断することを特徴とする半導体装置の製造方法。
6. 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有する単結晶からなる半導体基板（１）と、該半導体基板（１）の裏面（１ｂ）に対して形成されるオーミック電極からなる第１の電極（１１）と、前記半導体基板（２）の主表面（１ａ）に形成される第２の電極（１０）と、を有する半導体装置の製造方法であって、
   前記半導体基板（１）を用意し、当該半導体基板（１）の裏面（１ｂ）に対して金属薄膜（１１０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜（１１０）にレーザ光照射を行ってレーザアニールを行うことで、オーミック電極からなる前記第１の電極（１１）を形成する電極形成工程と、
   前記電極形成工程の後、ダイシング領域においてダイシングを行うことで前記第１の電極（１１）が形成された前記半導体基板（１）をチップ単位に分割するダイシング工程と、を含み、
   前記ダイシング工程では、前記ダイシング前に、前記第１の電極（１１）に対して前記レーザ光照射によるレーザ跡とレーザ跡が形成されていない部分とによる凹凸の段差以上の厚みの接着層（１１２ａ）を有するダイシングテープ（１１２）を貼り付け、その後、前記ダイシングを行うことを特徴とする半導体装置の製造方法。
7. 前記半導体基板（１）として炭化珪素半導体基板を用いることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。

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