JP5481998B2

JP5481998B2 - Method for manufacturing transistor

Info

Publication number: JP5481998B2
Application number: JP2009178836A
Authority: JP
Inventors: 和人山本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2009-07-31
Filing date: 2009-07-31
Publication date: 2014-04-23
Anticipated expiration: 2029-07-31
Also published as: JP2011035100A

Description

本発明は、トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a transistor.

アモルファスシリコン等の半導体薄膜をチャネル層とする薄膜トランジスタ（ＴＦＴ）を表示デバイスの画素回路などに利用する際に必要となる特性として、リーク電流の低さが挙げられる。ＴＦＴのリーク電流が高いとＴＦＴのオン／オフ比が低下してしまうことによるコントラスト低下などのために、表示画質が悪化してしまうことがある。
そこで、リーク電流が回りこむ経路となるチャネル保護膜の端面に切欠部を形成することにより、リーク経路を長くするようにして、リーク電流を軽減する手法が知られている（例えば、特許文献１参照。）。 A characteristic required when a thin film transistor (TFT) having a semiconductor thin film of amorphous silicon or the like as a channel layer is used for a pixel circuit of a display device is low leakage current. If the leakage current of the TFT is high, the display image quality may deteriorate due to a decrease in contrast due to a decrease in the on / off ratio of the TFT.
In view of this, there is known a technique for reducing the leakage current by forming a notch in the end face of the channel protective film, which becomes a path around which the leakage current flows, to lengthen the leakage path (for example, Patent Document 1). reference.).

特開２０００−２１４４８５号公報JP 2000-214485 A

しかしながら、上記特許文献１の場合、リーク電流を軽減することによる画質の改善を図ってはいるが、リーク電流の経路を遮断しているわけではないので、根本的な解決には至っていない。
また、チャネル保護膜の下層のチャネル層において半導体薄膜が露出した部分が、トランジスタ製造工程で導電性化合物（例えば、シリサイド）に変質してしまうこともあり、その部分を流れるリーク電流は無視できないほどの悪影響を及ぼすことがある。 However, in the case of the above-mentioned Patent Document 1, although the image quality is improved by reducing the leakage current, the fundamental solution has not been reached since the leakage current path is not cut off.
In addition, a portion where the semiconductor thin film is exposed in the channel layer under the channel protective film may be changed into a conductive compound (for example, silicide) in the transistor manufacturing process, and the leakage current flowing through the portion cannot be ignored. May have adverse effects.

そこで、本発明の課題は、より一層のリーク電流の低減を図ることである。 Therefore, an object of the present invention is to further reduce the leakage current.

以上の課題を解決するため、本発明の一の態様は、トランジスタの製造方法であって、
基板の上面側に半導体膜を形成する半導体膜形成工程と、
前記半導体膜上の一部領域に、保護膜を形成する保護膜形成工程と、
前記半導体膜と前記保護膜の上面を覆う不純物半導体層を成膜する不純物半導体層成膜工程と、
前記不純物半導体層をパターニングして、チャネル幅方向に延在した前記保護膜の端部から延出する前記半導体膜の上面の少なくとも一部を覆う犠牲膜を形成する不純物半導体膜形成工程と、
上面を前記犠牲膜で覆われた前記半導体膜の端面を覆うように金属膜を成膜する金属膜成膜工程と、
前記金属膜をパターニングして、前記犠牲膜を露出させる電極形成工程と、
前記犠牲膜及びその犠牲膜で覆われた前記半導体膜部分をエッチングして取り除く端部除去工程と、
を備えることを特徴としている。
好ましくは、前記端部除去工程は、前記金属膜成膜工程において前記半導体膜が前記金属膜と接触して、前記半導体膜の端面に形成された導電性化合物に変質した領域の少なくとも一部を取り除き、前記導電性化合物に変質した領域を分断する。
また、好ましくは、前記不純物半導体膜形成工程は、前記不純物半導体層をパターニングする際に、前記不純物半導体膜と前記犠牲膜の下層から、前記半導体層の端面が露出するように前記半導体膜をパターニングして形成する工程を含む。
また、好ましくは、前記半導体膜形成工程の前に、
前記基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極が形成された前記基板上に、絶縁膜を形成する絶縁膜形成工程と、
を備え、
前記半導体膜形成工程は、前記半導体膜を前記絶縁膜上に形成する工程を含む。
そして、このトランジスタの製造方法によってトランジスタが製造される。 In order to solve the above problems, one embodiment of the present invention is a method for manufacturing a transistor,
A semiconductor film forming step of forming a semiconductor film on the upper surface side of the substrate;
A protective film forming step of forming a protective film in a partial region on the semiconductor film;
An impurity semiconductor layer film forming step of forming an impurity semiconductor layer covering the upper surface of the semiconductor film and the protective film;
An impurity semiconductor film forming step of patterning the impurity semiconductor layer to form a sacrificial film covering at least a part of the upper surface of the semiconductor film extending from an end of the protective film extending in the channel width direction;
A metal film forming step of forming a metal film so as to cover an end surface of the semiconductor film whose upper surface is covered with the sacrificial film;
Patterning the metal film to expose the sacrificial film; and
An edge removal step of etching and removing the sacrificial film and the semiconductor film portion covered with the sacrificial film;
It is characterized by having.
Preferably, in the end portion removing step, at least a part of a region in which the semiconductor film is in contact with the metal film in the metal film forming step and is transformed into a conductive compound formed on an end surface of the semiconductor film is formed. The region transformed into the conductive compound is removed and divided.
Preferably, in the impurity semiconductor film forming step, when patterning the impurity semiconductor layer, the semiconductor film is patterned so that an end face of the semiconductor layer is exposed from the lower layer of the impurity semiconductor film and the sacrificial film. Forming a process.
Preferably, before the semiconductor film forming step,
Forming a gate electrode on the substrate; and
An insulating film forming step of forming an insulating film on the substrate on which the gate electrode is formed;
With
The semiconductor film forming step includes a step of forming the semiconductor film on the insulating film.
Then, the transistor is manufactured by this transistor manufacturing method.

本発明によれば、トランジスタにおけるリーク電流の低減を、より一層図ることができる。 According to the present invention, the leakage current in the transistor can be further reduced.

ＥＬパネルの画素の配置構成を示す平面図である。It is a top view which shows the arrangement configuration of the pixel of an EL panel. ＥＬパネルの概略構成を示す平面図である。It is a top view which shows schematic structure of EL panel. ＥＬパネルの１画素に相当する回路を示した回路図である。It is a circuit diagram showing a circuit corresponding to one pixel of an EL panel. ＥＬパネルの１画素を示した平面図である。It is the top view which showed 1 pixel of EL panel. 図４のV−V線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VV line of FIG. 図４のVI−VI線に沿った面の矢視断面図である。It is arrow sectional drawing of the surface along the VI-VI line of FIG. 薄膜トランジスタの製造過程におけるゲート電極形成工程を示す説明図である。It is explanatory drawing which shows the gate electrode formation process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における絶縁膜形成工程、半導体膜形成工程、保護絶縁膜成膜工程を示す説明図である。It is explanatory drawing which shows the insulating film formation process in the manufacture process of a thin-film transistor, a semiconductor film formation process, and a protective insulating film formation process. 薄膜トランジスタの製造過程における保護膜形成工程を示す説明図である。It is explanatory drawing which shows the protective film formation process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における不純物半導体層成膜工程を示す説明図である。It is explanatory drawing which shows the impurity semiconductor layer film-forming process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における不純物半導体膜形成工程を示す説明図である。It is explanatory drawing which shows the impurity semiconductor film formation process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における金属膜成膜工程を示す説明図である。It is explanatory drawing which shows the metal film film-forming process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における電極形成工程を示す説明図である。It is explanatory drawing which shows the electrode formation process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程における端部除去工程を示す説明図である。It is explanatory drawing which shows the edge part removal process in the manufacture process of a thin-film transistor. 薄膜トランジスタの製造過程におけるオーバーコート工程を示す説明図である。It is explanatory drawing which shows the overcoat process in the manufacture process of a thin-film transistor.

以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。 Hereinafter, preferred embodiments for carrying out the present invention will be described with reference to the drawings. However, although various technically preferable limitations for implementing the present invention are given to the embodiments described below, the scope of the invention is not limited to the following embodiments and illustrated examples.

図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。 FIG. 1 is a plan view illustrating an arrangement configuration of a plurality of pixels P in an EL panel 1 that is a light emitting device, and FIG. 2 is a plan view illustrating a schematic configuration of the EL panel 1.

図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。 As shown in FIGS. 1 and 2, in the EL panel 1, a plurality of pixels P that respectively emit R (red), G (green), and B (blue) are arranged in a matrix with a predetermined pattern. .
In the EL panel 1, a plurality of scanning lines 2 are arranged so as to be substantially parallel to each other along the row direction, and the plurality of signal lines 3 are arranged along the column direction so as to be substantially orthogonal to the scanning lines 2 in plan view. They are arranged so as to be substantially parallel to each other. A voltage supply line 4 is provided along the scanning line 2 between the adjacent scanning lines 2. A range surrounded by the two signal lines 3 adjacent to the scanning lines 2 and the voltage supply lines 4 corresponds to the pixel P.
Further, the EL panel 1 is provided with a bank 13 that is a grid-like partition wall so as to cover the scanning line 2, the signal line 3, and the voltage supply line 4. A plurality of substantially rectangular openings 13a surrounded by the banks 13 are formed for each pixel P, and predetermined carrier transport layers (a hole injection layer 8b and a light emitting layer 8c described later) are formed in the openings 13a. ) Are provided and become a light emitting region of the pixel P. The carrier transport layer is a layer that transports holes or electrons when a voltage is applied.

図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。 FIG. 3 is a circuit diagram showing a circuit corresponding to one pixel of the EL panel 1 operating in the active matrix driving method.

図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。 As shown in FIG. 3, the EL panel 1 is provided with a scanning line 2, a signal line 3 intersecting with the scanning line 2, and a voltage supply line 4 along the scanning line 2. For each pixel P, a switch transistor 5 that is a thin film transistor, a drive transistor 6 that is a thin film transistor, a capacitor 7, and an EL element 8 are provided.

各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。 In each pixel P, the gate of the switch transistor 5 is connected to the scanning line 2, one of the drain and source of the switch transistor 5 is connected to the signal line 3, and the other of the drain and source of the switch transistor 5 is It is connected to one electrode of the capacitor 7 and the gate of the driving transistor 6. One of the source and drain of the driving transistor 6 is connected to the voltage supply line 4, and the other of the source and drain of the driving transistor 6 is connected to the other electrode of the capacitor 7 and the anode of the EL element 8. Note that the cathodes of the EL elements 8 of all the pixels P are kept at a constant voltage Vcom (for example, grounded).

また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。 Further, in the periphery of the EL panel 1, each scanning line 2 is connected to a scanning driver, each voltage supply line 4 is connected to a constant voltage source or a driver that outputs an appropriate voltage signal, and each signal line 3 is connected to a data driver. The EL panel 1 is driven by these drivers by an active matrix driving method. The voltage supply line 4 is supplied with predetermined power by a constant voltage source or a driver.

次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。 Next, the circuit structure of the EL panel 1 and the pixel P will be described with reference to FIGS. Here, FIG. 4 is a plan view corresponding to one pixel P of the EL panel 1, FIG. 5 is a cross-sectional view taken along the line V-V in FIG. 4, and FIG. It is arrow sectional drawing of the surface along the VI-VI line. In FIG. 4, electrodes and wiring are mainly shown.

図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。 As shown in FIG. 4, the switch transistor 5 and the drive transistor 6 are arranged along the signal line 3, the capacitor 7 is disposed in the vicinity of the switch transistor 5, and the EL element 8 is disposed in the vicinity of the drive transistor 6. ing. Further, a switch transistor 5, a drive transistor 6, a capacitor 7, and an EL element 8 are disposed between the scanning line 2 and the voltage supply line 4.

図４〜図６に示すように、基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。 As shown in FIGS. 4 to 6, a first insulating film 11 serving as a gate insulating film is formed on one surface of the substrate 10, and a second insulating film 12 is formed on the first insulating film 11. Has been. The signal line 3 is formed between the first insulating film 11 and the substrate 10, and the scanning line 2 and the voltage supply line 4 are formed between the first insulating film 11 and the second insulating film 12.

また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。 Further, as shown in FIGS. 4 and 6, the switch transistor 5 is a thin film transistor having an inverted staggered structure. The switch transistor 5 includes a gate electrode 5a, a semiconductor film 5b, a channel protective film 5d, impurity semiconductor films 5f and 5g, a drain electrode 5h, a source electrode 5i, and the like.

ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、厚さが１００ｎｍ〜２００ｎｍの窒化シリコン又は酸化シリコンからなる。 The gate electrode 5 a is formed between the substrate 10 and the first insulating film 11. The gate electrode 5a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film. An insulating first insulating film 11 is formed on the gate electrode 5a, and the first insulating film 11 covers the gate electrode 5a.
The first insulating film 11 has, for example, optical transparency and is made of silicon nitride or silicon oxide. An intrinsic semiconductor film 5b is formed on the first insulating film 11 at a position corresponding to the gate electrode 5a, and the semiconductor film 5b is opposed to the gate electrode 5a with the first insulating film 11 interposed therebetween.
The semiconductor film 5b is made of, for example, amorphous silicon or polycrystalline silicon, and a channel is formed in the semiconductor film 5b. An insulating channel protective film 5d is formed on the central portion of the semiconductor film 5b. The channel protective film 5d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 5f is formed on one end portion of the semiconductor film 5b so as to partially overlap the channel protective film 5d, and the impurity semiconductor film 5g is formed on the other end portion of the semiconductor film 5b. Is partially overlapped with the channel protective film 5d. The impurity semiconductor films 5f and 5g are formed on both ends of the semiconductor film 5b so as to be separated from each other. The impurity semiconductor films 5f and 5g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 5h is formed on the impurity semiconductor film 5f. A source electrode 5i is formed on the impurity semiconductor film 5g. The drain electrode 5h and the source electrode 5i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating second insulating film 12 serving as a protective film is formed on the channel protective film 5d, drain electrode 5h, and source electrode 5i, and the channel protective film 5d, drain electrode 5h, and source electrode 5i are second insulated. Covered by a membrane 12. The switch transistor 5 is covered with the second insulating film 12. The second insulating film 12 is made of, for example, silicon nitride or silicon oxide having a thickness of 100 nm to 200 nm.

また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。 4 and 5, the driving transistor 6 is a thin film transistor having an inverted staggered structure. The drive transistor 6 includes a gate electrode 6a, a semiconductor film 6b, a channel protective film 6d, impurity semiconductor films 6f and 6g, a drain electrode 6h, a source electrode 6i, and the like.

ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂは第一絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。 The gate electrode 6a is made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film, and is formed between the substrate 10 and the first insulating film 11 similarly to the gate electrode 5a. . The gate electrode 6a is covered with a first insulating film 11 made of, for example, silicon nitride or silicon oxide.
A semiconductor film 6b on which a channel is formed is formed on the first insulating film 11 at a position corresponding to the gate electrode 6a, for example, by amorphous silicon or polycrystalline silicon. The semiconductor film 6b is opposed to the gate electrode 6a with the first insulating film 11 interposed therebetween.
An insulating channel protective film 6d is formed on the central portion of the semiconductor film 6b. The channel protective film 6d is made of, for example, silicon nitride or silicon oxide.
An impurity semiconductor film 6f is formed on one end portion of the semiconductor film 6b so as to partially overlap the channel protective film 6d, and the impurity semiconductor film 6g is formed on the other end portion of the semiconductor film 6b. Is partially overlapped with the channel protective film 6d. The impurity semiconductor films 6f and 6g are formed on both ends of the semiconductor film 6b so as to be separated from each other. The impurity semiconductor films 6f and 6g are n-type semiconductors, but are not limited thereto, and may be p-type semiconductors.
A drain electrode 6h is formed on the impurity semiconductor film 6f. A source electrode 6i is formed on the impurity semiconductor film 6g. The drain electrode 6h and the source electrode 6i are made of, for example, a Cr film, an Al film, a Cr / Al laminated film, an AlTi alloy film, or an AlTiNd alloy film.
An insulating second insulating film 12 is formed on the channel protective film 6d, the drain electrode 6h, and the source electrode 6i, and the channel protective film 6d, the drain electrode 6h, and the source electrode 6i are covered with the second insulating film 12. Has been.

キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。 The capacitor 7 is connected between the gate electrode 6a and the source electrode 6i of the driving transistor 6, and as shown in FIGS. 4 and 6, one electrode 7a is interposed between the substrate 10 and the first insulating film 11. The other electrode 7b is formed between the first insulating film 11 and the second insulating film 12, and the electrodes 7a and 7b are opposed to each other with the first insulating film 11 that is a dielectric interposed therebetween.

なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。 The signal line 3, the electrode 7a of the capacitor 7, the gate electrode 5a of the switch transistor 5, and the gate electrode 6a of the driving transistor 6 are formed by forming a conductive metal film on the entire surface of the substrate 10 by a photolithography method and an etching method. It is formed in a lump by processing the shape by means of, for example.
In addition, the scanning line 2, the voltage supply line 4, the electrode 7 b of the capacitor 7, the drain electrode 5 h and source electrode 5 i of the switch transistor 5, and the drain electrode 6 h and source electrode 6 i of the driving transistor 6 are on the first insulating film 11. The conductive metal film is formed by shape processing by a photolithography method, an etching method, or the like.

また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。 In the first insulating film 11, a contact hole 11a is formed in a region where the gate electrode 5a and the scanning line 2 overlap, and a contact hole 11b is formed in a region where the drain electrode 5h and the signal line 3 overlap. A contact hole 11c is formed in a region where 6a and the source electrode 5i overlap, and contact plugs 20a to 20c are buried in the contact holes 11a to 11c, respectively. The contact plug 20a electrically connects the gate electrode 5a of the switch transistor 5 and the scanning line 2, the contact plug 20b electrically connects the drain electrode 5h of the switch transistor 5 and the signal line 3, and the contact plug 20c electrically connects the switch transistor. 5 source electrode 5i and capacitor 7 electrode 7a are electrically connected, and source electrode 5i of switch transistor 5 and gate electrode 6a of drive transistor 6 are electrically connected. The scanning line 2 may be in direct contact with the gate electrode 5a, the drain electrode 5h may be in contact with the signal line 3, and the source electrode 5i may be in contact with the gate electrode 6a without using the contact plugs 20a to 20c.
Further, the gate electrode 6a of the driving transistor 6 is integrally connected to the electrode 7a of the capacitor 7, the drain electrode 6h of the driving transistor 6 is integrally connected to the voltage supply line 4, and the source electrode 6i of the driving transistor 6 is connected to the capacitor. 7 is integrally connected to the electrode 7b.

画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化スズ（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。 The pixel electrode 8 a is provided on the substrate 10 via the first insulating film 11 and is formed independently for each pixel P. The pixel electrode 8a is a transparent electrode, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), or cadmium − It consists of tin oxide (CTO). The pixel electrode 8a partially overlaps the source electrode 6i of the driving transistor 6, and the pixel electrode 8a and the source electrode 6i are connected.
4 and 5, the second insulating film 12 includes the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the peripheral edge of the pixel electrode 8a, the capacitor 7 It is formed so as to cover the electrode 7 b and the first insulating film 11. An opening 12a is formed in the second insulating film 12 so that the center of each pixel electrode 8a is exposed. Therefore, the second insulating film 12 is formed in a lattice shape in plan view.

そして、基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。 A panel in which the scanning line 2, the signal line 3, the voltage supply line 4, the switch transistor 5, the driving transistor 6, the capacitor 7, the pixel electrode 8a, and the second insulating film 12 are formed on the surface of the substrate 10 is a transistor array panel. It has become.

ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。 As shown in FIGS. 4 and 5, the EL element 8 includes a pixel electrode 8a as a first electrode serving as an anode, a hole injection layer 8b that is a compound film formed on the pixel electrode 8a, and a hole. A light emitting layer 8c, which is a compound film formed on the injection layer 8b, and a counter electrode 8d as a second electrode formed on the light emitting layer 8c are provided. The counter electrode 8d is a single electrode common to all the pixels P, and is continuously formed in all the pixels P.

正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。 The hole injection layer 8b is a functional layer made of, for example, PEDOT (poly (ethylenedioxy) thiophene) that is a conductive polymer and PSS (polystyrene sulfonate) that is a dopant. This is a carrier injection layer that injects holes from the electrode 8a toward the light emitting layer 8c.
The light emitting layer 8c includes a material that emits any one of R (red), G (green), and B (blue) for each pixel P. For example, the light emitting layer 8c is made of a polyfluorene light emitting material or a polyphenylene vinylene light emitting material. This is a layer that emits light upon recombination of electrons supplied from the electrode 8d and holes injected from the hole injection layer 8b. For this reason, the pixel P that emits R (red), the pixel P that emits G (green), and the pixel P that emits B (blue) have different light emitting materials for the light emitting layer 8c. The R (red), G (green), and B (blue) pattern of the pixel P may be a delta arrangement or a stripe pattern in which the same color pixels are arranged in the vertical direction.

対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。 The counter electrode 8d is made of a material having a work function lower than that of the pixel electrode 8a. For example, the counter electrode 8d is made of a simple substance or an alloy containing at least one of indium, magnesium, calcium, lithium, barium, and a rare earth metal.
The counter electrode 8d is an electrode common to all the pixels P, and covers a bank 13 described later together with a compound film such as the light emitting layer 8c.

このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。 As described above, the light emitting layer 8 c serving as a light emitting portion is partitioned for each pixel P by the second insulating film 12 and the bank 13.
And in the opening part 13a, the positive hole injection layer 8b and the light emitting layer 8c as a carrier transport layer are laminated | stacked on the pixel electrode 8a.

具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。このバンク１３は、例えば、ポリイミド等の絶縁性の材料から形成されている。
例えば、図５に示すように、第一絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。 Specifically, when the hole injection layer 8b and the light emitting layer 8c are formed by a wet method, the bank 13 is adjacent to a liquid material in which a material for forming the hole injection layer 8b or the light emitting layer 8c is dissolved or dispersed in a solvent. It functions as a partition wall that prevents the pixel P from bleeding. The bank 13 is made of an insulating material such as polyimide, for example.
For example, as shown in FIG. 5, an opening 13 a is formed in the bank 13 provided on the first insulating film 12 inside the opening 12 a of the second insulating film 12.
Then, a liquid containing a material to be the hole injection layer 8b is applied on each pixel electrode 8a surrounded by each opening 13a, and the substrate 10 is heated to dry the liquid to form a film. The resulting compound film becomes the hole injection layer 8b which is the first carrier transport layer.
Further, a liquid material containing a material to be the light emitting layer 8c is applied on each hole injection layer 8b surrounded by each opening 13a, and the whole substrate 10 is heated to dry the liquid material to form a film. The compound film becomes the light emitting layer 8c which is the second carrier transport layer.
A counter electrode 8 d is provided so as to cover the light emitting layer 8 c and the bank 13.

そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。 In the EL panel 1, the pixel electrode 8a, the substrate 10 and the first insulating film 11 are transparent, and light emitted from the light emitting layer 8c is transmitted through the pixel electrode 8a, the first insulating film 11 and the substrate 10. Exit. Therefore, the back surface of the substrate 10 becomes a display surface.
The display surface may be the opposite side instead of the substrate 10 side. In this case, the counter electrode 8d is a transparent electrode, the pixel electrode 8a is a reflective electrode, and light emitted from the light emitting layer 8c is transmitted through the counter electrode 8d and emitted.

このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧に従った電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。 The EL panel 1 is driven as follows to emit light.
In a state where a predetermined level of voltage is applied to all the voltage supply lines 4, the scanning driver sequentially applies voltages to the scanning lines 2, thereby sequentially selecting the scanning lines 2.
When each scanning line 2 is selected, if a voltage of a level corresponding to the gradation is applied to all the signal lines 3 by the data driver, the switch transistor 5 corresponding to the selected scanning line 2 is turned on. Therefore, a voltage of a level corresponding to the gradation is applied to the gate electrode 6a of the drive transistor 6.
The potential difference between the gate electrode 6a and the source electrode 6i of the drive transistor 6 is determined according to the voltage applied to the gate electrode 6a of the drive transistor 6, and the magnitude of the drain-source current in the drive transistor 6 is determined. The EL element 8 emits light with brightness according to the drain-source current.
Thereafter, when the selection of the scanning line 2 is released, the switch transistor 5 is turned off, so that charges according to the voltage applied to the gate electrode 6a of the driving transistor 6 are stored in the capacitor 7, and the driving transistor 6 The potential difference between the gate electrode 6a and the source electrode 6i is maintained.
For this reason, the drive transistor 6 keeps flowing the drain-source current having the same current value as that at the time of selection, and maintains the luminance of the EL element 8.

次に、ＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタの製造方法について、図７〜図１５に示す説明図を用いて説明する。
なお、図７から図１５は、本発明における薄膜トランジスタの製造過程の一例を示す工程図である。この工程図は、図中平面図のＡ−Ａ線に沿った断面部分と、図中平面図のＢ−Ｂ線に沿った断面部分を示す説明図であり、これらの図を参照して製造方法の概略を説明する。
また、この工程図（図７〜図１５）で示す薄膜トランジスタは、スイッチトランジスタ５と駆動トランジスタ６とは一部形状が異なるが、スイッチトランジスタ５と駆動トランジスタ６に共通する概念的な薄膜トランジスタとして説明する。 Next, a method for manufacturing thin film transistors such as the switch transistor 5 and the drive transistor 6 used as drive elements in the EL panel 1 will be described with reference to the explanatory diagrams shown in FIGS.
7 to 15 are process diagrams showing an example of the manufacturing process of the thin film transistor according to the present invention. This process drawing is an explanatory view showing a cross-sectional portion along line AA in the plan view in the drawing and a cross-sectional portion along line BB in the plan view in the drawing, and is manufactured with reference to these drawings. An outline of the method will be described.
The thin film transistors shown in the process diagrams (FIGS. 7 to 15) are described as conceptual thin film transistors common to the switch transistor 5 and the drive transistor 6, although the switch transistor 5 and the drive transistor 6 are partially different in shape. .

まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極５ａ（６ａ）を形成する。（ゲート電極形成工程）。
なお、ゲート電極５ａ（６ａ）とともに、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。 First, a gate metal layer is deposited on the substrate 10 by sputtering and patterned by a photolithography method, an etching method, or the like to form a gate electrode 5a (6a) as shown in FIG. (Gate electrode formation process).
The signal line 3 and the electrode 7a of the capacitor 7 are formed together with the gate electrode 5a (6a) (see FIGS. 5 and 6).

次いで、図８に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１を、ゲート電極５ａ（６ａ）が形成された基板１０上に形成する（絶縁膜形成工程）。
その第一絶縁膜１１上に、半導体膜５ｂ（６ｂ）となるアモルファスシリコン等の半導体層９ｂを成膜する（半導体膜形成工程）。なお、ここで半導体膜５ｂ（６ｂ）となる半導体層９ｂを成膜する工程は、半導体膜形成工程の一部を成している。つまり、半導体層９ｂは、エッチングなどによって所定形状の半導体膜５ｂ（６ｂ）に形成される前の、大きな半導体膜であるといえる。
更に、その半導体層９ｂ上に、チャネル保護膜と５ｄ（６ｄ）なる窒化シリコン等の保護絶縁膜９ｄを成膜する（保護絶縁膜成膜工程）。 Next, as shown in FIG. 8, a first insulating film 11 such as silicon nitride is formed on the substrate 10 on which the gate electrode 5a (6a) is formed by plasma CVD (insulating film forming step).
On the first insulating film 11, a semiconductor layer 9b made of amorphous silicon or the like to be the semiconductor film 5b (6b) is formed (semiconductor film forming step). Here, the step of forming the semiconductor layer 9b to be the semiconductor film 5b (6b) forms part of the semiconductor film forming step. That is, it can be said that the semiconductor layer 9b is a large semiconductor film before being formed into the semiconductor film 5b (6b) having a predetermined shape by etching or the like.
Further, on the semiconductor layer 9b, a channel protection film and a protective insulating film 9d such as silicon nitride of 5d (6d) are formed (protective insulating film forming step).

次いで、図９に示すように、フォトリソグラフィー法及びエッチング法等によって保護絶縁膜９ｄのパターニングを行い、半導体膜５ｂ（６ｂ）におけるチャネルとなる領域を覆うチャネル保護膜５ｄ（６ｄ）を形成する（保護膜形成工程）。 Next, as shown in FIG. 9, the protective insulating film 9d is patterned by a photolithography method, an etching method, or the like to form a channel protective film 5d (6d) that covers a region to be a channel in the semiconductor film 5b (6b) ( Protective film forming step).

次いで、チャネル保護膜５ｄ（６ｄ）が形成された半導体層９ｂ上に、図１０に示すように、不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）となる不純物半導体層９ｆを成膜する（不純物半導体層成膜工程）。
なお、ｐ型ＴＦＴの場合、ｐ＋Ｓｉの不純物半導体層９ｆは、ＳｉＨ_４ガス中にジボラン等のアクセプター型の不純物を混入させてプラズマ成膜させることで形成する。また、ｎ型ＴＦＴの場合、ｎ＋Ｓｉの不純物半導体層９ｆは、ＳｉＨ_４ガス中にアルシンやホスフィン等のドナー型の不純物を混入させてプラズマ成膜させることで形成する。 Next, as shown in FIG. 10, an impurity semiconductor layer 9f to be impurity semiconductor films 5f and 5g (6f and 6g) is formed on the semiconductor layer 9b on which the channel protective film 5d (6d) is formed (impurity semiconductor). Layer deposition step).
In the case of a p-type TFT, the p + Si impurity semiconductor layer 9f is formed by mixing an acceptor-type impurity such as diborane in SiH ₄ gas to form a plasma film. In the case of an n-type TFT, the n + Si impurity semiconductor layer 9f is formed by mixing a SiH ₄ gas with a donor-type impurity such as arsine or phosphine to form a plasma film.

次いで、図１１に示すように、フォトリソグラフィーによって不純物半導体層９ｆをパターニングして、チャネル保護膜５ｄ（６ｄ）を挟んで一の方向（チャネル長方向）に対向する一対の不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）と、一の方向と交差する方向（チャネル幅方向）に延在したチャネル保護膜５ｄ（６ｄ）の端部から延出する半導体膜５ｂ（６ｂ）の少なくとも一部を覆う犠牲膜９ｃと、を形成する（不純物半導体膜形成工程）。
また、この不純物半導体膜形成工程において、不純物半導体層９ｆをパターニングする際に、不純物半導体層９ｆに続いて半導体層９ｂを連続してパターニングして、半導体膜５ｂ（６ｂ）を形成する。つまり、不純物半導体膜形成工程は、半導体膜５ｂ（６ｂ）を形成する工程を含んでおり、不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）と犠牲膜９ｃの下層から、半導体膜５ｂ（６ｂ）端面が露出するように不純物半導体膜と半導体膜を形成する。
なお、不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）は、半導体膜５ｂ（６ｂ）上であってチャネル保護膜５ｄ（６ｄ）を挟んで対向する配置に形成されている。 Next, as shown in FIG. 11, the impurity semiconductor layer 9f is patterned by photolithography, and a pair of impurity semiconductor films 5f and 5g opposed in one direction (channel length direction) with the channel protective film 5d (6d) interposed therebetween. (6f, 6g) and sacrificial covering at least part of the semiconductor film 5b (6b) extending from the end portion of the channel protective film 5d (6d) extending in the direction intersecting with one direction (channel width direction) The film 9c is formed (impurity semiconductor film forming step).
In this impurity semiconductor film formation step, when the impurity semiconductor layer 9f is patterned, the semiconductor layer 9b is successively patterned after the impurity semiconductor layer 9f to form the semiconductor film 5b (6b). In other words, the impurity semiconductor film forming step includes a step of forming the semiconductor film 5b (6b), and the end surface of the semiconductor film 5b (6b) from the lower layer of the impurity semiconductor films 5f, 5g (6f, 6g) and the sacrificial film 9c. An impurity semiconductor film and a semiconductor film are formed so as to be exposed.
Note that the impurity semiconductor films 5f and 5g (6f and 6g) are formed on the semiconductor film 5b (6b) so as to face each other with the channel protective film 5d (6d) interposed therebetween.

次いで、図１２に示すように、基板１０上における不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）と、犠牲膜９ｃと、チャネル保護膜５ｄ（６ｄ）と、半導体膜５ｂ（６ｂ）と、第一絶縁膜１１とを覆う金属膜９ｈをスパッタリングで成膜する（金属膜成膜工程）。この金属膜９ｈは、不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）や犠牲膜９ｃの下層と第一絶縁膜１１の間から露出する半導体膜５ｂ（６ｂ）の端面に接するように成膜される。
なお、この金属膜成膜工程において、第一絶縁膜１１とチャネル保護膜５ｄ（６ｄ）との間における半導体膜５ｂ（６ｂ）の端面が、スパッタリングによって成膜される金属膜９ｈと接触した部分が導電性を有するように変質してしまい、変質導電部５ｊ（６ｊ）が生成してしまうことがある（図１２参照）。例えば、この変質導電部５ｊ（６ｊ）は、半導体膜５ｂ（６ｂ）中のシリコンが、導電性化合物であるシリサイドに変質した部分である。
この導電性化合物への変質について説明する。具体的に、例えば、４００℃以上でアルミニウムとシリコンを接触させるとシリコン中にアルミニウムが拡散し、共融する性質があることが知られている。そして、金属膜成膜工程において、スパッタリングによって成膜される金属膜９ｈと接触した半導体膜５ｂ（６ｂ）の端面の定常的な温度は最高でも２００℃程度であって、４００℃を越えるような高温にはならないが、ターゲットから飛び出したスパッタ粒子の運動エネルギーは真空蒸着粒子の運動エネルギーと比べて１００倍以上高くなっているため、半導体膜５ｂ（６ｂ）と衝突した瞬間のスパッタ粒子は極めて高温（例えば、４００℃以上）であると考えられる。そのため、瞬間的にスパッタ粒子（アルミニウム）がシリコンと反応し、シリサイドなどの導電性化合物を作ってしまい、半導体膜５ｂ（６ｂ）の一部（半導体膜中のシリコンの一部）が変質し、変質導電部５ｊ（６ｊ）が生成してしまうことがあるものと考えられる。 Next, as shown in FIG. 12, the impurity semiconductor films 5f and 5g (6f and 6g), the sacrificial film 9c, the channel protective film 5d (6d), the semiconductor film 5b (6b) on the substrate 10 and the first A metal film 9h covering the insulating film 11 is formed by sputtering (metal film forming step). The metal film 9h is formed so as to be in contact with the end surfaces of the semiconductor film 5b (6b) exposed from between the impurity semiconductor films 5f, 5g (6f, 6g) and the lower layer of the sacrificial film 9c and the first insulating film 11. .
In this metal film formation step, the end surface of the semiconductor film 5b (6b) between the first insulating film 11 and the channel protective film 5d (6d) is in contact with the metal film 9h formed by sputtering. May be altered to have conductivity, and the altered conductive portion 5j (6j) may be generated (see FIG. 12). For example, the altered conductive portion 5j (6j) is a portion in which silicon in the semiconductor film 5b (6b) is transformed into silicide, which is a conductive compound.
The alteration to the conductive compound will be described. Specifically, for example, it is known that when aluminum and silicon are brought into contact at 400 ° C. or higher, aluminum diffuses into silicon and eutectifies. In the metal film forming step, the steady temperature of the end face of the semiconductor film 5b (6b) in contact with the metal film 9h formed by sputtering is about 200 ° C. at the highest and exceeds 400 ° C. Although the temperature does not increase, the kinetic energy of the sputtered particles jumping out of the target is more than 100 times higher than the kinetic energy of the vacuum-deposited particles. Therefore, the sputtered particles at the moment of collision with the semiconductor film 5b (6b) are extremely hot. (For example, 400 ° C. or higher). Therefore, sputtered particles (aluminum) instantaneously react with silicon to form a conductive compound such as silicide, and a part of the semiconductor film 5b (6b) (a part of silicon in the semiconductor film) is altered, It is considered that the altered conductive portion 5j (6j) may be generated.

次いで、図１３に示すように、フォトリソグラフィーによって金属膜９ｈをパターニングして、一対の不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）上に、一対の電極であるソース電極５ｉ（６ｉ）及びドレイン電極５ｈ（６ｈ）を形成する（電極形成工程）。このとき、図１３に示すように、ソース電極５ｉ（６ｉ）とドレイン電極５ｈ（６ｈ）とが対向する一の方向と交差する方向に、チャネル保護膜５ｄ（６ｄ）及び半導体膜５ｂ（６ｂ）の端部が突出しており、その突出した端部を覆う犠牲膜９ｃが露出される。
なお、ソース電極５ｉ（６ｉ）及びドレイン電極５ｈ（６ｈ）とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている。また、ソース電極５ｉ（６ｉ）及びドレイン電極５ｈ（６ｈ）の形成後に、画素電極８ａが形成されるようになっている。 Next, as shown in FIG. 13, the metal film 9h is patterned by photolithography to form a pair of source electrode 5i (6i) and drain electrode on the pair of impurity semiconductor films 5f and 5g (6f, 6g). 5h (6h) is formed (electrode formation step). At this time, as shown in FIG. 13, the channel protective film 5d (6d) and the semiconductor film 5b (6b) are arranged in a direction intersecting with one direction in which the source electrode 5i (6i) and the drain electrode 5h (6h) face each other. The sacrificial film 9c covering the protruding end is exposed.
The scanning line 2, the voltage supply line 4, and the electrode 7b of the capacitor 7 are formed together with the source electrode 5i (6i) and the drain electrode 5h (6h). The pixel electrode 8a is formed after the source electrode 5i (6i) and the drain electrode 5h (6h) are formed.

次いで、図１４に示すように、ドライエッチングによって犠牲膜９ｃ及びその犠牲膜９ｃで覆われた半導体膜５ｂ（６ｂ）部分、特に、半導体膜５ｂ（６ｂ）の端部における変質導電部５ｊ（６ｊ）を取り除く（端部除去工程）。このドライエッチング処理の際、シリコン膜を選択的に除去可能とする処理を施すことによって、不純物半導体からなる犠牲膜９ｃと、半導体からなる半導体膜５ｂ（６ｂ）と、主成分が半導体膜５ｂ（６ｂ）である変質導電部５ｊ（６ｊ）を好適に除去することができる。
なお、端部除去工程は、一の方向と交差する方向に延在するチャネル保護膜５ｄ（６ｄ）の端から延出した半導体膜５ｂ（６ｂ）部分であって、金属膜成膜工程において半導体膜５ｂ（６ｂ）が金属膜９ｈと接触して、その半導体膜５ｂ（６ｂ）の端面に形成された変質導電部５ｊ（６ｊ）の少なくとも一部を取り除いて、切欠部５ｃを形成することを目的としている。
即ち、一の方向沿いの半導体膜５ｂ（６ｂ）の端面に直線状に形成された変質導電部５ｊ（６ｊ）の領域のうちの少なくとも一部において、一の方向と交差する方向の変質導電部５ｊ（６ｊ）を全て取り除く切欠部５ｃを形成することで、この切欠部５ｃによって、半導体膜５ｂ（６ｂ）の端面に形成された変質導電部５ｊ（６ｊ）の領域が分断されることにより、半導体膜５ｂ（６ｂ）の端面に沿ったソース−ドレイン間のリーク電流経路を遮断するようになっている。 Next, as shown in FIG. 14, the sacrificial film 9c and the part of the semiconductor film 5b (6b) covered with the sacrificial film 9c by dry etching, in particular, the altered conductive part 5j (6j) at the end of the semiconductor film 5b (6b). ) Is removed (edge removal step). In this dry etching process, a silicon film can be selectively removed, whereby a sacrificial film 9c made of an impurity semiconductor, a semiconductor film 5b (6b) made of a semiconductor, and a semiconductor film 5b (main component) The altered conductive portion 5j (6j) which is 6b) can be suitably removed.
The edge removing step is a portion of the semiconductor film 5b (6b) extending from the end of the channel protective film 5d (6d) extending in a direction intersecting with one direction, and the semiconductor film 5 The film 5b (6b) is in contact with the metal film 9h to remove at least a part of the altered conductive portion 5j (6j) formed on the end face of the semiconductor film 5b (6b) to form the notch portion 5c. It is aimed.
That is, the altered conductive portion in the direction intersecting with one direction in at least a part of the region of the altered conductive portion 5j (6j) formed linearly on the end face of the semiconductor film 5b (6b) along one direction. By forming the cutout portion 5c that removes all of 5j (6j), the cutout portion 5c divides the region of the altered conductive portion 5j (6j) formed on the end face of the semiconductor film 5b (6b). The leakage current path between the source and drain along the end face of the semiconductor film 5b (6b) is cut off.

次いで、図１５に示すように、ソース電極５ｉ（６ｉ）及びドレイン電極５ｈ（６ｈ）と、不純物半導体膜５ｆ，５ｇ（６ｆ，６ｇ）と、チャネル保護膜５ｄ（６ｄ）と、半導体膜５ｂ（６ｂ）、第一絶縁膜１１とを覆う第二絶縁膜１２を成膜する（オーバーコート工程）。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。
こうして、半導体膜５ｂ（６ｂ）の端部が導電性を有するように変質してしまった変質導電部５ｊ（６ｊ）の一部をエッチングにより取り除いて切欠部５ｃを形成して、リーク電流経路を遮断することで、一層のリーク電流の低減を図った薄膜トランジスタ（スイッチトランジスタ５、駆動トランジスタ６）が製造される。 Next, as shown in FIG. 15, the source electrode 5i (6i) and the drain electrode 5h (6h), the impurity semiconductor films 5f and 5g (6f, 6g), the channel protective film 5d (6d), and the semiconductor film 5b ( 6b) A second insulating film 12 covering the first insulating film 11 is formed (overcoat process). The second insulating film 12 is formed by depositing silicon nitride or the like by plasma CVD, as with the first insulating film 11.
Thus, a part of the altered conductive portion 5j (6j) that has been altered so that the end portion of the semiconductor film 5b (6b) has conductivity is removed by etching to form a notch portion 5c, and a leakage current path is formed. By shutting off, thin film transistors (switch transistor 5 and drive transistor 6) in which the leakage current is further reduced are manufactured.

そして、第二絶縁膜１２をフォトリソグラフィーにより加工し、画素内に開口部１２aを形成して、画素電極８aを露出させる。同時に走査線２や、信号線３、電圧供給線４の端子部にもコンタクトホールを形成し、後に実装するＣＯＦ(Chip On Film)やＣＯＧ(Chip On Glass)との間で電気的接合を取れるようにする。次いで第二絶縁膜１２上にポリイミド等の感光性樹脂を成膜してバンク１３を形成し、バンク１３の開口部１３ａ内における画素電極８ａ上に正孔注入層８ｂと発光層８ｃとを成膜し、更に、対向電極８ｄを形成することによりＥＬ素子８が構成され、ＥＬパネル１が製造される（図５参照）。 Then, the second insulating film 12 is processed by photolithography to form an opening 12a in the pixel, and the pixel electrode 8a is exposed. At the same time, contact holes are formed in the terminal portions of the scanning line 2, the signal line 3, and the voltage supply line 4, and electrical connection can be established with a COF (Chip On Film) or COG (Chip On Glass) to be mounted later. Like that. Next, a photosensitive resin such as polyimide is formed on the second insulating film 12 to form the bank 13, and the hole injection layer 8 b and the light emitting layer 8 c are formed on the pixel electrode 8 a in the opening 13 a of the bank 13. Then, the EL element 8 is formed by forming the counter electrode 8d, and the EL panel 1 is manufactured (see FIG. 5).

このように、ＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタは、その半導体膜５ｂ（６ｂ）の端部が導電性を有するように変質してしまった変質導電部５ｊ（６ｊ）の一部を取り除くことで、半導体膜５ｂ（６ｂ）の端面に沿ったソース−ドレイン間のリーク電流経路を遮断しているので、より一層のリーク電流の低減が図られている。
そして、リーク電流の低減が図られた薄膜トランジスタを駆動素子（スイッチトランジスタ５、駆動トランジスタ６）としているＥＬパネル１は、表示画質の向上が図られるので、良好な画像表示が可能になる。 As described above, in the EL panel 1, the thin film transistors such as the switch transistor 5 and the drive transistor 6 used as drive elements have been altered so that the end portions of the semiconductor film 5b (6b) have conductivity. By removing a part of the altered conductive portion 5j (6j), the leakage current path between the source and the drain along the end face of the semiconductor film 5b (6b) is blocked, so that the leakage current can be further reduced. It has been.
The EL panel 1 in which the thin film transistor in which the leakage current is reduced is used as the drive element (switch transistor 5 and drive transistor 6) can improve the display image quality, so that a good image display is possible.

また、薄膜トランジスタにリーク電流があったときに、そのリーク電流を無くすことができた場合、ＥＬパネルでも液晶パネルでも、それによる特性改善効果は少なからずあるが、ＥＬパネルの方がリーク電流の低減による表示画質向上の効果は大きいものと考えられる。
これは、液晶パネルの場合、液晶素子そのものが容量性を有しており、階調信号電圧に応じた電荷を、駆動トランジスタを介して保持容量Ｃｓ及び液晶容量Ｃｌｃに保持することによって階調制御するため、駆動トランジスタをなす薄膜トランジスタにリーク電流があっても、顕著には影響しない。
これに対し、ＥＬパネルでは、駆動トランジスタのゲート電極に階調信号電圧を印加することによりソース・ドレイン間に流れる電流を制御することによって階調を制御するため、駆動トランジスタをなす薄膜トランジスタにリーク電流があると、階調制御に顕著に影響が生じる。このように、ＥＬパネルは液晶パネルより、薄膜トランジスタのリーク電流の影響を受け易いのである。
よって、本発明をＥＬパネルにおいて駆動素子として用いられる薄膜トランジスタに適用することは、表示画質向上のうえで有用であるといえる。 In addition, when there is a leakage current in the thin film transistor, if the leakage current can be eliminated, the EL panel and the liquid crystal panel have a considerable effect on improving the characteristics, but the EL panel reduces the leakage current. It is considered that the effect of improving the display image quality due to is great.
This is because, in the case of a liquid crystal panel, the liquid crystal element itself has capacitance, and gradation control is performed by holding charges corresponding to the gradation signal voltage in the storage capacitor Cs and the liquid crystal capacitor Clc via the drive transistor. Therefore, even if there is a leakage current in the thin film transistor that constitutes the driving transistor, there is no significant influence.
On the other hand, in the EL panel, since the gray level is controlled by controlling the current flowing between the source and the drain by applying the gray level signal voltage to the gate electrode of the driving transistor, a leakage current is generated in the thin film transistor forming the driving transistor. If there is, the tone control will be significantly affected. Thus, the EL panel is more susceptible to the leakage current of the thin film transistor than the liquid crystal panel.
Therefore, it can be said that application of the present invention to a thin film transistor used as a driving element in an EL panel is useful in improving display image quality.

なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。 The application of the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.

１ＥＬパネル
５スイッチトランジスタ（薄膜トランジスタ）
６駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａゲート電極
５ｂ、６ｂ半導体膜
５ｄ、６ｄチャネル保護膜（保護膜）
５ｆ、６ｆ不純物半導体膜
５ｇ、６ｇ不純物半導体膜
５ｈ、６ｈドレイン電極
５ｉ、６ｉソース電極
５ｊ、６ｊ変質導電部
５ｃ切欠部
８ＥＬ素子
９ｂ半導体層
９ｃ犠牲膜
９ｄ保護絶縁膜
９ｆ不純物半導体層
９ｈ金属膜
１０基板
１１第一絶縁膜
１２第二絶縁膜
１３バンク 1 EL panel 5 Switch transistor (thin film transistor)
6 Drive transistor (thin film transistor)
5a, 6a Gate electrode 5b, 6b Semiconductor film 5d, 6d Channel protective film (protective film)
5f, 6f Impurity semiconductor film 5g, 6g Impurity semiconductor film 5h, 6h Drain electrode 5i, 6i Source electrode 5j, 6j Altered conductive part 5c Notch part 8 EL element 9b Semiconductor layer 9c Sacrificial film 9d Protective insulating film 9f Impurity semiconductor layer 9h Metal Film 10 Substrate 11 First insulating film 12 Second insulating film 13 Bank

Claims

A semiconductor film forming step of forming a semiconductor film on the upper surface side of the substrate;
A protective film forming step of forming a protective film in a partial region on the semiconductor film;
An impurity semiconductor layer film forming step of forming an impurity semiconductor layer covering the upper surface of the semiconductor film and the protective film;
An impurity semiconductor film forming step of patterning the impurity semiconductor layer to form a sacrificial film covering at least a part of the upper surface of the semiconductor film extending from an end of the protective film extending in the channel width direction;
A metal film forming step of forming a metal film so as to cover an end surface of the semiconductor film whose upper surface is covered with the sacrificial film;
Patterning the metal film to expose the sacrificial film; and
An edge removal step of etching and removing the sacrificial film and the semiconductor film portion covered with the sacrificial film;
A method for manufacturing a transistor, comprising:

The edge removing step removes at least a part of a region in which the semiconductor film is in contact with the metal film in the metal film forming step and is transformed into a conductive compound formed on an end surface of the semiconductor film, 2. The method for manufacturing a transistor according to claim 1, wherein a region transformed into a conductive compound is divided.

The impurity semiconductor film forming step is a step of patterning and forming the semiconductor layer so that an end surface of the semiconductor layer is exposed from the lower layer of the impurity semiconductor layer and the sacrificial layer when the impurity semiconductor layer is patterned. The method for manufacturing a transistor according to claim 1, wherein:

Before the semiconductor film forming step,
Forming a gate electrode on the substrate; and
An insulating film forming step of forming an insulating film on the substrate on which the gate electrode is formed;
With
The method of manufacturing a transistor according to claim 1, wherein the semiconductor film forming step includes a step of forming the semiconductor film on the insulating film.