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JP5504597B2 - 炭化ケイ素半導体装置およびその製造方法 - Google Patents
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JP5504597B2 - 炭化ケイ素半導体装置およびその製造方法 - Google Patents

炭化ケイ素半導体装置およびその製造方法 Download PDF

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Description

この発明は、炭化ケイ素半導体装置およびその製造方法に関し、より特定的には、優れた電気的特性を示す炭化ケイ素半導体装置およびその製造方法に関する。
従来、炭化ケイ素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、国際公開ＷＯ０１／０１８８７２号パンフレット（以下、特許文献１と呼ぶ））。特許文献１では、炭化ケイ素半導体装置の構成として、面方位がほぼ{０３−３８}であり４Ｈ型ポリタイプのＳｉＣ基板上に、ＳｉＣからなるバッファ層を形成している。ここで、面方位が｛０３−３８｝である面（｛０３−３８｝面）は、マイクロパイプやらせん転位が伸びる方向である＜０００１＞軸方向に対して約３５°の傾きを有する。そのため、上述したＳｉＣ基板上にバッファ層を形成した場合に、ＳｉＣ基板のマイクロパイプやらせん転位は斜め方向に伸び、バッファ層などの側面で消滅するとしている。その結果、バッファ層上に形成されるエピタキシャル層（活性層）には当該マイクロパイプやらせん転位は引き継がれず、欠陥が少なく平坦性に優れたエピタキシャル層を得ることができるとしている。また、特許文献１では、上述したバッファ層の厚みとして０．１μｍ以上１５μｍ以下という範囲が好ましいとしている。
国際公開第０１／０１８８７２号パンフレット
しかし、発明者が検討した結果、上述した従来の炭化ケイ素半導体装置においては、十分に欠陥数を低減することが困難であることがわかった。すなわち、上述のように主表面を｛０３−３８｝面としたＳｉＣ基板について、たとえばＳｉＣ基板のサイズを２インチと仮定する。この場合、上述のようにマイクロパイプなどの欠陥が斜め方向（＜０００１＞軸方向）に延びることで、バッファ層の側面において完全に消滅するためには、計算上３６ｍｍの厚さのバッファ層が必要になり、現実的ではない。そのため、ＳｉＣ基板上に形成される活性層における欠陥を低減することは依然として重要な課題である。
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、炭化ケイ素からなる基板上に欠陥密度の低減された活性層が形成された炭化ケイ素半導体装置およびその製造方法を提供することである。
この発明に従った炭化ケイ素半導体装置は、面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板と、バッファ層と、活性層とを備える。バッファ層は、基板上に形成され、炭化ケイ素からなる。活性層は、バッファ層上に形成され、炭化ケイ素からなる。活性層におけるマイクロパイプ密度は基板におけるマイクロパイプ密度より低い。また、活性層における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板における当該転位の密度より高い。
このようにすれば、活性層におけるマイクロパイプの密度を低減することにより活性層の電気的特性を向上させることができる。このため、電気的特性の優れた炭化ケイ素半導体装置を実現できる。
この発明に従った炭化ケイ素半導体装置の製造方法では、まず、面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板を準備する工程を実施する。当該基板上に、炭化ケイ素からなるバッファ層を形成する工程を実施する。バッファ層上に活性層を形成する工程を実施する。バッファ層を形成する工程では、バッファ層におけるマイクロパイプ密度が基板におけるマイクロパイプ密度より低く、バッファ層における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板における前記転位の密度より高くなる成膜条件で、バッファ層が形成される。具体的には、バッファ層を形成する工程では、マイクロパイプがらせん転位（バーガーズベクトルｂ＝[０００１]、転位の伸展方向がほぼ[０００１]である転位）に分解するような成膜条件で、バッファ層が形成される。また、当該成膜条件は、らせん転位の一部が部分転位（バーガーズベクトルｂ＝[０００１]、転位の伸展方向がほぼ[１１−２０]である転位）に転換するような成膜条件であることが好ましい。
このようにすれば、バッファ層中のマイクロパイプ密度を基板におけるマイクロパイプ密度より低減することにより、バッファ層上に形成される活性層では、結果的にマイクロパイプ密度を基板での当該密度に比べて低くすることができる。また、バッファ層におけるマイクロパイプ密度が低減することで、活性層の成長中に（バッファ層のマイクロパイプ欠陥に起因して）発生する欠陥の密度を低減できる。この結果、マイクロパイプ欠陥の少ない活性層を有する炭化ケイ素半導体装置を容易に得ることができる。
この発明によれば、炭化ケイ素基板上にバッファ層を介して形成される活性層において、マイクロパイプなどの欠陥密度を低減し、良好な電気的特性の炭化ケイ素半導体装置を実現できる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
（実施の形態１）
図１は、本発明による半導体装置を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
図１に示した半導体装置１は、炭化ケイ素半導体装置としての横型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、炭化ケイ素（ＳｉＣ）からなる基板２と、この基板２上に形成された炭化ケイ素からなるバッファ層２１と、バッファ層２１上に形成された炭化ケイ素からなるエピタキシャル層３と、このエピタキシャル層３上に形成された炭化ケイ素からなるｐ型層４と、ｐ型層４の表面に間隔を隔てて形成されたｎ+領域５、６と、このｎ+領域５、６の間のチャネル領域上に位置するゲート絶縁膜としての酸化膜８と、この酸化膜８上に形成されたゲート電極１０と、ｎ+領域５、６のそれぞれの上に形成されたソース電極１１およびドレイン電極１２とを備える。基板２は、面方位{０００１}に対するオフ角が約５３°程度である（０３−３８）面を主表面とするＳｉＣ基板である。基板２はｎ型の導電性不純物を含む。
基板２上に形成された炭化ケイ素からなるバッファ層２１は、導電型がｎ型であり、その厚みはたとえば０．５μｍである。
バッファ層２１上に形成された炭化ケイ素からなるエピタキシャル層３は、アンドープ層である。このエピタキシャル層３上に形成されたｐ型層４には、ｐ型を示す導電性不純物が含有されている。また、ｎ+領域５、６には、ｎ型を示す導電性不純物が注入されている。そして、このｐ型層４およびｎ+領域５、６を覆うように酸化膜７、８が形成されている。この酸化膜７、８にはｎ+領域５、６上に位置する領域に開口部が形成されている。当該開口部の内部において、ｎ+領域５、６のそれぞれに電気的に接続されたソース電極１１およびドレイン電極１２が形成されている。そして、ゲート絶縁膜として作用する酸化膜８上にゲート電極１０が配置されている。ｎ+領域５、６の間の距離であるチャネル長Ｌｇは、たとえば１００μｍ程度とすることができる。また、チャネル幅は上記チャネル長Ｌｇのたとえば２倍程度（２００μｍ程度）とすることができる。
図１に示した半導体装置においては、基板２におけるマイクロパイプ密度より活性層としてのエピタキシャル層３、ｐ型層４、およびｎ+領域５、６におけるマイクロパイプ密度の方が低くなっている。また、活性層としてのエピタキシャル層３、ｐ型層４、およびｎ+領域５、６におけるバーガーズベクトルｂの向きが[０００１]である転位の密度は、基板２における当該転位の密度より高くなっている。このように、エピタキシャル層３やｐ型層４などでのマイクロパイプ密度を低くすることで、半導体装置１の電気的特性がｐ型層４などでのマイクロパイプの存在に起因して劣化することを抑制できる。
また、上記半導体装置１では、活性層であるエピタキシャル層３、ｐ型層４、およびｎ+領域５、６におけるマイクロパイプ密度が１ｃｍ-2以下となっている。この場合、半導体装置１において、マイクロパイプの存在に起因する動作不良の発生確率を低減できる。このため、半導体装置１の製造歩留りを向上させることができる。
また、上記半導体装置１では、活性層であるエピタキシャル層３、ｐ型層４、およびｎ+領域５、６における、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度は、基板２における基底面転位の密度よりも低く、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度は、基板２における刃状転位の密度よりも高くなっている。
この場合、半導体装置１の特性（リーク電流や電気的特性の長期信頼性）に比較的影響を与える基底面転位の密度がエピタキシャル層３、ｐ型層４、およびｎ+領域５、６において低減されているため、半導体装置１の逆方向のリーク電流を低減することができる（耐圧を向上させることができる）とともに、半導体装置１の長期信頼性を向上させることができる。具体的には、図１のｐ型層４上に酸化膜７、８を形成した場合に、半導体装置１の繰返し動作寿命が延びる、といった効果が得られる。なお、上述した刃状転位は、基底面転位に比べると半導体装置１の特性に対する影響が少なく、ある程度活性層に存在していても当該半導体装置１の特性の劣化の程度は十分小さい。
図２は、図１に示した半導体装置の製造方法を説明するためのフローチャートである。図２を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
まず、図２に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、具体的には面方位（０３−３８）面を主表面とする導電型がｎ型の炭化ケイ素基板を基板２（図１参照）として準備する。このような基板は、たとえば（０００１）面を主表面とするインゴットから（０３−３８）面が主表面として露出するように基板を切出すといった手法により得ることができる。
次に、バッファ層形成工程（Ｓ２０）を実施する。具体的には、バッファ層として導電型がｎ型の炭化ケイ素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。また、このときバッファ層を形成するための原料ガスとして、たとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いる。そして、これらのガスにおけるＣ／Ｓｉ比（ガスに含まれるケイ素原子に対する炭素原子の比率）が相対的に（後述するエピタキシャル層形成工程（Ｓ３０）におけるＣ／Ｓｉ比より）小さくなるように、それぞれのガスの流量を設定する。具体的には、たとえばＣ／Ｓｉ比が１以上１．５以下、より好ましくは１以上１．２以下といった範囲になるように、ガスの流量を設定する。このようにすれば、バッファ層２１を形成する際に、基板２のマイクロパイプに起因して形成されるバッファ層２１中のマイクロパイプがらせん転位に分解する反応が促進される。また、このようにすれば、後述するエピタキシャル層形成工程（Ｓ３０）において形成される、活性層となるべきエピタキシャル層３において、基底面転位の密度が基板２における基底面転位の密度より低くなるとともに、当該エピタキシャル層３での刃状転位の密度が基板２における刃状転位の密度より高くなる。
次に、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上にアンドープの炭化ケイ素からなるエピタキシャル層３（図１参照）を形成する。このエピタキシャル層形成工程（Ｓ３０）においては、原料ガスとして、たとえばバッファ層形成工程（Ｓ２０）と同様にＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。そして、これらのガスにおけるＣ／Ｓｉ比が相対的にバッファ層形成工程（Ｓ２０）におけるＣ／Ｓｉ比より大きくなるように、それぞれのガスの流量を設定する。この場合、バッファ層２１におけるマイクロパイプ欠陥密度が低減されているため、活性層を構成するエピタキシャル層３においてマイクロパイプ欠陥密度などの欠陥密度を基板における欠陥密度より確実に低減できる。また、活性層となるべきエピタキシャル層３において、基底面転位の密度が基板２における基底面転位の密度より低くなるとともに、当該エピタキシャル層３での刃状転位の密度が基板２における刃状転位の密度より高くなっている。
次に、注入工程（Ｓ４０）を実施する。具体的には、まずエピタキシャル層３にｐ型の導電性を示す導電性不純物（たとえばアルミニウム（Ａｌ））を注入することにより、図１に示すようにｐ型層４を形成する。次にｎ型の導電型を示す不純物を注入することにより、図１に示すようにｎ+領域５、６を形成する。このｎ型を示す導電性不純物としては、たとえばリン（Ｐ）を用いることができる。このｎ+領域５、６を形成する場合、従来周知の任意の方法を利用することができる。たとえば、酸化膜をｐ型層４の上部表面を覆うように形成した後、フォトリソグラフィおよびエッチングによってｎ+領域５、６が形成されるべき領域の平面形状パターンと同じ平面形状パターンを有する開口部を当該酸化膜に形成する。さらに、このパターンが形成された酸化膜をマスクとして導電性不純物を注入する。このようにして、上述したｎ+領域５、６を形成することができる。
この後、注入した不純物を活性化するための活性化アニール処理を行なう。この活性化アニール処理としては、たとえば加熱温度を１７００℃、加熱時間を３０分とする条件を用いてもよい。
次に、図２に示すように、ゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、ｐ型層４およびｎ+領域５、６の上部表面を犠牲酸化処理した後、ｐ型層４およびｎ+領域５、６の表面を覆うように、ゲート絶縁膜としての酸化膜８および酸化膜７となるべき酸化膜を形成する。酸化膜の厚みとしては、たとえば４０ｎｍという値を用いることができる。
次に、図２に示すように電極形成工程（Ｓ６０）を実施する。具体的には、フォトリソグラフィ法により酸化膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、酸化膜を部分的に除去することにより、ｎ+領域５、６の上に位置する領域に開口部を形成する。この開口部の内部に、図１に示すソース電極１１およびドレイン電極１２となるべき導電体膜を形成する。この導電体膜は、上述したレジスト膜を残存させたまま形成する。その後、上述したレジスト膜を除去し、酸化膜上に位置する導電体膜をレジスト膜とともに除去（リフトオフ）することにより、図１に示すようなソース電極１１およびドレイン電極１２を形成することができる。
この後、さらにゲート絶縁膜として作用する酸化膜８上にゲート電極１０（図１参照）を形成する。このゲート電極１０の形成方法としては、以下のような方法を用いることができる。たとえば、予め酸化膜８上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極となるべき導電体膜の部分以外の導電体膜を除去(リフトオフ）する。この結果、図１に示すようにゲート電極１０が形成される。このようにして、図１に示すような半導体装置を得ることができる。
（実施の形態２）
図３は、本発明による半導体装置の実施の形態２を示す断面模式図である。図３を参照して、本発明による半導体装置の実施の形態２を説明する。
図３を参照して、本発明による半導体装置１は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎの炭化ケイ素からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層におけるｎ型の導電性不純物の濃度はたとえば５×１０17ｃｍ-3とすることができる。このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みは１０μｍである。また、耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、５×１０15ｃｍ-3という値を用いることができる。
この耐圧保持層２２の表面には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３の内部においては、ｐ領域２３の表面層にｎ+領域２４が形成されている。また、このｎ+領域２４に隣接する位置には、ｐ+領域２５が形成されている。一方のｐ領域２３におけるｎ+領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ+領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ+領域２４およびｐ+領域２５上にはソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面にドレイン電極１２が形成されている。
活性層としてのｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２におけるマイクロパイプ密度は、基板２におけるマイクロパイプ密度より低くなっている。また、活性層としてのｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板２における当該転位の密度より高くなっている。このようにすれば、上述した活性層におけるマイクロパイプ密度を基板２におけるマイクロパイプ密度に比べて低減することで、当該マイクロパイプに起因する活性層の電気的特性の劣化を抑制できる。この結果、電気的特性の優れた半導体装置１（ＤｉＭＯＳＦＥＴ）を実現できる。
また、上記半導体装置１では、活性層としてのｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２におけるマイクロパイプ密度が１ｃｍ-2以下である。この場合、半導体装置１において、マイクロパイプの存在に起因する動作不良の発生確率を低減できる。このため、半導体装置１の製造歩留りを向上させることができる。
上記半導体装置１では、活性層としてのｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２における基底転位の密度は、基板２における基底面転位の密度よりも低く、刃状転位の密度は、基板２における刃状転位の密度よりも高くなっている。
この場合、半導体装置１の特性（リーク電流や電気的特性の長期信頼性）に比較的影響を与える基底面転位の密度がｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２において低減されているため、半導体装置１の逆方向のリーク電流を低減することができるとともに、半導体装置１の長期信頼性を向上させることができる。具体的には、図３の耐圧保持層２２上に酸化膜２６を形成した場合に、半導体装置１の繰返し動作寿命が延びる、といった効果が得られる。
次に、図３に示した半導体装置１の製造方法を説明する。まず、図２に示した半導体装置の製造方法と同様に、基板準備工程（Ｓ１０）を実施する。ここでは、本発明の実施の形態１における半導体装置の製造方法と同様に、（０３−３８）面が主表面となった炭化ケイ素からなる基板２（図３参照）を準備する。
また、この基板２としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。また、基板２の導電型不純物の濃度は、たとえば１×１０１９ｃｍ-3といった値を用いることができる。
次に、バッファ層形成工程（Ｓ２０）を実施する。バッファ層２１の形成方法としては、図１に示した半導体装置１におけるバッファ層２１の形成方法と同様の方法を用いることができる。また、バッファ層として、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3といった値を用いることができる。なお、バッファ層を形成するための原料ガスにおけるＣ／Ｓｉ比（ガスに含まれるケイ素原子に対する炭素原子の比率）が相対的に（後述するエピタキシャル層形成工程（Ｓ３０）におけるＣ／Ｓｉ比より）小さくなるように、原料ガスの流量を設定する。このようにすれば、バッファ層２１を形成する際に、基板２のマイクロパイプに起因して形成されるバッファ層２１中のマイクロパイプがらせん転位に分解する反応が促進される。また、このようにすれば、後述するエピタキシャル層形成工程（Ｓ３０）において形成される、活性層となるべき耐圧保持層２２において、基底面転位の密度が基板２における基底面転位の密度より低くなるとともに、当該耐圧保持層２２での刃状転位の密度が基板２における刃状転位の密度より高くなる。
次に、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上に耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、図２に示した製造方法と同様に、原料ガスとしてたとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。そして、これらのガスにおけるＣ／Ｓｉ比が相対的にバッファ層形成工程（Ｓ２０）におけるＣ／Ｓｉ比より大きくなるように、それぞれのガスの流量を設定する。この場合、実施の形態１における製造方法と同様に、バッファ層２１におけるマイクロパイプ欠陥密度が低減されているため、活性層を構成する耐圧保持層２２においてマイクロパイプ欠陥密度などの欠陥密度を基板における欠陥密度より確実に低減できる。また、活性層となるべき耐圧保持層２２において、基底面転位の密度が基板２における基底面転位の密度より低くなるとともに、当該耐圧保持層２２での刃状転位の密度が基板２における刃状転位の密度より高くなっている。
この耐圧保持層２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、この耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０15ｃｍ-3といった値を用いることができる。
次に、図２に示した工程と同様に注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入することにより、ｐ領域２３（図３参照）を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ+領域２４（図３参照）を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５を形成する。
このような注入工程（Ｓ４０）の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
次に、図２に示した工程と同様にゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５上を覆うように酸化膜２６となるべき酸化膜を形成する。この酸化膜を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
次に、図２に示した工程と同様に電極形成工程（Ｓ６０）を実施する。具体的には、上記酸化膜上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ+領域２４およびｐ+領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜において形成された開口部内部においてｎ+領域２４およびｐ+領域２５と接触するように金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、図３に示すように、ソース電極１１およびドレイン電極１２を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。
その後、ソース電極１１上に上部ソース電極２７（図３参照）を形成する。また、基板２の裏面上にドレイン電極１２（図３参照）を形成する。このようにして、図３に示す半導体装置を得ることができる。
（実施の形態３）
図４は、本発明による半導体装置の実施の形態３を示す断面模式図である。図４を参照して、本発明による半導体装置の実施の形態３を説明する。
図４を参照して、本発明による半導体装置１は、ＰＮダイオードであって、基板２、バッファ層２１、耐圧保持層２２、ｎ−層３１、ｐ層３２、ｐ＋領域３３、酸化膜７、電極３４、３５を備える。具体的には、導電型がｎの炭化ケイ素からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型のｎ層であり、その厚みはたとえば０．５μｍである。また、バッファ層におけるｎ型の導電性不純物の濃度はたとえば５×１０１６ｃｍ-3とすることができる。このバッファ層２１上にはｎ−層３１が形成されている。このｎ−層３１は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みは５０μｍである。また、ｎ−層３１におけるｎ型の導電性不純物の濃度としては、１×１０15ｃｍ-3という値を用いることができる。
このｎ−層３１上にはｐ層３２が形成されている。このｐ層３２は、導電型がｐ型の炭化ケイ素からなり、たとえばその厚みは１μｍである。また、ｐ層３２におけるｐ型の導電性不純物の濃度としては、１×１０１７ｃｍ-3という値を用いることができる。
このｐ層３２の表面には、導電型がｐ型であるｐ＋領域３３が形成されている。ｐ＋領域３３の厚みはたとえば０．３μｍであって、ｐ＋領域３３におけるｐ型の導電性不純物の濃度としては、１×１０１９ｃｍ-3という値を用いることができる。ｐ＋領域３３の端部からｐ層３２の上部表面にまで延在するように、ＳｉＯ２からなる酸化膜７が形成されている。異なる観点から言えば、ｐ層３２の上部表面上に形成された酸化膜７には、ｐ＋領域３３の上部表面を露出させる開口部が形成されている。当該開口部の内部において、ｐ＋領域３３と接触するように電極３４が形成されている。電極３４としては、たとえばニッケル（Ｎｉ）膜、あるいはチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面に電極３５が形成されている。
活性層としてのｎ−層３１、ｐ層３２、ｐ+領域３３におけるマイクロパイプ密度は、基板２におけるマイクロパイプ密度より低くなっている。また、活性層としてのｎ−層３１、ｐ層３２、ｐ+領域３３における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板２における当該転位の密度より高くなっている。このようにすれば、上述した活性層におけるマイクロパイプ密度を基板２におけるマイクロパイプ密度に比べて低減することで、当該マイクロパイプに起因する活性層の電気的特性の劣化を抑制できる。この結果、電気的特性の優れた半導体装置１（ＰＮダイオード）を実現できる。
また、上記半導体装置１では、活性層（たとえばｎ−層３１、ｐ層３２、ｐ＋領域３３）におけるマイクロパイプ密度が１ｃｍ-2以下である。この場合、半導体装置１において、マイクロパイプの存在に起因する動作不良の発生確率を低減できる。このため、半導体装置１の製造歩留りを向上させることができる。
また、上記半導体装置１では、活性層（たとえばｎ−層３１、ｐ層３２、ｐ＋領域３３）における、基底面転位の密度は基板２における基底面転位の密度よりも低く、刃状転位の密度は基板２における刃状転位の密度よりも高くなっている。
この場合、半導体装置１の特性（リーク電流や電気的特性の長期信頼性）に比較的影響を与える基底面転位の密度が活性層において低減されているため、半導体装置１の逆方向のリーク電流を低減することができるとともに、半導体装置１の長期信頼性を向上させることができる。具体的には、たとえば図４のｐ層３２上に酸化膜７を形成した場合に、半導体装置１の繰返し動作寿命が延びる、図４に示すｐｎダイオードにおいては、順方向電圧特性の長期信頼性が向上する（すなわち、当該ｐｎダイオードの使用につれてＯＮ抵抗が上がる傾向があるが、当該ＯＮ抵抗の上昇の程度が小さく抑制される）、といった効果が得られる。
次に、図４に示した半導体装置１の製造方法を説明する。まず、図２に示した半導体装置の製造方法と同様に、基板準備工程（Ｓ１０）を実施する。ここでは、本発明の実施の形態１における半導体装置の製造方法と同様に、（０３−３８）面が主表面となった炭化ケイ素からなる基板２（図４参照）を準備する。
また、この基板２としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。また、基板２の導電型不純物の濃度は、たとえば１×１０１９ｃｍ-3といった値を用いることができる。
次に、バッファ層形成工程（Ｓ２０）を実施する。バッファ層２１の形成方法としては、図１に示した半導体装置１におけるバッファ層２１の形成方法と同様の方法を用いることができる。また、バッファ層として、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層２１における導電型不純物の濃度は、たとえば５×１０１６ｃｍ-3といった値を用いることができる。なお、バッファ層を形成するための原料ガスにおけるＣ／Ｓｉ比（ガスに含まれるケイ素原子に対する炭素原子の比率）が相対的に（後述するエピタキシャル層形成工程（Ｓ３０）におけるＣ／Ｓｉ比より）小さくなるように、原料ガスの流量を設定する。具体的には、実施の形態１における半導体装置の製造方法と同様に、たとえばＣ／Ｓｉ比が１以上１．５以下、より好ましくは１以上１．２以下といった範囲になるように、ガスの流量を設定する。このようにすれば、バッファ層２１を形成する際に、基板２のマイクロパイプに起因して形成されるバッファ層２１中のマイクロパイプがらせん転位に分解する反応が促進される。また、このようにすれば、後述するエピタキシャル層形成工程（Ｓ３０）において形成される、活性層となるべきｎ−層３１などにおいて、基底面転位の密度が基板２における基底面転位の密度より低くなるとともに、当該ｎ−層３１での刃状転位の密度が基板２における刃状転位の密度より高くなる。
次に、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上にｎ−層３１を形成する。このｎ−層３１としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。また、ｎ−層３１上にｐ層３２を形成する。このｐ層３２としては、導電型がｐ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、図２に示した製造方法と同様に、原料ガスとしてたとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。そして、これらのガスにおけるＣ／Ｓｉ比が相対的にバッファ層形成工程（Ｓ２０）におけるＣ／Ｓｉ比より大きくなるように、それぞれのガスの流量を設定する。この場合、実施の形態１における製造方法と同様に、バッファ層２１におけるマイクロパイプ欠陥密度が低減されているため、活性層を構成するｎ−層３１およびｐ層３２においてマイクロパイプ欠陥密度などの欠陥密度を基板における欠陥密度より確実に低減できる。
このｎ−層３１の厚みとしては、たとえば５０μｍといった値を用いることができる。また、このｎ−層３１におけるｎ型の導電性不純物の濃度としては、たとえば１×１０15ｃｍ-3といった値を用いることができる。また、ｐ層３２の厚みとしては、たとえば１μｍといった値を用いることができる。また、このｐ層３２におけるｐ型の導電性不純物の濃度としては、たとえば１×１０１７ｃｍ-3といった値を用いることができる。
次に、図２に示した工程と同様に注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物をｐ層３２に注入することにより、ｐ＋領域３３（図４参照）を形成する。
このような注入工程（Ｓ４０）の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
次に、図２に示した工程とは異なり、ゲート絶縁膜形成工程（Ｓ５０）は実施せず、電極形成工程（Ｓ６０）を実施する。具体的には、上述した注入工程（Ｓ４０）において形成した酸化膜を除去した後、再度ｐ＋領域３３およびｐ層３２の上部表面を覆う酸化膜を形成する。当該酸化膜上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｐ+領域３３上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜において形成された開口部内部に金属（たとえばＮｉあるいはＴｉとＡｌとの積層構造（Ｔｉ／Ａｌ積層構造））からなる導電体膜を形成する。当該導電体膜は、開口部の内部においてｐ+領域３３と接触するように形成される。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。この結果、図４に示すように、電極３４を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。
その後、基板２の裏面上に電極３５（図４参照）を形成する。このようにして、図４に示す半導体装置を得ることができる。
ここで、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。
この発明に従った炭化ケイ素半導体装置としての半導体装置１は、面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２と、バッファ層２１と、活性層（図１のエピタキシャル層３、ｐ型層４、およびｎ+領域５、６、または図３におけるｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２または図４におけるｎ−層３１、ｐ層３２、ｐ＋領域３３）ｃとを備える。バッファ層２１は、基板２上に形成され、炭化ケイ素からなる。活性層は、バッファ層２１上に形成され、炭化ケイ素からなる。活性層（たとえばｐ型層４、耐圧保持層２２またはｎ−層３１）におけるマイクロパイプ密度は基板２におけるマイクロパイプ密度より低い。また、ｐ型層４、耐圧保持層２２またはｎ−層３１などにおける、バーガーズベクトルの向きが[０００１]である転位の密度は、基板２における当該転位の密度より高い。
このようにすれば、活性層（たとえばｐ型層４、耐圧保持層２２またはｎ−層３１）におけるマイクロパイプの密度を低減することによりｐ型層４、耐圧保持層２２またはｎ−層３１などの電気的特性を向上させることができる。このため、電気的特性の優れた半導体装置１を実現できる。
なお、マイクロパイプの密度の測定方法としては、光学顕微鏡による観察、ＫＯＨエッチングによるエッチピット観察、などを用いることができる。また、バーガーズベクトルの向きが［０００１］である転位の密度の測定方法としては、ＫＯＨエッチングによるエッチピット観察や、Ｘ線トポグラフィーなどを用いることができる。
上記半導体装置１では、活性層（たとえばｐ型層４、耐圧保持層２２またはｎ−層３１）におけるマイクロパイプ密度が１ｃｍ-2以下であってもよい。この場合、半導体装置１において、マイクロパイプの存在に起因する動作不良の発生確率を低減できる。このため、半導体装置１の製造歩留りを向上させることができる。
上記半導体装置１では、活性層（たとえばｐ型層４、耐圧保持層２２またはｎ−層３１）における、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度は、基板２における基底面転位の密度よりも低く、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度は、基板２における刃状転位の密度よりも高くなっていてもよい。
この場合、半導体装置１の特性（リーク電流や電気的特性の長期信頼性）に比較的影響を与える基底面転位の密度が活性層において低減されているため、半導体装置１の逆方向のリーク電流を低減することができる（耐圧を向上させることができる）とともに、半導体装置１の長期信頼性を向上させることができる。具体的には、たとえば図１、図３、図４に示すように活性層上に酸化膜を形成した場合（図１のｐ型層４上に酸化膜７、８を形成した場合、あるいは図３の耐圧保持層２２上に酸化膜２６を形成した場合、あるいは図４のｐ層３２上に酸化膜７を形成した場合）に、半導体装置１の繰返し動作寿命が延びる、あるいは半導体装置１として図４に示すようなｐｎダイオードを形成した場合には、順方向電圧特性の長期信頼性が向上する（当該ｐｎダイオードの使用につれてＯＮ抵抗が上がる傾向があるが、当該ＯＮ抵抗の上昇の程度が小さく抑制される）、といった効果が得られる。なお、上述した刃状転位は、基底面転位に比べると半導体装置１の特性に対する影響が少なく、ある程度活性層に存在していても当該半導体装置１の特性の顕著な劣化を招かない。
なお、ここで基底面転位について転移線の向きが実質的に[１１−２０]であるとは、転位線の向きが[１１−２０]である場合のみならず、たとえば当該転位線の向きと[１１−２０]で示される方位とのなす角度が３０°以下、より好ましくは２０°以下である場合をいう。また、刃状転位について転位線の向きが実質的に[０００１]であるとは、転位線の向きが[０００１]である場合のみならず、たとえば当該転位線の向きと[０００１]で示される方位とのなす角度が３０°以下、より好ましくは２０°以下である場合をいう。ただし、基底面転位や刃状転位などの転位の判別は、バーガーズベクトルの向き、転位線の向き、さらにＫＯＨなどによるエッチング後の凹部（エッチピット）の形状などを綜合し、判断することができる。
上記半導体装置１において、基板２のオフ方位は＜１１−２０＞方向±５°以下の範囲であってもよい。また、炭化ケイ素からなる基板２が４Ｈ型ポリタイプのＳｉＣ基板であってもよい。また、上記半導体装置１において、基板２のオフ方位が＜０１−１０＞方向±５°以下の範囲であってもよい。この場合、上述したオフ方位は４Ｈ型ポリタイプのＳｉＣ基板における代表的なオフ方位であり、ＳｉＣ基板上へのエピタキシャル層の形成などを容易に行なうことができる。なお、オフ方位の範囲をそれぞれ±５°以下としたのは、基板スライス時の加工ばらつきを考慮したからである。
上記半導体装置１において、基板２の主表面の面方位は、面方位{０３−３８}に対しオフ角が−３°以上＋５°以下であってもよい。また、より好ましくは基板の主表面の面方位が実質的に{０３−３８}であり、さらに好ましくは基板の主表面の面方位が{０３−３８}である。ここで、基板の主表面が実質的に{０３−３８}であるとは、基板の加工精度などにより実質的に面方位が{０３−３８}とみなせるオフ角の範囲に基板の主表面の面方位が入っていることを意味し、この場合のオフ角の範囲としてはたとえば{０３−３８}に対してオフ角が±２°といった範囲である。このように、炭化ケイ素半導体装置としてＭＯＳＦＥＴを形成した場合、活性層に形成されるチャネル領域（図１のｐ型層４におけるｎ+領域５、６の間の領域、または図３ので酸化膜２６に接する部分であって、ｎ+領域２４と耐圧保持層２２との間のｐ領域２３の部分）のキャリア移動度（チャネル移動度）を大きくすることができるので、マイクロパイプの低減された活性層を利用して良好な特性の半導体装置１を得ることができる。
なお、面方位{０３−３８}に対する任意の方向でのオフ角の範囲を−３°以上＋５°以下としたのは、良好なキャリア移動度（チャネル移動度）と考えられる９０ｃｍ２／Ｖｓ程度以上のチャネル移動度を示すオフ角度の範囲が少なくとも上記範囲と考えられるためである。
上記半導体装置１において、基板２の不純物濃度は、バッファ層２１の不純物濃度より高くてもよい。また、バッファ層２１の不純物濃度は、活性層（図３の耐圧保持層２２）の不純物濃度より高くてもよい。この場合、いわゆる縦型のデバイスを形成する場合に好都合な不純物濃度分布となるため、本発明に従った炭化ケイ素半導体装置として図３に示す半導体装置１のような縦型デバイスを容易に構成できる。
この発明に従った炭化ケイ素半導体装置の製造方法では、まず、面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板２を準備する工程（基板準備工程（Ｓ１０））を実施する。当該基板２上に、炭化ケイ素からなるバッファ層２１を形成する工程(バッファ層形成工程（Ｓ２０））を実施する。バッファ層２１上に活性層を形成する工程（エピタキシャル層形成工程（Ｓ３０））を実施する。バッファ層形成工程（Ｓ２０）では、バッファ層２１におけるマイクロパイプ密度が基板２におけるマイクロパイプ密度より低く、当該バッファ層２１における、バーガーズベクトルの向きが[０００１]である転位の密度は、基板２における転位の密度より高くなる成膜条件で、バッファ層２１が形成される。具体的には、バッファ層を形成する工程では、マイクロパイプがらせん転位（バーガーズベクトルｂ＝[０００１]、転位の伸展方向がほぼ[０００１]である転位）に分解するような成膜条件で、バッファ層２１が形成される。また、当該成膜条件は、らせん転位の一部が部分転位（バーガーズベクトルｂ＝[０００１]、転位の伸展方向がほぼ[１１−２０]である転位）に転換するような成膜条件であってもよい。
このようにすれば、バッファ層２１中のマイクロパイプ密度を基板２におけるマイクロパイプ密度より低減することにより、バッファ層２１上に形成される活性層（たとえばｐ型層４または耐圧保持層２２）では、結果的にマイクロパイプ密度を基板２での当該密度に比べて低くすることができる。また、バッファ層２１におけるマイクロパイプ密度が低減することで、活性層の成長中に（バッファ層２１のマイクロパイプ欠陥に起因して）発生する活性層での欠陥の密度を低減できる。この結果、マイクロパイプ欠陥の少ない活性層を有する半導体装置１を容易に得ることができる。
上記炭化ケイ素半導体装置の製造方法において、バッファ層２１を形成する工程では、活性層（図１のエピタキシャル層３、ｐ型層４、およびｎ+領域５、６、または図３におけるｎ+領域２４、ｐ+領域２５、ｐ領域２３および耐圧保持層２２または図４におけるｎ−層３１、ｐ層３２、ｐ＋領域３３）における、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度は、基板２における基底面転位の密度よりも低く、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度は、基板２における刃状転位の密度よりも高くなる成膜条件で、バッファ層２１が形成されていてもよい。この場合、バッファ層２１上に形成される活性層において基底面転位の密度を基板２中の当該基底面転位の密度より低減することができるので、逆方向リーク電流を低減するとともに電気的特性の長期信頼性が向上した半導体装置１を得ることができる。
上記炭化ケイ素半導体装置の製造方法において、バッファ層形成工程（Ｓ２０）における成膜条件では、バッファ層２１を形成するための原料ガスにおけるケイ素原子に対する炭素原子の割合であるＣ／Ｓｉ比の値が、活性層を形成する工程であるエピタキシャル層形成工程（Ｓ３０）におけるＣ／Ｓｉ比の値より小さくなるように、原料ガスの組成および流量が決定されていてもよい。
この場合、バッファ層２１の形成時にはマイクロパイプがらせん転位に分解する反応を促進することができる。このため、バッファ層２１におけるマイクロパイプ密度を基板２におけるマイクロパイプ密度より確実に低くすることができる。また、上述のようにバッファ層２１におけるマイクロパイプ密度を基板２におけるマイクロパイプ密度より低くしておけば、結果的にバッファ層上に形成される活性層での基底面転位の密度を基板における基底面転位の密度より低くすることができる。また、当該基底面転位の密度の低下に伴って、活性層での刃状転位の密度が基板における刃状転位の密度より高くなる。
なお、上述した本発明による半導体装置は、ｐｎダイオード以外であって、基板２上にバッファ層２１を介して活性層を形成するような半導体装置であれば適用可能である。たとえば、バイポーラトランジスタ、サイリスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することができる。
（実施例１）
本発明の効果を確認するため、以下のような実験を行なった。
（試料）
実施例の試料：
実施例の試料として、主表面の面方位が（０３−３８）である４Ｈポリタイプの炭化ケイ素基板（ＳｉＣ基板）を準備した。ＳｉＣ基板のサイズは２インチであり、当該基板におけるマイクロパイプ密度は１００ｃｍ−２であった。また、当該基板におけるバーガーズベクトルの向きが[０００１]である転位の密度は１．５×１０３ｃｍ−２であった。
当該基板上に、ＳｉＣからなるバッファ層をエピタキシャル成長法により形成した。バッファ層の厚みは１μｍである。このときの成膜条件としては、ＳｉＨ４の流量を７．５ｓｃｃｍ、Ｃ３Ｈ８の流量を３ｓｃｃｍ、基板温度を１５５０℃、成長時間を１０分とした。つまり、バッファ層を形成する工程におけるＣ／Ｓｉ比の値は１．２である。
次に、当該バッファ層上に活性層としてのＳｉＣ層をエピタキシャル成長法により形成した。活性層の厚みは１０μｍである。このときの成膜条件としては、ＳｉＨ４の流量を７．５ｓｃｃｍ、Ｃ３Ｈ８の流量を５ｓｃｃｍ、基板温度を１５５０℃、成長時間を９０分とした。つまり、活性層を形成する工程におけるＣ／Ｓｉ比の値は２である。
比較例１の試料：
まず、実施例の試料と同様のＳｉＣ基板を準備した。このＳｉＣ基板上に、ＳｉＣからなるバッファ層を形成した。バッファ層の厚みは実施例の試料におけるバッファ層の厚みと同じとした。ただし、このバッファ層の成膜条件は実施例１における成膜条件と異なる。具体的には、成膜条件として、ＳｉＨ４の流量を７．５ｓｃｃｍ、Ｃ３Ｈ８の流量を５ｓｃｃｍ、基板温度を１５５０℃、成長時間を１０分とした。つまり、バッファ層を形成する工程におけるＣ／Ｓｉ比の値は２である。
次に、バッファ層上に活性層としてのＳｉＣ層を形成した。成膜条件は、実施例における活性層の成膜条件と同様とした。
比較例２の試料：
まず、実施例の試料と同様のＳｉＣ基板を準備した。このＳｉＣ基板上に、バッファ層を形成せず直接活性層としてのＳｉＣ層を直接形成した。活性層の厚みは実施例における活性層の厚みと同様とした。また、このときの成膜条件としては、ＳｉＨ４の流量を７．５ｓｃｃｍ、Ｃ３Ｈ８の流量を５ｓｃｃｍ、基板温度を１５５０℃、成長時間を９０分とした。
（測定方法）
基板のマイクロパイプ密度の測定方法としては、ＫＯＨエッチングによるエッチピット観察という方法を用いた。
また、基板のバーガーズベクトルの向きが[０００１]である転位の密度の測定方法としては、ＫＯＨエッチングによるエッチピット観察という方法を用いた。
また、活性層およびバッファ層についても、同様の手法を用いてマイクロパイプ密度および上記転位の密度を測定した。
また、実施例および比較例２については、活性層の表面状態を顕微鏡を用いて観察した。
（結果）
実施例における活性層のマイクロパイプ密度は０ｃｍ−２であり、また、バーガーズベクトルの向きが[０００１]である転位の密度は１．８×１０３ｃｍ−２であった。
また、実施例におけるバッファ層のマイクロパイプ密度は０ｃｍ−２であり、また、バーガーズベクトルの向きが[０００１]である転位の密度は１．８×１０３ｃｍ−２であった。
また、比較例１における活性層のマイクロパイプ密度は１００ｃｍ−２であり、また、バーガーズベクトルの向きが[０００１]である転位の密度は１．５×１０３ｃｍ−２であった。
また、比較例１におけるバッファ層のマイクロパイプ密度は１００ｃｍ−２であり、また、バーガーズベクトルの向きが[０００１]である転位の密度は１．５×１０３ｃｍ−２であった。
また、比較例２における活性層のマイクロパイプ密度は１００ｃｍ−２であり、また、バーガーズベクトルの向きが[０００１]である転位の密度は１．５×１０３ｃｍ−２であった。
このように、実施例の試料では活性層におけるマイクロパイプ密度が基板におけるマイクロパイプ密度より低く、また、活性層における、バーガーズベクトルの向きが[０００１]である転位の密度が、基板における当該転位の密度より高くなっている。
また、活性層の表面について観察した結果を図５および図６に示す。ここで、図５は、実施例の試料の表面状態を示す顕微鏡写真であり、図６は、比較例２の試料の表面状態を示す顕微鏡写真である。
図４に示すように、実施例の試料については、活性層の表面は平坦な形状になっていた。一方、図５に示すように、比較例２の試料については、活性層の表面において、欠陥に起因する開口部などが観察された。なお、比較例１の試料については、比較例２の試料より活性層の表面は平坦であったが、実施例の試料と比べると活性層の表面に欠陥が多少観察された。
このように、実施例の試料では、活性層のマイクロパイプ密度を低減することで、活性層表面の平坦性を向上させることができた。
（実施例２）
本発明の効果を確認するため、さらに以下のような実験を行なった。
（試料）
上述した実施例１における実施例の試料および比較例２の試料と同様の製造方法を用いて、実施例の試料および比較例の試料を準備した。
（測定方法）
基板におけるマイクロパイプ密度の測定方法としては、ＫＯＨエッチングによるエッチピット観察という方法を用いた。また、基板におけるバーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度の測定方法、および基板におけるバーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度の測定方法としても、ＫＯＨエッチングによるエッチピット観察という手法を用いた。
また、活性層およびバッファ層についても、同様の手法を用いてマイクロパイプ密度、基底面転位密度および刃状転位密度を測定した。
また、比較例について、活性層の表面状態を顕微鏡を用いて観察した。
（結果）
実施例における基板のマイクロパイプ密度は１００ｃｍ−２であり、基底面転位密度は２．５×１０3ｃｍ−２であり、刃状転位密度は１．１×１０4ｃｍ−２であった。また、実施例におけるバッファ層のマイクロパイプ密度は０ｃｍ−２であり、基底面転位密度は１．５×１０2ｃｍ−２であり、刃状転位密度は１．３×１０4ｃｍ−２であった。また、実施例における活性層のマイクロパイプ密度は０ｃｍ−２であり、基底面転位密度は１．５×１０2ｃｍ−２であり、刃状転位密度は１．３×１０4ｃｍ−２であった。
一方、比較例における基板のマイクロパイプ密度は１００ｃｍ−２であり、基底面転位密度は２．５×１０3ｃｍ−２であり、刃状転位密度は１．１×１０4ｃｍ−２であった。また、比較例におけるバッファ層のマイクロパイプ密度は１００ｃｍ−２であり、基底面転位密度は２．５×１０3ｃｍ−２であり、刃状転位密度は１．１×１０4ｃｍ−２であった。また、比較例における活性層のマイクロパイプ密度は１００ｃｍ−２であり、基底面転位密度は２．５×１０3ｃｍ−２であり、刃状転位密度は１．１×１０4ｃｍ−２であった。
このように、実施例の試料では活性層におけるマイクロパイプ密度が基板におけるマイクロパイプ密度より低く、さらに、活性層における基底面転位密度は基板における基底面転位密度より低い。一方、実施例の活性層における刃状転位密度は基板における波状転位密度より高くなっている。
また、比較例の試料における活性層表面について、ＫＯＨにてエッチングした後の状態を観察した結果を図７〜図１０に示す。図７は、比較例の活性層表面をＫＯＨエッチングした後の状態を示す顕微鏡写真である。図８は、図７に示した顕微鏡写真を説明するための模式図である。図９は、比較例の活性層表面をＫＯＨエッチングした後の状態を示す他の顕微鏡写真である。図１０は、図９に示した顕微鏡写真を説明するための模式図である。
図７〜図１０を参照して、比較例の活性層の表面では、ＫＯＨエッチングを行なうことによりマイクロパイプを示す凹部４２、基底面転位を示す凹部４１、螺旋転位を示す凹部４３、刃状転位を示す凹部４４が観察されている。マイクロパイプを示す凹部４２のサイズが最も大きく、その平面形状は（活性層の表面状態にもよるが）多角形状（正確には六角形状）であり、その最大直径は４０μｍ以上７０μｍ以下である。また、次に大きな凹部は螺旋転位を示す凹部４３であり、その平面形状は基本的に六角形状である。螺旋転位を示す凹部４３の最大直径は１０μｍ以上４０μｍ未満である。刃状転位を示す凹部４４は、上述した螺旋転位を示す凹部４３と同様にその平面形状は基本的に六角形状であるが、螺旋転位を示す凹部４３よりサイズ的に小さい。具体的には、刃状転位を示す凹部４４の最大直径は５μｍ以上１０μｍ未満である。また、基底面転位を示す凹部４１は、基底面転位の転位線の向き（［１１−２０］方向）に延びる線状の形状を有している。このように、上述した基底面転位やマイクロパイプなどはＫＯＨエッチング後の凹部４１〜４４の形状およびサイズにより容易に判別できる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、ＭＯＳＦＥＴやＤｉＭＯＳＦＥＴなど、炭化ケイ素からなる半導体層を活性層として用いる炭化ケイ素半導体装置に有利に適用される。
本発明による半導体装置を示す断面模式図である。 図１に示した半導体装置の製造方法を説明するためのフローチャートである。 本発明による半導体装置の実施の形態２を示す断面模式図である。 本発明による半導体装置の実施の形態３を示す断面模式図である。 実施例の試料の表面状態を示す顕微鏡写真である。 比較例２の試料の表面状態を示す顕微鏡写真である。 比較例の活性層表面をＫＯＨエッチングした後の状態を示す顕微鏡写真である。 図７に示した顕微鏡写真を説明するための模式図である。 比較例の活性層表面をＫＯＨエッチングした後の状態を示す他の顕微鏡写真である。 図９に示した顕微鏡写真を説明するための模式図である。
符号の説明
１ 半導体装置、２ 基板、３ エピタキシャル層、４ ｐ型層、５，６，２４ ｎ＋領域、７，８，２６ 酸化膜、１０ ゲート電極、１１ ソース電極、１２ ドレイン電極、２１ バッファ層、２２ 耐圧保持層、２３ ｐ領域、２５，３３ ｐ＋領域、２７ 上部ソース電極、３１ ｎ−層、３２ ｐ層、３４，３５ 電極。

Claims (10)

  1. 面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板と、
    前記基板上に形成され、炭化ケイ素からなるバッファ層と、
    前記バッファ層上に形成され、炭化ケイ素からなる活性層とを備え、
    前記活性層におけるマイクロパイプ密度は前記基板におけるマイクロパイプ密度より低く、
    前記活性層における、バーガーズベクトルの向きが[０００１]である転位の密度は、前記基板における前記転位の密度より高い、炭化ケイ素半導体装置。
  2. 前記活性層におけるマイクロパイプ密度は１ｃｍ-2以下である、請求項１に記載の炭化ケイ素半導体装置。
  3. 前記活性層における、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度は、前記基板における前記基底面転位の密度よりも低く、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度は、前記基板における前記刃状転位の密度よりも高い、請求項１または２に記載の炭化ケイ素半導体装置。
  4. 前記基板のオフ方位が＜１１−２０＞方向±５°の範囲である、請求項１〜３のいずれか１項に記載の炭化ケイ素半導体装置。
  5. 前記基板のオフ方位が＜０１−１０＞方向±５°の範囲である、請求項１〜３のいずれか１項に記載の炭化ケイ素半導体装置。
  6. 前記基板の主表面の面方位が、面方位{０３−３８}に対するオフ角が−３°以上＋５°以下である、請求項５に記載の炭化ケイ素半導体装置。
  7. 前記基板の不純物濃度は、前記バッファ層の不純物濃度より高く、
    前記バッファ層の不純物濃度は、前記活性層の不純物濃度より高い、請求項１〜６のいずれか１項に記載の炭化ケイ素半導体装置。
  8. 面方位{０００１}に対しオフ角が５０°以上６５°以下である、炭化ケイ素からなる基板を準備する工程と、
    前記基板上に、炭化ケイ素からなるバッファ層を形成する工程と、
    前記バッファ層上に活性層を形成する工程とを備え、
    前記バッファ層を形成する工程では、前記バッファ層におけるマイクロパイプ密度が前記基板におけるマイクロパイプ密度より低く、前記バッファ層における、バーガーズベクトルの向きが[０００１]である転位の密度は、前記基板における前記転位の密度より高くなる成膜条件で、前記バッファ層が形成される、炭化ケイ素半導体装置の製造方法。
  9. 前記バッファ層を形成する工程では、前記活性層における、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[１１−２０]である基底面転位の密度は、前記基板における前記基底面転位の密度よりも低く、バーガーズベクトルの向きが[１１−２０]で、転位線の向きが実質的に[０００１]である刃状転位の密度は、前記基板における前記刃状転位の密度よりも高くなる成膜条件で、前記バッファ層が形成される、請求項８に記載の炭化ケイ素半導体装置の製造方法。
  10. 前記バッファ層を形成する工程における前記成膜条件では、前記バッファ層を形成するための原料ガスにおける珪素原子に対する炭素原子の割合であるＣ／Ｓｉ比の値が、前記活性層を形成する工程における前記Ｃ／Ｓｉ比の値より小さくなるように、前記原料ガスの組成および流量が決定されている、請求項８または９に記載の炭化ケイ素半導体装置の製造方法。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011092808A1 (ja) * 2010-01-27 2011-08-04 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
TW201044586A (en) * 2009-03-27 2010-12-16 Sumitomo Electric Industries Mosfet and method for manufacturing mosfet
WO2010110252A1 (ja) * 2009-03-27 2010-09-30 住友電気工業株式会社 Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
CN102422425A (zh) * 2009-05-11 2012-04-18 住友电气工业株式会社 绝缘栅双极晶体管
CN102334176A (zh) * 2009-12-16 2012-01-25 住友电气工业株式会社 碳化硅衬底
KR20120117735A (ko) * 2010-01-19 2012-10-24 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치 및 그 제조 방법
EP3869537A1 (en) 2010-03-23 2021-08-25 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
JP2011233669A (ja) * 2010-04-27 2011-11-17 Sumitomo Electric Ind Ltd 半導体装置
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置
DE112011102528T5 (de) * 2010-07-29 2013-06-27 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Substrat, Halbleitervorrichtung und Verfahren zum Herstellen derselben
JP2012089639A (ja) * 2010-10-19 2012-05-10 Sumitomo Electric Ind Ltd 単結晶炭化珪素基板を有する複合基板
JP2012109348A (ja) * 2010-11-16 2012-06-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2012253291A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
KR20130076365A (ko) * 2011-12-28 2013-07-08 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 제조 방법 및 탄화규소 에피 웨이퍼
US8860040B2 (en) * 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
US9018639B2 (en) 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
US11309389B2 (en) 2012-11-30 2022-04-19 Lx Semicon Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9017804B2 (en) * 2013-02-05 2015-04-28 Dow Corning Corporation Method to reduce dislocations in SiC crystal growth
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP6289952B2 (ja) 2014-03-19 2018-03-07 株式会社東芝 ＳｉＣエピタキシャル基板の製造方法、半導体装置の製造方法
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
KR102106722B1 (ko) * 2015-07-29 2020-05-04 쇼와 덴코 가부시키가이샤 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법
DE112016004600B4 (de) * 2015-10-07 2025-10-23 Sumitomo Electric Industries, Ltd. Epitaktisches Siliziumkarbidsubstrat, Verwendung des Siliziumkarbidsubstrats und Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
JP7318424B2 (ja) * 2019-09-02 2023-08-01 株式会社レゾナック ＳｉＣ基板の評価方法、ＳｉＣエピタキシャルウェハの製造方法及びＳｉＣデバイスの製造方法
EP3817044A1 (en) * 2019-11-04 2021-05-05 Infineon Technologies Austria AG Semiconductor package with a silicon carbide power semiconductor chip diffusion soldered to a copper leadframe part and a corresponding manufacturing method
USD956222S1 (en) 2020-08-21 2022-06-28 Stryker European Operations Limited Surgical bur assembly

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60033829T2 (de) * 1999-09-07 2007-10-11 Sixon Inc. SiC-HALBLEITERSCHEIBE, SiC-HALBLEITERBAUELEMENT SOWIE HERSTELLUNGSVERFAHREN FÜR EINE SiC-HALBLEITERSCHEIBE
JP4581270B2 (ja) * 2001-03-05 2010-11-17 住友電気工業株式会社 ＳｉＣ半導体のイオン注入層及びその製造方法
JP4872158B2 (ja) * 2001-03-05 2012-02-08 住友電気工業株式会社 ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
JP3776374B2 (ja) * 2002-04-30 2006-05-17 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法，並びにエピタキシャル膜付きＳｉＣウエハの製造方法
KR100984261B1 (ko) 2002-03-19 2010-09-30 자이단호징 덴료쿠추오켄큐쇼 SiC 결정의 제조 방법 및 SiC 결정
US6783592B2 (en) * 2002-10-10 2004-08-31 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Lateral movement of screw dislocations during homoepitaxial growth and devices yielded therefrom free of the detrimental effects of screw dislocations
US20070290211A1 (en) * 2004-03-26 2007-12-20 The Kansai Electric Power Co., Inc. Bipolar Semiconductor Device and Process for Producing the Same
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
JP4442366B2 (ja) * 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same

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