JP5529595B2

JP5529595B2 - 半導体装置及びその製造方法

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Publication number: JP5529595B2
Application number: JP2010056391A
Authority: JP
Inventors: 政也岡田; 誠木山; 富仁宮崎; 誠司八重樫; 健中田
Original assignee: Sumitomo Electric Device Innovations Inc; Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Device Innovations Inc; Sumitomo Electric Industries Ltd
Priority date: 2009-07-30
Filing date: 2010-03-12
Publication date: 2014-06-25
Anticipated expiration: 2030-03-12
Also published as: JP2011049521A

Description

本発明は半導体装置およびその製造方法に関し、特に、縦型構造を有する電力制御用トランジスタに関する。

従来の縦型電界効果トランジスタ（ＦＥＴ）１００の断面図を図９に示す。縦型ＦＥＴ１００は、ＧａＮ基板１１０、ＧａＮ系半導体層１２０、再成長層１２７、開口部１２８、ソース電極１３０、ゲート電極１３２、及びドレイン電極１３４により構成されている。

ＧａＮ基板１１０上に形成されているＧａＮ系半導体層１２０の一部には、開口部１２８が形成されている。また、開口部１２８の側面及び底面に沿って、再成長層１２７が形成されている。なお、ＧａＮ系半導体層１２０は、ｎ型ＡｌＧａＮバッファ層１１２、ｎ型ＧａＮドリフト層１１４、ｐ型ＧａＮバリア層１１６、及びｎ型ＧａＮキャップ層１１８により構成されている。開口部１２８は、ｐ型ＧａＮバリア層１１６の一部を除去して形成されている。また、開口部１２８は、底面がｎ型ＧａＮドリフト層１１４に到達するように形成されている。再成長層１２７は、ＧａＮ電子走行層１２２、ＡｌＮ中間層１２４、及びＡｌＧａＮ電子供給層１２６により構成されている。

これにより、ＧａＮ電子走行層１２２とＡｌＧａＮ電子供給層１２６を再成長することによりＡｌＧａＮ電子走行層１２６の２ＤＥＧの電子移動度を向上させることができる。また、ｐ型ＧａＮバリア層１１６を有することにより、ピンチオフ特性を改善することができる。

縦型ＦＥＴ１００は、以下のようにして製造される。ＧａＮ基板１１０上に、ＧａＮ系半導体層１２０として、ｎ型ＡｌＧａＮバッファ層１１２、ｎ型ＧａＮドリフト層１１４、ｐ型ＡｌＧａＮバリア層１１６、及びｎ型ＧａＮキャップ層１１８を形成する。

そして、ｎ型ＧａＮキャップ層１１８上に、スパッタ法により酸化シリコン膜を形成する。その後、通常の露光技術を用い所定領域にフォトレジストを形成する。緩衝フッ酸を用いたウエットエッチングにより、所定領域の酸化シリコン膜を除去する。その後、酸素を用いたアッシングにより、酸化シリコン膜上のレジストを除去する。酸化シリコン膜をマスクに塩素系のガスを用いたＲＩＥ(反応性イオンエッチング)法により、ｎ型ＧａＮキャップ層１１８、ｐ型ＧａＮバリア層１１７、並びにｎ型ＧａＮドリフト層１４の一部をエッチングし、開口部１２８を形成する。このとき、開口部１２８の側面には、ｎ型ＧａＮキャップ層１１８、ｐ型ＧａＮバリア層１１７、並びにｎ型ＧａＮドリフト層１１４の一部が露出する。マスクに使用した酸化シリコン膜を、緩衝フッ酸を用いたウエットエッチングにより除去する。さらに、開口部１２８の側面のＧａＮ系半導体層１２０の結晶表面を清浄化するため、フッ化アンモニウム（ＮＨ_４Ｆ）水溶液による洗浄および塩酸（ＨＣｌ）水溶液による洗浄を連続して行う。

その後、開口部１２８の側面に、ＧａＮ電子走行層１２２、ＡｌＮ中間層１２４、ＡｌＧａＮ電子供給層１２６を形成する。さらに、ソース電極１３０、ゲート電極１３２を形成する。(特許文献１)

特開２００６−２８６９４２号公報

従来の縦型ＦＥＴ１００では、以下に示す改善すべき点がある。縦型ＦＥＴ１００では、開口部１２８を形成するにあたり、ＲＩＥ(反応性イオンエッチング)法を用いている。ＲＩＥは、ドライエッチングに分類される微細加工技術の一つである。ＲＩＥでは、反応室内で電磁波等を用いてエッチングガスをプラズマ化し、プラズマ中のイオン種やラジカル種を試料方向に加速し、衝突させるエッチング方法である。ＲＩＥによって形成された開口部１２８の側面は、エッチングダメージが残る荒れた面となる。このため、チャネルとして形成した再成長層１２７の電気的特性が劣化する、という改善すべき点がある。

また、縦型ＦＥＴ１００では、開口部１２８の傾斜した側面に、ＧａＮ電子走行層１２２、ＡｌＮ中間層１２４、ＡｌＧａＮ電子供給層１２６を用いたＡｌＧａＮ／ＧａＮヘテロ接合を形成している。ＡｌＧａＮ／ＧａＮヘテロ接合では、自発分極及びピエゾ分極によって内部電界が生じ、ヘテロ接合に高密度のシートキャリアが発生する。このため、縦型ＦＥＴ１００において、ノーマリオフを実現することは難しい、という改善すべき点がある。

本発明は、チャネル層におけるキャリア移動度が高く、また、ノーマリオフを実現する半導体装置を提供することを目的とする。

本発明の半導体装置は、主面が｛ 0 0 0 1｝面である基板上に形成され、開口部を有する半導体層と、上記半導体層の上記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、上記電子走行層に沿って形成され、上記電子走行層よりバンドギャップが大きい電子供給層、を有する半導体装置であって、上記半導体層の上記側面または境界面は、鉛直な｛ 1-1 0 0｝面の面Ｓ１と、該面Ｓ１の間を補完するように傾斜して位置する面Ｓ３とが、混在して形成され、面Ｓ３が｛ 1-1 0 0｝面と異なる別の面である。境界面は、ｍ面｛1-100｝を主体に含み、その他に所定の面を含む。その他の所定の面としては、たとえばｃ面｛0001｝などであってもよい。また、基板は、導電性でも、非導電性でもよい。導電性基板の場合は、ドレイン電極は、その導電性基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
半導体層としては、一般的には、ＧａＮ系半導体層を用いるが、これに限定されるものではない。とくＧａＮ系半導体層とした場合、上記のＧａＮ系半導体層は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系半導体層の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。すなわち上記の「基板」は、広い意味に解釈することとする。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。

上記境界面は、少なくとも一部に、｛ 1-1 0 0｝面を含ませる。したがって、ＧａＮ等の｛ 1-1 0 0｝面上に電子走行層を形成することが可能となる。
ＧａＮ等の｛ 1-1 0 0｝面は無極性面である。従って、たとえば、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを境界面上に再成長させる場合、｛ 1-1 0 0｝面上のＡｌＧａＮ／ＧａＮヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、境界面の多くの領域を｛ 1-1 0 0｝面とすることで、半導体装置においてノーマリオフを実現することが容易となる。

また、｛ 1-1 0 0｝面は凹凸が少ない。よって、｛ 1-1 0 0｝面上に再成長させた電子走行層も凹凸が少なくなるため、キャリア（電子）が受ける散乱が小さくなる。よって、電子走行層における電子の移動度が高くなり、半導体装置の周波数特性が向上する。

さらに、電子走行層を凹凸が大きい面に再成長させる場合に比べ、電子走行層における電界の局部的集中を緩和することができる。よって、電子走行層及び電子供給層におけるリーク電流を低減することができる。このリーク電流の低減により、半導体装置の耐圧を向上させることができる。

本発明の半導体装置では、上記境界面には、上記｛ 1-1 0 0｝面と所定の別の面とが混在しているものである。境界面は、深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のｍ面、または上記別の面が出ている。これにより、境界面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。

本発明の半導体装置では、上記開口部における半導体層の上記側面は、異方性エッチングにより形成されている。異方性エッチングを用いることによって、容易に｛ 1-1 0 0｝面を含む境界面を形成することができる。

また、半導体層に開口部を形成する際にドライエッチングたとえばプラズマＲＩＥ等を用いていることによって荒れた、凹凸が大きい境界面が形成されている場合、そのような境界面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制することができる。このリークパスのさらなる低減により、半導体装置の耐圧特性がより向上する。

本発明の半導体装置では、上記第１のｎ型半導体層上にｐ型半導体層が形成される構成をとることができる。これにより、ｐ型半導体層によるバックゲート効果により、半導体装置のピンチオフ特性を改善することができる。

特に、ＧａＮよりバンドギャップが大きいＡｌＧａＮ層をｐ型半導体層として用いることによって、ピンチオフ特性をさらに改善することができる。

本発明の半導体装置では、上記電子走行層は、ＧａＮ若しくはＩｎＧａＮにより構成されており、上記電子供給層は、ＡｌＧａＮにより構成することができる。これにより、良好なヘテロ構造を形成することができる。

本発明の半導体装置では、上記電子走行層と上記電子供給層の間にＡｌＮ層を形成してもよい。これにより、電子走行層と電子供給層との間の界面での電子の散乱を抑制する。これにより、電子走行層における電子の移動度を向上させることができる。ひいては、半導体装置のオン抵抗を低減することができる。

本発明の半導体装置では、上記基板は、ＧａＮ基板、ＳｉＣ基板、Ｓｉ基板、もしくはサファイア基板等とすることができる。これにより、基板上に｛ 0 0 0 1｝面を成長面とするＧａＮをエピタキシャル成長させることができる。これにより、基板に対して垂直な面は｛ 1-1 0 0｝面となることから、異方性エッチング等により開口部に｛ 1-1 0 0｝面を露出させることが可能となる。

本発明の半導体装置の製造方法では、上記半導体層に、ドライエッチングにより、開口部を形成する工程（ｂ）を実施した後、上記開口部に異方性エッチングを施す工程（ｃ）を実施する。工程（ｃ）では、開口部の前記半導体層の側面を、鉛直な｛ 1-1 0 0｝面の面Ｓ１と、該面Ｓ１の間を補完するように傾斜して位置する面Ｓ３とが、混在するように形成し、面Ｓ３を｛ 1-1 0 0｝面と異なる別の面とする。これにより、容易に｛ 1-1 0 0｝面を含む側面を形成することができる。また、半導体層に開口部を形成する際にドライエッチングにより荒れた、凹凸が大きい開口部面が形成されているので、そのような開口部面における荒れた、凹凸が大きい部分を容易に除去することができる。これにより、欠陥を介したリークパスの発生を抑制する半導体装置を製造することができる。このリークパスのさらなる低減により、耐圧特性がより向上した半導体装置を製造することができる。

本発明の半導体装置の製造方法では、上記工程（ｃ）において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いることができる。これにより、容易に異方性ウエットエッチングを実施することができる。

上記の半導体装置の製造方法において、工程（ｃ）において、ドライエッチングを用いて、エッチングレートを１０ｎｍ／ｍｉｎ以下としてもよい。ドライエッチングのエッチングレートを上記の範囲に小さくすることによってもマイルドなエッチングが可能であり、損傷が生じた結晶を除去して、かつ開口部に｛ 1-1 0 0｝面を露出させることが可能となる。

上記の半導体装置の製造方法の工程（ｃ）において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを１０ｎｍ／ｍｉｎ以下とすることができる。これによって、ウエットエッチングとドライエッチングとを組み合わせることで、能率良く、損傷のない結晶表面を得ることができる。

本発明の半導体装置の製造方法では、上記工程（ａ）は、ｐ型半導体層を形成する工程を含み、上記工程（ｂ）は、少なくとも上記ｐ型半導体層を除去する工程を含んでいる。これにより、ｐ型半導体層によるバックゲート効果により、ピンチオフ特性を改善した半導体を製造することができる。

本発明の半導体装置及びその製造方法によれば、ノーマリオフの半導体装置を実現することができる。つまり、省電力な半導体装置を実現することができる。また、チャネルにおける移動度が高く、周波数特性に優れた半導体装置を実現することができる。さらに、耐圧特性が高い半導体装置を実現することができる。

実施の形態に係る縦型ＦＥＴの断面図である。図１の縦型ＦＥＴの平面図である。図１の縦型ＦＥＴの開口部境界面の拡大断面図である。（ａ）、（ｂ）は、実施の形態に係る縦型ＦＥＴの製造工程を示す断面図である。（ａ）、（ｂ）は、実施の形態に係る縦型ＦＥＴの製造工程を示す断面図である。（ａ）、（ｂ）は、実施の形態に係る縦型ＦＥＴの製造工程を示す断面図である。縦型ＦＥＴの製造工程における平面図である。（ａ）、（ｂ）は、順に、ＧａＮ基板のプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すＳＥＭ写真図である。従来の縦型ＦＥＴの断面図である。

（実施の形態１）
−縦型電界効果トランジスタ１の構造−
本発明に係る縦型電界効果トランジスタ（ＦＥＴ）１の断面図を図１に示す。縦型ＦＥＴ１は、ＧａＮ基板１０、ＧａＮ系半導体層２０、再成長層２７、開口部２８、ソース電極３０、ゲート電極３２、及びドレイン電極３４により構成されている。縦型ＦＥＴ１では、電子は、ソース電極３０からＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層１４、ｎ型ＡｌＧａＮバッファ層１２を介して、ドレイン電極３４へと、縦方向に流れる。

ＧａＮ基板１０は導電性を有している基板である。ＧａＮ系半導体層２０は、ＧａＮ基板１０上に形成されている。ＧａＮ系半導体層２０の一部に開口部２８が形成されている。また、ＧａＮ系半導体層２０における開口部２８の側面に沿って、再成長層２７が形成されている。以下、開口部２８の側面と再成長層２７との境界面を、開口部境界面または単に境界面と記す。

ＧａＮ系半導体層２０は、ｎ型ＡｌＧａＮバッファ層１２、ｎ型ＧａＮドリフト層１４、ｐ型ＧａＮバリア層１６、及びｎ型ＧａＮキャップ層１８により構成されている。ｎ型ＧａＮドリフト層１４は、ｎ型ＡｌＧａＮバッファ層１２上に形成されている。ｐ型ＧａＮバリア層１６は、ｎ型ＧａＮドリフト層１４上に形成されている。ｎ型ＧａＮキャップ層１８は、ｐ型ＧａＮバリア層１６上に形成されている。このように、ｐ型ＧａＮバリア層１６を形成することによって、バックゲート効果によりピンチオフ特性を改善することができる。

なお、ｐ型ＧａＮバリア層１６に代えてｐ型のＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができる。結果として、縦型ＦＥＴ１のピンチオフ特性を改善することができる。

開口部２８は、ｐ型ＧａＮバリア層１６の一部を除去して形成されている。また、開口部２８は、底面がｎ型ＧａＮドリフト層１４に到達するように形成されている。

再成長層２７は、ＧａＮ電子走行層２２、ＡｌＮ中間層２４、及びＡｌＧａＮ電子供給層２６により構成されている。つまり、再成長層２７は、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有している。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）の電子濃度が向上し、よりオン抵抗を低減することができる。

なお、ＡｌＮ中間層２４は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１のオン抵抗を低減することができる。

電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。

ソース電極３０は、ｎ型ＧａＮキャップ層１８上の所定の位置に形成されている。ゲート電極３２は、開口部２８内に形成されている。また、ドレイン電極３４は、ＧａＮ基板１０の裏面に形成されている。

図２に図１におけるＸ−Ｘ断面を示す。再成長層２７の平面形状は正六角形リングである。ゲート電極３２の平面形状は正六角形である。再成長層２７は、ゲート電極の外周面に形成されている。

−開口部境界面の構造−
次に、開口部境界面の領域Ｃにおける断面拡大図を図３に示す。図３に示すように、開口部境界面は、複数のほぼ鉛直な面Ｓ１と、各面Ｓ１の間を補完するように形成された傾斜した面Ｓ３とが、開口部境界面の傾斜方向（傾斜角度θ）に混在して形成されている。

縦型ＦＥＴ１では、ＧａＮ基板１０上に、六方晶のＧａＮ、ＡｌＧａＮを｛ 0 0 0 1｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮキャップ層１８における鉛直な面Ｓ１は、｛ 1-1 0 0｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２（後述）、ＡｌＧａＮ電子供給層２６（後述）を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ／ＧａＮヘテロ界面に生じない。よって、縦型ＦＥＴ１においては、よりノーマリオフに近づけることが可能となる。

図３における開口部境界面の傾斜角θが９０度に近いほど、断面界面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１においてノーマリオフを実現するためには、傾斜角θが９０度に近い方が好ましい。なお、ｐ型ＧａＮバリア層１６における開口部境界面ついては、ｎ型ＧａＮキャップ層１８と同様であるため詳細な記載は省略する。

−縦型電界効果トランジスタ１の製造方法−
次に縦型ＦＥＴ１の製造方法について図４〜図６を用いて説明する。まず、図４（ａ）に示すように、導電性ＧａＮ基板１０の上に、ＧａＮ系半導体層２０として、ｎ型ＡｌＧａＮバッファ層１２、ｎ型ＧａＮドリフト層１４、ｐ型ＡｌＧａＮバリア層１６、及びｎ型ＧａＮキャップ層１８を形成する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。なお、ＭＯＣＶＤ法でなくともＭＢＥ(分子線エピタキシャル)法を用いても良い。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚は、それぞれ０．５μｍ、４．０μｍ、０．５μｍおよび０．３μｍである。さらに、各層のキャリア濃度は、それぞれ、１．０×１０^１７ｃｍ^-３、１．０×１０^１６ｃｍ^−３、５．０×１０^１６ｃｍ^−３および５．０×１０^１７ｃｍ^−３である。また、バッファ層１２およびバリア層１６のＡｌＮ混晶比は、それぞれ０．０６および０．０９である。

次に、図４（ｂ）に示すように、ｎ型ＧａＮキャップ層１８上に、通常の露光技術を用いて、所定領域にレジストマスクＭ１を形成する。ここで形成するレジストマスクＭ１は、平面形状が六角形リング、断面形状が台形（メサ型）である。

その後、図５（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ型ＧａＮキャップ層１８、ｐ型ＧａＮバリア層１６並びにｎ型ＧａＮドリフト層１４の一部をエッチングし、開口部２８を形成する。これにより、ｎ型ＧａＮキャップ層１８、ｐ型ＧａＮバリア層１６、及びｎ型ＧａＮドリフト層１４の開口部境界面（端面、側面または露出面）は外部に露出する。この時点で、開口部境界面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）に亘って、エッチングダメージが発生している。なお、開口部２８の側面は、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。

ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。

続いて、水酸化カリウム（ＫＯＨ）水溶液、アンモニア水（ＮＨ_４ＯＨ）、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などの塩基性溶液、のいずれか一つをエッチング液として、開口部端面の異方性ウエットエッチングを行うことで、高密度プラズマを用いたＲＩＥによって開口部端面に生じたエッチングダメージを除去するのがよい。ＴＭＡＨ水溶液を用いる場合には、８０℃、数分〜数時間のエッチングするのがよい。
またウエットエッチングではなく、ドライエッチングにおけるエッチングレートを１０ｎｍ／ｍｉｎ以下にした低レートまたはマイルドなドライエッチングによっても、上記のエッチングダメージを除去することができる。状況に応じて適切なエッチング法を使い分けるのがよい。同時に、ｎ型ＧａＮキャップ層１８、ｐ型ＧａＮバリア層１７の端面の一部にそれぞれのｍ面を露出させる。

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部境界面に対するｍ面の割合は製造する縦型ＦＥＴ１の特性によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特性が得られるようなエッチングの条件で行えばよい。

上述のように、異方性ウエットエッチングを行うためのエッチング液は、ＫＯＨ水溶液、ＮＨ_４ＯＨ水溶液、ＴＭＡＨ水溶液などのいずれかでよい。エッチング液として、基板の材質に応じて適切なものを用いればよい。

さらに、フッ化アンモニウム（ＮＨ_４Ｆ）水溶液による洗浄および塩酸（ＨＣｌ）水溶液による洗浄を連続して行い、開口部境界面の結晶表面を清浄する。図５（ｂ）における矢印ａ１方向から見た平面図を図７に示す。開口部２８は、平面形状が六角形となる。開口部２８の側面は、ｎ型ＧａＮキャップ層１８及びｐ型ＧａＮバリア層１６の開口部境界面により構成される。また、開口部２８の底面は、ｎ型ＧａＮドリフト層１４によって構成される。

次に、図６（ａ）に示すように、ＧａＮ電子走行層２２、ＡｌＮ中間層２４、及びＡｌＧａＮ電子供給層２６を、順次、開口部境界面に沿って形成する。再成長層２７として、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。その後、成長温度を１０８０℃として、ＡｌＮ中間層２４を、ＡｌＧａＮ電子供給層２６を形成する。すなわち、開口部境界面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層２４、及びＡｌＧａＮ電子供給層２６の厚さは、それぞれ１００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。

再成長は、開口部２８の側面での成長速度の低下を避けるため、ＧａＮ系半導体層２０の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層２４および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくともＭＢＥ(分子線エピタキシャル)法を用いても良い。

図６（ｂ）に示すように、ソース電極３０、ゲート電極３２、ドレイン電極３４を形成する。ソース電極の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、ｎ型ＧａＮキャップ層１８の平坦面上にＴｉ／Ａｌ膜を形成する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とｎ型ＧａＮキャップ層１８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極３０を形成することができる。

なお、ソース電極３０としては、Ｔｉ／Ａｌ以外にもＧａＮ系半導体層２０とオーミックコンタクトする金属であれば良い。また、ソース電極３０としてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層２４を除去することが好ましい。この場合、中間層２４による電子のバリアがなく、オーミックコンタクトの抵抗を０．２Ωｍｍに低減することができる。

ゲート電極３２の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部２８に形成したＡｌＧａＮ電子供給層２６に沿ってＮｉ／Ａｕ膜を形成する。

なお、ゲート電極３２としては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極３２を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をスパッタ法を用いて、開口部２８内のＡｌＧａＮ電子供給層２６に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。

その後、ゲート電極３２およびソース電極３０に接続する配線層(図示せず)、及びトランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用い除去する。以上によりウェーハ表面の製造工程が完了する。

ドレイン電極３４の形成にあたっては、まず、ウェーハ表面をフォトレジストで保護する。ＧａＮ基板１０の裏面を、研削装置により、基板厚が１００ｕｍまで研削する。蒸着法を用い、Ｎｉ／Ａｌ膜を形成する。ウェーハ表面のフォトレジストを、８５０℃の温度で３０秒間熱処理し、酸素アッシングにより除去する。これにより、ＧａＮ基板１０とドレイン金属３４が合金を形成し、基板１０とドレイン金属３４がオーミックコンタクトする。以上により実施例１に係る縦型ＦＥＴ１が完成する。

なお、ドレイン電極３４をＧａＮ基板１０の裏面に形成しているが、ｎ型ＧａＮドリフト層１４においてソース電極３０と相対する面にドレイン電極３４を形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層１４とＧａＮ基板１０との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。また、本実施形態のように基板の裏面側にドレイン電極を形成する場合は、基板として、ＧａＮ基板以外に、例えば、ＳｉＣ基板や、Ｓｉ基板等の導電性を有する基板を用いる。おもて面側にドレイン電極を形成する場合は、基板は導電性を有していなくともよい。例えば、ＧａＮ基板、ＳｉＣ基板、Ｓｉ基板に加え、サファイア基板等の絶縁性基板を使用してもよい。これらを用いることにより結晶性の良いＧａＮ系半導体層が形成される。

−実施の形態の効果−
ｐ型ＧａＮバリア層１６及びｎ型ＧａＮキャップ層１８の開口部境界面がｍ面を含むように構成したことにより、以下の効果が得られる。

開口部境界面上には、無極性面であるｍ面が露出する。このため、ｍ面を成長面として、ＧａＮ電子走行層２２（後述）、ＡｌＧａＮ電子供給層２６（後述）を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ／ＧａＮヘテロ界面に生じない。よって、縦型ＦＥＴ１においては、よりノーマリオフに近づけることが可能となる。つまり、常時オフ状態にあり、入力があった瞬間に電源を投入して処理を済ませ、すぐにオフに戻るノーマリオフ型の縦型ＦＥＴ１を提供することが可能となる。つまり、待機時電力ゼロの縦型ＦＥＴ１の提供が可能となり、低電力化を図ることが可能となる。

また、ｍ面はａ面等に比較してエッチング速度が遅い。このため、エッチングによってパターニングすると、開口部境界面のｍ面部分は、凹凸の小さい平面となる。したがって、開口部境界面における凹凸が大きい場合に比べ、電界の局部的集中が緩和される。よって、縦型ＦＥＴ１の再成長層２７におけるリーク電流を低減することができる。このリーク電流の低減により、縦型ＦＥＴ１の耐圧が向上する。

また、開口部境界面上に再成長させるＧａＮ電子走行層２２の凹凸が小さいことで、キャリア（電子）が受ける散乱も小さくなる。よって、チャネルにおける電子移動度が高くなり、パワーデバイスである縦型ＦＥＴ１の動作特性が向上する。

図８（ａ）、（ｂ）は、順に、ＧａＮのプラズマエッチング時の側面と、ウエットエッチング後の側面とを示すＳＥＭ写真図である。図８（ａ）に示すように、プラズマエッチングにより、ｃ面ＧａＮ層を、ｍ面とａ面とが現れるようにパターニングする。
一方、図８（ｂ）に示すように、２時間のウエットエッチング後には、ａ面であった部分にもｍ面が現れる。ｍ面とａ面とが交差するコーナー部には、広いｍ面が現れる。ｍ面は、極めて平坦で、表面が滑らかである。

よって、ｐ型ＧａＮバリア層１６及びｎ型ＧａＮキャップ層１８の開口部境界面にｍ面が露出するように、異方性エッチングを行えば、より平滑な開口部端面を得ることができる。よって、上述の耐圧向上効果がより確実に得られる。なお、異方性エッチングにより開口部端面におけるｍ面の占める割合が大きくなるほど、開口部端面は、より垂直に近づく。

しかも、ウエットエッチングにより、プラズマエッチングの際に生じた加工ダメージが低減される。よって、欠陥を介したリークパスの発生が抑制される。このリークパスのさらなる低減により、縦型ＦＥＴ１の耐圧特性がより向上する。

上記実施形態においては、半導体層としてＧａＮ基板１０およびＧａＮ系半導体層２０を設けた例について説明した。しかし、本発明の縦型ＦＥＴは、ＧａＮ、ＡｌＮなど、他の稠密六方型結晶構造を有する半導体基板に対しても適用することができる。

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。

本発明は、ヘテロ構造のＨＥＭＴによってチャネルを形成することで電子移動度を高め、とくに開口部側面に平滑なｍ面を出すことで、さらに電子移動度を向上させ、かつノーマリーオフをより高いレベルで実現することができる。

１０ＧａＮ基板
１２ｎ型ＡｌＧａＮバッファ層
１４ｎ型ＧａＮドリフト層
１６ｐ型ＧａＮバリア層
１８ｎ型ＧａＮキャップ層
２０ＧａＮ系半導体層
２２ＧａＮ電子走行層
２４ＡｌＮ中間層
２６ＡｌＧａＮ電子供給層
２７再成長層
２８開口部
３０ソース電極
３２ゲート電極
３４ドレイン電極

Claims

主面が｛ 0 0 0 1｝面である基板上に形成され、開口部を有する半導体層と、
前記半導体層の前記開口部の側面を境界面として、該境界面に沿って形成される電子走行層と、
前記電子走行層に沿って形成され、前記電子走行層よりバンドギャップが大きい電子供給層と、
前記開口部に形成されるゲート電極と、
前記半導体層上に形成されるソース電極と、
前記基板上または下に形成されるドレイン電極と、を有する半導体装置であって、
前記半導体層の前記側面または境界面は、鉛直な｛ 1-1 0 0｝面の面Ｓ１と、該面Ｓ１の間を補完するように傾斜して位置する面Ｓ３とが、混在して形成され、前記面Ｓ３が前記｛ 1-1 0 0｝面と異なる別の面である、半導体装置。
請求項１に記載の半導体装置において、前記開口部における前記半導体層の前記側面は、異方性エッチングにより形成されている、半導体装置。
請求項１または２に記載の半導体装置において、前記半導体層は、第１のｎ型半導体層、前記第１のｎ型半導体層上に形成されるｐ型半導体層、及び前記ｐ型半導体層上に形成される第２のｎ型半導体層、を有し、前記開口部は、前記第２のｎ型半導体層から前記第１のｎ型半導体層に届くように設けられており、前記電子走行層は、前記ｐ型半導体層の前記側面に形成されている、半導体装置。
請求項３に記載の半導体装置において、前記ｐ型半導体層は、ＧａＮ層とＡｌＧａＮ層の少なくとも一方を有している、半導体装置。
請求項１〜４のうちいずれか１つに記載のいずれかの半導体装置において、前記電子走行層は、ＧａＮ若しくはＩｎＧａＮにより構成されており、前記電子供給層は、ＡｌＧａＮにより構成されている、半導体装置。
請求項１〜５のうちいずれか１つに記載のいずれかの半導体装置において、前記電子走行層と前記電子供給層の間に形成されるＡｌＮ層を有する、半導体装置。
請求項１〜６のうちいずれか１つに記載のいずれかの半導体装置において、前記基板は、ＧａＮ基板、ＳｉＣ基板、Ｓｉ基板、若しくはサファイア基板により構成されている、半導体装置。
主面が｛ 0 0 0 1｝面である基板上に半導体層を形成する工程（ａ）と、
前記半導体層に、ドライエッチングにより、開口部を形成する工程（ｂ）と、
前記開口部に異方性エッチングを施す工程（ｃ）と、
前記開口部の側面に電子走行層および電子供給層を形成する工程（ｄ）と、
前記電子供給層上にゲート電極を形成する工程（ｅ）と、
前記半導体層上にソース電極を形成する工程（ｆ）と、
前記基板の上または下にドレイン電極を形成する工程（ｇ）と、を含み、
前記工程（ｃ）では、前記開口部の前記半導体層の側面を、鉛直な｛ 1-1 0 0｝面の面Ｓ１と、該面Ｓ１の間を補完するように傾斜して位置する面Ｓ３とが、混在するように形成し、前記面Ｓ３を前記｛ 1-1 0 0｝面と異なる別の面とする半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、前記工程（ｃ）において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用いる、半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、前記工程（ｃ）において、ドライエッチングを用い、エッチングレートを１０ｎｍ／ｍｉｎ以下とする、半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、前記工程（ｃ）において、水酸化テトラメチルアンモニウム水溶液、水酸化カリウム水溶液、およびアンモニア水、のいずれか、またはこれらの混合液を用い、かつ、ドライエッチングを用い、エッチングレートを１０ｎｍ／ｍｉｎ以下とする、半導体装置の製造方法。
請求項８〜１１のいずれか１つに記載の半導体装置の製造方法において、前記工程（ｃ）において、前記面Ｓ１が前記開口部の側面に占める割合が大きくなって前記面Ｓ１と面Ｓ２とが混在するときに前記異方性エッチングをとめる、半導体装置の製造方法。
請求項８〜１２のいずれか１つに記載の半導体装置の製造方法において、前記工程（ａ）は、ｐ型半導体層を形成する工程を含み、前記工程（ｂ）は、少なくとも前記ｐ型半導体層を除去する工程を含む、半導体装置の製造方法。