Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5579362B2 - 縦型相変化メモリ装置の製造方法 - Google Patents
[go: Go Back, main page]

JP5579362B2 - 縦型相変化メモリ装置の製造方法 - Google Patents

縦型相変化メモリ装置の製造方法 Download PDF

Info

Publication number
JP5579362B2
JP5579362B2 JP2007272712A JP2007272712A JP5579362B2 JP 5579362 B2 JP5579362 B2 JP 5579362B2 JP 2007272712 A JP2007272712 A JP 2007272712A JP 2007272712 A JP2007272712 A JP 2007272712A JP 5579362 B2 JP5579362 B2 JP 5579362B2
Authority
JP
Japan
Prior art keywords
lower electrode
forming
variable resistance
phase change
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007272712A
Other languages
English (en)
Other versions
JP2009105082A (ja
Inventor
明義 世古
夏樹 佐藤
勇 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2007272712A priority Critical patent/JP5579362B2/ja
Priority to US12/289,002 priority patent/US7985693B2/en
Publication of JP2009105082A publication Critical patent/JP2009105082A/ja
Application granted granted Critical
Publication of JP5579362B2 publication Critical patent/JP5579362B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、電気的に書き換え可能な不揮発性メモリ装置及びその製造方法に関し、可変抵抗材料を情報記録媒体として用いた可変抵抗メモリ素子の製造方法に関する。特に可変抵抗材料として相変化材料を用いた相変化メモリ素子の製造方法に関する。
昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に信号処理装置（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ： ＭＰＵ）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能である。したがって、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず、多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。
このような固体メモリ装置は、その原理によってＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要としＳＲＡＭに比べ動作速度は劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。
近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、可変抵抗体を用いたＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や強誘電体を用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに相変化材料を用いた相変化メモリ装置（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ： ＰＲＡＭ）もある。相変化メモリ装置は情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。
相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子を用いて選択的に動作させる不揮発性メモリ装置である。能動素子としては、例えはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード等が挙げられる。図２１は一般的な縦型相変化メモリ装置の断面模式図を、図２２は一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリセルの断面模式図を示す。縦型相変化メモリ装置は相変化材料に接触する２つの電極が材料に対し上下垂直（縦）方向に配列された構造を持つ。また、図２３は図２２と対応した１つのセルの回路構成を示す。メモリセルアレイは相変化メモリ装置および選択能動素子（図２３の場合はＭＯＳトランジスタ）を組み合わせたセルを格子状に配置することで構成される。本構造の特徴として、高集積化が容易であるほか、ＤＲＡＭに構成が近いためＤＲＡＭのセル集積化技術を流用できる。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。
相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態間を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーを相変化材料に印加する際は電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶化状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。
相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。しかし、現在の最新リソグラフィ技術を用いて作製した相変化メモリ装置では、セルの集積度をＤＲＡＭと同程度とし、リセット動作に必要な電流値を選択能動素子の駆動電流能力の範囲内に収めることは困難である。
ここで、縦型相変化メモリ装置を低電力（電流）で前記スイッチング動作をさせるには、相変化材料の相変化領域を縮小（スケーリング）することが有効となる。例えば、セット状態からリセット動作を行い、相変化材料の状態遷移を抵抗値の変化として識別するためには、下部（あるいは上部）電極を相変化（した）領域で覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。なお、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要は無い。
図２０のような相変化メモリ装置において、相変化材料における相変化領域は情報書き込み時の電流密度が最も高い下部電極との界面近傍に形成される。つまり、相変化材料と下部電極との接触部分近傍が発熱し、主にこの部分が相変化を起こす。したがって、相変化材料と接続されている下部電極の接触断面積を縮小すれば、相変化させなければならない領域を小さく抑えることができ、情報書き換え時の消費電力を低減する上で有効な手段となる。また、相変化材料の自己ジュール発熱の際、電極は最も大きな放熱箇所となる。このような観点からも、相変化材料と電極間の接触断面積の縮小、および電極自身の断面積縮小は、相変化材料からの放熱を抑制し、効率的に相変化を生じさせる上で効果的である。
しかしながら、一般的な半導体製造プロセスにおいて、相変化材料と接続する電極の寸法はリソグラフィ加工の最小加工寸法で決まるため、プロセストレンド以上の縮小化は困難となっている。なお、最小加工寸法とは、フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法あるいは最小の形成可能加工間隔寸法のことであり、現在７０ｎｍ程度となっている。
現在、特許文献１および非特許文献１に示されているように、トレンチ（Ｕ字型の溝）構造に薄膜の電極材料を堆積し、更に保護絶縁材料および絶縁材料を堆積し平坦化することで、リソグラフィ技術に依存せずに微細電極を形成する技術が提案されている。図２４および図２５にその形成工程における電極垂直断面構造の模式図を示す。まず、図２４に示すようにトレンチ構造に下部電極材料、保護絶縁材料を成膜し、更にＳＯＧ法などで絶縁材料を堆積する。次に、図２５に示すようにＣＭＰ法などを用いて平坦化を行うことにより、図１に示すような相変化メモリ装置を作製する。この方法では比較的容易な加工のみで、微小断面積を持つ下部電極が形成可能である。
このような微細電極形成の必要性は、相変化メモリ装置のみ限った事例ではない。特許文献２にはＲＲＡＭにおいて可変抵抗体の物性変化領域を縮小する必要があることが記されている。
RRAMは、電圧パルスを印加することによって抵抗変化材料が抵抗スイッチングすることを利用した不揮発性メモリ素子であり、相変化メモリ素子のような相変化による抵抗変化以外の原理によって抵抗スイッチングを生じる材料すべてをいう。
ＵＳ２００３／０１９３０６３ Ａ１．号 特開２００７−１８０４７４ Ｆ． Ｂｅｄｅｓｃｈｉ ｅｔ ａｌ． ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ ４０ （２００５） １５５７．
上記のように、相変化メモリ装置において情報書き換え時の消費電力（特に消費電流の）低減は、実用量産化に向けた必須課題となっている。一般的に、相変化材料と電極間の接触面積を縮小すれば、電極からの放熱が小さくなるうえに、小さな相変化領域のみで抵抗スイッチングが可能となるため、消費電力（電流）が低減することが知られている。しかしながら、従来のリソグラフィ加工技術を主体とする縦型相変化メモリ装置の製造方法では、相変化材料に対し上下（基板に対し垂直）方向に電極を形成する際、電極の断面積はリソグラフィ加工技術の最小加工寸法により決まるため、消費電力（電流）低減には半導体製造装置の性能向上が不可欠であった。
現在、上記課題を解決する方法として、特許文献１および非特許文献１にトレンチ構造に極薄の電極材料を堆積する方法が提案されている。図１は前記提案されている手法にて作製した縦型相変化メモリ装置の断面模式図である。トレンチ構造を用いれば従来の１／５程度にまで接触面積を縮小することが可能となる。しかしながら、この方法では、図２の電極周辺の三次元模式図に示すように、図中Ｘ方向の電極幅ｄは１０ｎｍ程度にまで縮小可能なのに対し、図中Ｙ方向はリソグラフィ技術を用いて加工するため、電極幅ｗはリソグラフィ加工時の最小加工寸法までにしか縮小できない。
したがって、本発明の目的は、ｄ（Ｘ方向の電極幅）だけでなく、ｗ（Ｙ方向の電極幅）も縮小できる技術を確立することにある。
そこで、本発明者らは鋭意検討したところ、異方性エッチング後に等方性エッチング行うことによって、リソグラフィ技術の最小加工寸法以下の断面寸法を持つ下部電極を形成する製造方法を見出した。
本発明に係る可変抵抗メモリ素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第１の開口を形成する第１の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内に下部電極材料を形成する第２の工程と、
前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
前記第２の開口を含む基板主面上に第１の絶縁材料を堆積し、該第１の絶縁材料について異方性エッチング処理を行うことにより、前記第２の開口側壁に該第１の絶縁材料からなるサイドウォールを形成する第４の工程と、
前記サイドウォールを第１のマスクとして前記下部電極材料について異方性エッチング処理を行い、第１の下部電極前駆形状を形成する第５の工程と、
前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第２のマスクを形成し、前記第１の下部電極前駆形状について第２のマスクを介して異方性エッチング処理を行い、第２の下部電極前駆形状を形成する第６の工程、
前記第２の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第７の工程と、
前記下部電極の周りに第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第８の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第９の工程と、
を有し、この順で各工程を行うことを特徴とする。
また、本発明に係る可変抵抗メモリ素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に導電性を有する下部電極材料を堆積する第１の工程と、
該下部電極材料の上に第１の絶縁材料を堆積する第２の工程と、
前記第１の絶縁材料をパターニングし、該パターニングされた第１の絶縁材料をマスクに前記下部電極材料を異方性エッチング処理して第１の下部電極前駆体形状に形成する第３の工程と、
前記第１の下部電極前駆体形状について等方性エッチング処理を行うことにより、下部電極を形成する第４の工程と、
前記下部電極の周りに第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第５の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第６の工程と、
を有し、この順で各工程を行うことを特徴とする。
本発明によれば、半導体製造技術におけるリソグラフィ加工のみを用いて作製した下部電極よりも微小に下部電極を形成可能である。したがって、下部電極と相変化材料等の可変抵抗材料との間の接触面積を従来よりも縮小することができる。これにより、可変抵抗メモリ装置において、情報書き換え時に必要な消費電力（電流）を低減することができる。
リソグラフィ加工技術では、感光性樹脂の膜が形成された基板上に、光や電子ビームなどで回路パターンが現像される。近年の半導体の微細化に伴って、使用される光は短波長に移行しており、最近では短波長の限界である極紫外線領域にも達しようとしている。現在、ArFエキシマレーザー等を用いることで、この極紫外線領域における波長を有する光を使用して加工できる最小の寸法は、７０ｎｍ程度となっている。
前述のように、相変化メモリ装置を代表とする可変抵抗メモリ装置における消費電力の低減化には、下部電極と可変抵抗材料（例えば相変化材料）との接触面積を減らすことが必要であり、下部電極をより微小に形成することが求められている。
そこで、本発明者らは鋭意検討し、異方性エッチング処理及び等方性エッチング処理を組み合わせることにより、より微小に下部電極を形成する方法を提案するものである。
本発明に係る可変抵抗メモリ素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第１の開口を形成する第１の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内に下部電極材料を形成する第２の工程と、
前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
前記第２の開口を含む基板主面上に第１の絶縁材料を堆積し、該第１の絶縁材料について異方性エッチング処理を行うことにより、前記第２の開口側壁に該第１の絶縁材料からなるサイドウォールを形成する第４の工程と、
前記サイドウォールを第１のマスクとして前記下部電極材料について異方性エッチング処理を行い、第１の下部電極前駆形状を形成する第５の工程と、
前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第２のマスクを形成し、前記第１の下部電極前駆形状について第２のマスクを介して異方性エッチング処理を行い、第２の下部電極前駆形状を形成する第６の工程と、
前記第２の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第７の工程と、
前記下部電極の周りに第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第８の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第９の工程と、
を有し、この順で各工程を行うことを特徴とする。
本発明によれば、下部電極の水平切断面の寸法をリソグラフィ技術における最小加工寸法よりも更に微細に形成することができる。
また、異方性エッチング処理及び等方性エッチング処理を組み合わせるという特徴を有する他の本発明に係る可変抵抗メモリ素子の製造方法は、
選択能動素子あるいは下部配線が形成された基板上に導電性を有する下部電極材料を堆積する第１の工程と、
該下部電極材料の上に第１の絶縁材料を堆積する第２の工程と、
前記第１の絶縁材料をパターニングし、該パターニングされた第１の絶縁材料をマスクに前記下部電極材料を異方性エッチング処理して第１の下部電極前駆体形状に形成する第３の工程と、
前記第１の下部電極前駆体形状について等方性エッチング処理を行うことにより、下部電極を形成する第４の工程と、
前記下部電極の周りに第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第５の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第６の工程と、
を有し、この順で各工程を行うことを特徴とする。
また、前記下部電極を形成した後であって、前記可変抵抗層を形成する前に、下部電極のみを選択的にエッチングして一部を除去した後、可変抵抗層及び上部電極を形成することができる。下部電極とその周辺の絶縁体層又は前記第２の絶縁材料との間に段差を形成しておくことにより、可変抵抗層における抵抗が変化する領域を絶縁体層又は絶縁材料により閉じ込める構造とすることができる。これにより、熱効率が向上し、可変抵抗メモリ装置の動作時の消費電力（電流）を低減することができる。
ここで、前記下部および上部電極の材料としては、公知の電極材料であれば特に制限なく用いることができる。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）若しくはタングステン（Ｗ）、またはこれらの金属の窒化物、あるいはこれらの金属およびその窒化物を含むシリサイド化合物などを用いることができる。また、前記金属を含む合金を用いることができる。なお、電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、前記電極材料には炭素（Ｃ）等の不純物を添加することもできる。
前記絶縁体層の材料としては、絶縁体として公知のものであれば特に制限されずに用いることができる。例えば、シリコン酸化物やシリコン窒化物などを用いることができる。
前記第１の絶縁材料は、前記下部電極材料について異方性エッチング処理や前記等方性エッチング処理を行う際のマスク材として機能するものであり、例えば、シリコン酸化物やシリコン窒化物などを用いることができる。
前記第２の絶縁材料としては、絶縁体として公知のものであれば特に制限されずに用いることができる。例えば、前記絶縁体層と同じ種類のものを用いることができ、シリコン酸化物やシリコン窒化物などを用いることができる。
前記可変抵抗層の材料（以下、可変抵抗材料と示す）としては、かける電圧によってその電気抵抗の状態を変化させることができ、データの記憶及び消去ができ情報記録媒体として利用可能であるものであればよく、例えば、酸化チタン（ＴｉＯ2）、や酸化ニッケル（ＮｉＯ）、酸化銅（ＣｕＯ）および、その他遷移金属酸化物などの抵抗変化材料や、カルコゲナイド材料等の相変化材料等を挙げることができる。なお、本発明において、可変抵抗材料は相変化材料と限ったわけではない。相変化材料でなく、前記抵抗変化材料であっても、微細電極適用の効果は発揮される。消費電力（電流）低減を目的として微細電極を形成することにより、抵抗変化を生じる可変抵抗材料の物性変化領域を縮小化するのが狙いである。
前記相変化材料としては、２以上の相状態を有し、かつ、相状態によって電気抵抗が異なる材料であればよい。特に制限されるわけではないが、カルコゲナイド材料を用いることが好ましい。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、いずれか１つあるいは複数のカルコゲン元素と共にゲルマニウム（Ｇｅ）、スズ（Ｓｎ），アンチモン（Ｓｂ）のいずれかあるいは複数の元素を含む化合物のことである。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることもできる。例として、ＧａＳ、ＩｎＳ、ＩｎＳｅ、Ｓｂ2Ｔｅ3、ＧｅＴｅ等の２元系元素、Ｇｅ2Ｓｂ2Ｔｅ5、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ2Ｔｅ4、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ81Ｇｅ15Ｓｂ2Ｓ2等の４元系元素が挙げられる。
前記上部電極若しくは前記下部電極の材料、前記絶縁体層、前記第１の絶縁材料及び前記可変抵抗材料の成膜方法は、公知の方法により行うことができ、特に限定されるものではない。例えば、スパッタ装置などを用いた物理気相成長法、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、ゾルゲル法又はスピンコート法等を利用できる。
また、前記第２の絶縁材料の堆積方法としては、公知の方法により堆積することができるが、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法を用いることが好ましい。
以下、好ましい実施形態について説明するとともに、本発明における可変抵抗メモリ素子及びその製造方法について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
（実施形態１）
図３は微細下部電極を持つ相変化メモリ素子の断面図である。図４から図１３に本発明における可変抵抗メモリ素子の製造方法実施例に関し、相変化メモリ装置製造工程の部分断面図を示す。本実施形態により、形成プロセスの過程で倒壊させずに微細な下部電極を形成することができる。なお、この相変化メモリ素子を図２１に示す構成の縦型相変化メモリ装置に組み込むことにより、本発明に係る相変化メモリ装置（不揮発性メモリ装置）を製造することができる。
なお、本実施形態では相変化材料を可変抵抗層に用いているが、特にこれに限定されるものではない。
（製法の説明）
以下に、本実施形態における相変化メモリ素子の製造方法について、図４から図１３を参照して説明する。なお、相変化メモリ装置の製造時において、自己整合（セルフアライン）技術を用いることにより、素子間の寸法ばらつきを小さくでき、メモリセルアレイ内における素子間特性のばらつきを抑制することができる。
図４では、下部電極材料１Ａ及び絶縁体層６が示されている。その形成方法としては、まず、例えばシリコン基板上に形成された選択能動素子上あるいはシリコン基板等の下地基板上に、例えば二酸化シリコン（ＳｉＯ2）等の絶縁膜を堆積しパターニングを行い、第１の開口（不図示）を形成する。第１の開口の開口幅は例えば１００ｎｍ程度である。ここで、選択能動素子を持つセル構成の場合、該パターニング（第１の開口の形成）は相変化メモリ素子と選択能動素子とが下部電極で接続できるように、選択能動素子の電極あるいはスルーホール部が露出するように行う。また、第１の開口のＸ方向の長さは特に制限されるものではなく、長く溝状に形成しても良いし、矩形状に形成しても良い。なお、以下の説明では、メモリセルアレイ内の一列の一部分を例に説明するが、同時に複数列が形成できることは言うまでもない。
次に、例えば窒化チタン等の下部電極材料を、前記第１の開口を含む基板主面上に堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法やエッチバック法等を用いて基板表面を平坦化することにより、図４に示す下部電極材料１Ａ及び絶縁体層６からなる平坦面を形成することができる。
次に、図５に示すように、下部電極材料１Ａの選択エッチングを行い、下部電極材料１Ａの一部を除去することで、下部電極材料１Ｂ及び第２の開口２４Ｂを形成する。この際、下部電極材料１Ｂと絶縁体層６との段差（第２の開口２４Ｂの深さ）は例えば４０ｎｍ程度とすることが望ましい。
次に、前記絶縁体層６の材料と異なる第１の絶縁材料（例えば窒化シリコン（ＳｉＮ））を等方的ステップカバレッジを持つように４０ｎｍ程度堆積する（不図示）。その後、図６に示すように、第１の絶縁材料について異方性エッチング処理を行うことにより、下部電極材料１Ｂ上であって第２の開口２４Ｂの側壁に沿って、第１の絶縁材料からなるサイドウォール７Ａを形成する。
次に、図７に示すように、サイドウォール７Ａを第１のマスクとして下部電極材料１Ｂについて異方性エッチング処理を行うことにより、第１の下部電極前駆体形状１Ｃに整形する。なお、この際に形成される開口部を第３の開口２４Ｃとする。
次に、リソグラフィ加工技術を用いてサイドウォール７Ａを第２のマスクとなるサイドウォール７Ｂに整形する。そして、図８に示すように、そのサイドウォール７Ｂをマスクとして下部電極材料１Ｃについて異方性エッチング処理を行うことにより、第２の下部電極前駆体形状１Ｄに整形する。なお、この際に形成される開口部を第４の開口２４Ｄとする。
次に、図９に示すように、前記サイドウォール７Ｂをマスクとして、第２の下部電極前駆体形状１Ｄについて等方性エッチング処理を行うことにより、リソグラフィ加工の最小加工寸法よりもさらに小さく第２の下部電極前駆体形状１Ｄを微細化し、下部電極１Ｅを形成する。なお、この際に形成される開口部を第５の開口２４Ｅとする。また、サイドウォール７Ｂを選択的に除去してから第２の下部電極前駆体形状１Ｄについて等方性エッチングを行うこともできる。その場合、等方性エッチング処理の際、下部電極の上部もエッチングされることとなるため、そのエッチング量を考慮して第２の下部電極前駆体形状１Ｄの高さを調整する必要がある。ここで、等方性エッチング処理としては、例えば、ウエットエッチングあるいは反応性プラズマエッチング等を挙げることができる。この等方性エッチング処理の際、側面方向のエッチングも進むため、これまで提案されている方法に比べ、更なる下部電極の微細化が可能である。本手法によって形成された微小断面積を持つ下部電極１Ｅは、絶縁体層６と接して形成されるため、倒壊しにくい。また、エッチングにより微細化した領域内において下部電極材料は一度に堆積しており、同種または異種材料による界面を持たないため、倒壊しにくい。そのため、歩留まりの低下を防ぐことができる。
この微小断面を有する下部電極１Ｅを用いた相変化メモリ素子の作製は例えば以下の手順により行うことができる。
まず、図１０に示すように、エッチングにより生じた第５の開口２４Ｅに絶縁体層１０の材料（第２の絶縁材料）を堆積する。この際、絶縁体層１０の材料をサイドウォール７Ｂの下部まで均一に堆積させるため、堆積方法はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法を用いると良い。
次に、図１１に示すように、ＣＭＰ法等を用いて平坦化することで、下部電極１Ｅの表面を露出させることができる。
最後に、図１２に示すように、可変抵抗層として相変化層３および上部電極４を形成することで、相変化メモリ素子を作製することができる。ここで、図１２に示すように、採用したメモリセル構造によっては、上部電極は複数の相変化メモリ装置に対し共用することができる。
また、図１１における下部電極１Ｅについて、図１３に示すように、選択エッチング処理を行うことにより、周辺の絶縁体層６又は絶縁体層１０と下部電極１Ｆ（エッチング後の下部電極）との間に段差を形成し、その後、可変抵抗層として相変化層３および上部電極４を形成することもできる。このように、作製した相変化メモリ素子では、相変化領域が絶縁体層で覆われるため発熱効率が向上し、相変化による抵抗スイッチングの低電流化が可能となる。この際、相変化層３の形成にはＣＶＤ法を用いることが好ましい。相変化材料の堆積にスパッタ装置を用いた場合は段差（トレンチ構造）を深く形成することができないが、ＣＶＤ装置を用いた場合では相変化材料のカバレッジが良いためトレンチ構造を深く形成することができ、より効果的に相変化領域の発熱効率を向上させることができるからである。
（実施形態２）
図１４から図１８に、実施形態２における相変化メモリ素子の製造方法に関し、相変化メモリ素子の製造工程における部分断面図を示す。本実施形態では、支持機能を有する絶縁体層を形成せずに下部電極を加工するため、機械的強度に乏しい可能性がある。しかし、実施形態１に比べてより容易に微細下部電極を形成することができる点で有効である。またセルアレイ構成の自由度も高くなる。
なお、本実施形態では相変化材料を可変抵抗層に用いているが、特にこれに限定されるものではない。
（製法の説明）
まず、図１４に示すように、シリコン基板上に形成された選択能動素子上あるいはシリコン基板等の下地基板上に下部電極材料１Ｇを堆積する。下部電極材料１Ｇは下部配線やスルーホール１１に電気的に接続される形で形成されるが、形成時の膜厚は後のエッチング工程での構造崩壊を防ぐため極端に厚くしないことが望ましい。
次に、図１５に示すように下部電極材料１Ｇ上に、例えば窒化シリコンなどの第１の絶縁材料１２Ａを堆積する。この第１の絶縁材料１２Ａは、後述するように、後工程における等方性エッチング処理時のマスクとなるものである。このマスクは等方性エッチングの前に除去しても良いが、その場合、等方性エッチング処理の際、下部電極の上部もエッチングされることとなるため、そのエッチング量を考慮して下部電極材料１Ｇの膜厚を決定する必要がある。
次に、図１６に示すように、第１の絶縁材料１２Ａを異方性エッチングによってパターニング加工しハードマスク１２Ｂに整形し、下部電極材料１Ｇについてハードマスク１２Ｂをマスクに異方性エッチングして、第１の下部電極前駆体形状１Ｈに整形する。この際、基板上部から見たパターニング形状は、図１６（ａ）に示すように、対照性の良さから円形が望ましいが、多角形や楕円形状でもよい。
次に、図１７に示すように、例えば反応ガスを用いたドライエッチングやウエットエッチングのような等方性エッチング処理により第１の下部電極前駆体形状１Ｈをリソグラフィ技術の最小加工寸法よりもさらに微細化し、下部電極１Ｉを形成する。その後、エッチングにより生じた空間に例えばＳＯＧ法等を用いて、例えば酸化シリコンのような第２の絶縁材料（絶縁体層１０となる）を堆積する。
次に、図１８に示すように、ＣＭＰ法等を用いた平坦化処理を行うことでハードマスク１２Ｂを除去し、下部電極１Ｉの表面を露出させる。
次に、図１９に示すように、可変抵抗層として相変化層３および上部電極４を堆積することにより微細下部電極を持つ相変化メモリ素子を製造することができる。
以上に示したように、本発明によれば下部電極をリソグラフィ技術の最小加工寸法よりもさらに微細に加工可能である。したがって、本発明に係る製造方法を用いて作製した可変抵抗メモリ素子では、情報書き換え時に必要な電流値が上記トレンチ構造を用いた場合の半分以下となることが期待できる。
トレンチ構造を用いて電極を形成した相変化メモリ素子の断面模式図． トレンチ構造を用いて電極を形成した縦型相変化メモリ素子の電極周辺の３次元模式図 微細下部電極を持つ相変化メモリ素子の部分断面図 絶縁体層をパターニングした後に下部電極材料を堆積し、更に平坦化処理を施した後の部分断面図 図４に続き、下部電極材料を選択エッチングした後の部分断面図 図５に続き、下部電極材料上にサイドウォールを形成した後の部分断面図 図６に続き、前記サイドウォールをマスクとして下部電極材料の異方性エッチングを行った後の部分断面図 図７に続き、サイドウォールを整形後、サイドウォールをマスクとして下部電極材料の異方性エッチングを行った後の部分断面図 図８に続き、等方性エッチングによりサイドウォールをマスクとして下部電極を微細化した後の部分断面図 図９に続き、エッチングにより生じた空間に絶縁材料を堆積した後の部分断面図 図１０に続き、ＣＭＰ法等を用いて表面を平坦化した後の部分断面図 図１１に続き、相変化層及び上部電極を形成し完成した相変化メモリ素子の断面図 図１１に続き、下部電極形成後に電極の選択エッチングを行った後に相変化層および上部電極を形成した相変化メモリ素子の断面図 下地基板上へ下部電極材料を堆積した後の部分断面模式図 図１４に続き、絶縁材料を堆積した後の部分断面模式図 図１５に続き、リソグラフィ技術によって下部電極材料および絶縁材料をパターニングした後の部分断面積模式図 図１６に続き、前記絶縁材料をマスクとして下部電極材料を等方性エッチングした後の部分断面模式図 図１７に続き、エッチングにより生じた空間に絶縁材料を堆積し、前記絶縁材料の除去および表面平坦化を行った後の断面模式図 図１８に続き、相変化層および上部電極を堆積して形成された微細電極をもつ相変化メモリ素子の断面模式図 一般的な相変化メモリ素子の断面模式図 一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリ装置の断面模式図 図２１に対応した、１つのセルの回路構成 トレンチ構造に下部電極、保護絶縁膜、絶縁膜を堆積した後の部分断面図 図２３に続き、表面をエッチングし下部電極をむき出しにした際の部分断面図
符号の説明
１ 下部電極
１Ａ 下部電極材料
１Ｂ 下部電極材料
１Ｃ 第１の下部電極前駆体形状
１Ｄ 第２の下部電極前駆体形状
１Ｅ 下部電極
１Ｆ 下部電極
１Ｇ 下部電極材料
１Ｈ 第１の下部電極前駆体形状
１Ｉ 下部電極
２ 保護絶縁材料層
３ 可変抵抗層（例えば相変化層）
４ 上部電極
５ 抵抗値が変化する領域（例えば相変化領域）
６ 第１の絶縁体層
７Ａ サイドウォール
７Ｂ サイドウォール
８ リソグラフィ加工におけるマスク領域
９ 等方性エッチングの進行方向
１０ 第２の絶縁体層
１１ スルーホール
１２ ハードマスク
１３ ＭＯＳトランジスタ
１４ ビット配線又はビット線コンタクト
１５ ソースコンタクトあるいはドレインコンタクト
１６ シリコン基板
１７ 拡散層
１８ ポリゲート
１９ グランド配線
２０ ビット線
２１ ワード線
２２ 相変化メモリ素子
２３ 電極として使用される領域
２４Ｂ 第２の開口
２４Ｃ 第３の開口
２４Ｄ 第４の開口
２４Ｅ 第５の開口

Claims (11)

  1. 選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第１の開口を形成する第１の工程と、
    前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第１の開口内に下部電極材料を形成する第２の工程と、
    前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第２の開口を形成する第３の工程と、
    前記第２の開口を含む基板主面上に第１の絶縁材料を堆積し、該第１の絶縁材料について異方性エッチング処理を行うことにより、前記第２の開口側壁に該第１の絶縁材料からなるサイドウォールを形成する第４の工程と、
    前記サイドウォールを第１のマスクとして前記下部電極材料について異方性エッチング処理を行い、第１の下部電極前駆体形状を形成する第５の工程と、
    前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第２のマスクを形成し、前記第１の下部電極前駆体形状について第２のマスクを介して異方性エッチング処理を行い、第２の下部電極前駆体形状を形成する第６の工程と、
    前記第２の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第７の工程と、
    前記下部電極の周りに第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第８の工程と、
    前記下部電極の上に可変抵抗層及び上部電極を形成する第９の工程と、
    を有し、この順で各工程を行うことを特徴とする可変抵抗メモリ素子の製造方法。
  2. 前記第２の下部電極前駆体形状についての等方性エッチングが、前記第２のマスクを残した状態で実施されることを特徴とする請求項１に記載の可変抵抗メモリ素子の製造方法。
  3. （１）選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第１の開口を形成する工程と、
    （２）前記第１の開口内に下部電極材料を配置する工程と、
    （３）前記下部電極材料の一部を選択的にエッチングし、第２の開口を形成する工程と、
    （４）前記第２の開口側壁に第１の絶縁材料からなるサイドウォールを形成する工程と、
    （５）前記サイドウォールを第１のマスクとして前記下部電極材料について異方性エッチング処理を行い、第１の下部電極前駆体形状を形成する工程と、
    （６）前記サイドウォールを微小加工して第２のマスクを形成する工程と、
    （７）前記第１の下部電極前駆体形状について第２のマスクを介して異方性エッチング処理を行い、第２の下部電極前駆体形状を形成する工程と、
    （８）前記第２の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する工程と、
    （９）前記下部電極の周りに第２の絶縁材料を堆積する工程と、
    （１０）前記下部電極の上に可変抵抗層及び上部電極を形成する工程と、
    を有し、この順で各工程を行うことを特徴とする可変抵抗メモリ素子の製造方法。
  4. 前記工程（４）は、前記第２の開口を含む基板主面上に前記第１の絶縁材料を堆積し、該第１の絶縁材料について異方性エッチング処理を行うことにより、前記サイドウォールを形成する工程である、請求項３に記載の可変抵抗メモリ素子の製造方法。
  5. 前記工程（６）は、前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して前記第２のマスクを形成する工程である、請求項３又は４に記載の可変抵抗メモリ素子の製造方法。
  6. 前記工程（９）は、前記下部電極の周りに前記第２の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する工程である、請求項３乃至５のいずれかに記載の可変抵抗メモリ素子の製造方法。
  7. 前記下部電極を形成した後であって前記可変抵抗層を形成する前に、前記下部電極の一部を選択的にエッチング処理により除去することを特徴とする請求項１乃至６のいずれかに記載の可変抵抗メモリ素子の製造方法。
  8. 前記第２の絶縁材料を前記下部電極の周りに堆積する方法が、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法であることを特徴とする請求項１乃至７のいずれかの請求項に記載の可変抵抗メモリ素子の製造方法。
  9. 前記可変抵抗層の材料が、相変化材料であることを特徴とする請求項１乃至８のいずれかの請求項に記載の可変抵抗メモリ素子の製造方法。
  10. 前記相変化材料が、カルコゲナイド材料であることを特徴とする請求項９に記載の可変抵抗メモリ素子の製造方法。
  11. 請求項１乃至１０のいずれかの請求項に記載の方法で製造された可変抵抗メモリ素子を含んで構成されることを特徴とする可変抵抗メモリ装置。
JP2007272712A 2007-10-19 2007-10-19 縦型相変化メモリ装置の製造方法 Expired - Fee Related JP5579362B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007272712A JP5579362B2 (ja) 2007-10-19 2007-10-19 縦型相変化メモリ装置の製造方法
US12/289,002 US7985693B2 (en) 2007-10-19 2008-10-17 Method of producing phase change memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007272712A JP5579362B2 (ja) 2007-10-19 2007-10-19 縦型相変化メモリ装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009105082A JP2009105082A (ja) 2009-05-14
JP5579362B2 true JP5579362B2 (ja) 2014-08-27

Family

ID=40563907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007272712A Expired - Fee Related JP5579362B2 (ja) 2007-10-19 2007-10-19 縦型相変化メモリ装置の製造方法

Country Status (2)

Country Link
US (1) US7985693B2 (ja)
JP (1) JP5579362B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206418A (ja) * 2008-02-29 2009-09-10 Elpida Memory Inc 不揮発性メモリ装置及びその製造方法
US8203134B2 (en) * 2009-09-21 2012-06-19 Micron Technology, Inc. Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same
FR3027453B1 (fr) 2014-10-20 2017-11-24 Commissariat Energie Atomique Dispositif resistif pour circuit memoire ou logique et procede de fabrication d'un tel dispositif
US10490743B2 (en) * 2015-09-24 2019-11-26 Nec Corporation Crossbar switch and method of manufacturing the same and semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2689031B2 (ja) * 1991-04-01 1997-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US6569705B2 (en) 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6734455B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Inc. Agglomeration elimination for metal sputter deposition of chalcogenides
DE10114778A1 (de) * 2001-03-26 2002-10-17 Infineon Technologies Ag Verfahren zur Herstellung eines MOSFETs mit sehr kleiner Kanallänge
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US20060169968A1 (en) * 2005-02-01 2006-08-03 Thomas Happ Pillar phase change memory cell
KR100689831B1 (ko) 2005-06-20 2007-03-08 삼성전자주식회사 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
JP4860248B2 (ja) 2005-11-26 2012-01-25 エルピーダメモリ株式会社 相変化メモリ装置および相変化メモリ装置の製造方法
JP4061328B2 (ja) 2005-12-02 2008-03-19 シャープ株式会社 可変抵抗素子及びその製造方法
US7879643B2 (en) * 2008-01-18 2011-02-01 Macronix International Co., Ltd. Memory cell with memory element contacting an inverted T-shaped bottom electrode

Also Published As

Publication number Publication date
JP2009105082A (ja) 2009-05-14
US7985693B2 (en) 2011-07-26
US20090104779A1 (en) 2009-04-23

Similar Documents

Publication Publication Date Title
KR100533958B1 (ko) 상변화 메모리 장치 및 그 제조 방법
KR100655082B1 (ko) 상변화 메모리 소자 및 그 제조방법
US8278641B2 (en) Fabricating current-confining structures in phase change memory switch cells
KR100687750B1 (ko) 안티몬과 셀레늄 금속합금을 이용한 상변화형 메모리소자및 그 제조방법
US8129709B2 (en) Nonvolatile memory device
US7545668B2 (en) Mushroom phase change memory having a multilayer electrode
US8809828B2 (en) Small footprint phase change memory cell
JP4577693B2 (ja) 不揮発性メモリ素子及びその製造方法
US7977674B2 (en) Phase change memory device and method of fabricating the same
JP2010087007A (ja) 相変化メモリ装置及びその製造方法
CN101872838A (zh) 具有埋入相变化区域的存储单元及其制造方法
CN102522374A (zh) 一种用来制造具有柱状底电极相变化存储装置的方法
US8021966B2 (en) Method fabricating nonvolatile memory device
JP2009206418A (ja) 不揮発性メモリ装置及びその製造方法
US7745812B2 (en) Integrated circuit including vertical diode
KR100857466B1 (ko) 안티몬-아연 합금을 이용한 상변화형 비휘발성 메모리 소자및 이의 제조방법
JP5579362B2 (ja) 縦型相変化メモリ装置の製造方法
US20090101885A1 (en) Method of producing phase change memory device
JP4577692B2 (ja) 不揮発性メモリ素子及びその製造方法
US7449360B2 (en) Phase change memory devices and fabrication methods thereof
KR100946700B1 (ko) 상변화 메모리 소자 및 그 제조 방법
KR100687755B1 (ko) 절연체 나노 도트를 포함하는 상변화 메모리 소자 및 그제조 방법
JP2010087008A (ja) 不揮発性メモリ装置及びその製造方法
KR100640002B1 (ko) 상변화 재료 박막 패터닝 방법 및 이를 이용한 상변화메모리 소자의 제조 방법
KR100968448B1 (ko) 상변화 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100914

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140226

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140303

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140610

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140709

R150 Certificate of patent or registration of utility model

Ref document number: 5579362

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees