JP5630484B2 - 半導体装置 - Google Patents

Description

本発明は、過電圧耐量を高めた半導体装置に関する。

コイルなどのインダクタンス素子は勿論、抵抗負荷であっても配線インダクタンスなどの存在により誘導性を持つことが多い。トランジスタがこうした誘導性を持つ負荷を駆動する場合、ターンオフする時に逆起電力が発生する。負荷駆動回路、スイッチング電源回路、インバータ回路などにおいては、逆起電力の発生を防止するため、トランジスタまたは負荷と並列に還流用のダイオードが設けられている。しかし、この場合であってもスイッチングに伴うサージ電圧が発生するので、トランジスタをサージ電圧から保護する手段が必要となる。

特許文献１には、ＭＯＳＦＥＴのゲート・ドレイン間にツェナーダイオード群が接続され、ドレインにサージ電圧が印加されるとツェナーダイオード群がブレークダウンする保護回路が開示されている。ブレークダウンによるゲート電圧の上昇を抑えるため、ＭＯＳＦＥＴのゲート・ソース間にもツェナーダイオード群が接続されている。

特開２０００−７７５３７号公報

上述した保護回路のように、ゲート・ドレイン間およびゲート・ソース間にツェナーダイオードが接続されると、ゲートに寄生容量が付加されてスイッチング速度が低下する。ＡｌＧａＮ／ＧａＮ接合を有する半導体デバイス（以下、ＧａＮ−ＨＥＭＴと称す）は、従来のＳｉデバイスに比べオン抵抗が格段に低く、電流遮断特性に優れているため、次世代パワーデバイスとして上述した種々の回路への適用が期待されている。

しかし、直流伝達コンダクタンスｇｍが高いＧａＮ−ＨＥＭＴは、デバイス自体が持つゲート容量が小さいので（例えば従来素子の１／４程度）、従来の半導体素子よりも寄生容量の影響を受け易くなる。ＧａＮ−ＨＥＭＴは、ゲートしきい値が低く（例えば２Ｖ程度）、ゲート耐圧も低い（例えば５Ｖ程度）ので、ゲート電圧を高めてスイッチング速度を改善するような手段もとりにくい。

また、従来のＳｉデバイス、例えばＭＯＳトランジスタは、アバランシェ耐量を有しているため、ドレイン・ソース間に耐圧を超える電圧が印加されても、ある一定のエネルギーに達するまでは故障することはない。これに対し、ＧａＮ−ＨＥＭＴは、アバランシェ耐量がないため、僅かであっても耐圧を超えることができない。

本発明は上記事情に鑑みてなされたもので、その目的は、ゲートの寄生容量を低く抑えて高速スイッチング性能を保ったままサージ電圧に対する耐量を高めることができる半導体装置を提供することにある。

請求項１に記載した半導体装置は、ゲート端子と第１端子との間に印加されるゲート電圧に応じて第２端子と第１端子との間の導通状態を変化させるスイッチング素子に、電圧検出回路、スイッチ回路および制御回路が付加された構成を備えている。ここで、第１端子はソースまたはエミッタ、第２端子はドレインまたはコレクタに相当し、スイッチング素子はＧａＮ−ＨＥＭＴ、ＭＯＳＦＥＴ、ＩＧＢＴなどの絶縁ゲート型の半導体素子である。

電圧検出回路は、スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する。スイッチ回路は、スイッチング素子のゲート端子に繋がるゲート駆動線に直列に設けられており、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わる。制御回路は、検出電圧がしきい値電圧以下になると、スイッチ回路を低インピーダンス状態に切り替える制御信号を出力する。これにより、駆動信号がスイッチ回路を通してゲート端子に与えられ、スイッチング素子は駆動信号に従ってオンオフ動作する。

一方、制御回路は、サージ電圧の発生などにより検出電圧がしきい値電圧を超えると、スイッチ回路を高インピーダンス状態に切り替える制御信号を出力する。これにより、スイッチング素子のゲート端子は遮断されてハイインピーダンス状態になり、これ以降のゲート電圧は、第２端子と第１端子との間に印加される電圧とゲート容量（例えばゲート・ドレイン間容量とゲート・ソース間容量）に基づいて定まる。ターンオフなどにより第２端子と第１端子との間の電圧が急上昇すると、ゲート電圧も上昇し、スイッチング素子はセルフターンオンする。サージ電圧のエネルギーは、セルフターンオンしたスイッチング素子を通して逃され、スイッチング素子の第２端子と第１端子との間の電圧は、素子耐圧以下に制限される。

しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに電圧検出回路が出力する検出電圧よりも低く設定されている。電圧保護動作が行われるべき範囲の電圧は、少なくともスイッチング素子の耐圧を超える電圧を含んでいる。さらに、しきい値電圧は、スイッチング素子の第２端子と第１端子との間にスイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに電圧検出回路が出力する検出電圧よりも高く設定されている。電圧保護動作が不要とされるべき範囲の電圧は、スイッチング素子の耐圧よりも低い電圧であって、スイッチング素子を何ら保護する必要がない電圧である。

本手段によれば、スイッチング素子のゲートへの寄生容量の追加がない（または小さい）ので、高速スイッチング性能を保ったまま、第２端子と第１端子との間に加わるサージ電圧に対する耐量を高めることができる。

請求項２記載の手段によれば、電圧検出回路は、スイッチング素子の第２端子と第１端子との間に、検出電圧の出力端子を挟んで直列に接続された第１回路と第２回路から構成されている。請求項３、４記載の第１回路と第２回路は、それぞれＣスナバ、ＲＣスナバを兼用しているので、サージ電圧の抑制効果が得られるとともに部品数および搭載スペースを節約できる。請求項５、６記載の第１回路と第２回路は更に並列に抵抗を備えているので、分圧比が確定され易くなり、より精度よく且つ確実に電圧を検出できる。請求項７記載の第１回路と第２回路は、抵抗から構成されているので一層精度よく且つ確実に電圧を検出できる。

請求項８記載の第１回路と第２回路は、印加電圧が規定電圧を超えるときに通電状態に移行する通電回路から構成されているので、その通電状態において検出電圧が第２回路の規定電圧に定まり、安定した検出電圧の下で保護動作を行うことができる。請求項９記載の手段によれば、通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより規定電圧が構成されている。これにより、規定電圧を生成する際の自由度が高まる。

請求項１２記載の手段によれば、スイッチング素子の第２端子とゲート端子との間に、当該端子間の電圧がスイッチング素子の第２端子と第１端子との間の耐圧よりも低く設定された規定電圧を超えるときに通電状態に移行する第１電圧制御回路を備えている。上述した各手段の場合、ゲート容量の比（例えばゲート・ドレイン間容量とゲート・ソース間容量との比）によっては、検出電圧がしきい値電圧を超えても、第２端子と第１端子との間の電圧が素子耐圧まで上昇する間にセルフターンオンしない場合が生じる可能性がある。第１電圧制御回路は素子耐圧に達する前に通電するので、スイッチング素子を確実にターンオンさせることができる。

ここで用いる第１電圧制御回路は、サージ電圧のエネルギーを逃す作用を奏するものではなく、スイッチング素子のゲートを駆動できれば十分なので、小型の回路でよく、ゲートの寄生容量を増大させることは殆どない。第１電圧制御回路は小型の回路であるため、ゲートを駆動した状態を維持できない場合も生じ得る。この場合でも、第２端子と第１端子との間の電圧上昇過程とゲート駆動によるサージエネルギーの消散過程を繰り返すので、高速スイッチング性能を保ったままサージ電圧に対する耐量を高めることができる。

請求項１３、１４記載の手段によれば、スイッチング素子のゲート端子と第１端子との間に、それぞれ当該端子間の電圧（絶対値）がスイッチング素子の第１端子を基準とするゲート端子の正方向、負方向の耐圧（絶対値）よりも小さく設定された規定電圧を超えるときに通電状態に移行する第２電圧制御回路を備えている。これによりゲートを保護することができる。また、負のゲート電圧に対して保護することにより、負の駆動電圧を用いたターンオフの高速化およびノーマリオンタイプのスイッチング素子の駆動を行うことができる。

請求項１５記載の手段によれば、第１、第２電圧制御回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより規定電圧が構成されている。これにより、規定電圧を生成する際の自由度が高まる。

請求項１６記載の手段によれば、スイッチ回路は、Ｎチャネル型ＭＯＳトランジスタから構成されており、ゲート駆動線を通してスイッチング素子のゲート端子に至る向きに順方向となるダイオードを備えている。この構成によれば、スイッチ回路が高インピーダンス状態に切り替わった状態でも、ダイオードを介してオン駆動信号をゲート端子に与えることができる。

請求項１７記載の手段によれば、スイッチング素子はＧａＮデバイスである。ＧａＮデバイス例えばＧａＮ−ＨＥＭＴは、アバランシェ耐量がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。上述した各手段をＧａＮデバイスに適用すれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。その結果、素子耐圧を超える電圧が印加される虞があり、高速スイッチングを必要とする回路環境、例えば誘導性の負荷を通断電する回路においても、ＧａＮデバイスを適用することが可能になる。

第１の実施形態を示す負荷駆動装置の構成図 波形図 第２の実施形態を示す図１相当図 第３の実施形態を示す図１相当図 第４の実施形態を示す図１相当図 第５の実施形態を示す図１相当図 第６の実施形態を示す図１相当図 第７の実施形態を示す図１相当図 第８の実施形態を示す図１相当図 第９の実施形態を示す図１相当図 第１０の実施形態を示す図１相当図 実測した波形図 第１１の実施形態を示す図１相当図 第１２の実施形態を示す図１相当図 第１３の実施形態を示す図１相当図 第１４の実施形態を示す図１相当図 第１５の実施形態を示す図１相当図

各実施形態において先に記載した実施形態の構成と実質的に同一の部分には同一符号を付して説明を省略する。また、第２以降の各実施形態は、当該各実施形態に特有の構成に基づく作用、効果を除いて、基本的に第１の実施形態と同様の作用、効果を奏する。

（第１の実施形態）
以下、第１の実施形態について図１および図２を参照しながら説明する。負荷駆動装置１（半導体装置に相当）は、例えば車両に搭載された電子制御装置に用いられるもので、外部回路（図示せず）から入力される駆動信号に従ってオン・オフ動作を行うことで、バッテリ電圧ＶＢの供給を受けた誘導性負荷であるコイル２に電流を流す。負荷駆動装置１は、素子モジュール３と駆動ＩＣ４とから構成されている。

素子モジュール３は、Ｎチャネル型のＦＥＴ５と電圧検出回路６とが１つのパッケージにモールドされて構成されている。ＦＥＴ５は、ゲート端子Ｇとソース端子Ｓ（第１端子に相当）との間に印加されるゲート電圧ＶGSに応じて、ドレイン端子Ｄ（第２端子に相当）とソース端子Ｓとの間の導通状態を変化させるＭＯＳＦＥＴ、ＧａＮ−ＨＥＭＴなどのスイッチング素子である。ＦＥＴに替えてＩＧＢＴであってもよい。ＦＥＴ５には、寄生のダイオード５ａが形成されている。

電圧検出回路６は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続されたコンデンサＣ１、Ｃ２（第１回路、第２回路に相当）から構成されている。これらのコンデンサＣ１、Ｃ２は、ＦＥＴ５のドレイン・ソース間に印加される電圧を分圧した検出電圧を出力するとともにＣスナバとして作用する。コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５〜５００）程度の比に設定されている。

駆動ＩＣ４は、駆動回路７、スイッチ回路８および制御回路９を備えている。駆動回路７は、マイコンなどの外部回路から入力される駆動信号に従って、ＦＥＴ５に対するゲート駆動信号（以下、単に駆動信号と称す）を出力する。スイッチ回路８は、ＦＥＴ５のゲートに繋がるゲート駆動線１０に直列に設けられたＮチャネル型のＭＯＳＦＥＴ１１から構成されている。ＭＯＳＦＥＴ１１には、ゲート駆動線１０を通してＦＥＴ５のゲートに至る向きに順方向となる寄生のダイオード１１ａが形成されている。

制御回路９は、電源１２の端子間に出力端子ｎ２を挟んでインバータ接続されたＰチャネル型のＭＯＳＦＥＴ１３とＮチャネル型のＭＯＳＦＥＴ１４とから構成されている。ＭＯＳＦＥＴ１３、１４には、それぞれ寄生のダイオード１３ａ、１４ａが形成されている。ＭＯＳＦＥＴ１３、１４の素子サイズは、ＭＯＳＦＥＴ１１を駆動するのに十分な素子サイズであればよく、小さい素子サイズで十分である。

ＭＯＳＦＥＴ１３、１４のゲートは、電圧検出回路６の出力端子ｎ１に接続されている。出力端子ｎ２は、ＭＯＳＦＥＴ１１のゲートに接続されて制御信号を与える。電源１２が供給する直流電圧Ｖｃは、ＭＯＳＦＥＴ１１をオン／オフさせる制御信号を出力するのに必要な電圧であればよい。

次に、本実施形態の作用について図２も参照しながら説明する。電圧検出回路６は、ＦＥＴ５のドレイン・ソース間電圧ＶDSに対し（１）式で示す検出電圧を出力する。
検出電圧＝（Ｃ１／（Ｃ１＋Ｃ２））・ＶDS …（１）

制御回路９は、ＦＥＴ５の電圧保護動作に用いるしきい値電圧Ｖthを有している。耐圧ＶDSSを超える電圧からＦＥＴ５を確実に保護するため、ＦＥＴ５の耐圧ＶDSSよりも所定のマージンだけ低く設定された電圧Ｖm1以上の範囲を、ＦＥＴ５の電圧保護動作が行われるべき電圧範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が行われるべき範囲の電圧が印加されたときに、電圧検出回路６が出力する検出電圧よりも低く設定されている。これを式で表すと（２）式のようになる。
Ｖth＜（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm1＜（Ｃ１／（Ｃ１＋Ｃ２））・ＶDSS…（２）

一方、負荷駆動装置１に与えられるバッテリ電圧ＶＢよりも所定のマージンだけ高く設定された電圧Ｖm2以下の範囲（上記電圧保護動作が行われるべき電圧範囲よりも低い範囲）を、ＦＥＴ５の電圧保護動作が不要とされるべき範囲としている。しきい値電圧Ｖthは、ＦＥＴ５のドレイン・ソース間に上記電圧保護動作が不要とされるべき範囲の電圧が印加されたときに、電圧検出回路６が出力する検出電圧よりも高く設定されている。これを式で表すと（３）式のようになる。
Ｖth＞（Ｃ１／（Ｃ１＋Ｃ２））・Ｖm2＞（Ｃ１／（Ｃ１＋Ｃ２））・ＶＢ …（３）

制御回路９を構成するＭＯＳＦＥＴ１３、１４の素子自体のしきい値電圧は、上記しきい値電圧Ｖthに等しく設定されており、それに合わせて適切な直流電圧Ｖｃが設定されている。

図２は、ＦＥＴ５のドレイン電流ＩＤ、ドレイン・ソース間電圧ＶDSおよびゲート電圧ＶGSを示す波形図である。時刻ｔ１からｔ２までの期間Ｔ１ではオフ駆動信号が入力されており、ＦＥＴ５はオフしている。時刻ｔ２からｔ３までの期間Ｔ２ではオン駆動信号が入力されており、ＦＥＴ５はオンしている。期間Ｔ１、Ｔ２におけるＦＥＴ５のドレイン・ソース間電圧ＶDSは、それぞれバッテリ電圧ＶＢ、ほぼ０Ｖ（厳密にはＦＥＴ５のオン抵抗とドレイン電流ＩＤの関係で定まる電圧）になっている。

期間Ｔ１、Ｔ２に電圧検出回路６が出力する検出電圧は、上記しきい値電圧Ｖthよりも低い。このため、ＭＯＳＦＥＴ１３がオン、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートにはＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。その結果、ＭＯＳＦＥＴ１１はオンになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を低インピーダンスで接続する。これにより、ＦＥＴ５は、駆動信号に従ってスイッチング動作を行う。

時刻ｔ３においてオフ駆動信号が入力されてＦＥＴ５がオフすると、逆起電力によるサージ電圧（逆起電力自体を含む）が発生し、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になる。このとき、電圧検出回路６が出力する検出電圧は、ＭＯＳＦＥＴ１３、１４のゲート耐圧以下であって、上記しきい値電圧Ｖthよりも高くなる。このため、ＭＯＳＦＥＴ１３がオフ、ＭＯＳＦＥＴ１４がオンになり、ＭＯＳＦＥＴ１１のゲート電圧ＶGSは０Ｖになる。その結果、ＭＯＳＦＥＴ１１はオフになり、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を高インピーダンスで遮断する。これに伴い、ＦＥＴ５のゲートはオープン状態になる。

これ以降のＦＥＴ５のゲート電圧ＶGSは、ドレイン・ソース間電圧ＶDSとゲート・ドレイン間容量ＣGDとゲート・ソース間容量ＣGSに基づいて、最終的に（４）式のように定まる。
ＶGS＝（ＣGD／（ＣGD＋ＣGS））・ＶDS …（４）

ＦＥＴ５は、このゲート電圧ＶGSが自らのしきい値電圧を超えるとセルフターンオンする。ＦＥＴ５がオンすると、ドレイン・ソース間に印加されたサージ電圧のエネルギーがＦＥＴ５を通してソース側に逃され、ドレイン・ソース間電圧ＶDSは素子耐圧以下の電圧（例えば６００Ｖ）でバランスする（期間Ｔ３）。その後、このバランス状態を保持してエネルギーの開放が終了すると（時刻ｔ４）、ドレイン・ソース間電圧ＶDSが低下し、電圧検出回路６が出力する検出電圧がしきい値電圧Ｖth以下になる。これにより、スイッチ回路８は駆動回路７とＦＥＴ５のゲートとの間を低インピーダンスで接続し、ＦＥＴ５は、駆動信号に従ったスイッチング動作に復帰する。

以上の動作において、ＦＥＴ５のゲート電流の最大値は数Ａ程度になるが、ゲート電流が流れるターンオン時間／ターンオフ時間は非常に短いので、ＭＯＳＦＥＴ１１の定格電流は小さくてよい。また、ＭＯＳＦＥＴ１３、１４は、ＭＯＳＦＥＴ１１を駆動するものなので、同様に小さいサイズの素子で十分である。このため、スイッチ回路８と制御回路９は、ＦＥＴ５よりも十分に小さい素子サイズで構成できる。

コンデンサＣ１、Ｃ２は、検出電圧に応じてＭＯＳＦＥＴ１３、１４のゲート容量を充放電する作用を持つ。従って、コンデンサＣ１、Ｃ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を十分に駆動できるだけの容量値が必要である。一例を示せば、コンデンサＣ１、Ｃ２の容量値は、ＭＯＳＦＥＴ１３、１４のゲート容量の１倍から１００倍程度の大きさに設定することが好ましい。

スイッチ回路８を構成するＭＯＳＦＥＴ１１には、駆動回路７側をアノード、ＦＥＴ５のゲート側をカソードとする寄生ダイオード１１ａが存在する。そのため、スイッチ回路８が遮断状態にあっても、駆動回路７が出力する正の電圧を持つオン駆動信号を、寄生ダイオード１１ａを通してＦＥＴ５のゲートに与えることができる。これにより、スイッチ回路８の状態にかかわらず、駆動回路７からのオン駆動信号を優先してＦＥＴ５をオン動作させることができる。なお、ＭＯＳＦＥＴ１１に替えてＩＧＢＴやバイポーラトランジスタを用いる場合には、並列ダイオードを付けることにより同様の効果が得られる。

本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSがその素子耐圧ＶDSSより低く設定された電圧Ｖm1以上になると、ゲート駆動線１０に介在するスイッチ回路８が遮断してＦＥＴ５のゲートがオープン状態になり、ＦＥＴ５に積極的なセルフターンオンが誘発される。ＦＥＴ５のゲートにサージを逃すためのダイオードが接続されていないので、従来構成よりもゲートに追加される寄生容量が小さくなり、ＦＥＴ５の高速スイッチング性能（特にターンオン特性）を保ったまま電圧耐量を確保することができる。

負荷駆動装置１は、特にＧａＮデバイス例えばＧａＮ−ＨＥＭＴからなるＦＥＴ５に好適である。ＧａＮ−ＨＥＭＴは、アバランシェ耐量（Ｌ負荷耐量）がなく、ゲート耐圧が低く、素子自体のゲート容量が小さい特性を持つ。本実施形態によれば、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。勿論、ＭＯＳＦＥＴやＩＧＢＴにも適用できる。

電圧検出回路６は、Ｃスナバの構成を備えているので、ターンオフ時のｄＶ／ｄｔおよびリンギングを抑制できるとともに、部品数および搭載スペースを節約できる。また、コンデンサＣ１、Ｃ２の容量比とＦＥＴ５の素子耐圧との関係に基づいて、電圧保護動作の条件を容易に設定できる。

ＦＥＴ５と同一の半導体基板上にコンデンサＣ１、Ｃ２を作り込むことにより素子モジュール３を構成してもよい。また、ディスクリート部品であるＦＥＴ５とコンデンサＣ１、Ｃ２を基板上に搭載した後にモールドしてもよい。さらに、ＦＥＴ５、コンデンサＣ１、Ｃ２、スイッチ回路８および制御回路９を同一の半導体基板上に作り込んでもよい。この場合、さらに駆動回路７も併せて作り込むことができる。また、コンデンサＣ１、Ｃ２だけを外付けの構成としてもよい。このように、回路構成上の自由度が高く小型化を図ることができる。

（第２の実施形態）
第２の実施形態について図３を参照しながら説明する。負荷駆動装置２１の駆動ＩＣ２２は制御回路２３を備えている。制御回路２３は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続された抵抗２４とＭＯＳＦＥＴ１４から構成されている。ＭＯＳＦＥＴ１４のしきい値電圧は、上述したしきい値電圧Ｖthに等しく設定されている。

サージ電圧が印加されていないとき、検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１４がオフになり、ＭＯＳＦＥＴ１１のゲートに抵抗２４を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、検出電圧は、ＭＯＳＦＥＴ１４のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１４がオンになり、スイッチ回路８が遮断するので、ＦＥＴ５はセルフターンオンする。

本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１４から構成できるので、回路面積を一層低減できる。ただし、ＭＯＳＦＥＴ１４がオンした時に電源１２から抵抗２４とＭＯＳＦＥＴ１４を介した経路で電流が流れる。しかし、ＭＯＳＦＥＴ１４がオンする頻度は低く、オンする時間も短いので、消費電力の増加は殆どない。

（第３の実施形態）
第３の実施形態について図４を参照しながら説明する。負荷駆動装置２５の駆動ＩＣ２６は制御回路２７を備えている。制御回路２７は、電源１２の端子間に出力端子ｎ２を挟んで直列に接続されたＭＯＳＦＥＴ１３と抵抗２８とから構成されている。検出電圧がしきい値電圧Ｖthを超えると、ＭＯＳＦＥＴ１３がオフするように構成されている。

サージ電圧が印加されていないとき、検出電圧はしきい値電圧Ｖthよりも低くなる。このため、ＭＯＳＦＥＴ１３がオンになり、ＭＯＳＦＥＴ１１のゲートにＭＯＳＦＥＴ１３を介して電圧Ｖｃが与えられる。一方、サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、検出電圧は、ＭＯＳＦＥＴ１３のゲート耐圧以下であって、しきい値電圧Ｖthよりも高くなる。これにより、ＭＯＳＦＥＴ１３がオフになり、スイッチ回路８が遮断するので、ＦＥＴ５がセルフターンオンする。本実施形態によれば、制御回路２３を１つのＭＯＳＦＥＴ１３から構成できるので、回路面積を一層低減できる。

（第４の実施形態）
第４の実施形態について図５を参照しながら説明する。負荷駆動装置２９は、素子モジュール３０と駆動ＩＣ４とから構成されており、素子モジュール３０は、ＦＥＴ５と電圧検出回路３１とから構成されている。電圧検出回路３１は、抵抗Ｒ１とコンデンサＣ１との直列回路からなる第１回路３１ａと、抵抗Ｒ２とコンデンサＣ２との直列回路からなる第２回路３１ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。

コンデンサＣ１の容量値はコンデンサＣ２の容量値よりも小さく、例えばＣ１：Ｃ２＝１：（５〜５００）程度の比に設定されている。抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値よりも大きく、例えばＲ１：Ｒ２＝（５〜５００）：１程度の比に設定されている。

本実施形態の電圧検出回路３１はＲＣスナバの構成を備えているので、コンデンサＣ１、Ｃ２に蓄積されたサージエネルギーを抵抗Ｒ１、Ｒ２で消費させることができ、電圧サージを一層抑制する効果が得られる。また、直列に抵抗Ｒ１、Ｒ２を備えているので、コンデンサＣ１、Ｃ２に流れるリプル電流を低減できる。τ＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２になるように定数を設定すれば、第１回路３１ａと第２回路３１ｂの充放電状態が互いに等しくなり、電圧検出回路３１の分圧比を所望の値に安定化することができる。

（第５の実施形態）
第５の実施形態について図６を参照しながら説明する。負荷駆動装置３２は、素子モジュール３３と駆動ＩＣ４とから構成されており、素子モジュール３３は、ＦＥＴ５と電圧検出回路３４とから構成されている。電圧検出回路３４は、出力端子ｎ１を挟んで直列に接続された第１回路３４ａと第２回路３４ｂから構成されている。第１回路３４ａ、第２回路３４ｂは、それぞれ上述した第１回路３１ａ、第２回路３１ｂ（図５参照）に対し並列に抵抗Ｒ３、Ｒ４を備えている。

コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ１、Ｒ２の抵抗比は第４の実施形態に等しい。抵抗Ｒ３の抵抗値は抵抗Ｒ４の抵抗値よりも大きく、例えばＲ３：Ｒ４＝（５〜５００）：１程度の比に設定されている。

本実施形態の電圧検出回路３４もＲＣスナバの構成を備えているので、第４の実施形態と同様に電圧サージを一層抑制する効果が得られる。また、τ＝Ｃ１・Ｒ１≒Ｃ２・Ｒ２、Ｃ２：Ｃ１≒Ｒ１：Ｒ２≒Ｒ３：Ｒ４になるように定数を設定すれば、第１回路３４ａと第２回路３４ｂの充放電状態が互いに等しくなり、電圧検出回路３４の分圧比を所望の値に安定化することができる。特にバランス抵抗Ｒ３、Ｒ４を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第６の実施形態）
第６の実施形態について図７を参照しながら説明する。負荷駆動装置３５は、素子モジュール３６と駆動ＩＣ４とから構成されており、素子モジュール３６は、ＦＥＴ５と電圧検出回路３７とから構成されている。電圧検出回路３７は、コンデンサＣ１と抵抗Ｒ３との並列回路からなる第１回路３７ａと、コンデンサＣ２と抵抗Ｒ４との並列回路からなる第２回路３７ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。コンデンサＣ１、Ｃ２の容量比および抵抗Ｒ３、Ｒ４の抵抗比は第５の実施形態と同様に設定されている。

Ｃ２：Ｃ１≒Ｒ３：Ｒ４になるように定数を設定すれば、第１回路３７ａと第２回路３７ｂの充放電状態が互いに等しくなり、電圧検出回路３７の分圧比を所望の値に安定化することができる。特にバランス抵抗Ｒ３、Ｒ４を備えたことにより、電圧変化に対する追従性が高まり、過渡時における分圧比を一層安定化することができる。なお、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第７の実施形態）
第７の実施形態について図８を参照しながら説明する。負荷駆動装置３８は、素子モジュール３９と駆動ＩＣ４とから構成されており、素子モジュール３９は、ＦＥＴ５と電圧検出回路４０とから構成されている。電圧検出回路４０は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された抵抗Ｒ３、Ｒ４（第１回路、第２回路に相当）から構成されている。抵抗Ｒ３、Ｒ４は、Ｒ３：Ｒ４＝（５〜５００）：１程度の比であって、抵抗損失が低減するように比較的高い抵抗値に設定されている。電圧検出回路４０は、抵抗分圧により検出電圧を出力するので、電圧変化に対する追従性がよく、精度がよく安定した分圧比が得られる。

（第８の実施形態）
第８の実施形態について図９を参照しながら説明する。負荷駆動装置４１は、素子モジュール４２と駆動ＩＣ４とから構成されており、素子モジュール４２は、ＦＥＴ５と電圧検出回路４３とから構成されている。電圧検出回路４３は、ＦＥＴ５のドレインとソースとの間に出力端子ｎ１を挟んで直列に接続された図示極性のツェナーダイオードＺＤ１、ＺＤ２（第１回路、第２回路に相当）から構成されている。ツェナーダイオードＺＤ１、ＺＤ２は、印加電圧がツェナー電圧（規定電圧に相当）を超えるときに通電状態に移行する通電回路である。

本実施形態によれば、ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ１、ＺＤ２が通電し、出力端子ｎ１の電圧がほぼ一定に維持される。これにより、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５をセルフターンオンさせることができる。なお、ツェナーダイオードＺＤ１、ＺＤ２は、サージ電圧のエネルギーを逃すものではなく、電圧を検出するためのものである。従って、ツェナーダイオードＺＤ１、ＺＤ２は、ＭＯＳＦＥＴ１３、１４のゲート容量を駆動するのに十分な素子サイズがあればよい。

（第９の実施形態）
第９の実施形態について図１０を参照しながら説明する。負荷駆動装置４４は、素子モジュール４５と駆動ＩＣ４とから構成されており、素子モジュール４５は、ＦＥＴ５と電圧検出回路４６とから構成されている。電圧検出回路４６は、第１回路に相当する抵抗Ｒ３と、ツェナーダイオードＺＤ２と抵抗Ｒ４との直列回路からなる第２回路４６ｂとが、出力端子ｎ１を挟んで直列に接続された構成を備えている。抵抗Ｒ３、Ｒ４の抵抗比は第５の実施形態と同様に設定されている。

ＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、ツェナーダイオードＺＤ２が通電し、出力端子ｎ１の電圧がツェナー電圧と抵抗Ｒ４の電圧降下とで定まる電圧に維持される。これにより、スイッチ回路８を安定的に遮断状態にでき、ＦＥＴ５をセルフターンオンさせることができる。ツェナーダイオードＺＤ２の素子サイズは、第８の実施形態で説明したように小さくてよい。また、抵抗Ｒ３、Ｒ４の抵抗値は、分圧比の安定化と抵抗損失との兼ね合いから決定すればよい。

（第１０の実施形態）
第１０の実施形態について図１１および図１２を参照しながら説明する。負荷駆動装置５１は、図１１に示すように素子モジュール５２と駆動ＩＣ４とから構成されている。素子モジュール５２は、ＦＥＴ５、電圧検出回路６および第１電圧制御回路５３とから構成されている。

電圧制御回路５３は、ＦＥＴ５のドレインとゲートとの間に接続されており、ドレイン・ゲート間の電圧がＦＥＴ５のドレイン・ソース間の耐圧ＶDSSよりも低く設定された規定電圧を超えるときに通電状態に移行する。具体的には、逆方向の３つのツェナーダイオード５３ａ〜５３ｃと、順方向のダイオード５３ｄとの直列回路により構成されている。ダイオード５３ｄは、ゲート電圧ＶGSがドレイン・ソース間電圧ＶDSよりも高いときに、ゲート電流がドレイン側に抜けることを防止する。

サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路９はＭＯＳＦＥＴ１１をオフする。これにより、ＦＥＴ５のゲートはオープン状態になり、ゲート電圧ＶGSは（４）式で示した値にまで上昇し、ＦＥＴ５がセルフターンオンする。しかし、ゲート容量比（ＣGS／ＣGD）が極端に大きいと、ドレイン・ソース間電圧ＶDSが耐圧ＶDSSに達しても、ゲート電圧ＶGSがＦＥＴ５のしきい値電圧を超えずセルフターンオンに移行しない虞がある。

そこで、本実施形態の電圧制御回路５３は、ドレイン・ソース間電圧ＶDSが耐圧ＶDSSよりも低く設定された規定電圧に達すると通電し、規定電圧を差分電圧にしてゲートをドレイン電圧にクランプする。これにより、ドレイン・ソース間電圧ＶDSの上昇に伴ってゲート電圧ＶGSが引き上げられてＦＥＴ５がオンするので、サージ電圧のエネルギーはＦＥＴ５を通してソース側に逃される。

電圧制御回路５３はサージ電圧のエネルギーを逃すものではないので、ツェナーダイオード５３ａ〜５３ｃおよびダイオード５３ｄは、ＦＥＴ５のゲートを駆動するのに十分なだけの小さい素子サイズがあればよい。その一方で、ゲートをクランプした状態のまま保持できない場合がある。図１２は、ターンオフ時のゲート電圧ＶGS、ドレイン・ソース間電圧ＶDS、ドレイン電流ＩＤ、バッテリ電圧ＶＢの実測波形を示している。ゲート電圧ＶGSの上昇と下降により、ＦＥＴ５がオンとオフを繰り返していることが分かる。この場合であっても、ドレイン・ソース間電圧ＶDSのピーク値は規定電圧以下に制限され、ドレイン電流ＩＤが減少する。

本実施形態によれば、ＦＥＴ５がゲートオープン状態のときにセルフターンオンできないようなゲート容量比を有している場合でも、電圧制御回路５３が通電することによりＦＥＴ５を確実にターンオンさせることができ、過大な電圧からＦＥＴ５を保護することができる。また、ＦＥＴ５のゲートに接続される電圧制御回路５３の素子サイズは小さいので、スイッチング速度を殆ど低下させることなく、サージ電圧に対する耐量を高めることができる。

（第１１の実施形態）
第１１の実施形態について図１３を参照しながら説明する。負荷駆動装置５４は、素子モジュール５５と駆動ＩＣ４とから構成されている。素子モジュール５５は、電圧制御回路５３に加え、ＦＥＴ５のゲートとソースの間にゲート側をカソードとするツェナーダイオード５６（第２電圧制御回路に相当）を備えている。ツェナーダイオード５６は、ＦＥＴ５のゲート・ソース間の電圧がゲート・ソース間の正方向の耐圧ＶGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。

ＦＥＴ５がノーマリオフタイプの素子である場合、電圧制御回路５３が通電してゲートが引き上げられたときに、ゲート電圧ＶGSがゲート耐圧ＶGSSよりも低い値にクランプされる。これにより、ＦＥＴ５のゲートを保護することができる。また、ツェナーダイオード５６は、ゲート電圧ＶGSをクランプするのに十分なだけの小さい素子サイズがあればよい。このため、本実施形態によっても第１０の実施形態と同様の効果が得られる。

（第１２の実施形態）
第１２の実施形態について図１４を参照しながら説明する。負荷駆動装置５７は、素子モジュール５８と駆動ＩＣ４とから構成されている。素子モジュール５８は、電圧制御回路５３に加え、ＦＥＴ５のゲートとソースの間にゲート側をアノードとするツェナーダイオード５９（第２電圧制御回路に相当）を備えている。ツェナーダイオード５９は、ＦＥＴ５のゲート・ソース間の電圧がゲート・ソース間の負方向の耐圧ＶGSSよりも小さく設定された規定電圧を超えるときに通電状態に移行する。

ＦＥＴ５がノーマリオンタイプの素子である場合、オフ駆動信号は負の電圧になる。また、ＦＥＴ５がノーマリオフ、ノーマリオンの何れのタイプであっても、ターンオフ時間を短縮するためにＦＥＴ５の負方向のゲート耐圧に近い電圧を持つオフ駆動信号を印加する場合がある。このような場合に、ゲート電圧ＶGS（絶対値）がゲート耐圧ＶGSS（絶対値）よりも小さい値にクランプされる。これにより、ＦＥＴ５のゲートを保護することができる。また、ツェナーダイオード５９は、ゲート電圧ＶGSをクランプするのに十分なだけの小さい素子サイズがあればよい。このため、本実施形態によっても第１０の実施形態と同様の効果が得られる。

（第１３の実施形態）
第１３の実施形態について図１５を参照しながら説明する。負荷駆動装置６０は、素子モジュール６１と駆動ＩＣ４とから構成されている。素子モジュール６１は、電圧制御回路５３に加えて第２電圧制御回路６２を備えている。電圧制御回路６２は、第１１、第１２の実施形態で説明したツェナーダイオード５６、５９の直列回路から構成されている。本実施形態によれば、第１１、第１２の実施形態で説明した作用および効果が得られる。

（第１４の実施形態）
第１４の実施形態について図１６を参照しながら説明する。負荷駆動装置７１は、素子モジュール３と駆動ＩＣ７２とから構成されている。駆動ＩＣ７２が備えるスイッチ回路７３において、ＭＯＳＦＥＴ１１と並列に抵抗７４が接続されている。抵抗７４の抵抗値Ｒｐは、通常のゲート抵抗Ｒgon、Ｒgoffよりも格段に高い抵抗値に設定されている。

サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、制御回路９によりＭＯＳＦＥＴ１１がオフに制御される。このとき、駆動回路７の出力端子とＦＥＴ５のゲートとの間のインピーダンスはＲｐとなり、ＦＥＴ５のゲートはオープン状態に近くなる。抵抗７４を設けることにより、ＦＥＴ５がセルフターンオンする電圧値を調整することが可能になる。

（第１５の実施形態）
第１５の実施形態について図１７を参照しながら説明する。負荷駆動装置８１は、素子モジュール３と駆動ＩＣ８２とから構成されている。駆動ＩＣ８２が備える制御回路８３は、電源１２の出力電圧Ｖｃを電源電圧として動作するマイコン８４から構成されている。マイコン８４は、温度補正、過電圧保護、過電流保護などを制御する演算装置（ＣＰＵ）である。

マイコン８４の端子８４ａは、しきい値電圧Ｖthを有するデジタル入力端子であり、その立ち上がりにより割り込みを発生させる。端子８４ｂは、０Ｖ（Ｌレベル）／Ｖｃ（Ｈレベル）を出力するデジタル出力端子である。サージ電圧が発生してＦＥＴ５のドレイン・ソース間電圧ＶDSが電圧Ｖm1以上になると、電圧検出回路６が出力する検出電圧はしきい値電圧Ｖthよりも高くなる。この時、マイコン８４は、過電圧保護の割り込み処理に移行し、端子８４ｂからＬレベルの電圧（０Ｖ）を出力する。これにより、ＭＯＳＦＥＴ１１がオフしてＦＥＴ５のセルフターンオンが促される。

本実施形態によれば、温度補正等の目的で駆動ＩＣ８２内に既に存在するマイコン８４を利用して制御回路８３を構成できるので、サージ電圧に対する保護回路を構成する際の追加回路が一層少なくなる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

各実施形態では、誘導性負荷であるコイル２への通電を遮断した時に生じるサージ電圧（逆起電力を含む）がＦＥＴ５に印加された場合について説明した。誘導ノイズ、バッテリ電圧ＶＢの変動などに起因する過電圧が印加されたときも同様である。

第８の実施形態では、第１回路と第２回路を構成する通電回路としてツェナーダイオードＺＤ１、ＺＤ２を用いたが、通電回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。また、第１０〜第１３の実施形態では、電圧制御回路としてツェナーダイオード５３ａ〜５３ｃ、５６、５９を用いたが、電圧制御回路は、印加電圧が規定電圧を超えるときに通電状態に移行する回路であれば他の回路構成でもよい。例えば、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成し、その順方向電圧、ツェナー電圧、しきい値電圧またはこれらの電圧の組み合わせにより規定電圧を構成してもよい。

第２、第３、第１５の実施形態で説明した制御回路２３、２７、８３は、第４〜第１４の実施形態に対しても同様に適用できる。
第１０〜第１３の実施形態で説明した第１電圧制御回路５３、ツェナーダイオード５６、５９（第２電圧制御回路）、第２電圧制御回路６２は、第２〜第９、第１４、第１５の実施形態に対しても同様に適用できる。

第１４の実施形態で説明したスイッチ回路７３は、第２〜第１３、第１５の実施形態に対しても同様に適用できる。
電圧検出回路は、ＦＥＴ５のドレイン・ソース間に印加される電圧ＶDSに応じた検出電圧を出力する回路であればよく、必ずしも第１回路と第２回路の直列回路から構成する必要はない。

上述した各電圧検出回路６、３１、３４、３７、４０、４３、４６は、第１回路と第２回路の直列回路から構成した。これらにおいて、電圧検出回路の全体回路を複数設けてもよい。また、第１回路または第２回路をそれぞれ複数設けてもよい。
負荷駆動装置への適用について説明したが、これに限らずスイッチング電源回路、インバータ回路などにも適用できる。

図面中、１、２１、２５、２９、３２、３５、３８、４１、４４、５１、５４、５７、６０、７１、８１は負荷駆動装置（半導体装置）、５はＦＥＴ（スイッチング素子）、６、３１、３４、３７、４０、４３、４６は電圧検出回路、８、７３はスイッチ回路、９、２３、２７、８３は制御回路、１０はゲート駆動線、１１、１４はＮチャネル型ＭＯＳＦＥＴ（Ｎチャネル型トランジスタ）、１３はＰチャネル型ＭＯＳＦＥＴ（Ｐチャネル型トランジスタ）、３１ａ、３４ａ、３７ａは第１回路、３１ｂ、３４ｂ、３７ｂ、４６ｂは第２回路、５３は第１電圧制御回路、５６、５９はツェナーダイオード（第２電圧制御回路）、Ｃ１、Ｃ２はコンデンサ（第１回路、第２回路）、Ｒ３、Ｒ４は抵抗（第１回路、第２回路）、ＺＤ１、ＺＤ２はツェナーダイオード（通電回路／第１回路、第２回路）、ｎ１、ｎ２は出力端子である。

Claims (17)

1. ゲート端子（Ｇ）と第１端子（Ｓ）との間に印加されるゲート電圧に応じて第２端子（Ｄ）と第１端子（Ｓ）との間の導通状態を変化させるスイッチング素子（５）と、
   前記スイッチング素子の第２端子と第１端子との間に印加される電圧に応じた検出電圧を出力する電圧検出回路（６，３１，３４，３７，４０，４３）と、
   前記スイッチング素子のゲート端子に繋がるゲート駆動線（１０）に直列に設けられ、制御信号に応じて高インピーダンス状態または低インピーダンス状態に切り替わるスイッチ回路（８，７３）と、
   前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が行われるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも低く設定され、且つ、前記スイッチング素子の第２端子と第１端子との間に前記スイッチング素子の電圧保護動作が不要とされるべき範囲の電圧が印加されたときに前記電圧検出回路が出力する検出電圧よりも高く設定されたしきい値電圧を有し、前記検出電圧が前記しきい値電圧以下になるときには前記スイッチ回路を低インピーダンス状態に切り替え、前記検出電圧が前記しきい値電圧を超えるときには前記スイッチ回路を高インピーダンス状態に切り替える前記制御信号を出力する制御回路（９，２３，２７，８３）とを備えていることを特徴とする半導体装置。
2. 前記電圧検出回路は、前記スイッチング素子の第２端子と第１端子との間に、検出電圧の出力端子を挟んで直列に接続された第１回路と第２回路から構成されていることを特徴とする請求項１記載の半導体装置。
3. 前記第１回路と第２回路は、それぞれコンデンサ（Ｃ１，Ｃ２）を備えて構成されていることを特徴とする請求項２記載の半導体装置。
4. 前記第１回路（３１ａ）と第２回路（３１ｂ）は、それぞれ前記コンデンサと直列に抵抗（Ｒ１，Ｒ２）を備えていることを特徴とする請求項３記載の半導体装置。
5. 前記第１回路（３７ａ）と第２回路（３７ｂ）は、それぞれ前記コンデンサと並列に抵抗（Ｒ３，Ｒ４）を備えていることを特徴とする請求項３記載の半導体装置。
6. 前記第１回路（３４ａ）と第２回路（３４ｂ）は、それぞれ前記コンデンサと前記抵抗との直列回路に対し並列に抵抗（Ｒ３，Ｒ４）を備えていることを特徴とする請求項４記載の半導体装置。
7. 前記第１回路と第２回路は、それぞれ抵抗（Ｒ３，Ｒ４）から構成されていることを特徴とする請求項２記載の半導体装置。
8. 前記第１回路と第２回路は、それぞれ印加電圧が規定電圧を超えるときに通電状態に移行する通電回路（ＺＤ１，ＺＤ２）から構成されていることを特徴とする請求項２記載の半導体装置。
9. 前記通電回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項８記載の半導体装置。
10. 前記制御回路（９）は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子（ｎ２）を挟んで、前記しきい値電圧を持つＰチャネル型トランジスタ（１３）とＮチャネル型トランジスタ（１４）とがインバータ接続された構成を備え、これらトランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項１ないし９の何れかに記載の半導体装置。
11. 前記制御回路（２３，２７）は、前記制御信号を出力するのに必要な直流電圧を供給する電源線間に、前記制御信号の出力端子（ｎ２）を挟んで、抵抗（２４，２８）と前記しきい値電圧を持つトランジスタ（１４，１３）とが直列に接続された構成を備え、当該トランジスタのゲートに前記検出電圧が与えられていることを特徴とする請求項１ないし９の何れかに記載の半導体装置。
12. 前記スイッチング素子の第２端子とゲート端子との間に、当該端子間の電圧が前記スイッチング素子の第２端子と第１端子との間の耐圧よりも低く設定された規定電圧を超えるときに通電状態に移行する第１電圧制御回路（５３）を備えていることを特徴とする請求項１ないし１１の何れかに記載の半導体装置。
13. 前記スイッチング素子のゲート端子と第１端子との間に、当該端子間の電圧が前記スイッチング素子の第１端子を基準とするゲート端子の正方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第２電圧制御回路（５６）を備えていることを特徴とする請求項１２記載の半導体装置。
14. 前記スイッチング素子のゲート端子と第１端子との間に、当該端子間の電圧が前記スイッチング素子の第１端子を基準とするゲート端子の負方向の耐圧よりも小さく設定された規定電圧を超えるときに通電状態に移行する第２電圧制御回路（５９）を備えていることを特徴とする請求項１２記載の半導体装置。
15. 前記電圧制御回路は、ダイオード、ツェナーダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの中から選択された１または複数の半導体素子から構成されており、その順方向電圧、ツェナー電圧、しきい値電圧または当該電圧の組み合わせにより前記規定電圧が構成されていることを特徴とする請求項１２ないし１４の何れかに記載の半導体装置。
16. 前記スイッチ回路は、Ｎチャネル型ＭＯＳトランジスタ（１１）から構成されており、前記ゲート駆動線を通して前記スイッチング素子のゲート端子に至る向きに順方向となるダイオード（１１ａ）を備えていることを特徴とする請求項１ないし１５の何れかに記載の半導体装置。
17. 前記スイッチング素子は、ＧａＮデバイスであることを特徴とする請求項１ないし１６の何れかに記載の半導体装置。

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