JP5925364B2 - 電力用半導体装置 - Google Patents

Description

本発明は電力用半導体装置に関し、特に、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列動作させて用いる電力用半導体装置に関する。

従来より、ＩＧＢＴ（insulated gate bipolar transistor）などのスイッチング装置では、スイッチング損失を低減させる目的でＩＧＢＴにＭＯＳＦＥＴ（MOS field effect transistor）を並列接続した構成が検討されている。

例えば特許文献１の図５には、並列に接続されたＩＧＢＴとＭＯＳＦＥＴのそれぞれのゲートが共通に接続され、共通のゲート駆動回路で両者を駆動する構成が開示されている。

このような構成を採ることで、ＩＧＢＴとＭＯＳＦＥＴのしきい値電圧の差を利用して、ターンオフ時の過渡特性にＭＯＳＦＥＴのターンオフ特性を反映させ、ターンオフ損失が大きいＩＧＢＴのターンオフ特性を吸収してスイッチング損失を低減することができる。

特開平４−３５４１５６号公報

上述の特許文献１の構成では、ＩＧＢＴのオン閾値電圧をＭＯＳＦＥＴのオン閾値電圧より高く設定しているためスイッチング時の過渡状態においては、必ずＭＯＳＦＥＴに全電流が流れるため、それに対処するにはＭＯＳＦＥＴの電流定格を大きくしなければならず、ＭＯＳＦＥＴのチップサイズを小さくすることが困難であり、装置全体の小型化が難しいという課題があった。

本発明は上記のような問題点を解消するためになされたもので、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列動作させて用いる電力用半導体装置において、装置全体を小型化することを目的とする。

本発明に係る電力用半導体装置の第１の態様は、第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第１のスイッチング部は、前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、前記第２のスイッチング部は、前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのうち、一方のトランジスタのゲートには前記第１の制御回路から抵抗素子を介してゲート制御信号が与えられ、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのうち、一方のトランジスタのゲートには前記第２の制御回路から抵抗素子を介してゲート制御信号が与えられ、前記第１の制御回路からの前記ゲート制御信号は、前記第１の制御回路側から前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの近傍にかけて延在するダイパッドを介して前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのそれぞれの前記ゲートに与えられ、前記第２の制御回路からの前記ゲート制御信号は、前記第２の制御回路側から前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの近傍にかけて延在するダイパッドを介して前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのそれぞれの前記ゲートに与えられる。

本発明に係る電力用半導体装置の第１の態様によれば、ＩＧＢＴとＭＯＳＦＥＴとを制御回路に対して並列に配置する必要がなくなり、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成において、装置全体を小型化することができる。また、ＩＧＢＴおよびＭＯＳＦＥＴのそれぞれのゲートにはダイパッドを介して制御回路からのゲート制御信号が与えられるので、ＩＧＢＴおよびＭＯＳＦＥＴにゲートパッドを複数設ける必要がなくなる。

本発明に係る実施の形態の３相インバータモジュールの回路構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成の部分図である。 ＩＧＢＴおよびＭＯＳＦＥＴの並列駆動時の発振について説明する図である。 ＩＧＢＴのゲートに抵抗素子を接続した構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成の部分図である。 ＩＧＢＴおよびＭＯＳＦＥＴの並列駆動時の発振について説明する図である。 ＭＯＳＦＥＴのゲートに抵抗素子を接続した構成を示す図である。 ＩＧＢＴのゲートパッド下に抵抗素子を内蔵した構成の一例を示す図である。 ＭＯＳＦＥＴのゲートに抵抗素子を接続した構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成の部分図である。 ＩＧＢＴのゲートに抵抗素子を接続した構成を示す図である。 本発明に係る実施の形態の３相インバータモジュールの内部構成の部分図である。 ゲート-エミッタ間電圧の低下の仕組みを説明する図である。 ゲート-エミッタ間電圧の低下の仕組みを説明する図である。 ターンオン時の損失低減について説明する図である。 帰還容量が充電された場合のスイッチング動作を説明する図である。 帰還容量が充電された場合のスイッチング動作を説明する図である。 ＭＯＳＦＥＴのターンオン時の電流、電圧特性と、ゲート電圧特性を示す図である。 本発明に係る実施の形態の変形例の構成を示す図である。 本発明に係る実施の形態の変形例の構成を示す図である。 本発明に係る実施の形態の変形例の構成を示す図である。 本発明に係る実施の形態の変形例の構成を示す図である。

＜実施の形態＞
図１には、本発明に係る電力用半導体装置の実施の形態の３相インバータモジュール１００の回路構成を示している。

図１に示す３相インバータモジュール１００は、３つのインバータＩＶ１〜ＩＶ３で構成されている。

インバータＩＶ１は、電源電圧が与えられる端子Ｔ１に接続された電源線Ｐと、基準電圧が与えられる端子Ｔ５に接続された電源線Ｎとの間に、直列に接続されたＭＯＳＦＥＴ（MOS field effect transistor）７および１０と、ＭＯＳＦＥＴ７および１０にそれぞれ並列に接続されたＩＧＢＴ（insulated gate bipolar transistor）１および４とを備えている。そして、ＭＯＳＦＥＴ７および１０のそれぞれのソースおよびドレインは共通して端子Ｔ２に接続されている。ここで、ＩＧＢＴ１とＭＯＳＦＥＴ７は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ４とＭＯＳＦＥＴ１０は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。

ここで、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。

例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。

インバータＩＶ２も同様の構成であり、電源線Ｐ−Ｎ間に直列に接続されたＭＯＳＦＥＴ８および１１と、ＭＯＳＦＥＴ８および１１にそれぞれ並列に接続されたＩＧＢＴ２および５とを備えている。そして、ＭＯＳＦＥＴ８および１１のそれぞれのソースおよびドレインは共通して端子Ｔ３に接続されている。ここで、ＩＧＢＴ２とＭＯＳＦＥＴ８は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ５とＭＯＳＦＥＴ１１は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。

インバータＩＶ３は、電源線Ｐ−Ｎ間に直列に接続されたＭＯＳＦＥＴ９および１２と、ＭＯＳＦＥＴ９および１２にそれぞれ並列に接続されたＩＧＢＴ３および６とを備えている。そして、ＭＯＳＦＥＴ９および１２のそれぞれのソースおよびドレインは共通して端子Ｔ４に接続されている。ここで、ＩＧＢＴ３とＭＯＳＦＥＴ９は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、ＩＧＢＴ６とＭＯＳＦＥＴ１２は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。なお、ＭＯＳＦＥＴ７〜９および１０〜１２には、それぞれ逆並列に接続されるダイオードＤが存在しているが、これは内部寄生ダイオードである。

ＭＯＳＦＥＴ７およびＩＧＢＴ１のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ７のソースおよびＩＧＢＴ１のエミッタは、共通してゲート制御回路１８に接続されている。

ＭＯＳＦＥＴ８およびＩＧＢＴ２のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ８のソースおよびＩＧＢＴ２のエミッタは、共通してゲート制御回路１８に接続されている。

また、ＭＯＳＦＥＴ９およびＩＧＢＴ３のゲートは、共通してゲート制御回路１８に接続され、ＭＯＳＦＥＴ９のソースおよびＩＧＢＴ３のエミッタは、共通してゲート制御回路１８に接続されている。

ここで、ＩＧＢＴ１〜３のそれぞれのゲートとゲート制御回路１８とを接続する接続線をライン１３と呼称し、ＩＧＢＴ１〜３のそれぞれのゲートとＭＯＳＦＥＴ７〜９のゲートとを接続する接続線をライン１５呼称し、ＩＧＢＴ１〜３のそれぞれのエミッタとＭＯＳＦＥＴ７〜９のソースとを接続する接続線をライン１６と呼称し、ライン１６とゲート制御回路１８とを接続する接続線をライン１４と呼称する。また、ライン１６のそれぞれと端子Ｔ２〜Ｔ４とを接続する接続線をライン１７と呼称する。

また、ＭＯＳＦＥＴ１０およびＩＧＢＴ４のゲートは、共通してゲート制御回路１９に接続され、ＭＯＳＦＥＴ１１およびＩＧＢＴ５のゲートは、共通してゲート制御回路１９に接続され、ＭＯＳＦＥＴ１２およびＩＧＢＴ６のゲートは、共通してゲート制御回路１９に接続されている。

なお、ゲート制御回路１８および１９には端子Ｔ１０を介して基準電圧が与えられる構成となっている。

図２は、３相インバータモジュール１００の内部構成を示す図である。３相インバータモジュール１００は樹脂封止されてパッケージをなすが、図２においては封止樹脂は省略し、樹脂パッケージＲＰの形成領域を破線で示すものとする。

図２に示すように、３相インバータモジュール１００は、矩形の樹脂パッケージＲＰの一方の長辺側にゲート制御回路１８および１９が配置され、他方の長辺側にＩＧＢＴ１〜６、ＭＯＳＦＥＴ７〜１２が配置されている。

図２に示すように３相インバータモジュール１００は、スイッチングデバイスのゲート制御回路１８および１９を有しているので、ＩＰＭ（Intelligent Power Module）と呼称される。

ゲート制御回路１８および１９が配置される側にはリードフレームＬＦ１が配置され、ＩＧＢＴ１〜６、ＭＯＳＦＥＴ７〜１２が配置される側にはリードフレームＬＦ２が配置されている。

リードフレームＬＦ１は、複数のリードＬＴ１と、ゲート制御回路１８および１９をそれぞれ搭載するダイパッドＰ１１およびＰ１２を有している。

ダイパッドＰ１１およびＰ１２は、樹脂パッケージＲＰの長辺と平行となるように配列されており、共通して接続されるとともに、それぞれリードＬＴ１の何れかに接続されている。これらのリードＬＴ１を介してゲート制御回路１８および１９に基準電圧が与えられるので、これらのリードＬＴ１が、図１における端子Ｔ１０となる。

リードフレームＬＦ２は、７本のリードＬＴ２と、ダイパッドＰ１〜Ｐ４とワイヤボンド領域Ｐ５〜Ｐ７、Ｐ２１〜Ｐ２３とを有している。

ダイパッドＰ１〜Ｐ４は、樹脂パッケージＲＰの長辺と平行となるように配列されており、個々に独立している。また、ダイパッドＰ２〜Ｐ４には、それぞれワイヤボンド領域Ｐ２１〜Ｐ２３が一体をなすように接続され、ワイヤボンド領域Ｐ２１〜Ｐ２３には、それぞれリードＬＴ２が一体をなすように接続されている。また、ダイパッドＰ１およびワイヤボンド領域Ｐ５〜Ｐ７には、それぞれリードＬＴ２が一体をなすように接続されており、ワイヤボンド領域Ｐ２１〜Ｐ２３およびワイヤボンド領域Ｐ５〜Ｐ７は、樹脂パッケージＲＰの長辺と平行となるように配列されている。

ここで、ダイパッドＰ１と一体をなすリードＬＴ２が、図１に示した端子Ｔ１に相当し、ワイヤボンド領域Ｐ２１〜Ｐ２３とそれぞれ一体をなすリードＬＴ２が、端子Ｔ２〜Ｔ４に相当し、ワイヤボンド領域Ｐ５〜Ｐ７とそれぞれ一体をなす３本のリードＬＴ２が、端子Ｔ５に相当する。

図２において、ダイパッドＰ１のリードフレームＬＦ１側の端縁には、ＩＧＢＴ１〜３が、ゲート制御回路１８に対向するように配列され、ダイパッドＰ２〜Ｐ４のリードフレームＬＦ１側の端縁には、それぞれＩＧＢＴ４〜６がゲート制御回路１９に対向するように配置されている。

また、ダイパッドＰ１上には、ＩＧＢＴ１〜３のそれぞれに対向するようにＭＯＳＦＥＴ７〜９が配置され、ダイパッドＰ２〜Ｐ４上には、ＩＧＢＴ４〜６のそれぞれに対向するようにＭＯＳＦＥＴ１０〜１２がそれぞれ配置されている。

ここで、図２における領域“Ａ”の詳細図を図３に示す。領域“Ａ”は、ダイパッドＰ２と、その上に配置されたＩＧＢＴ４とＭＯＳＦＥＴ１０およびその周辺を含む領域であり、この図を用いてＩＧＢＴおよびＭＯＳＦＥＴの構成について説明する。

図３に示すように、ＩＧＢＴ４はダイパッドＰ２の主面と接する側がコレクタとなり、その反対側がエミッタＥとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のＩＧＢＴであり、エミッタＥ側の平面内に２つのゲートパッドＧ１およびＧ２を有している。

すなわち、矩形のエミッタＥ側の一方の短辺側の端縁部にゲートパッドＧ１が設けられ、他方の端縁部にゲートパッドＧ２が設けられている。ゲートパッドＧ１とＧ２とはＩＧＢＴ４内で繋がっており、ゲート制御回路１９からゲートパッドＧ１に与えられたゲート制御信号はゲートパッドＧ２から取り出すことができる。なお、ＩＧＢＴ４をダイパッドＰ２上に搭載する際は、ゲートパッドＧ１がゲート制御回路１９側を向くように配置する。

また、図３に示すように、ＭＯＳＦＥＴ１０はダイパッドＰ２の主面と接する側がドレインとなり、その反対側がソースＳとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のＭＯＳＦＥＴであり、ソースＳ側の平面内にゲートパッドＧ１１を有している。

すなわち、矩形のソースＳ側の一方の短辺側の端縁部にゲートパッドＧ１１が設けられている。なお、ＭＯＳＦＥＴ１０をダイパッドＰ２上に搭載する際は、ゲートパッドＧ１１が、ＩＧＢＴ４側を向くように配置する。また、ダイパッドＰ２上にＩＧＢＴ４とＭＯＳＦＥＴ１０とを搭載した場合、ＩＧＢＴ４のゲートパッドＧ２と、ＭＯＳＦＥＴ１０のゲートパッドＧ１１とが互いに向き合う位置となるようにゲートパッドＧ２およびＧ１１を設ける方が、ワイヤボンディングの際に都合が良い。なお、ＩＧＢＴ１〜３、５、６およびＭＯＳＦＥＴ７〜９、１１、１２の構成も同じである。

また、図２に示すように、ＩＧＢＴ１〜３のそれぞれのゲートパッドＧ１（図３）およびエミッタＥ（図３）は、ゲート制御回路１８にワイヤボンディングにより接続されるが、ゲート制御回路１８とゲートパッドＧ１との接続を行う配線がライン１３であり、ゲート制御回路１８とエミッタＥとの接続を行う配線がライン１４である。

また、ＩＧＢＴ１〜３のそれぞれのゲートパッドＧ２（図３）と、ＭＯＳＦＥＴ７〜９のそれぞれのゲートパッドＧ１１（図３）とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１５である。

また、ＩＧＢＴ１〜３のそれぞれのエミッタＥ（図３）と、ＭＯＳＦＥＴ７〜９のそれぞれのソースＳ（図３）とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１６である。

なお、ライン１３〜１５には金ワイヤや銅ワイヤを使用し、ライン１６にはアルミワイヤを使用する。

そして、ＭＯＳＦＥＴ７〜９のそれぞれのソースＳ（図３）と、ワイヤボンド領域Ｐ２１〜Ｐ２３とはワイヤボンディングにより接続されるが、この接続を行う配線がライン１７である。

また、図２に示すように、ＩＧＢＴ４〜６のそれぞれのゲートパッドＧ１（図３）は、ゲート制御回路１９にワイヤボンディングにより接続され、ＩＧＢＴ４〜６のそれぞれのゲートパッドＧ２（図３）と、ＭＯＳＦＥＴ１０〜１２のそれぞれのゲートパッドＧ１１（図３）とはワイヤボンディングにより接続される。

また、ＩＧＢＴ４〜６のそれぞれのエミッタＥ（図３）と、ＭＯＳＦＥＴ１０〜１２のそれぞれのソースＳ（図３）とはワイヤボンディングにより接続され、ＭＯＳＦＥＴ１０〜１２のそれぞれのソースＳ（図３）と、ワイヤボンド領域Ｐ５〜Ｐ７とはワイヤボンディングにより接続される。

図２に示すように、ゲート制御回路１８および１９の近傍に配置するＩＧＢＴ１〜６には、ゲートパッドＧ１およびＧ２を設け、それぞれのゲートパッドＧ１とゲート制御回路１８および１９との間はワイヤボンディングにより接続し、ゲート制御回路１８および１９から遠い位置に配置するＭＯＳＦＥＴ７〜１２のそれぞれのゲートパッドＧ１１は、ＩＧＢＴ１〜６のそれぞれのゲートパッドＧ２にワイヤボンディングで接続することで、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成において、装置全体が大型化することを抑制できる。

すなわち、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９の近傍に配置する場合には、ＭＯＳＦＥＴ７〜１２にゲートパッドＧ１およびＧ２と同様のゲートパッドを２つずつ設けなければならない。このため、ＭＯＳＦＥＴ７〜１２の半導体チップとしての有効面積が小さくなる。

ＭＯＳＦＥＴのオン抵抗を低くするにはチップサイズが大きくなり、コストも高くなる。このようなＭＯＳＦＥＴにゲートパッドを２つ設けると有効面積が小さくなるので、有効面積を維持するにはチップサイズをさらに大きくしなければならず、ＭＯＳＦＥＴのチップサイズがさらに大きくなれば装置全体が大型化してしまう。

しかし、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９から遠い位置に配置することで、ゲートパッドは１つで済み、有効面積が小さくなることを抑制して、チップサイズを大きくする必要がなくなる。このため、装置全体が大型化することを抑制できる。

また、図３に示すように、ＩＧＢＴ４のゲートパッドＧ１下には抵抗素子Ｒ１が内蔵されており、ゲート制御回路１９からのゲート制御信号は、ＩＧＢＴ４に対しては抵抗素子Ｒ１を介して入力される構成となっている。このような構成を採ることで、ＩＧＢＴおよびＭＯＳＦＥＴの並列駆動時の発振を抑制すると共に、電力用半導体装置のモジュールの小型化が可能となる。

まず、図４を用いてＩＧＢＴおよびＭＯＳＦＥＴの並列駆動時の発振について説明する。図４はＩＧＢＴ４およびＭＯＳＦＥＴ１０の組み合わせにおいて発振が起きる仕組みを説明する図である。

図４に示すように、ＩＧＢＴ４のコレクタおよびＭＯＳＦＥＴ１０のドレインと端子Ｔ２との間には、それぞれ配線のインダクタンス成分Ｌ１およびＬ２が存在し、また、ＩＧＢＴ４のコレクタとゲートとの間には容量成分Ｃ１が存在し、ＭＯＳＦＥＴ１０のドレインとゲートとの間には容量成分Ｃ２が存在する。これらの容量成分はデバイスの構造上発生する排除できない容量成分（寄生容量）であり、帰還容量と呼称する。

なお、ＭＯＳＦＥＴ１０には逆並列にダイオードＤ２が接続されているが、これは内部寄生ダイオードである。これらのインダクタンス成分および容量成分の存在により、図４において破線で示すようにインダクタンス成分および容量成分を通る発振回路ＯＣが形成されＬＣ発振が生じることとなる。これが、ＩＧＢＴおよびＭＯＳＦＥＴの並列駆動時の発振となる。

このような場合、図５に示すようにＩＧＢＴ４のゲートに抵抗素子Ｒ１を接続し、ゲート制御回路１９からのゲート制御信号を抵抗素子Ｒ１を介してゲートに与えるように構成することでＬＣ発振を抑制することができる。

また、図６にはダイパッドＰ２上でのＩＧＢＴ４とＭＯＳＦＥＴ１０の配置を入れ替えた場合を示しており、ＭＯＳＦＥＴ１０がゲート制御回路１９側に配置され、ＩＧＢＴ４はゲート制御回路１９とは反対側に配置されている。このように、ＩＧＢＴ４とＭＯＳＦＥＴ１０の配置を入れ替えた場合であっても同じ効果を得られる。

なお、図６に示す配置を採る場合ように、ＭＯＳＦＥＴ１０の矩形のソースＳ側の一方の短辺側の端縁部にゲートパッドＧ２１が設けられ、他方の端縁部にゲートパッドＧ２２が設けられている。ゲートパッドＧ２１とＧ２２とはＭＯＳＦＥＴ１０で繋がっており、ゲート制御回路１９からゲートパッドＧ２１に与えられたゲート制御信号はゲートパッドＧ２２から取り出すことができる。なお、ＭＯＳＦＥＴ１０をダイパッドＰ２上に搭載する際は、ゲートパッドＧ２１がゲート制御回路１９側を向くように配置する。

また、図６に示すように、ＩＧＢＴ４の矩形のエミッタＥの１つの端縁部にゲートパッドＧ１が設けられ、ＩＧＢＴ４をダイパッドＰ２上に搭載する際は、ゲートパッドＧ１が、ＭＯＳＦＥＴ１０側を向くように配置する。また、ダイパッドＰ２上にＭＯＳＦＥＴ１０とＩＧＢＴ４とを搭載した場合、ＭＯＳＦＥＴ１０のゲートパッドＧ２２とＩＧＢＴ４のゲートパッドＧ１とが互いに向き合う位置となるようにゲートパッドＧ２２およびＧ１を設ける方が、ワイヤボンディングの際に都合が良い。

図７は、図６に示す配置において発振が起きる仕組みを説明する図であり、図７に示すように、ＭＯＳＦＥＴ１０のドレインおよびＩＧＢＴ４のコレクタと端子Ｔ２との間には、それぞれ配線のインダクタンス成分Ｌ１およびＬ２が存在し、また、ＭＯＳＦＥＴ１０のドレインとゲートとの間には容量成分Ｃ１が存在し、ＩＧＢＴ４のコレクタとゲートとの間には容量成分Ｃ２が存在する。これらのインダクタンス成分および容量成分の存在により、図７において破線で示すようにインダクタンス成分および容量成分を通る発振回路ＯＣが形成されＬＣ発振が生じることとなる。

このような場合、図８に示すようにＭＯＳＦＥＴ１０のゲートに抵抗素子Ｒ１を接続し、ゲート制御回路１９からのゲート制御信号を抵抗素子Ｒ１を介してゲートに与えるように構成することでＬＣ発振を抑制することができる。

また、ＭＯＳＦＥＴ１０のゲートに抵抗素子Ｒ１を接続した場合、ターンオン時には、ＩＧＢＴ４がターンオンしてからＭＯＳＦＥＴ１０がターンオンすることとなるので、スイッチング時にＭＯＳＦＥＴに流れる電流が抑制され、ＭＯＳＦＥＴに最大電流通電に対応する定格を持たせる必要がなくなるので、ＭＯＳＦＥＴを小型化できモジュール全体を小型化することができる。

図９には、ＩＧＢＴ４のゲートパッドＧ１下に抵抗素子Ｒ１を内蔵した構成の一例を示す。図９の（ａ）部にはＩＧＢＴ４の平面構成を示し、ゲートパッドＧ１を含む領域“Ｂ”の拡大図を図９の（ｂ）部に示す。

図９の（ｂ）部においては、抵抗素子Ｒ１１およびＲ１２が、矩形のゲートパッドＧ１の端縁部に沿って設けられた構成を示しており、抵抗素子Ｒ１１およびＲ１２によって抵抗素子Ｒ１を構成している。

なお、抵抗素子Ｒ１１およびＲ１２はゲートパッドＧ１下からゲートまでの間に設けられており、外部からは見ることができないが、図９の（ｂ）部においては便宜的に外部から見えるように示している。

抵抗素子Ｒ１１およびＲ１２を直列に接続すれば抵抗値を増やすことができ、並列に接続すれば抵抗素子Ｒ１１またはＲ１２を単独で用いる場合よりも抵抗値を減らすことができ、抵抗素子Ｒ１の抵抗値を調整することが可能となる。

＜変形例１＞
なお、以上の説明においては、ゲート制御回路１８および１９の近傍にＩＧＢＴ１〜６を配置するか、ＭＯＳＦＥＴ７〜１２を配置する構成とし、ゲート制御回路１８および１９の近傍に配置したスイッチングデバイスのゲートに抵抗素子を配置した構成を示したが、ゲート制御回路１８および１９から遠い位置に配置したスイッチングデバイスのゲートに抵抗素子を配置した構成としても良い。

図１０には、ゲート制御回路１９の近傍にＩＧＢＴ４を配置し、ゲート制御回路１９から遠い位置にＭＯＳＦＥＴ１０を配置した構成において、ＭＯＳＦＥＴ１０のゲートに抵抗素子Ｒ１を接続した構成を示している。

このような構成においても、ゲート制御回路１９からのゲート制御信号を抵抗素子Ｒ１を介してゲートに与えるように構成することで図４を用いて説明したＬＣ発振を抑制することができる。

図１１には、ゲート制御回路１９から遠い位置にＭＯＳＦＥＴ１０を配置した構成において、ＭＯＳＦＥＴ１０のゲートに抵抗素子Ｒ１を接続する構成を図３に対応させて示しており、ＩＧＢＴ４のゲートパッドＧ１とゲートパッドＧ２との間に抵抗素子Ｒ１を内蔵する構成としている。

図１１ではエミッタＥ上に抵抗素子Ｒ１を形成しているように示しているが、エミッタ上に抵抗素子Ｒ１を形成することはできないので、エミッタ領域を一部削除し、そこに抵抗素子Ｒ１を形成することになるので、ＩＧＢＴ４の有効面積は減少することになるが、ＭＯＳＦＥＴ１０には抵抗素子Ｒ１を内蔵する必要がなくなるので、ＭＯＳＦＥＴ１０の有効面積が減少することは防止できる。

＜変形例２＞
ゲート制御回路１８および１９から遠い位置に配置したスイッチングデバイスのゲートに抵抗素子を配置した構成としては、図１２に示すように、ゲート制御回路１９の近傍にＭＯＳＦＥＴ１０を配置し、ゲート制御回路１９から遠い位置にＩＧＢＴ４を配置した構成において、ＩＧＢＴ４のゲートに抵抗素子Ｒ１を接続した構成としても良い。

図１３には、ゲート制御回路１９から遠い位置にＩＧＢＴ４を配置した構成において、ＩＧＢＴ４のゲートに抵抗素子Ｒ１を接続する構成を図６に対応させて示しており、ＭＯＳＦＥＴ１０のゲートパッドＧ２１とＧ２２との間に抵抗素子Ｒ１を内蔵する構成としている。

図１３ではソースＳ上に抵抗素子Ｒ１を形成しているように示しているが、ソース上に抵抗素子Ｒ１を形成することはできないので、ソース領域を一部削除し、そこに抵抗素子Ｒ１を形成することになるので、ＭＯＳＦＥＴ１０の有効面積は減少することになるが、一般的にＭＯＳＦＥＴは、オン抵抗の低減のためにチップの有効面積を大きくする必要があり、チップサイズはＩＧＢＴに比べて大きい。

従って、ゲートパッドＧ２１およびＧ２２と抵抗素子Ｒ１を形成することによる、有効面積減少による影響は比較的少なくて済む。また、ＩＧＢＴ４には抵抗素子Ｒ１を内蔵する必要もなく、２つのゲートパッドを設ける必要もなくなるので、チップサイズの小さいＩＧＢＴ４にワイヤボンド領域をより広く確保することが可能となる。

また、ゲート制御回路１８および１９の近傍にＭＯＳＦＥＴ７〜１２を配置した場合には、以下に説明する効果も得られる。

すなわち、ゲート制御回路１８および１９から遠い位置にＭＯＳＦＥＴ７〜１２を配置する構成を採る場合、主回路電流が流れる経路がゲート充電ループとオーバーラップし、ＩＧＢＴ１〜６のゲート-エミッタ間電圧が低下する可能性がある。

その仕組みについて、図１４を用いて説明する。図１４は、基準電位をモジュール内のゲート制御回路１９の基準電位から取る構成を示している。

図１４においては、簡単化のためＭＯＳＦＥＴ１０とＩＧＢＴ４との組についてのみ示しており、ＩＧＢＴ４のゲート充電ループＩＧＬ、ＭＯＳＦＥＴ１０のゲート充電ループＭＧＬと、主回路電流（過負荷時には大半がＩＧＢＴに流れる）経路ＭＣとを模式的に示している。

図１４に示すように、主回路電流経路ＭＣは、ＩＧＢＴ４のゲート充電ループＩＧＬおよびＭＯＳＦＥＴ１０のゲート充電ループＭＧＬとオーバーラップして流れる部分を含んでおり、過負荷時にはＩＧＢＴ４のゲート-エミッタ間電圧が低下する可能性がある。

一方、図１５に示すようにＭＯＳＦＥＴ１０をゲート制御回路１９の近傍に配置すると、ＩＧＢＴ４のゲート充電ループＩＧＬと、主回路電流経路ＭＣとがオーバーラップする割合が減少し、ＩＧＢＴ４のゲート-エミッタ間電圧が低下する割合を小さくできる。

すなわち、ゲート制御回路１８および１９の近傍にＭＯＳＦＥＴ７〜１２を配置し、ゲート制御回路１８および１９から遠い位置にＩＧＢＴ１〜６を配置することで、ゲート電圧が低下する割合を小さくできる。

このように、ＭＯＳＦＥＴ７〜１２をゲート制御回路１８および１９の近傍に配置することで過負荷時の主回路電流によるＩＧＢＴのゲート-エミッタ間電圧の低下を抑制し、過負荷時の損失を小さくすることができる。

＜変形例３＞
一般的に、スイッチングデバイスとしてＩＧＢＴとＭＯＳＦＥＴとを並列して用いる構成においては、ＭＯＳＦＥＴとＩＧＢＴの閾値のみで両デバイスのオン、オフのタイミングを制御しているが、本発明においてはスイッチングデバイスに内蔵された抵抗素子と、ＩＧＢＴおよびＭＯＳＦＥＴの閾値のバランスによってオンおよびオフのタイミングを制御することで、ＭＯＳＦＥＴから先にターンオンし、その後にＩＧＢＴがターンオンする構成とする。

すなわち、ゲートに抵抗素子が接続されていない構成では、デバイスの閾値のみでスイッチングのタイミングを制御することとなるので、閾値がＭＯＳＦＥＴ＞ＩＧＢＴの場合はＩＧＢＴからオンし、ＭＯＳＦＥＴからオフをする構成となり、閾値がＭＯＳＦＥＴ＜ＩＧＢＴの場合はＭＯＳＦＥＴからオンし、ＩＧＢＴからオフする構成となる。

しかし、ゲートに接続された抵抗素子と、ＩＧＢＴおよびＭＯＳＦＥＴの閾値のバランスによってオンおよびオフのタイミングを制御する本発明の構成においては、閾値がＭＯＳＦＥＴ＞ＩＧＢＴの場合においてＩＧＢＴからオンし、ＩＧＢＴからオフをする構成や、閾値がＭＯＳＦＥＴ＜ＩＧＢＴの場合においてＭＯＳＦＥＴからオンし、ＭＯＳＦＥＴからオフする構成も可能となり、オン、オフパターンを増やすことができ、制御の幅を広げることができる。

なお、ゲートに抵抗素子を接続した方のデバイスは流れるゲート電流が減少し、ターンオンの速度が低下するので、ＭＯＳＦＥＴから先にターンオンさせる場合には、抵抗素子はＩＧＢＴのゲートに接続することとなる。

ここで、一般的にＭＯＳＦＥＴよりＩＧＢＴの方が、オン、オフ時のコレクタ-エミッタ（ドレイン-ソース）間飽和電圧の立ち上がり、立下り時の傾き（ｄｖ／ｄｔ）が緩やかであり、さらに帰還容量がＭＯＳＦＥＴとＩＧＢＴの帰還容量の合計となることからｄｖ／ｄｔがさらに緩やかとなり、ターンオン損失が増加するという問題があるので、ＩＧＢＴよりスイッチング速度が速いＭＯＳＦＥＴから先にターンオンさせることで、ターンオン時の損失低減を図る。

ここで、図１６〜図１９を用いて、ターンオン時の損失低減について説明する。図１６は、ＩＧＢＴのターンオン時の電流、電圧特性およびターンオフ時の電流、電圧特性を示す図であり、ＩＧＢＴのコレクタ-エミッタ間電圧ＶＣＥおよび電流Ｉの波形を示している。

図１６において、ターンオン時のコレクタ-エミッタ間電圧ＶＣＥの立ち下がり波形と、電流Ｉの立ち上がり波形とで規定される領域でターンオン損失が規定され、コレクタ-エミッタ間電圧ＶＣＥの立ち下りの傾きＳＬ１がターンオン時のｄｖ／ｄｔを表す。従って、ｄｖ／ｄｔが緩やかであればターンオン時の損失が増える。

また、ターンオフ時のコレクタ-エミッタ間電圧ＶＣＥの立ち上がり波形と、電流Ｉの立ち下がり波形とで規定される領域でターンオフ損失が規定され、コレクタ-エミッタ間電圧ＶＣＥの立ち上がりの傾きＳＬ２がターンオフ時のｄｖ／ｄｔを表す。従って、ｄｖ／ｄｔが緩やかであればターンオフ時の損失が増える。

ここで、図４に示したように、ＩＧＢＴのコレクタとゲートとの間や、ＭＯＳＦＥＴのドレインとゲートとの間には寄生容量である帰還容量が存在するが、この帰還容量に充電された電荷は、スイッチング動作時の回路中において図１７および図１８に示すような動作をする。

図１７および図１８は、並列駆動するＩＧＢＴ４およびＭＯＳＦＥＴ１０の組のうち、便宜的にＭＯＳＦＥＴ１０のみが動作する場合の電流の流れを示しており、ＭＯＳＦＥＴ１０のドレインとゲートとの間には帰還容量Ｃ１が存在している。また、ＭＯＳＦＥＴ１０に逆並列に接続されるダイオードＤが存在しているが、これは内部寄生ダイオードである。

ＭＯＳＦＥＴ１０のターンオンに際して、ゲート電圧が印加され始めると、ゲート電流は、まず図１７にゲート充電ループＭＧＬとして示すようにゲートからソースに流れ、端子Ｔ５を介して接地に流れることで、ゲートの入力容量を充電する。

やがて、ゲート電圧がしきい値電圧に達すると、図１８に示すようにＭＯＳＦＥＴ１０がターンオンすることにより、主回路電流ＭＣが端子Ｔ２からＭＯＳＦＥＴ１０を介して端子Ｔ５に流れ始めると、ドレインとゲートではゲートの方が電位が高くなるため帰還容量Ｃ１が充電され始める。この結果、ゲート電流の殆どは帰還容量Ｃ１に流れる充電電流ＲＣになる。

図１９には、ＭＯＳＦＥＴ１０のターンオン時の電流、電圧特性と、ゲート電圧特性を示す図であり、ゲート電圧がしきい値電圧（Ｖｔｈ）に達した後、ドレイン-ソース間電圧ＶＤＳが下がり始めた後は、ゲート電圧が上昇せず、領域“Ｃ”で示すように平坦な期間が発生する。この期間は帰還容量Ｃ１が充電されるまで続き、ドレイン-ソース間電圧ＶＤＳは緩やかな傾斜で立ち下がることとなる。

従って、帰還容量が大きいほど、充電に必要な時間も長くなり、領域“Ｃ”の平坦な期間が長くなってターンオン時の損失が増える。

ＭＯＳＦＥＴとＩＧＢＴの並列接続の場合、帰還容量は両デバイスの合計となるので、帰還容量を充電するためにより長い時間が必要となり、ターンオン時の損失が増えることとなる。

そこで、ＩＧＢＴよりスイッチング速度が速いＭＯＳＦＥＴを先にターンオンさせることで、ＭＯＳＦＥＴがターンオンした後にＩＧＢＴのターンオンが始まるので、帰還容量が合計されてターンオン時間が長くなることが抑制され、ターンオン時の損失を低減することができる。

＜変形例４＞
以上説明した３相インバータモジュール１００においては、スイッチングデバイスに内蔵された抵抗素子と、ＩＧＢＴおよびＭＯＳＦＥＴの閾値のバランスによってオンおよびオフのタイミングを制御する構成を示したが、さらに抵抗素子にダイオード素子を直列に接続する構成としても良い。

図２０には、ゲート制御回路１９の近傍にＩＧＢＴ４を配置し、ゲート制御回路１９から遠い位置にＭＯＳＦＥＴ１０を配置した構成において、ＭＯＳＦＥＴ１０のゲートにツェナーダイオードＺＤのアノードを接続し、ツェナーダイオードＺＤのカソードに抵抗素子Ｒ１を接続した構成を示している。

このような構成を採ることで、ＭＯＳＦＥＴ１０の特性調整をすることなしに、ツェナーダイオードＺＤを用いてＭＯＳＦＥＴ１０のターンオンのタイミングを調整することができる。

すなわち、ツェナーダイオードはある一定の電圧（降伏電圧）までは電流を流さず、降伏電圧を超えると電流を流すという特性を有している。従って、図２０に示すようにツェナーダイオードＺＤをＭＯＳＦＥＴ１０のゲートに接続することで、ゲート電圧がツェナーダイオードＺＤの降伏電圧を超えてからゲート電流が流れるようになり、ＭＯＳＦＥＴ１０がターンオンする電圧を、ツェナーダイオードの降伏電圧＋ＭＯＳＦＥＴ１０の閾値電圧とすることができる。これにより、ＭＯＳＦＥＴ１０の閾値を調整することなしに、ＭＯＳＦＥＴ１０のターンオンのタイミングを調整することが可能となる。

なお、ツェナーダイオードを接続するのはＭＯＳＦＥＴに限定されるものではなく、また、抵抗素子が接続されたデバイスに限定されるものではないが、ＭＯＳＦＥＴに関しては、閾値を上げていくとオン抵抗が増加し損失が増加するが、ツェナーダイオードを接続することによりＭＯＳＦＥＴの閾値を高める必要はなくなるので、損失増加を解消できる。

なお、ツェナーダイオードＺＤも、抵抗素子と同様にＩＧＢＴおよびＭＯＳＦＥＴのどちらかに内蔵する構成とすれば良い。

＜変形例５＞
以上説明した３相インバータモジュール１００においては、ＩＧＢＴとＭＯＳＦＥＴのエミッタ−ソース間を接続するワイヤと、ＩＧＢＴとＭＯＳＦＥＴのゲートパッド間を接続するワイヤとは材質の異なるものを使用していた。すなわち、エミッタ−ソース間を接続するワイヤにはアルミワイヤを使用し、ゲートパッド間を接続するワイヤには金ワイヤや銅ワイヤを使用していた。

しかし、エミッタ−ソース間を、ゲートパッド間を接続するワイヤと同じ材質のワイヤで接続しても良い。図２１には当該構成を採用した例を示す。

図２１には、ゲート制御回路１９から遠い位置にＭＯＳＦＥＴ１０を配置した構成において、ＩＧＢＴ４のエミッタＥとＭＯＳＦＥＴ１０のソースＳとを、ＩＧＢＴ４のゲートパッドＧ２とＭＯＳＦＥＴ１０のゲートパッドＧ１１との間を接続するワイヤＷＬと同じ材質のワイヤで接続した構成を示している。

なお、図２１においては、エミッタ−ソース間に流れる電流は、ゲート電流に比べて大きいので、ワイヤ群ＷＬＧによりエミッタ−ソース間を接続している。

このような構成を採ることで、エミッタ−ソース間と、ゲートパッド間とで異なるワイヤボンド工程を使用する必要がなくなり、製造工程を簡略化することが可能となる。

＜変形例６＞
以上説明した３相インバータモジュール１００においては、図２を用いて説明したように、リードフレームＬＦ１のダイパッドＰ１１およびＰ１２にそれぞれゲート制御回路１８および１９を搭載し、リードフレームＬＦ２のダイパッドＰ１〜Ｐ４にＩＧＢＴ１〜６、ＭＯＳＦＥＴ７〜１２などのスイッチングデバイスを搭載し、リードフレームＬＦ１とＬＦ２とを対向して配置した構成を採っている。

ここで、パワーデバイスを搭載するダイパッドＰ１〜Ｐ４の厚みは、ダイパッドＰ１１およびＰ１２よりも厚いので、パワーデバイスとゲート制御回路１８および１９とを接続するライン１３および１４のワイヤボンドに際しては、ダイパッド間の厚みの違いに起因する高低差がある状態でのワイヤボンドとなるので、ワイヤのループを形成しやすい。

しかし、図３に示したように並列駆動するスイッチングデバイスは共通のダイパッド上に搭載するので高低差が生じず、ワイヤのループを形成しにくく、ワイヤのループ高さの不足や、ワイヤが倒れるという可能性がある。ループ高さが不足すると、ゲート制御信号を与える金ワイヤなどは、特に倒れやすくなる。

そこで、図２２に示すように、パワーデバイスを搭載するダイパッドに段差を設ける。すなわち、図２２は、ＩＧＢＴ４およびＭＯＳＦＥＴ１０を搭載するダイパッドＰ２を、ＩＧＢＴ４とＭＯＳＦＥＴ１０の搭載領域間に段差を形成するように折り曲げ、ＩＧＢＴ４とＭＯＳＦＥＴ１０との間に高低差を付けた構成を示している。

このような構成を採ることで、ワイヤボンド時にワイヤのループ高さが不足するという問題を解消することができる。

なお、ＩＧＢＴ４とＭＯＳＦＥＴ１０との間に高低差は、スイッチングデバイスのチップの厚み程度である。

＜変形例７＞
以上説明した３相インバータモジュール１００においては、図３を用いて説明したように、ＩＧＢＴ４はエミッタＥ側の平面内に２つのゲートパッドＧ１およびＧ２を有し、ゲートパッドＧ１とＧ２とはＩＧＢＴ４内で繋がっており、ゲート制御回路１９からゲートパッドＧ１に与えられたゲート制御信号はゲートパッドＧ２から取り出すことができる構成となっていた。

また、図６を用いて説明したように、ＭＯＳＦＥＴ１０はソースＳ側の平面内にゲートパッドＧ２１およびＧ２２を有し、ゲートパッドＧ２１とＧ２２とはＭＯＳＦＥＴ１０で繋がっており、ゲート制御回路１９からゲートパッドＧ２１に与えられたゲート制御信号はゲートパッドＧ２２から取り出すことができる構成となっていた。

このような構成のＩＧＢＴ４やＭＯＳＦＥＴ１０はゲートパッドを複数設けるという点で一般的なレイアウトではなくなり、製造コストが増加することにつながる。

そこで、図２３に示すような構成を採ることで、製造コストの増加を抑制することが可能となる。すなわち、図２３においては、ゲート制御回路１９が搭載されるダイパッドＰ１２の近傍からＩＧＢＴ４およびＭＯＳＦＥＴ１０を搭載するダイパッドＰ２の近傍にかけて延在するダイパッドＰ３１を配置する。なお、ダイパッドＰ３１は、リードフレームＬＦ１（図２）に含まれ、終端はリードＬＴ１（図２）となっているが、リードＬＴ１はフローティング状態で使用される。

そして、ダイパッドＰ３１とゲート制御回路１９との間にワイヤＷＬをボンディングし、また、ＩＧＢＴ４のゲートパッドＧ１とダイパッドＰ３１との間、およびＭＯＳＦＥＴ１０のゲートパッドＧ１１とダイパッドＰ３１との間に、それぞれワイヤＷＬをボンディングした構成となっている。

このような構成を採ることで、ＩＧＢＴ４およびＭＯＳＦＥＴ１０のゲートには、ダイパッドＰ３１を介してゲート制御回路１９からゲート制御信号が与えられることとなり、ＩＧＢＴ４（またはＭＯＳＦＥＴ１０）にゲートパッドを複数設ける必要がなくなる。

このため、ＩＧＢＴ４およびＭＯＳＦＥＴ１０は、ゲートパッドが１つの一般的なレイアウトで済むので、製造コストの増加を抑制できる。

＜変形例８＞
以上説明した３相インバータモジュール１００においては、ＩＧＢＴ４やＭＯＳＦＥＴ１０等のスイッチングデバイスに抵抗素子を内蔵する構成を採ったが、図１０や図１２を用いて説明したように、ゲート制御回路１８および１９から遠い位置に配置するスイッチングデバイスのゲートに抵抗素子を接続する構成においては、スイッチングデバイス間を接続するワイヤに、上記抵抗素子と同じ抵抗値を持たせる構成としても良い。

この場合、スイッチングデバイス間を接続するワイヤの材質はニッケル−クロム合金とし、線径を１５〜３５μｍ、長さを４〜５ｍｍとしてワイヤボンドを行うことで、金ワイヤに比較して５０倍程度の抵抗値（例えば５〜２０Ω）を持たすことが可能となり、実質的に上記抵抗素子として使用することが可能となり、別途に抵抗素子を設ける必要がなくなる。

また、スイッチングデバイス間を接続するワイヤの材質を銅−ニッケル合金とし、線径を１５〜３５μｍ、長さを４〜５ｍｍとしてワイヤボンドを行うことで、金ワイヤに比較して２５倍程度の抵抗値（例えば２．５〜１０Ω）を持たすことが可能となり、実質的に上記抵抗素子として使用することが可能となり、別途に抵抗素子を設ける必要がなくなる。

＜変形例９＞
以上の説明においては、ＭＯＳＦＥＴやＩＧＢＴの種類については特に限定しなかったが、シリコン（Ｓｉ）基板上に形成されるシリコン半導体装置として構成しても良いし、炭化シリコン（ＳｉＣ）基板上に形成される炭化シリコン半導体装置や、窒化ガリウム（ＧａＮ）系材料で構成される基板上に形成される窒化ガリウム半導体装置としても良い。

ＳｉＣやＧａＮは、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体によって構成される半導体装置は、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて３相インバータモジュール１００のさらなる小型化が可能である。

また、ＩＧＢＴをワイドバンドギャップ半導体装置としても良いことは言うまでもなく、ＩＧＢＴおよびＭＯＳＦＥＴの両方をワイドバンドギャップ半導体装置としても良い。

より望ましくは、ＭＯＳＦＥＴのみをワイドバンドギャップ半導体装置とし、ＩＧＢＴをシリコン基板上に形成された、逆導通ＩＧＢＴ、いわゆるＲＣ−ＩＧＢＴ（Reverse Conducting ＩＧＢＴ）としても良い。

例えば、図５および図８に示したように、ＭＯＳＦＥＴには図示しない寄生ダイオードがドレイン−ソース間に逆並列に接続される構成となっている。このような構成において、インバータ動作をする場合、高電位側、低電位側のスイッチングデバイスが共にオフとなるデッドタイムにおいては、寄生ダイオードが導通し還流電流が流れ、当該寄生ダイオードは、いわゆるフリーホイールダイオードとして機能する。

ここで、ＭＯＳＦＥＴにワイドバンドギャップ半導体としてＳｉＣ−ＭＯＳＦＥＴを採用する場合、ＳｉＣ−ＭＯＳＦＥＴの寄生ダイオードは、順方向電圧降下がＳｉ−ＭＯＳＦＥＴの寄生ダイオードに比べて大きく、上記還流電流が流れる際のフリーホイールダイオードにおける電力損失がＳｉ−ＭＯＳＦＥＴに比べて大きくなってしまう。

そこで、並列に接続されたＩＧＢＴをＳｉ製のＲＣ−ＩＧＢＴとすることで、上記還流電流は順方向電圧降下が小さいＳｉ製のＲＣ−ＩＧＢＴに内蔵された逆並列ダイオードを主として流れるので、上記還流電流が流れる際の電力損失が増大することを防止することができる。

なお、ＲＣ−ＩＧＢＴは、ＩＧＢＴと、それに逆並列に接続されたダイオードとを一体で有するデバイスであり、その構造等は周知のデバイスである。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１〜６ ＩＧＢＴ、７〜１２ ＭＯＳＦＥＴ、１８，１９ ゲート制御回路、Ｇ１，Ｇ２，Ｇ１１ ゲートパッド、Ｒ１ 抵抗素子。

Claims (3)

1. 第１の電圧を与える第１の電源ラインと第２の電圧を与える第２の電源ラインとの間に直列に介挿され、相補的に動作する第１および第２のスイッチング部によって構成されるインバータと、
   前記第１および第２のスイッチング部のそれぞれのスイッチング動作を制御する第１および第２の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、
   前記第１のスイッチング部は、
   前記第１の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第１のＩＧＢＴおよび第１のＭＯＳＦＥＴを有し、
   前記第２のスイッチング部は、
   前記第２の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第２のＩＧＢＴおよび第２のＭＯＳＦＥＴを有し、
   前記電力用半導体装置の平面レイアウトにおいて、
   前記第１の制御回路は、前記第１のスイッチング部に対向する位置に配置され、前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの一方は、前記第１の制御回路の近傍に配置され、他方はそれよりも前記第１の制御回路から遠い位置に配置され、
   前記第２の制御回路は、前記第２のスイッチング部に対向する位置に配置され、前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの一方は、前記第２の制御回路の近傍に配置され、他方はそれよりも前記第２の制御回路から遠い位置に配置され、
   前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのうち、一方のトランジスタのゲートには前記第１の制御回路から抵抗素子を介してゲート制御信号が与えられ、
   前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのうち、一方のトランジスタのゲートには前記第２の制御回路から抵抗素子を介してゲート制御信号が与えられ、
   前記第１の制御回路からの前記ゲート制御信号は、
   前記第１の制御回路側から前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの近傍にかけて延在するダイパッドを介して前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴのそれぞれの前記ゲートに与えられ、
   前記第２の制御回路からの前記ゲート制御信号は、
   前記第２の制御回路側から前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの近傍にかけて延在するダイパッドを介して前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴのそれぞれの前記ゲートに与えられる、電力用半導体装置。
2. 前記第１のＩＧＢＴおよび前記第１のＭＯＳＦＥＴの少なくとも一方、および、
   前記第２のＩＧＢＴおよび前記第２のＭＯＳＦＥＴの少なくとも一方は、ワイドバンドギャップ半導体材料で構成される基板上に形成されるワイドバンドギャップ半導体デバイスである、請求項１記載の電力用半導体装置。
3. 前記第１のＭＯＳＦＥＴは、前記ワイドバンドギャップ半導体デバイスであり、
   前記第１のＩＧＢＴは、逆導通ＩＧＢＴであり、
   前記第２のＭＯＳＦＥＴは、前記ワイドバンドギャップ半導体デバイスであり、
   前記第２のＩＧＢＴは、逆導通ＩＧＢＴである、請求項２記載の電力用半導体装置。

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