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JP5637571B2 - 格子状レイアウトを有するトランジスタのゲート金属ルーティング - Google Patents
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Description

本開示は半導体デバイス構造、及び高電圧トランジスタを作製するためのプロセスに関する。
高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体技術分野においてよく知られている。多くのＨＶＦＥＴは、デバイスが「オフ」状態にあるときに印加される高電圧（例えば数百ボルト）を維持又は遮断する拡張ドレイン領域を含むデバイス構造を利用する。従来の垂直ＨＶＦＥＴ構造においては、半導体材料のメサ又はピラーは、オン状態での電流フローのための拡張ドレイン又はドリフト領域を形成する。トレンチゲート構造は、拡張ドレイン領域の上方にボディ領域が配置されたメサの側壁領域に隣接し、基板の上部付近で形成される。ゲートに適切な電圧電位を印加することによりボディ領域の垂直側壁部分に沿って導電チャンネルが形成され、その結果、電流は、半導体材料を通って垂直に流れ、すなわちソース領域が配置される基板の上面からドレイン領域が位置する基板の底部まで下方に流れることができる。
特開２００６−２１６９２７号公報 特開平１１−２３３７６５号公報
従来のレイアウトにおいては、垂直ＨＶＦＥＴは、半導体ダイ全体に延びる長い連続したシリコンピラー構造からなり、該ピラー構造は、ピラー長さに対して垂直方向で繰り返される。しかしながら、このレイアウトに伴って生じる１つの問題は、高温加工段階中にシリコンウェーハの大きな反りを生じる傾向がある点である。多くのプロセスにおいて、この反りは恒久的であり、後続の加工段階中にウェーハのツールハンドリングを妨げるほど十分大きい。
上記課題は、
基板と、
複数のセクションに編成された複数のトランジスタセグメントと、
を備えたトランジスタであって、
前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のゲート部材と、
含み、前記トランジスタが更に、
前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとの両方を含む第１の金属層を備え、前記ゲートバス及び前記ソースバスの両方が同じ平面レベル上に設置されていることを特徴とするトランジスタ及び該トランジスタの製造方法により解決される。
本開示は、以下の詳細な説明及び添付図面からより完全に理解されるであろうが、これらは、図示される特定の実施形態に本発明を限定するものと解釈すべきでなく、単に説明及び理解を目的とする。
垂直ＨＶＦＥＴ構造体の例示的な側断面図である。 図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示す図である。 図２Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示す図である。 図３Ａに示された例示的なレイアウトの一部分の拡大図である。 図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示す図である。 図４Ａに示された例示的なレイアウトの一部分の拡大図である。 ＨＶＦＥＴのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。 セグメント化されたＨＶＦＥＴのダイ間格子状配列を有するウェーハの例示的なレイアウトを示す図である。 ＨＶＦＥＴセグメントの格子状ブロックを有する矩形ダイの例示的なレイアウトを示す図である。 図７に示されたダイの例示的なゲート金属ルーティングのレイアウトを示す図である。 図７に示されたダイの例示的なゲート及びソース金属ルーティングのレイアウトを示す図である。 図９に示された例示的なレイアウトの拡大部分を示す図である。
以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造上の特徴、加工ステップ、その他などの特定の詳細が記載される。しかしながら、当業者であれば、これらの特定の詳細は、本発明を実施するのに必須ではない場合があることは理解されるであろう。また、各図における要素は説明上のものであり、分かりやすくするために縮尺通りには描かれていないことも理解すべきである。
図１は、Ｎ＋ドープシリコン基板１１上に形成されたＮ型シリコンの拡張ドレイン領域１２を含む構造を有する垂直ＨＶＦＥＴ１０の例示的な側断面を示している。基板１１は、高濃度にドープされ、完成デバイス内の基板の底部に位置するドレイン電極に流れる電流に対する抵抗を最小にする。１つの実施形態において、拡張ドレイン領域１２は、基板１１からシリコンウェーハの上面に延びるエピタキシャル層の一部である。Ｐ型ボディ領域１３と、Ｐ型領域１６によって横方向に分離されたＮ＋ドープのソース領域１４ａ及び１４ｂとが、エピタキシャル層の上面近くに形成される。図に示すように、Ｐ型ボディ領域１３は拡張ドレイン領域１２の上方に配置されて、当該拡張ドレイン領域をＮ＋ソース領域１４ａ及び１４ｂ並びにＰ型領域１６から垂直に分離する。
１つの実施形態において、拡張ドレイン領域１２を含むエピタキシャル層の一部分のドープ濃度は、実質的に均一な電界分布を示す拡張ドレイン領域を生成するために線形的に漸変される。この線形的漸変は、エピタキシャル層１２の上面下の或るポイントで終わることができる。
拡張ドレイン領域１２、ボディ領域１３、ソース領域１４ａ及び１４ｂ並びにＰ型領域１６は、集合的に、図１の例示的な垂直トランジスタ内のシリコン材料のメサ又はピラー１７（両用語は、本出願において同意語として使用される）を構成する。ピラー１７の両側に形成された垂直トレンチは、誘電領域１５を構成する誘電材料（例えば酸化物）の層で満たされる。ピラー１７の高さ及び幅、並びに隣接する垂直トレンチ間の間隔は、デバイスの降伏電圧要件によって決定付けることができる。様々な実施形態において、メサ１７は、約３０μｍ〜１２０μｍ厚の範囲の垂直高さ（厚み）を有する。例えば、凡そ１ｍｍ×１ｍｍの寸法のダイ上に形成されたＨＶＦＥＴは、約６０μｍの垂直厚みを備えたピラー１７を有することができる。更なる実施例として、各辺が約２ｍｍ〜４ｍｍのダイ上に形成されたトランジスタ構造体は、凡そ３０μｍ厚のピラー構造体を有することができる。或る実施形態において、ピラー１７の横幅は、極めて高い降伏電圧（例えば６００〜８００Ｖ）を達成するために、確実に製造できる限り狭く（例えば、約０．４μｍ〜０．８μｍ幅）される。
別の実施形態においては、ピラー１７の横幅全体にわたってＮ＋ソース領域１４ａ及び１４ｂの間にＰ型領域１６を配列する（図１に示されるように）代わりに、ピラー１７の横方向長さにわたってピラー１７の上部にＮ＋ソース領域とＰ型領域とを交互に形成することができる。換言すれば、図１に示されたような所与の断面図は、断面が取られた場所に応じて、ピラー１７の横幅全体にわたって延びるＮ＋ソース領域１４又はＰ型領域１６の何れかを有することになる。こうした実施形態において、各Ｎ＋ソース領域１４は、Ｐ型領域１６の両側（ピラーの横方向長さに沿って）に隣接する。同様に、各Ｐ型領域１６は、Ｎ＋ソース領域１４の両側（ピラーの横方向長さに沿って）に隣接する。
誘電領域１５ａ及び１５ｂは、二酸化シリコン、窒化シリコン、又は他の適切な誘電材料を含むことができる。誘電領域１５は、熱成長及び化学蒸着法を含む様々な公知の方法を用いて形成することができる。フィールドプレート１９は、誘電層１５の各々内に配置され、基板１１及びピラー１７から完全に絶縁される。フィールドプレート１９を形成するのに使用される導電材料は、高濃度ドープのポリシリコン、金属（又は金属合金）、シリサイド、又は他の適切な材料を含むことができる。完成デバイス構造体において、フィールドプレート１９ａ及び１９ｂは、容量性プレートとして通常機能し、これを用いて、ＨＶＦＥＴがオフ状態にあるとき（すなわち、ドレインが高電圧電位にまで高くなったとき）に拡張ドレイン領域の電荷を空乏化することができる。１つの実施形態において、各フィールドプレート１９をピラー１７の側壁から分離する酸化物領域１５の横方向厚みは凡そ４μｍである。
垂直ＨＶＦＥＴトランジスタ８０のトレンチゲート構造体は、ゲート部材１８ａ及び１８ｂを備え、各ゲート部材は、フィールドプレート１９ａ及び１９ｂとボディ領域１３との間のピラー１７の両側の酸化物領域１５ａ及び１５ｂ内にそれぞれ配置される。高品質の薄い（例えば〜５００Å）ゲート酸化物層が、ゲート部材１８をボディ領域１３に隣接したピラー１７の側壁から分離する。ゲート部材１８は、ポリシリコン、又は何らかの他の適切な材料を含むことができる。１つの実施形態において、各ゲート部材１８は、横幅が凡そ１．５μｍ及び深さが約３．５μｍである。
ピラー１７の上部近くのＮ＋ソース領域１４及びＰ型ボディ領域１３は各々、通常の堆積、拡散、及び／又はインプラント処理を用いて形成できることは、当業者であれば理解するであろう。Ｎ＋ソース領域３８の形成後、ＨＶＦＥＴ１０は、従来の製造方法を用いて、ソース、ドレイン、ゲート、及びデバイスのそれぞれの領域／材料に電気的に接続するフィールドプレートを形成することによって完成することができる（明瞭にするために図示せず）。
図２Ａは、図１に示された垂直ＨＶＦＥＴ構造体の例示的なレイアウトを示している。図２Ａの平面図は、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを含む単一のディスクリートの垂直ＨＶＦＥＴを示す。２つのセクションは、ダミーシリコンピラー３２によって分離される。各セクション３０は、複数の「レーストラック」形のトランジスタ構造体又はセグメントを含み、各トランジスタセグメントは、誘電領域１５ａ及び１５ｂによって両側を囲まれたシリコンピラー１７を含む細長いリング又は楕円体を備える。ピラー１７自体は、ｘ及びｙ方向に横方向に延びて、連続した細長いレーストラック形のリング又は楕円体を形成する。誘電領域１５ａ及び１５ｂ内には、それぞれのゲート部材１８ａ及び１８ｂ並びにフィールドプレート１９ａ及び１９ｂが配置される。フィールドプレート１９ａは、丸みのあるフィンガーチップ区域で何れの端部も終端する単一の細長い部材を備える。他方、フィールドプレート１９ｂは、ピラー１７を囲む拡大リング又は楕円体を備える。隣接するレーストラック構造体のフィールドプレート１９ｂは、これらが共通部材を側部で共有するように併合されて示されている。参照として、図１の断面図は、図２Ａの例示的なレイアウトの切断ラインＡ−Ａ’により得ることができる。
図２Ａの実施例において、レーストラック・トランジスタセグメントの各々は、凡そ１３μｍのｙ方向の幅（すなわちピッチ）、約４００μｍ〜１０００μｍの範囲のｘ方向の長さ、並びに約６０μｍのピラー高さを有する。換言すれば、セクション３０ａ及び３０ｂを備える個々のレーストラック・トランジスタセグメントの長さ対幅の比率は、約３０〜最大８０の範囲である。１つの実施形態において、各レーストラック形セグメントの長さは、そのピッチ又は幅よりも少なくとも２０倍大きい。
完成デバイスにおいて、個々のトランジスタセグメントのシリコンピラー１７の各々を相互接続するために、パターン形成された金属層を用いていることは当業者であれば理解されるであろう。すなわち、実際の実施形態においては、ソース領域、ゲート部材、及びフィールドプレートの全ては、それぞれダイ上の対応する電極に互いに配線される。図示の実施形態において、各セクション３０内のトランジスタセグメントは、ダイ２１の幅の実質的に全体にわたってｙ方向に並列関係で配列される。同様に、ｘ方向において、セクション３０ａ及び３０ｂのトランジスタセグメントの付加的な長さは、実質的にダイ２１の長さを超えて延びる。図２Ａの例示的なレイアウトにおいて、シリコンピラーを分離する誘電領域１５の幅、並びにフィールドプレートの幅は、半導体ダイ２１全体にわたって実質的に均一である。均一な幅及び分離距離を有するトランジスタセグメントのレイアウトは、誘電領域１５及びフィールドプレート１９を備える層を一致して堆積させるのに使用される加工ステップの後での空隙又は孔の形成を防止する。
図２Ｂは、図２Ａに示された例示的なレイアウトの一部分の拡大図である。明瞭にするために、トランジスタセグメントの各々のピラー１７及び誘電領域１５ｂのみが表されている。それぞれのトランジスタセグメント・セクション３０ａ及び３０ｂの誘電領域１５ｂの丸みのある端部区域を分離するダミーシリコンピラー３２が示されている。換言すれば、ピラー１７を定めるために半導体基板内にエッチングされる深い垂直トレンチは、ダミーシリコンピラー３２もまた定める。１つの実施形態においては、ダミーシリコンピラー３２は、確実に製造できる限り小さくされたｘ方向の幅を有するように作らされる（すなわち、トランジスタセグメント・セクションを分離する）。
単一ダイＨＶＦＥＴをダミーシリコンピラー３２によって分離されたセクションに区分化する目的は、細長いレーストラック形のトランジスタセグメント内の長さ方向（ｘ方向）の応力緩和をもたらすことである。トランジスタデバイス構造体を２つ又はそれ以上のセクションに区分化又は分割すると、ダイの長さ全体にわたる機械的応力が緩和される。この応力は、ピラーの側面にある酸化物領域によって誘起され、通常、各レーストラックセグメントの丸みのある端部に集中する。従って、トランジスタデバイス構造を２つ又はそれ以上のセクションに区分化することで機械的応力を緩和することにより、シリコンピラーの望ましくない反り、及び応力によって引き起こされるシリコンへの損傷（例えば転位）が回避される。
高度に区分化されたレイアウトにより得られる応力緩和と、導電面積の損失との間にトレードオフが存在することは理解される。区分化をより多くすると応力緩和がより大きくなるが、導電面積が犠牲になる。一般に、ピラーの垂直高さが高くなり、半導体ダイがより大きくなるほど、より多くのトランジスタセクション又はセグメントの数が必要となる。１つの実施形態においては、６０μｍの高さのピラーを有する２ｍｍ×２ｍｍダイでは、適正な応力緩和は、ダミーシリコンピラーによって分離された４つのレーストラック・トランジスタセクションを備え、各々が約１３μｍのピッチ（ｙ方向）及び約４５０μｍの長さ（ｘ方向）を有するレイアウトを利用して、約１オームのオン抵抗を有するＨＶＦＥＴで提供される。
別の実施形態においては、各ペアが異なるセクションに位置するレーストラック・トランジスタセグメントのペアを分離するためのシリコンのダミーピラーに換えて、異なる材料を含むダミーピラーを利用してもよい。ダミーピラーに使用される材料は、シリコンに近い熱膨張係数を有するか、シリコンピラーの側面にある誘電領域によって誘起される長さ方向の応力を緩和するように誘電領域の熱膨張係数と十分に異なる熱膨張係数を有する必要がある。
図３Ａは、図１に示された垂直ＨＶＦＥＴ構造体の別の例示的なレイアウトを示している。図３Ｂは、図３Ａに示された例示的なレイアウトの一部の拡大図であり、ピラー１７、酸化物領域１５ｂ、及び任意的なダミーシリコンピラー３３だけを示している。図２Ａ及び図２Ｂの実施形態と同様に、図３Ａ及び図３Ｂは、半導体ダイ２１上に上側トランジスタセクション３０ａ及び下側トランジスタセクション３０ｂを備えた、単一のディスクリートの垂直ＨＶＦＥＴを示す。しかしながら、図３Ａ及び図３Ｂの実施例においては、トランジスタセクション３０ａ及び３０ｂの酸化物領域１５ｂ及びフィールドプレート１９ｂで充填された深い垂直トレンチは重なり合い又は併合されて、区分化トランジスタセクションの間に小さい菱形のダミーシリコンピラー３３を残す。この実施形態においては、単一のダミーピラーが、２つのセクションにわたるトランジスタセグメントの隣接するペアの４つの丸みのある端部間の中心に配置される。図示の実施形態において、ダイ２１を含むトランジスタのセクション３０内のＮ個（Ｎは１より大きい整数）のレーストラックセグメント又は構造体毎に、合計Ｎ−１個のダミーピラー３３が存在する。
図４Ａは、図１に示された垂直ＨＶＦＥＴ構造体の更に別の例示的なレイアウトを示している。図４Ｂは、図４Ａに示された例示的なレイアウトの一部分の拡大図である。図４Ｂの拡大図においては明瞭にするために、ピラー１７及び酸化物領域１５ｂのみが示されている。この実施例においては、半導体ダイ２１のＨＶＦＥＴを備えるトランジスタセグメントは、各レーストラックセグメントの長さの半分だけ交互にシフトされた結果、上側トランジスタセクション４０ａと下側トランジスタセクション４０ｂとに交互に関連付けられたレーストラック・トランジスタセグメントが得られる。換言すれば、セクション４０aの列のトランジスタセグメントの各々は、セクション４０ｂのトランジスタセグメントのペアによって分離され、当該ペアはｘ方向に端と端とが接した関係で配列される。
セグメントの交互シフトは、セグメント長さのどのような割合でもよい点は理解される。換言すれば、セグメントのシフトは、長さの５０％すなわち半分に限定されない。種々の実施形態は、トランジスタセグメントの長さの０％より大きく１００％より小さい範囲の何れかのパーセンテージ又は割合だけ交互にシフトしたセグメントを備えることができる。
図４Ａ及び図４Ｂの実施例において、それぞれのセクション４０ａ及び４０ｂ内のトランジスタセグメントの交互するセグメントの誘電領域１５ｂが併合されている。図示の特定の実施形態において、異なる隣接セクションに関連するトランジスタセグメントの丸みのある端部は、隣接するセクションのフィールドプレート１９ｂが端部で併合（ｘ方向において）されるように重なり合い又は併合される。また、異なるセクションの交互するトランジスタセグメントのフィールドプレート１９ｂの延長された直線側面部分は、各セグメントの実質的な長さに沿って併合される。領域１５ｂ及び１９ｂは、それぞれのセクション間にダミーピラー（又は分離されたダミーシリコンピラー）の有無に関わらず併合することができる点は理解される。
図５は、半導体ダイ２１ａ〜２１ｄ上にそれぞれＨＶＦＥＴ１０ａ〜１０ｄがダイ間で格子状にされた、ウェーハ５０の例示的なレイアウトを示す。ＨＶＦＥＴ１０の各々は、幅に沿って並列に実質的に方形ブロックに配列された、図１に示すようなレーストラック形トランジスタセグメントを複数備えている。この実施例において、ＨＶＦＥＴ１０ａ−１０ｄは各々、それぞれのダイ２１ａ−２１ｄの長さの実質的に全体にわたって延びる長さを有するトランジスタセグメントを含む。１つの実施形態において、各セグメントの幅は約１３μｍであり、長さは約５００μｍ〜２０００μｍの範囲にある。他の実施形態では、２０００μｍを超える長さを有することができる。セグメントのブロック又はスタック配列はまた、各ダイの幅の実質的に全体にわたって延びる（各ダイ２１の縁取り方形は、隣接する半導体ダイの間のスクライブ区域の縁部を表す点に留意されたい）。図５では、ＨＶＦＥＴ１０の２つの列と２つの行とを示しているが、図示のダイ間格子状配列は、ウェーハ基板全体にわたって反復することができる点は理解される。
図５の実施例において、列又は行の形態の隣接ダイは、１つのダイでのトランジスタセグメントの長さが１つの方向に延びており、隣接するダイでのトランジスタセグメントの長さが第２の直交方向で延びるように配向される。例えば、ＨＶＦＥＴ１０ａは、トランジスタセグメントの長さがｘ方向に向いて示され、他方、ＨＶＦＥＴ１０ｂ及び１０ｃと隣接する。ウェーハ５０全体にわたって各個々のダイ２１でトランジスタセグメントの方向を直交方向で交互にすることにより（すなわち格子状）、長い誘電領域によって生じる機械的応力が２つの直交する方向に分散され、従って、ウェーハ５０の反りが低減される。
図６は、区分化されたＨＶＦＥＴのダイ間格子状配列を有するウェーハの別の例示的なレイアウトを示している。図６の実施例は、トランジスタ構造体のダイ間の方向を交互にする図５と同じ手法を利用するが、図６の実施形態では、ＨＶＦＥＴ構造体は複数（例えば２つ）のセクションに区分化されている。例えば、半導体ダイ２１の長さ及び幅の実質的に全体にわたって延びる各ＨＶＦＥＴは、ダミーピラー３２によって分離された２つのセクション３０ａ及び３０ｂに区分化される。
図６に示された半導体ダイ２１の各々は、実質的に方形のダイで図２Ａに示されたものと同じレイアウトを有する。図５に示された実施例と同様に、隣接するダイはウェーハ５０全体にわたり交互に直交するトランジスタセグメントを有する。すなわち、ダイ２１ａ及びダイ２１ｄのセクション３０ａ及び３０ｂのトランジスタセグメントは、ｘ方向に向けられた長さを有し、ダイ２１ｂ及びダイ２１ｃのセクション３０ａ及び３０ｂのトランジスタセグメントは、ｙ方向に向けられた長さを有する。
各ダイ２１のＨＶＦＥＴは、各々が１つ又はそれ以上のダミーピラーによって分離された、例えば２を超える複数のトランジスタセクションで形成することができる点は理解される。更にまた、図２Ａ−図４Ｂの実施例に示された複数のトランジスタセクションを有する単一ダイレイアウトの何れもが、図６に示されたダイ２１の各々で利用することができ、セグメントの向きは、ウェーハ５０全体にわたってダイ間で交互にされる。
図７は、実質的に方形のブロック又はセクション３６の並列配置でスタックされたレーストラック形ＨＶＦＥＴセグメントの格子状ブロックを備えた、ダイ２５の例示的な矩形レイアウトを示す。列及び行の形態の隣接セクションは、１つのセクションでのトランジスタセグメントの長さが１つの方向に延びており、他の隣接するセクションでのトランジスタセグメントの長さが第２の直交方向で延びるように配向される。例えば、ダイ２５の列及び行の各々は、細長いトランジスタセグメントがｘ方向に整列して配向されたトランジスタセクション３６ａと、細長いトランジスタセグメントがｙ方向に整列して配向さられた別のトランジスタセクション３６ｂとを含む。セクション３６ａとセクション３６ｂとの間の間隔は、ダミーシリコンピラーから構成され、すなわちダミーピラーを形成するシリコンはアクティブなトランジスタ領域ではない。
図示の実施形態において、ダイ２５は、トランジスタセクション３６の３つの列と４つの行を含む。図７の実施例に示された格子状レイアウト手法を用いて、事実上あらゆる（実用的限界内で）直線形状のダイ上の単一のディスクリートＨＶＦＥＴを製造することができる。
図８は、図７に示されたダイの例示的なゲート金属・ルーティングのレイアウトを示す。図８のゲート金属・ルーティング方式は、同じ平面レベル上に配置されたソースメタル及びゲート金属双方と共に単一金属層プロセスを使用して作製される。図示の実施例は、レーストラック形ＨＶＦＥＴセグメントの格子状ブロックの各列の間に延びる水平ゲート金属バスライン４１ａ−４１ｄを含む。例えば、図７の格子状セクション３６の第１の（上方の）列の上部と下部とに沿って水平方向に延びるゲート金属バスライン４１ａ及び４１ｂが示されている。（ゲート金属バスライン４１ｂが、格子状セクションの第１及び第２の列両方のポリシリコンゲート部材に共用の導電経路を提供することに起因して、メタルバスライン４１ｂは、バスライン４１ａの２倍の幅とすることができる点は理解される）。
各列内部で、ｘ方向に整列したこれらのトランジスタセグメントの長さを有するセクション３６は、上部バスラインに結合されたポリシリコンゲート部材の半分と、下部バスラインに結合されたポリシリコンゲート部材の第２の半分とを有する。例えば、図８の上側左ブロック又はセクション３６は、コンタクト４５ａを介してゲート金属バスライン４１ｂに接続されたライン４４ａで示されるポリシリコンゲート部材を有するように示され、同じセクション内のライン４４ｂで示されたポリシリコンゲート部材は、コンタクト４５ｂを介してゲート金属バスライン４１ａに接続される。各ライン４４ａ又は４４ｂは、実際には、単一のレーストラック形ＨＶＦＥＴセグメントの２つのゲート部材１８ａ及び１８ｂ（図１を参照）を表している。従って、同じセクション内において、ライン４４ａは最も左の２つのＨＶＦＥＴセグメントのゲート部材を表し、ライン４４ｂは最も右の２つのＨＶＦＥＴセグメントのゲート部材を表す。各ゲート部材は１つの端部でのみバスライン（上部又は下部）に接続されている点に更に留意されたい。
図８に示されたゲート金属・ルーティングのパターンはまた、格子状ブロックの各列の凡そ半分にわたって延びる垂直ゲート金属スタブライン４２を含む。ＨＶＦＥＴセグメントの長さがｙ方向で整列している各セクション内では、ポリシリコンゲート部材の半分が１つのスタブラインに結合され、ポリシリコンゲート部材の他の半分がポリシリコンゲート部材の別のスタブラインに結合される。例えば、図８の上側の列の第２のセクション（左から）は、コンタクト４５ｃを介して左側ゲート金属スタブライン４２aに接続されたゲート部材の下側半分（ライン４４ｃで表された）と、並びにコンタクト４５ｄを介して右側ゲート金属スタブライン４２ｂに接続されたゲート部材の上側半分（ライン４４ｄによって表される）を示している。同様に、図８の上側の列での第４のセクション（最も右の）は、ゲート金属スタブライン４２ｃに接続されたゲート部材の下側半分と、ゲート金属スタブライン４２ｄに接続されたゲート部材の上側半分とを示す。水平に整列したセグメントの各ゲート部材は、１つの端部でのみスタブライン（左側又は右側）に接続される点に留意されたい。
ゲート金属スタブライン４２が、ｙ方向（すなわち水平方向）に整列したこれらのセグメントを有するセクションの半分にわたってのみ延びている理由は、ソースメタルバスラインが各列全体にわたって延びており、各トランジスタセグメントのソース領域に接触できるようにするためである。このことは、図９の実施例によって例証され、この図は、上部及び下部ゲート金属トレース５１間のトランジスタセクション３６の各列全体に連続して延びる個々のソースバスライン６１を有するダイ２５を示す（メタルトレース５１は、併合したメタルバスライン４１及び各列に関連するスタブライン４２を表す）。例えば、ソースバスライン６１ａは、ダイ２５上のセクションの上側列全体にわたって連続的に延びて、列内の各ＨＶＦＥＴセグメントのためのシリコンピラー１７の上部でソース領域１４の各々に接触する。その際、ソースバスライン６１ａは、スタブライン４２の間及びその周り、並びにバスライン４１の間で「蛇行し」、これらの全ては金属の同じ単層上にパターン形成される。
当業者であれば、スタブライン４２を各列のほぼ半分にわたって延びることによって、各ソースバスライン６１の電流処理能力が最大になる（すなわちライン６１のノッチ生成が最小化される）点は理解されるであろう。言い換えれば、スタブライン４２が各列の半分以外の距離を垂直方向に（ｘ方向に）延びることにより、スタブライン４２の周りのライン６１のノッチ生成に起因して、ソースバスライン６１全体にわたる電流フローを不必要に抑制又は阻止されることになる。同様に、セクション内のゲート部材の半分を１つのゲート金属バス（又はスタブ）ラインに接続し、他の半分を別のゲート金属バス（又はスタブ）ラインに接続することによって、エレクトロマイグレーション及び抵抗問題が最小化される点を理解されたい。
図１０は、図９に示された例示的なレイアウトの拡大部分を示しており、これは、ゲート金属トレース５１をゲート部材１８ａ及び１８ｂに接続するための１つの実施可能な方式を示す。この実施例において、トレース５１をゲート部材１８ａ及び１８ｂの丸みのあるフィンガーチップ部分とそれぞれ接続するバイアコンタクト５５ａ及び５５ｂが示される。コンタクト７５を介してソースメタルバス６１に接続された、ゲート部材１８ａ及び１８ｂの間に位置するピラー１７の上部のソース領域が示されている（明瞭にするために、２つのコンタクト７５のみが示されていることは理解される）。代替の実施形態においては、ゲート金属トレース５１は、ゲート部材の丸みのあるフィンガーチップ部分に接触するのではなく、当該丸みのあるフィンガーチップ部分の近くのゲート部材１８a及び１８ｂの真直ぐな直線部分に沿って接続することができる（図１０の実施例においては、瞭にするためにフィールドプレートが示されていない点に留意されたい）。
上記の実施形態は特定のデバイスタイプに関連して説明してきたが、多くの修正及び変形が十分に本発明の範囲内に十分にあることを当業者であれば理解するであろう。例えば、ＨＶＦＥＴが説明されたが、図示の方法、レイアウト及び構造は、ショットキー、ダイオード、ＩＧＢＴ及びバイポーラ構造を含む他の構造及びデバイスタイプにも等しく適用することができる。従って、当該明細書及び図面は、限定を意味するものではなく例証とみなすべきである。
１５ａ、１５ｂ 誘電領域
１７ シリコンピラー
１８ａ、１８ｂ ゲート部材
１９ａ、１９ｂ フィールドプレート
２１ 半導体ダイ
３０ａ 上側トランジスタセクション
３０ｂ 下側トランジスタセクション
３２ ダミーシリコンピラー

Claims (26)

  1. 基板と、
    複数のセクションに編成された複数のトランジスタセグメントと、を備えたトランジスタであって、
    前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
    前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
    前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
    前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
    ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のゲート部材と、
    を含み、前記トランジスタが更に、
    前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとの両方を含む第１の金属層を備え、前記ゲートバス及び前記ソースバスの両方が同じ平面レベル上に設置されていることを特徴とするトランジスタ。
  2. 前記ピラーが、前記第１及び第２の横方向に延びてレーストラック形リング又は楕円を形成する、
    ことを特徴とする請求項１に記載のトランジスタ。
  3. 前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
    拡張ドレイン領域と、
    前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、を更に含む
    ことを特徴とする請求項１に記載のトランジスタ。
  4. 前記ゲートバスが各列の第１の側に沿って設置された第１のバスライン及び各列の第２の側に沿って設置された第２のバスラインを備え、前記第１のバスライン及び前記第２のバスラインの各々が前記列内のトランジスタセグメントの前記第１及び第２のゲート部材に結合されており、前記第１の横方向で整列された前記セグメントの長さを備えた前記セクションが、前記第１バスラインに結合された前記第１の横方向に整列された前記セグメントの長さを備えた前記セクションにおける前記セグメントの第１の半分の前記第１及び第２のゲート部材を有し、前記第１の横方向に整列された前記セグメントの長さを備えた前記セクションにおける前記セグメントの第２の半分の前記第１及び第２のゲート部材が前記第２のバスラインに結合されている、ことを特徴とする請求項１に記載のトランジスタ。
  5. 前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第２の横方向で整列された各セクションについて、前記セグメントの第１の半分の前記第１及び第２のゲート部材が前記スタブラインのペアのうちの第１のスタブラインに結合され、前記セグメントの第２の半分の前記第１及び第２のゲート部材が前記スタブラインのペアのうちの第２のスタブラインに結合される、ことを特徴とする請求項４に記載のトランジスタ。
  6. 前記スタブラインのペアの前記第１のスタブライン及び第２のスタブラインが、各列の半分にわたって前記第１の横方向に延びる、ことを特徴とする請求項５に記載のトランジスタ。
  7. 前記第１のバスライン及び第２のバスラインが、前記第２の横方向に整列し、
    前記スタブラインのうちの前記第１及び第２のスタブラインが、前記第１の横方向に整列する、
    ことを特徴とする請求項５に記載のトランジスタ。
  8. 前記ソースバスが、前記第１のバスライン及び第２のバスラインの間の各列の全体にわたって連続的に延びる、
    ことを特徴とする請求項４に記載のトランジスタ。
  9. 前記ソースバスが、前記第１のバスライン及び第２のバスラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第１及び第２のスタブラインの周りに連続的に延びる、
    ことを特徴とする請求項５に記載のトランジスタ。
  10. 基板と、
    複数のセクションに編成された複数のトランジスタセグメントと、を備えたトランジスタであって、
    前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
    前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
    前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
    前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
    ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のゲート部材と、を含み、前記トランジスタが更に、
    前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとを含む第１の金属層を備え、
    前記ゲートバスが第１のバスライン及び第２のバスラインを含み、第１のバスライン及び第２のバスラインが、前記列内のトランジスタセグメントの第１及び第２のゲート部材に結合されており、前記第１の横方向に整列された前記セグメントの長さを備えたセクションが各々、前記第１のバスラインに結合された前記第１及び第２のゲート部材の第１のセットと、前記第２のバスラインに結合された前記第１及び第２のゲート部材の第２のセットとを有し、
    前記ゲートバス及びソースバスの両方が同じ平面レベル上に設置されている
    ことを特徴とするトランジスタ。
  11. 前記ピラーが、前記第１及び第２の横方向内に延びてレーストラック形のリング又は楕円を形成する、
    ことを特徴とする請求項１０に記載のトランジスタ。
  12. 前記第１のセットが、前記セグメントの前記第１及び第２のゲート部材の半分を含む、
    ことを特徴とする請求項１０に記載のトランジスタ。
  13. 前記ピラーが前記基板を通って垂直に延びており、前記ピラーが更に、
    拡張ドレイン領域と、
    前記ソース領域と前記拡張ドレイン領域とを垂直方向に分離するボディ領域と、を含む、
    ことを特徴とする請求項１０に記載のトランジスタ。
  14. 前記ゲートバスが更に、スタブラインのペアを備え、前記セグメントの長さが前記第２の横方向で整列された各セクションについて、前記第１及び第２のゲート部材の第３のセットが前記スタブラインのペアのうちの第１のスタブラインに結合され、前記第１及び第２のゲート部材の第４のセットが前記スタブラインのペアのうちの第２のスタブラインに結合される、
    ことを特徴とする請求項１０に記載のトランジスタ。
  15. 前記スタブラインのペアのうちの前記第１のスタブラインが、前記第１のバスラインに結合され、前記スタブラインのペアのうちの前記第２のスタブラインが、前記第２のバスラインに結合される、
    ことを特徴とする請求項１４に記載のトランジスタ。
  16. 前記第３のセットが、前記セグメントの第１及び第２のゲート部材の半分を含む、
    ことを特徴とする請求項１５に記載のトランジスタ。
  17. 前記ソースバスが、前記第１のバスラインと前記第２のバスラインとの間の各列の全体にわたって連続的に延びる、
    ことを特徴とする請求項１０に記載のトランジスタ。
  18. 前記ソースバスが、前記第１のバスライン及び前記第２のバスラインの間の各列の全体にわたり且つ前記スタブラインのペアの前記第１及び第２のスタブラインの周りに連続的に延びる、
    ことを特徴とする請求項１４に記載のトランジスタ。
  19. 基板と、
    複数のセクションに編成された複数のトランジスタセグメントと、
    を備えたトランジスタであって、
    前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
    前記基板の上面又はその近傍に配置された、半導体材料のレーストラック形ピラーと、
    前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域と、前記ピラーを横方向に囲む第２の誘電領域と、
    ボディ領域に隣接する前記ピラーの両側にそれぞれ配置された第１及び第２のゲート部材と、を含み、前記トランジスタが更に、
    前記各トランジスタセグメントのソース領域に結合されたソースバスと、前記各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとを含む第１の金属層を備え、
    前記ゲートバスが第１のバスライン及び第２のバスラインを含み、第１のバスライン及び第２のバスラインの各々が、前記列内のトランジスタセグメントの第１及び第２のゲート部材に結合しており、前記ソースバスが、前記第１のバスラインと前記第２のバスラインとの間の各列の全体にわたって連続的に延び、
    前記ゲートバス及び前記ソースバスの両方が同一の平面レベルに設置されていることを特徴とするトランジスタ。
  20. 前記第１の横方向に整列した前記セグメントの長さを有するセクションが各々、前記第１のバスラインに結合された前記第１及び第２のゲート部材の第１のセットと、前記第２のバスラインに結合された前記第１及び第２のゲート部材の第２のセットとを有する、ことを特徴とする請求項１９に記載のトランジスタ。
  21. 前記ゲートバスが更にスタブラインのペアを備え、前記セグメントの長さが前記第２の横方向で整列された各セクションについて、前記第１及び第２のゲート部材の第３のセットが前記スタブラインのペアのうちの第１のスタブラインに結合され、前記第１及び第２のゲート部材の第４のセットが前記スタブラインのペアのうちの第２のスタブラインに結合される、
    ことを特徴とする請求項１９に記載のトランジスタ。
  22. 前記スタブラインのペアのうちの前記第１のスタブラインが、前記第１のバスラインに結合され、前記スタブラインのペアのうちの前記第２のスタブラインが、前記第２のバスラインに結合される、ことを特徴とする請求項２１に記載のトランジスタ。
  23. 前記第３のセットが、前記セグメントの第１及び第２のゲート部材の半分を含む、ことを特徴とする請求項２１に記載のトランジスタ。
  24. 前記各セグメントが更に、
    前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、を備える、
    ことを特徴とする請求項１９に記載のトランジスタ。
  25. 基板と、
    複数のセクションに編成された複数のトランジスタセグメントと、
    を備えたトランジスタであって、
    前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
    前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
    前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
    前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
    ボディ領域に隣接する前記ピラーの上部又はその近傍で前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のゲート部材と、
    を含み、前記トランジスタが更に、
    前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとの両方を含む第１の金属層を備える、トランジスタを製造する方法であり、
    前記方法が、単一の金属層プロセスを使用して、前記ゲートバスを製造することを含み、前記ゲートバス及び前記ソースバスの両方が同じ平面レベル上に設置されることを特徴とする方法。
  26. 基板と、
    複数のセクションに編成された複数のトランジスタセグメントと、を備えたトランジスタであって、
    前記各トランジスタセグメントが長さ及び幅を有し、前記各セクションのトランジスタセグメントが前記幅に沿って並列関係で配列され、前記セクションが列及び行の形態で配列され、前記セクション間で前記トランジスタセグメントの長さが第１の横方向と該第１の横方向と直交する第２の横方向とで交互に整列されるように前記各列のセクションが配列されており、前記各トランジスタセグメントが、
    前記基板の上面又はその近傍に配置されたソース領域を有する半導体材料のピラーと、
    前記ピラーの両側にそれぞれ配置された、前記ピラーによって横方向に囲まれた第１の誘電領域及び前記ピラーを横方向に囲む第２の誘電領域と、
    前記第１及び第２の誘電領域内にそれぞれ配置された第１及び第２のフィールドプレートと、
    前記ピラーの両側にそれぞれ配置された第１及び第２のゲート部材と、
    を含み、前記トランジスタが更に、
    前記各トランジスタセグメントのソース領域に結合されたソースバスと、各トランジスタセグメントの前記第１及び第２のゲート部材に結合されたゲートバスとを含む第１の金属層を備え、
    前記ゲートバスが各列に関連する上部ライン及び下部ラインを備え、前記第１の横方向に整列した前記セグメントの長さを有するセクションが各々、前記上部ラインに結合された前記第１及び第２のゲート部材の第１のセットと、前記下部ラインに結合された前記第１及び第２のゲート部材の第２のセットとを有する、ことを特徴とするトランジスタ。
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