JP5647328B2

JP5647328B2 - 半導体集積回路およびそのパターンレイアウト方法

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Publication number: JP5647328B2
Application number: JP2013254057A
Authority: JP
Inventors: 加門　和也; 和也加門
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-12-09
Filing date: 2013-12-09
Publication date: 2014-12-24
Anticipated expiration: 2027-09-05
Also published as: JP2014090187A

Description

本発明は、機能性ダミーパターンを備えた半導体集積回路とそのパターンレイアウト方法に関し、特に、半導体素子、液晶表示素子、撮像素子（ＣＣＤ：Charge - Coupled Device）や薄膜磁気ヘッドなどのマイクロデバイスの製造に適用可能な技術に関する。

従来から、半導体集積回路（ＬＳＩ）を製造する際には、フォトマスクのパターン像を、投影光学系を介して、フォトレジストが塗布されたウエハやガラスプレート等の基板上に投影する投影露光装置が使用されている。

ＬＳＩには、多種類のパターンが配置されている。各種の機能モジュールのパターンは勿論の事ながら、それ以外にもマーク／スクライブＴＥＧパターンやダミーパターン等のパターンが配置されており、それぞれ重要な役割を担っている。尚、ＴＥＧ（Test Elementary Group）とは、トランジスタ構造や回路方式の検証、性能の把握などを目的に試作する要素回路のことである。

ダミーパターンは、化学的機械的研磨（ＣＭＰ）やドライエッチングプロセスにおいて、ＬＳＩチップやウエハのパターン占有率の均一性を向上させるために、ＬＳＩチップやウエハの内外の余ったスペースに配置されるものである。ダミーパターン７は、その占有率が所定の範囲内であればその役割は果たされるので、その形状や大きさは任意で良く、従って複雑な形状である必要はないので、図９の様に、いくつかの大きさの矩形パターンを用意し、ＲＡＭやアナログ等の各機能モジュール２の間の隙間やＬＳＩ製品の内外に配置されている。またダミーパターンは、ＬＳＩの機能や性能には影響しないが、その均一性向上の効果によりＬＳＩの各機能モジュールや素子の特性のバラツキをなくすことができるので、現在ではＬＳＩ製造プロセスにおいて安定性や信頼性を確保する上で不可欠なパターンとなっている（特許文献１）。

従来のＬＳＩの周縁には、ダイシング用のスクライブ領域が設けられている。このスクライブ領域には、サイドモニタ、アライメントマークおよび解像力チャート等のスクライブＴＥＧパターンが配置されており、それらのＴＥＧパターンにより、ＬＳＩを製造する際の仕上がり具合をモニタしている。それらのＴＥＧパターンは、従来ではＬＳＩの機能や性能には影響しないが、製造装置が正常に稼動しているか否かを管理し、もし異常が発生した場合は、それらのＴＥＧパターンを即座に検査して、他のＬＳＩへの被害の拡大を防止するために、または可能なら救済ややり直しをするために、現在のＬＳＩ製造プロセスにおいて不可欠なパターンとなっている。

特開２０００−２９４７３０号公報

スクライブＴＥＧパターンは、モニタすべき項目が少なくスクライブ領域分の面積があれば十分配置可能であった世代では、大きな問題にはならなかった。しかし、最近のＬＳＩでは、１チップにメモリ、ロジック、アナログおよびセンサ等の多種類の機能モジュールが形成されるので、使用されるトランジスタ、ダイオード、抵抗、容量およびインダクタ等の素子の種類が飛躍的に増加しており、それに連れて、スクライブＴＥＧパターンによりモニタすべき項目も増加している。

当然、多くの項目をモニタするためには、多くのスクライブＴＥＧパターンが必要であるが、最近では、スクライブ領域だけでは、それら全てのスクライブＴＥＧパターンを配置する事ができなくなってきている。

そのため、モニタすべき項目を削減したり、スクライブ領域の幅を広げるなどの措置を取る必要があるが、その場合、下記１−３の様な問題点が発生する。１．モニタすべき項目を削減すれば、プロセス管理が不十分となり、プロセス装置の異常検出がおろそかになる。２．スクライブ領域の幅を広げると、製品として利用できる面積が減るので、ウエハ１枚から取れる製品の数が減り、製品の製造コストが上昇する。３．スクライブＴＥＧパターンをスクライブ領域に配置する場合、そのスクライブＴＥＧパターンの位置（モニタ位置）がモニタ対象の素子の位置から離れた位置となるので、モニタ結果に必ず誤差が含まれる。

また、ＬＳＩに搭載される機能モジュールのなかには、電磁ノイズや電気ノイズの影響を受け易いものあるので、その様な機能モジュールには、電磁ノイズ遮断回路や電気ノイズ遮断回路を備えさせる必要がある。しかし、機能モジュール自身に、電磁ノイズ遮断回路や電気ノイズ遮断回路を備えさせると、機能モジュールが大型化し、チップ内でのスペース確保が困難になるので、電磁ノイズ遮断対策や電気ノイズ遮断対策が行われていなかった。

本発明は、このような状況に鑑みてなされたもので、第１に、ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、ＴＥＧパターンを形成できる半導体集積回路とそのレイアウト設計方法を提供することを目的とする。

そして第２に、ダミーパターンを利用することで、電磁ノイズ遮断や電気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュールに対する電磁ノイズ遮断対策や電気ノイズ遮断対策が行える半導体集積回路とそのレイアウト設計方法を提供することを目的とする。

上記課題を解決する為に、本発明の第１の形態は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュールの周辺の空き領域に形成され、収差モニタ機能を有する機能性ダミーパターンとを備え、前記機能性ダミーパターンは、平面視で帯状のメタル部と帯状の絶縁膜部とがそれぞれ周期的に繰り返されて形成されるものである。

以上の様に構成された半導体集積回路によれば、チップ内の所定の機能モジュールの周辺の空き領域に、収差モニタ機能を有する機能性ダミーパターンが形成されるので、ダミーパターンを利用することで、収差モニタのモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、収差モニタ用のＴＥＧパターンを形成できる。また機能性ダミーパターンは、チップ内の所定の機能モジュールの周辺の空き領域に形成されるので、モニタ対象の機能モジュールの周辺（即ち直ぐ隣り）に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。

実施の形態１−４に係る半導体集積回路のフロアプランの一例を示した図である。実施の形態６に係る半導体集積回路のパターンレイアウト方法を説明する図である。実施の形態６における、機能性ダミーパターンが形成される前の複数の機能モジュールを搭載しただけの半導体集積回路のフロアプランの一例を示した図である。実施の形態１における、収差モニタ機能を有する機能性ダミーパターンの一例図である。実施の形態２における、電気ノイズ遮断機能を有する機能性ダミーパターンの一例図である。実施の形態３における、磁気ノイズ遮断機能を有する機能性ダミーパターンの一例図である。実施の形態４における、アライメント測定機能を有する機能性ダミーパターンの一例図である。実施の形態５に係る半導体集積回路のフロアプランの一例およびタイミング測定機能を有する機能性ダミーパターンの一例を示した図である。従来例のダミーパターンの一例図である。

実施の形態１．
図１は、この実施の形態に係る半導体集積回路のフロアプランの一例を示している。同図の様に、この実施の形態に係る半導体集積回路１０は、チップ状に形成され、そのチップ１にはメモリ（ＲＡＭ，ＲＯＭ）、アナログ、ロジック、Ｉ／Ｏ等の複数の機能モジュール２が形成されており、それら機能モジュール２を囲む様に、チップ周縁に、スクライブＴＥＧパターンが形成されるスクライブ領域４が形成されている。

各機能モジュール２間には、空き領域３が発生している。この空き領域３は、各機能モジュール２間で、信号をやり取りする上でまたは信号の干渉を防止する上で必要な領域ではあるが、一般的には、可能な限り小さくなるように調整されている。しかしこの空き領域３は、完全に無くすことはできないので、ある程度は発生するものである。

この空き領域３には、特殊な機能を有する機能性ダミーパターン５が形成されている。これにより、チップ１のパターン占有率（機能モジュール２と機能性ダミーパターン５とを合わせたパターン占有率）の均一性が向上される。尚、この空き領域３は、機能性ダミーパターン５を形成することよりも、チップ１のサイズ縮小を優先して最適化する方が好ましい。

ここでは、機能性ダミーパターン５は、収差モニタ機能を有する機能性ダミーパターンとして形成されている。より詳細には、この機能性ダミーパターン５は、図４の様に、帯状のメタル部（暗部）Ｂと帯状の絶縁膜部（明部）Ｌとがそれぞれ同幅で周期的に繰り返されて形成される。

図４では、この機能性ダミーパターン５は、収差モニタ対象の機能モジュール（例えばＳＲＡＭモジュール）２の周辺の空き領域３に形成されており、周期方向が横方向（収差モニタ対象の機能モジュール２との対向方向（ｙ方向）に直交する方向（ｘ方向））で且つ周期ピッチＰが相対的に大、中、小と変化された機能性ダミーパターン５ａ，５ｂ、５ｃと、周期方向が縦方向（収差モニタ対象の機能モジュール２との対向方向（ｙ方向）に平行な方向）で且つ周期ピッチＰが相対的に大、中、小と変化された機能性ダミーパターン５ｄ，５ｅ、５ｆとが図示される。

尚、各機能性ダミーパターン５ａ−５ｆを、それぞれ１つの機能性ダミーパターン５として扱ってもよく、またはそれら各機能性ダミーパターン５ａ−５ｆ（一般には周期方向や周期ピッチを変えた複数の機能性ダミーパターン）をまとめて１つの機能性ダミーパターン５として扱ってもよい。

収差には、非点収差やコマ収差のように横方向と縦方向とで収差の挙動が異なるケースもあるので、上記の様に周期方向が横方向や縦方向の機能性ダミーパターン５が必要である。

このような機能性ダミーパターン５は、例えば、ＳＲＡＭのようにフリップフロップや差動素子等のレイアウトの対称性を利用した機能モジュール（即ちレンズ収差が問題となる機能モジュール）２の周辺の空き領域３に形成される。その際、この機能性ダミーパターン５は、そのマスクパターンを半導体集積回路１０用のマスクの空き領域に共存させることで、当該機能モジュール２の周辺（即ち直ぐ隣り）に形成される。

この様に、チップ１内の空き領域３に機能性ダミーパターン５を形成することで、半導体集積回路１０の不良と光学系の収差との因果関係の有無を直接的に調べることができる。例えば、パターンの対称性が必要なＳＲＡＭの回路やメモリセルをコマ収差や非点収差が残っている光学系で転写すると、パターンの仕上がりが非対称となり、フリップフロップを利用した回路動作が不安定になるが、ＳＲＡＭの直ぐ隣りに機能性ダミーパターン５があれば、両者の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン５によりチップ１内のパターン占有率の調整も行える。

以上の様に構成された半導体集積回路１０によれば、チップ１内の所定の機能モジュール２の周辺の空き領域３に、収差モニタ機能を有する機能性ダミーパターン５が形成されるので、ダミーパターンを利用することで、収差モニタのモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、収差モニタ用のＴＥＧパターンを形成できる。

また機能性ダミーパターン５は、チップ１内の所定の機能モジュール２の周辺の空き領域３に形成されるので、モニタ対象の機能モジュールの周辺に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。

また機能性ダミーパターン５は、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ周期的に繰り返されて形成されるので、ダミーパターンとして機能させつつ、収差モニタの機能を持たせる事ができる。

実施の形態２．
この実施の形態に係る半導体集積回路１０は、実施の形態１において、収差モニタ機能を有する機能性ダミーパターン５の代わりに、電気ノイズ遮断機能を有する機能性ダミーパターン５Ｂを用いたものである。以下、実施の形態１と異なる点を中心に説明する。

この実施の形態の機能性ダミーパターン５Ｂは、図５の様に、第１の周期パターン５Ｂａと、第２の周期パターン５Ｂｂとから構成されている。第１および第２の周期パターン５Ｂａ，５Ｂｂは共に、帯状のメタル部（暗部）Ｂと帯状の絶縁膜部（明部）Ｌとがそれぞれ同幅（幅比１対１）で周期的に繰り返されて形成されている。第２の周期パターン５Ｂｂの周期ピッチＰ２は、第１の周期パターン５Ｂａの周期ピッチＰ１と異なる周期ピッチに設定されている（即ち、第２の周期パターン５Ｂｂの空間周波数ν２は、第１の周期パターン５Ｂａの空間周波数ν１と異なる空間周波数に設定されている）。第１および第２の周期パターン５Ｂａ，５Ｂｂは、共にその周期方向が電気ノイズ遮断対象の機能モジュール（例えばアナログモジュール）２との対向方向（ｘ方向）に一致され、且つ互いに当該機能モジュール２との対向方向に沿って並列配置されている。

第１および第２の周期パターン５Ｂａ，５Ｂｂはそれぞれ、その周期方向に対しては、その空間周波数ν１，ν２（ν１≠ν２）に一致する周波数の電気ノイズのみを通過させる特性を持っている。この機能性ダミーパターン５Ｂは、その様な周期パターン５Ｂａ，５Ｂｂを図５の様に電気ノイズ遮断対象の機能モジュール２との対向方向に沿って並列配置することで、電気ノイズ遮断対象の機能モジュール２に伝搬する電気ノイズを完全に遮断する様になっている。尚、フーリエ変換の定義より、メタル部Ｂと絶縁膜部Ｌとが幅比１対１の周期パターンの場合、高次高調波としては、奇数次のものしか発生しない。

この機能性ダミーパターン５Ｂは、例えば、メモリやアナログや高周波素子の周辺の空き領域３に形成される。ここでは、この機能性ダミーパターン５Ｂは、そのマスクパターンを半導体集積回路１０用のマスクの空き領域に共存させることで、電気ノイズ遮断対象の機能モジュール２の直ぐ隣りに形成される。

この実施の形態では、例えば、宇宙線（α線や中性子線）による電気パルスノイズに伴うソフトエラーが発生した場合を想定する。一般に電気パルスノイズは、フーリエ周波数分解すると、あらゆる周波数成分を含む白色状態である。そのため、電気パルスノイズには、或る周期的ダミーパターンの空間周波数ν１と一致するノイズ成分は必ず存在する。そして、そのν１のノイズ成分は、その周期的ダミーパターンについては、遮断されることなく通過する。これは、アナログや高周波素子にとっては致命的なエラーを招く。

しかし、ν１のノイズ成分とは異なる空間周波数ν２を持つ別の周期的ダミーパターンが、空間周波数ν１を持つ周期的ダミーパターンの近くに存在すれば、空間周波数ν１を持つ周期的ダミーパターンを通過したν１のノイズ成分は、空間周波数ν２を持つ周期的ダミーパターンは通過できずに遮断される。逆に、ν２のノイズ成分は、空間周波数ν１を持つ周期的ダミーパターンを通過できずに遮断される。そのため、電気パルスノイズが白色ノイズであっても、ν１であると同時にν２であるというノイズ成分は存在しないので、この実施の形態の様に、第１および第２の周期パターン５Ｂａ，５Ｂｂを並列配置すれば、完全に遮断できる。さらに、第１および第２の周期パターン５Ｂａ，５Ｂｂとして、高調波が奇数次しか発生しない幅比（メタル部Ｂと絶縁膜部Ｌの幅比）１対１の周期パターンを選択しておけば、高調波同士が一致する可能性が少なくなる。この実施の形態の様に、ノイズの伝播経路上に２種類以上の幅比１対１の周期パターン５Ｂａ，５Ｂｂを配置すれば、アナログや高周波素子において、ソフトエラーの伝播阻止や高周波ノイズの遮断ができ、且つパターン占有率の調整も行える。

尚、ソフトエラーとは、電子機器中のメモリチップなどが何らかの原因で誤動作する現象のことである。回路に致命的なダメージを与える「ハードエラー」と違って一時的なものであり、すぐに故障の原因となるわけではない。ソフトエラーにはいくつかの原因が考えられているが、地上まで到達する二次宇宙線が大きな原因と考えられている。地上まで到達する宇宙線のうち、電荷を持つα線などはメモリセルに衝突した際にメモリセルに蓄えられた電荷量の値を乱してしまうためにメモリエラーの原因となる。また、電荷を持たない中性子線などはメモリのシリコン基板に衝突した際に基板原子を破壊し、その際のエネルギーにより発生したイオンに由来してメモリエラーの原因となる。

以上の様に構成された半導体集積回路１０によれば、チップ１内の所定の機能モジュール２の周辺の空き領域３に、電気ノイズ遮断機能を有する機能性ダミーパターン５Ｂが形成されるので、ダミーパターンを利用することで、電気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュール２に対する電気ノイズ遮断対策が行える。

また機能性ダミーパターン５Ｂは、第１および第２の周期パターン５Ｂａ，５Ｂｂを有し、第１および第２の周期パターン５Ｂａ，５Ｂｂは共に、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ同幅で周期的に繰り返されて形成され、第２の周期パターン５Ｂｂの周期ピッチＰ２は、第１の周期パターン５Ｂａの周期ピッチＰ１と異なる周期ピッチに設定され、第１および第２の周期パターン５Ｂａ，５Ｂｂは、それぞれその周期方向が電磁ノイズ遮断対象の機能モジュール２との対向方向に一致され、且つ互いに電磁ノイズ遮断対象の機能モジュール２との対向方向に沿って並列配置されるので、ダミーパターンとして機能させつつ、電気ノイズ遮断の機能を持たせる事ができる。

実施の形態３．
この実施の形態に係る半導体集積回路１０は、実施の形態１において、収差モニタ機能を有する機能性ダミーパターン５の代わりに、磁気ノイズ遮断機能を有する機能性ダミーパターン５Ｃを用いたものである。以下、実施の形態１と異なる点を中心に説明する。

この実施の形態の機能性ダミーパターン５Ｃは、図６の様に、１つまたは複数の平面視環状のメタル部Ｂからなる環状パターンにより構成される。尚、メタル部Ｂ以外の部分Ｌは、絶縁膜により形成されている。図６では、機能性ダミーパターン５Ｃの一例として、１つの平面視正方形環状のメタル部Ｂにより構成された機能性ダミーパターン５Ｃａと、同心状の２つの平面視正方形環状のメタル部Ｂから構成されたダミーパターン５Ｃｂと、１つの平面視長方形環状のメタル部Ｂから構成されたダミーパターン５Ｃｃとが図示されている。

この機能性ダミーパターン５Ｃは、磁気パルスノイズＣがリング部Ｒを通過すると、その際にメタル部Ｂに生じるファラデーの電磁誘導効果により、その電磁パルスノイズＣを遮断する様になっている。

尚、ファラデーの電磁誘導(Electromagnetic induction）とは、磁束が変動する環境下に存在する導体に電位差（電圧）が生じる現象である。また、レンツの法則により、回路に発生する起電力は、起電力によって回路を流れる電流が起こす磁束が、与えられた磁束変化に逆らうような方向で発生することが知られている。

この機能性ダミーパターン５Ｃは、例えば、半導体集積回路１０が磁気センサモジュールを備える場合において、その磁気センサモジュール以外の機能モジュール２の周辺の空き領域３に形成される。磁気センサモジュールの周辺の空き領域３には、その磁気センサモジュールの磁気検出を妨げない様に、磁気ノイズ遮断機能を持たないダミーパターンが形成される。

尚、磁気センサには主に３種類ある。ＭＲ（magneto-resistive）素子、ＭＩ（magneto-impedance）素子、ホール素子である。ＭＲ素子は、例えば外部磁界の強度変化とともに抵抗値が変わるパーマロイ（ＮｉＦｅ）など金属軟磁性体のＭＲ効果を利用するものである。ＭＩ素子は、外部磁界が変動したときにインピーダンスが変わるアモルファス・ワイヤのＭＩ効果を利用するものである。その際、ワイヤにはパルス電流を流しておく。ホール素子は、半導体のホール効果によって生じた電位差を検出することで、外部磁界の変化を測定するものである。

以上の様に構成された半導体集積回路１０によれば、チップ１内の所定の機能モジュール２の周辺の空き領域３に、磁気ノイズ遮断機能を有する機能性ダミーパターン５Ｃが形成されるので、ダミーパターンを利用することで、磁気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュール２に対する磁気ノイズ遮断対策が行える。

また機能性ダミーパターン５Ｃは、１つまたは複数の平面視環状のメタル部Ｂからなる環状パターンにより構成されるので、ダミーパターンとして機能させつつ、磁気ノイズ遮断の機能を持たせる事ができる。

実施の形態４．
この実施の形態に係る半導体集積回路１０は、実施の形態１において、収差モニタ機能を有する機能性ダミーパターン５の代わりに、アライメント測定機能を有する機能性ダミーパターン５Ｄを用いたものである。以下、実施の形態１と異なる点を中心に説明する。

この実施の形態のダミーパターン５Ｄは、図７の様に、チップ１内の空き領域３に形成された主尺パターン５ｍおよび副尺パターン５ｎとから構成される。

主尺パターン５ｍおよび副尺パターン５ｎは共に、平面視で帯状のメタル部（暗部）Ｂと帯状の絶縁膜部（明部）Ｌとがそれぞれ例えば同幅で周期的に繰り返されて形成されている。副尺パターン５ｎの周期ピッチＰ４は、主尺パターン５ｍの周期ピッチＰ３と異なる周期ピッチに設定されている。主尺パターン５ｍおよび副尺パターン５ｎは、平面視で、互いにその周期方向の直交方向に隣り合って形成されている。図７では、周期方向がアライメント測定対象の機能モジュール（例えばＳＲＡＭモジュール）２との対向方向に直交する方向（ｙ方向）に向けられた機能性ダミーパターン５Ｄａと、周期方向がアライメント測定対象の機能モジュール２との対向方向（ｘ方向）に向けられた機能性ダミーパターン５Ｄｂとが図示される。

この機能性ダミーパターン５Ｄは、その主尺パターン５ｍのマスクパターンをアライメント測定対象の機能モジュール２の形成用の各マスクのうちの一のマスク上の空き領域３に共存させ、他方、その副尺パターン５ｎのマスクパターンを前記アライメント測定対象の機能モジュール２の形成用のマスクのうちの別の一のマスク上の空き領域３に共存させることで、そのアライメント測定対象の機能モジュール２と一緒に形成される。そして機能性ダミーパターン５Ｄの形成後、主尺パターン５ｍと副尺パターン５ｎとの周期方向のズレ幅を測定することで、主尺パターン５ｍと同じマスクで形成された当該機能モジュール２の部位と、副尺パターン５ｎと同じマスクで形成された当該機能モジュール２の別の部位との間のアライメントを適切に測定できる。

この機能性ダミーパターン５Ｄは、例えば、重ねあわせ精度が問題となる機能モジュール２の周辺の空き領域３に形成される。例えば、ビアとメタル配線とのアライメントを測定する場合は、例えば、ビアの形成用のマスクの空き領域３に主尺パターン５ｍのマスクパターンを共存させ、他方、メタル配線の形成用のマスクの空き領域３に副尺パターン５ｎのマスクパターンを共存させて、ビアおよびメタル配線と一緒に主尺パターン５ｍおよび副尺パターン５ｎを形成する。そして、主尺パターン５ｍと副尺パターン５ｎとの周期方向のズレ幅を測定することで、ビアとメタル配線とのアライメントを測定する。

この機能性ダミーパターン５Ｄでは、上記の様に、主尺パターン５ｍのマスクパターンと副尺パターン５ｎのマスクパターンを異なるマスクに共存させる必要があるので、この機能性ダミーパターン５Ｄを形成するには、半導体集積回路１０の形成用の各マスクのうち、２つ以上のマスクにおいて、同じ箇所に空き領域３が存在している必要がある。

この様に、チップ１内の空き領域３に機能性ダミーパターン５Ｄを形成することで、半導体集積回路１０の不良とアライメントエラーとの因果関係の有無を直接的に調べることができる。例えば、特に高精度な重ね合わせが要求されるビアと多層配線との形成工程の転写時にアライメントエラーが発生すると、回路動作が不安定になるが、それらビアと多重配線との周辺に機能性ダミーパターン５Ｄがあれば、両者の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン５Ｄによりチップ１内のパターン占有率の調整も行える。

以上の様に構成された半導体集積回路１０によれば、チップ１内の空き領域３に、アライメント測定機能を有する機能性ダミーパターン５Ｄが形成されるので、ダミーパターンを利用することで、アライメント測定のモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、アライメント測定用のＴＥＧパターンを形成できる。

また機能性ダミーパターン５Ｄは、チップ１内の所定の機能モジュール２の周辺の空き領域３に形成されるので、アライメント測定対象の機能モジュール２の周辺に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。

また機能性ダミーパターン５Ｄは、主尺パターン５ｍと副尺パターン５ｎとを有し、主尺パターン５ｍおよび副尺パターン５ｎは共に、平面視で帯状のメタル部Ｂと帯状の絶縁膜部Ｌとがそれぞれ同幅で周期的に繰り返されて形成され、副尺パターン５ｎの周期ピッチＰ４は、主尺パターン５ｍの周期ピッチＰ３と異なる周期ピッチに設定され、主尺パターン５ｍおよび副尺パターン５ｎは、平面視で、互いにその周期方向の直交方向に隣り合って配置されるので、ダミーパターンとして機能させつつ、アライメント測定機能を持たせる事ができる。

尚、この実施の形態では、主尺パターン５ｍおよび副尺パターン５ｎを、帯状のメタル部Ｂと帯状の絶縁膜部Ｌとを周期的に繰り返したパターンで構成したが、その代わりに、重ね合わせ検査用のメタル製のバーニヤパターンやメタル製の矩形パターンで構成してもよい。

尚、バーニヤ（副尺、バーニア、バーニヤスケール、Vernier Scale）とは、ノギス等に付随し、最小目盛以下の数値を読取る補助をするものである。多くの場合、主尺（メインスケール）の９／１０あるいは１９／２０の間隔で目盛が振られており、測定点にバーニヤの０点を合せて主尺の目盛とバーニヤの目盛が一致した場所を読取ることによって１／１０あるいは１／２０の単位を測定することができる。

実施の形態５．
この実施の形態に係る半導体集積回路１０は、実施の形態１において、収差モニタ機能を有する機能性ダミーパターン５の代わりに、タイミング測定機能を有する機能性ダミーパターン５Ｅを用いたものである。以下、実施の形態１と異なる点を中心に説明する。

この実施の形態の機能性ダミーパターン５Ｅは、図８の様に、インバータ５ｐが奇数段従属接続されて入出力間がループ状に接続されてなるリングオシレータにより構成される。

尚、リングオシレータとは、例えば、インバータを奇数段従属接続して入出力間をループ状に接続すると、もとの入力論理値を反転した論理値が入力に戻り、入力が反転される。このようにインバータの奇数段従属接続ループ回路では、入力の反転が際限なく繰り返されるため、リングオシレータ（リング発振器）と呼ばれる。リングオシレータの発振周期は、論理値がループを一周する時間と考えられるため、インバータの平均遅延時間がｔｄであるとすると、N段のリングオシレータの発振周期はＴ＝２・ｔｄ・Ｎで与えられる。発振周期を測定すれば、インバータの平均遅延時間を求めることができるため、製造プロセスの評価に用いることができる。

この機能性ダミーパターン５Ｅは、チップ１内の空き領域３の複数箇所（例えば、アナログモジュールに囲まれた空き領域３ａやＲＯＭ／ＲＡＭに囲まれた空き領域３ｂ）に形成される。尚、各箇所には、同一の機能性ダミーパターン５Ｅが形成される。この機能性ダミーパターン５Ｅは、そのマスクパターンを半導体集積回路１０の形成用のマスク上の空き領域３に共存させることで、チップ１内の空き領域３に形成される。

尚、リングオシレータは、１つのマスクだけでは形成できないので、この機能性ダミーパターン５Ｅのマスクパターンを半導体集積回路１０の形成用のマスク上の空き領域３に共存させるには、そのマスクのうちの多層配線の形成用のマスク以外の全マスクにおいて、同じ箇所に空き領域３が存在している必要がある。

この様に、機能性ダミーパターン５Ｅをチップ１内の空き領域３の複数箇所に形成することで、チップ１内の各箇所と信号伝播能力との因果関係の有無を直接的に調べることができる。例えば、一般的にパターン密度の低いアナログモジュールに囲まれた空き領域３ａとパターン密度の高いＲＯＭ／ＲＡＭに囲まれた空き領域３ｂとでは、ＣＭＰプロセスやドライエッチングプロセスでの微細加工の仕上がりにばらつきが生じる。この様なプロセスばらつきがあると、多層配線の抵抗や容量にばらつきが生じる。そのため、それらの空き空間３ａ，３ｂに機能性ダミーパターン５Ｅを形成しておけば、プロセスばらつき、抵抗や容量の変動および信号のタイミングずれの間の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン５Ｅによりチップ１内のパターン占有率の調整も行える。

以上の様に構成された半導体集積回路１０によれば、チップ１内の空き領域３の複数箇所に、タイミング測定機能を有する複数の機能性ダミーパターン５Ｅが形成されるので、ダミーパターンを利用することで、タイミング測定のモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、タイミング測定用のＴＥＧパターンを形成できる。

また機能性ダミーパターン５Ｅは、リングオシレータにより構成されるので、ダミーパターンとして機能させつつ、タイミング測定機能を持たせる事ができる。

実施の形態６．
この実施の形態は、実施の形態１−５に係る半導体集積回路１０のパターンをレイアウトするパターンレイアウト方法である。以下、図２および図３に基づき、この実施の形態に係る半導体集積回路のパターンレイアウト方法を説明する。

ステップＳ１で、図３の様にチップ１内に複数の機能モジュール２を搭載した半導体集積回路（尚、これには未だ機能性ダミーモジュールは形成されていない）１０ｓのレイアウトパターンを設計し、その設計データを作成する。

ステップＳ２で、その半導体集積回路１０ｓの設計データに対し、周知の階層処理および周知の図形演算を行って、マスク毎の描画データを作成する。

ステップＳ３で、その半導体集積回路１０ｓの描画データに対し、マスク毎に各機能モジュール２の占有領域を所定幅だけ拡幅処理（オーバーサイズ）し、その拡幅処理後の各機能モジュール２の占有領域を求める。この様にして、隣接する機能モジュール２間の安全距離を確保した上で各機能モジュール２の占有領域を求め、半導体集積回路１０ｓのチップ１内のうち、その残りの領域を空き領域３とする。

ステップＳ４で、ステップＳ３の結果に基づき、半導体集積回路１０のチップ１内の空き領域３を求める。その際、求めた各空き領域３が幾つのマスクに共通にして空いているかを識別して、各空き領域３を求める。これにより、１つのマスクだけでの空き領域３や、複数のマスクに共通の空き領域３などを求める事も可能である。

ステップＳ５で、実施の形態１−５の機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄ，５Ｅのうちの何れかの機能性ダミーパターンを設計し、その設計データを作成する。

ステップＳ６で、その機能性ダミーパターンの設計データに対し、周知の階層処理および周知の図形演算を行って、マスク毎の描画データを作成する。

ステップＳ７で、その機能性ダミーパターンの描画データに対し、マスク毎にその機能性ダミーパターンの占有面積を所定幅だけ拡幅処理（オーバーサイズ）し、その拡幅処理後の機能性ダミーパターンの占有面積を求めると共に、その使用マスク数を求める。尚、その機能性ダミーパターンの使用マスク数は、機能性ダミーパターン５，５Ｂ，５Ｃの場合は例えば１つであり、機能性ダミーパターン５Ｄの場合は例えば２つであり、機能性ダミーパターン５Ｅの場合は例えば３つである。

ステップＳ８で、その機能性ダミーパターンの拡幅処理後の占有面積および使用マスク数に基づき、ステップ４で求めた空き領域３の中から、その機能性ダミーパターンが形成可能な空き領域３を抽出する。より詳細には、ステップ４で求めた空き領域３の中から、その機能性ダミーパターンの拡幅処理後の占有面積よりも大きく且つその機能性ダミーパターンの使用マスク数以上のマスクに共通して空いている空き領域３を抽出する。

そして、その抽出した空き領域３に、適宜数の機能性ダミーパターンを配置する。より詳細には、半導体集積回路１０ｓ用の各マスクのうちのその抽出した空き領域３を共有する各マスクのうちの所定のマスク上の当該空き領域３に、機能性ダミーパターンのマスクパターンを共存させる。これにより、機能性ダミーパターンを半導体集積回路１０ｓに搭載された各機能モジュール２の周辺（直ぐ隣）に適切に形成できる。

例えば、実施の形態１の機能性ダミーパターン５の場合は、半導体集積回路１０ｓ用の各マスクのうちのその抽出した空き領域３を共有する各マスクのうちの測定対象の機能モジュール２のマスクパターンが形成された各マスクのうちの一のマスク上の当該空き領域３に、機能性ダミーパターン５のマスクパターンを共存させる。また実施の形態２，３の機能性ダミーパターン５Ｂ，５Ｃの場合は、半導体集積回路１０ｓ用の各マスクのうちのその抽出した空き領域３を共有する各マスクのうちのノイズ遮断対象の機能モジュール２用のマスクパターンが形成された各マスクのうちの一のマスク上の当該空き領域３に、機能性ダミーパターン５Ｂ，５Ｃのマスクパターンを共存させる。また実施の形態４の機能性ダミーパターン５Ｄの場合は、半導体集積回路１０ｓ用の各マスクのうちのその抽出した空き領域３を共有する各マスクのうち、アライメント測定対象の一方の部位のマスクパターンが形成されたマスク上の当該空き領域３に機能性ダミーパターン５Ｄの主尺パターン５ｍのマスクパターンを共存させ、アライメント測定対象の他方の部位のマスクパターンが形成されたマスク上の当該空き領域３に機能性ダミーパターン５Ｄの副尺パターン５ｎのマスクパターンを共存させる。また実施の形態５の機能性ダミーパターン５Ｅの場合は、半導体集積回路１０ｓ用の各マスクのうちのその抽出した空き領域３を共有する各マスクのうちの特定の機能モジュール（例えばアナログモジュールやＲＡＭ／ＲＯＭ）２で囲まれた空き領域３ａ，３ｂを共有する各マスク上の当該空き領域３ａ，３ｂに、機能性ダミーパターン５Ｄのマスクパターンを共存させる。

尚、空き領域３に形成された機能性ダミーパターンと同じモニタ項目のＴＥＧパターンについては、チップ４の周縁のスクライブ領域４への形成を取り止める。

ステップＳ９で、ステップＳ８の結果に基づき、半導体集積回路１０ｓの描画データおよび機能性ダミーパターンの描画データから、図１または図８の様に、複数の機能性モジュール２および機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄまたは５Ｅを搭載した半導体集積回路１０の各マスクの描画データを作成する。この様にして、半導体集積回路１０のパターンがレイアウトされる。

以上に説明した半導体集積回路のレイアウト方法によれば、機能性ダミーパターンの占有面積および使用マスク数に基づき、半導体集積回路１０ｓの空き領域３の中から、機能性ダミーパターンの形成可能な空き領域３を抽出し、その抽出した空き領域３に機能性ダミーパターンを配置することで、チップ１内に複数の機能モジュール２が形成されると共にチップ１内の空き領域３に機能性ダミーパターンが形成された半導体集積回路１０の各マスクの描画データを作成するので、実施の形態１−５の半導体集積回路１０のパターンを適切にレイアウトできる。

また実施の形態１−６に共通の効果として、機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄ，５Ｅは空き領域３を活用して形成するので、従来と比べて、チップ面積の増加およびコストの増加を招くこと無く、より多くのＴＥＧパターンを搭載できて従来よりもきめ細かいプロセスモニタができる。

また、チップ１内の空き領域３に機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄ，５Ｅを形成するので、チップ１の占有率を確保でき、微細パターンの仕上がりのばらつきを抑えることができる。

また、チップ１内の空き領域３に機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄ，５Ｅとして形成されたＴＥＧパターンは、チップ周縁のスクライブ領域４から削除できるので、その分、スクライブ領域４を縮小でき、これにより、１枚のウエハから生産できるＬＳＩのチップ数を増加でき、１チップあたりの製造コストを削減できる。

また、チップ１内の空き領域３に機能性ダミーパターン５，５Ｂ，５Ｃ，５Ｄ，５Ｅとして形成されたＴＥＧパターンは、従来よりもモニタ対象の機能モジュール２に近い位置でその機能モジュール２の特性をモニタできるので、従来のＴＥＧパターンの搭載位置に起因した誤差が軽減でき、高精度なプロセスモニタが可能となる。

１チップ、２機能モジュール、３チップ内の空き領域、４スクライブ領域、５，５Ｂ，５Ｃ，５Ｄ，５Ｅ機能性ダミーパターン、５Ｂａ第１の周期パターン、５Ｂｂ第２の周期パターン、５ｍ主尺パターン、５ｎ副尺パターン、１０半導体集積回路、Ｂメタル部、Ｌ絶縁膜部、Ｐ，Ｐ１，Ｐ２，Ｐ３，Ｐ４周期ピッチ。

Claims

チップ内に形成された複数の機能モジュールと、
チップ内の所定の機能モジュールの周辺の空き領域に形成され、電気ノイズ遮断機能を有する機能性ダミーパターンとを備え、
前記機能性ダミーパターンは、第１および第２の周期パターンを有し、
前記第１および第２の周期パターンは共に、平面視で帯状のメタル部と帯状の絶縁膜部とがそれぞれ同幅で周期的に繰り返されて形成され、
前記第２の周期パターンの周期ピッチは、前記第１の周期パターンの周期ピッチと異なる周期ピッチに設定され、
前記第１および第２の周期パターンは、それぞれその周期方向が前記所定の機能モジュールとの対向方向に一致され、且つ互いに前記所定の機能モジュールとの対向方向に沿って並列配置されることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路のパターンをレイアウトするパターンレイアウト方法であって、
（ａ）チップ内に複数の機能モジュールが搭載された半導体集積回路の、マスク毎の描画データを作成する工程と、
（ｂ）前記半導体集積回路の前記描画データに対し、チップ内の空き領域を求める工程と、
（ｃ）前記機能性ダミーパターンの、マスク毎の描画データを作成する工程と、
（ｄ）前記機能性ダミーパターンの前記描画データに基づき、前記機能性ダミーパターンの占有面積および使用マスク数を求める工程と、
（ｅ）前記機能性ダミーパターンの前記占有面積および前記使用マスク数に基づき、工程（ｂ）で求めた前記空き領域の中から、前記機能性ダミーパターンの形成可能な空き領域を抽出する工程と、
（ｆ）前記工程（ｅ）で抽出した前記空き領域に前記機能性ダミーパターンを配置することで、チップ内に前記複数の機能モジュールが形成されると共にチップ内の前記空き領域に前記機能性ダミーパターンが形成された半導体集積回路の、マスク毎の描画データを作成する工程と、
を備えることを特徴とする半導体集積回路のパターンレイアウト方法。
前記工程（ｆ）では、前記半導体集積回路用の各マスクのうちの前記工程（ｅ）で抽出した前記空き領域を共有する各マスクのうちの所定のマスク上の前記空き領域に、前記機能性ダミーパターンのマスクパターンを共存させることで、チップ内に前記複数の機能モジュールが形成されると共にチップ内の前記空き領域に前記機能性ダミーパターンが形成された半導体集積回路の各マスクの描画データを作成することを特徴とする請求項２に記載の半導体集積回路のパターンレイアウト方法。