JP5717079B2 - ナノ構造体及びその製造方法 - Google Patents

Description

本発明は、たとえばナノ構造体及びその製造方法に係り、特にサンドイッチサブナノ構造技術による高品質なナノ構造体及びその製造方法に関する。

近年、半導体における発光デバイスや電子デバイス（以下、総称して「半導体デバイス」ともいう。）に係る電気使用の省エネ技術に伴い、デバイスの高効率化が極めて重要になっている。半導体デバイスでは、デバイスの高効率化を目的として、その内部に複数なナノ構造が複数含まれることが多い。ここで、ナノ構造とは、量子井戸、量子ドット、量子細線等である。

これら複数のナノ構造を組み合わせたときに、その構造間の界面状態、たとえば歪や原子種がナノ構造の品質や形状に大きな影響を与える。たとえば、ナノ構造同士を組み合せて新しい構造を形成すると、干渉が発生するおそれがある。ナノ構造形成にて干渉が発生すると、界面の表面に塊が生じる等により、いわゆる「汚い」構造になってしまい、十分な性能を発揮することができない。したがって、高効率化を図るためにはナノ構造間の表面を高品質に保持する必要がある。

ナノ構造の形成方法として、例えば、下記非特許文献１及び特許文献１に開示されているものがある。

非特許文献１は、量子井戸と量子ドットを接触させることによる量子ドットの発光波長制御が提案されている。しかし、非特許文献１に開示される思想は、ナノ構造間の界面制御方法による各ナノ構造の品質改善、特に表面改質については課題の抽出も解決策の教示も示唆もない。

特許文献１は、液滴エピタキシーと構成元素のビーム照射を用いて加工損傷がなく高品質で多様な構造形態の半導体ナノ構造体及び製造方法を提案するものである。しかし、特許文献１に開示される思想は、例えば、２つの量子ドットが隣接して結合配置している二重結合量子ドットであり、表面改質については課題の抽出も解決策の教示も示唆もない。
Ｇ．Ｔ Ｌｉｕ ｅｔ ａｌ．ＩＥＥＥ Ｊ． Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎ． ３６ １２７２（２００２） 特開２００６−６００８８号公報

半導体デバイス製作において高効率化のために採用される複数のナノ構造は、互いに接触させたデバイス内に組み込まれることが多くある。このため、それぞれのナノ構造が歪や原子種などにより干渉するために、本来得られるはずのナノ構造の性能が劣化する可能性がある。

本願は、こうした従来技術の問題点を解決することを企図したものであり、ナノ構造の品質・形状を高品質に保つことを可能とするナノ構造体及びその製造方法を提供することを目的とする。本願のさらに詳細な目的は、表面改質を実現するナノ構造体及びその製造方法を提供することにある。本願のまた別の詳細な目的は、ナノ構造同士の干渉を防止するナノ構造体及びその製造方法を提供することにある。

これらの課題を解決するに当たり、本願発明者は、所望とする複数のナノ構造の品質・形状を高品質に保つために、ナノ構造間の界面に適切に設計されたサブナノ構造をサンドイッチすることで界面状態を制御することの着想に至った。よって本願に係るナノ構造体は、ホスト材料内にゲスト材料として複数のナノ構造を内包させる半導体デバイスにおいて、前記ゲスト材料の間に新しいサブナノ構造がサンドイッチされることを特徴とする。

また、本願に係るナノ構造体は、ホスト材料内にゲスト材料として複数のナノ構造を内包させる半導体デバイスにおいて、前記ゲスト材料と前記ホスト材料との間に新しいサブナノ構造がサンドイッチされることを特徴とする。

ナノ構造とは、構造の１つの軸方向の長さが略５０ｎｍ以下である構造を指し、具体的には、量子ドット構造、量子細線構造及び量子井戸構造のうち少なくとも一つを示す。ナノ構造を生成するには、分子線エピタキシャル装置及び／もしくは有機金属気相堆積法を利用し、結晶をエピタキシャル成長させることが必要である。

具体的には、分子線エピタキシャル装置において、超高真空中で、複数の蒸発源から分子（原子）線を発生させて、加熱して清浄化された結晶基板上にそれぞれの材料のもつ付着係数の違いを利用して化学量論的組成比を保ってエピタキシャル成長をさせるものである。エピタキシャル成長によって、基板と結晶との上に結晶成長を行い、下地の基板の結晶面にそろえて配列させるプロセスを経ることにより、不純物や欠陥のない結晶層を作ることができる。

例えば、ホスト材料をＧａＡｓ結晶とするとき、原料の分子であるＧａとＡｓとをるつぼでそれぞれ蒸発させ、半導体基板の表面にそれらを衝突させ、表面上での化学結合によりＧａＡｓを形成し、堆積させることができる。これにより、平坦な層を一層毎に生成することができる。

しかし、上記のようにナノ構造同士（例えば、量子井戸と量子ドット）を組み合せて新しい構造を作ると、原子が干渉してしまうことが多々ある。量子ドットは微小の粒子であるため、干渉によって塊となりやすい。その結果、ナノ構造体の表面は粒の大きさの不揃い具合により、「汚く」なってしまう。表面が汚いと、デバイスの高効率化が図れない要因となる。

そこで、ナノ構造体に係る所定の界面に、ナノ構造同士の干渉を防ぐ薄膜層として、サブナノ構造であるサンドイッチサブナノ構造（Ｓａｎｄｗｉｃｈ Ｓｕｂ−Ｎａｎｏ Ｓｔｒｕｃｔｕｒｅ（以下、「ＳＳＮＳ」ともいう。））を形成して介在させる。これにより、ナノ構造に含まれる分子の望ましくない挙動（特に巨大結晶化）が阻止されるため、結晶欠陥の原因が除去されるから、構造体の表面が改質され、デバイスの高品質化、高効率化を実現することができる。

薄膜層の形成方法と通常のナノ構造体における各層の形成方法とを比較すると、１分子層の成長レートが異なる。すなわち、通常の成長レートでは、所望の薄膜層を形成することができず、通常形成する層となってしまう。したがって、成長レートを通常よりも長くすることが必要となる。こうすることで、所望の薄膜層を形成することができる。薄膜層を挿入することにより、薄膜層がない場合に生じていた原子同士の干渉を防ぐことができる。

上記においては、前記ホスト材料および／もしくは前記ゲスト材料は、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓにより構成されるIII―V族半導体材料群、またはこの材料群中のV族元素（Ａｓ）がＰ、Ｓｂ、ＮおよびＡｓＳｂＮＰの組み合わせにより構成されるIII―V族半導体材料群、Ｓｉ、Ｇｅ、Ｓｎ、Ｃの単体およびその組み合わせにより構成されるＩV族半導体材料群、Ｚｎ−Ｏ、Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｇａ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｏ、Ｔｉ−Ｏの単体およびその組み合わせにより構成される酸化物半導体材料群から選択される構成としてもよい。

また、上記においては、前記サブナノ構造に係る材料はＡｌＧａＡｓ, ＩｎＧａＡｓ, ＩｎＡｌＡｓ, ＩｎＧａＡｌＡｓにより構成されるIII―V族半導体材料群、またはこの材料群中のV族元素（Ａｓ）がＰ、 Ｓｂ、ＮおよびＡｓＳｂＮＰの組み合わせにより構成されるIII―V族半導体材料群、Ｓｉ、Ｇｅ、Ｓｎ、Ｃの単体およびその組み合わせにより構成されるIV族半導体材料群、Ｚｎ−Ｏ、Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｇａ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｏ、Ｔｉ−Ｏの単体およびその組み合わせにより構成される酸化物半導体材料群から選択されるいずれかである構成としてもよい。

さらに、前記サブナノ構造の結晶格子定数が前記ホスト材料の結晶格子定数との差が略３％以下であるように構成しても良い。

これらの構成を採用した場合であっても、それぞれの材料の持つ物性から、本願の目的とするところを達成することができる。さらにこうした構成により、素材の組合せの自由度を拡大することが可能となる。

また、上記において、前記サブナノ構造に係る薄膜層の層厚が略１ｎｍ以下であるように構成しても良い。かかる構成を採用することで、ＳＳＮＳが厚くなることによるナノ構造の物性変動を抑制しつつ、材料の干渉を防止できる。

また、上記課題解決のための、ナノ構造体製造方法に係る本願は、半導体基板上に、ホスト材料層を形成し、前記ホスト材料層上に単数もしくは複数層のゲスト材料による第１のナノ構造体層を形成し、前記第１のナノ構造体層の上に薄層のサンドイッチサブナノ構造層を形成し、前記サブナノ構造層上に単数もしくは複数層のゲスト材料による第２のナノ構造体層を形成することを特徴とする。

こうした構成を有することにより、ホスト材料層上に単層もしくは複数層のゲスト材料による第１のナノ構造体層を形成してデバイスの高効率化を図りつつ、このナノ構造体層の上に薄層のサンドイッチサブナノ構造層を（比較的成長レートを抑えるように）形成した上で、単層もしくは複数層のゲスト材料による第２のナノ構造体層が形成されるので、製造的にも、品質の高度な半導体デバイスを確実かつ均一的なドット分布を持って作製することができる。

本願によれば、ナノ構造体の所定の界面に薄膜層であるサンドイッチサブナノ構造を形成することで、階層間で生じる原子同士の干渉を抑制し、ナノ構造の表面改質を実現させることができる。こうすることで、デバイスの高効率化が図れる。すなわち、量子井戸、量子細線及び量子ドット等に代表されるナノ構造の界面に新たに設計されたサブナノ構造をサンドイッチすることにより、複数のナノ構造のそれぞれの品質・形状を高品質な状態に維持することが可能であり、このため半導体電子・光デバイスのコア部分に広く使われる複数のナノ構造間の干渉を抑え、品質と形状の改善が達成される。このことは例えば発光デバイス製造のときに、発光材料の発光効率増加などが期待でき、ＬＥＤやＬＤ等などの高度化に効果がある。

以下、図面を参照して本発明を実施するための最良の形態について説明する。なお、以下では、本発明の目的を達成するための説明に必要な範囲を模式的に示し、本発明の該当部分の説明に必要な範囲を主に説明することとし、説明を省略する箇所については公知技術によるものとする。

図１は、本願の一実施形態に係るナノ構造体及び薄膜層であるサンドイッチサブナノ構造を説明するための状態図であり、（ａ）は従来のナノ構造体の構成方法に係るもので量子井戸（下層）と量子井戸（上層）との間に量子ドットが挟まれた構造を、（ｂ）は本願特有の構成に係り量子ドットと量子井戸（上層）に埋め込まれた量子ドットの界面にサンドイッチサブナノ構造（ＳＳＮＳ）を導入した構造を、それぞれ示す。波長１．３ミクロン以上の長波長光デバイスを低コストの基板１０（例えば、ＧａＡｓ等）上に作製するための材料候補の一つとして量子井戸（Ｑｕａｎｔｕｍ Ｗｅｌｌ（以下、「ＱＷ」ともいう。））と量子ドット（Ｑｕａｎｔｕｍ ｄｏｔ（以下、「ＱＤ」ともいう。））を組み合せた材料体系がある。

これらナノ構造体の構成方法として、同図（ａ）に示すとおり、ＱＷ２０（例えば、ＩｎＧａＡｓ等）上にＱＤ３０−１（例えば、ＩｎＡｓ等）を作製し、さらにＱＷ４０（例えば、ＩｎＧａＡｓ等）でそのＱＤ３０−１をカバーするような構造が一般に知られている。ＱＷ２０の上にＱＤ３０−１を作製するときに、従来方法ではそのＱＷ２０にＩｎＧａＡｓ材料、ＱＤ３０−１にＩｎＡｓ材料が用いられる。ＱＤ３０−１構造は作製される表面の原子種と歪の状態に強く影響を受ける。したがって、ＱＷ２０とＱＤ３０−１との原子が干渉するため、ＱＤ３０−１の表面上に塊状の物体が発生してしまう可能性がある。

そこで、本願に係るサンドイッチサブナノ技術においては、同図（ｂ）に示すようなＱＷ２０とＱＤ３０−２の界面にサブナノ構造の薄膜層であるＳＳＮＳ５０（例えば、ＧａＡｓ等）をサンドイッチする。上述したように、このサブナノ構造をサンドイッチサブナノ構造（Ｓａｎｄｗｉｃｈ ｓｕｂ−ｎａｎｏ ｓｔｒｕｃｔｕｒｅ：ＳＳＮＳ）と呼ぶ。ＧａＡｓ基板１０上に作製されたＱＷ２０には（１）格子定数差による歪、（２）表面原子種分布の２つの特徴がある。すなわち、ＳＳＮＳ５０をサンドイッチすることで、ＱＤ３０−２の形成に大きな影響を与える表面原子種の均一化が行われる。また一方で、ＳＳＮＳ５０表面の歪は下層のＱＷ２０の影響を受けているものと考えられるから、高密度で均質性の良いＱＤ３０−２の形成により、格子定数差による歪を滅失させる、もしくは減少させることが可能になる。

図２は、本願の一実施形態に係るナノ構造体の表面原子間力顕微鏡像を示す図であり、（ａ）は通常のナノ構造体に係るものを、（ｂ）は本願特有の量子ドットと量子井戸（上層）に埋め込まれた量子ドットの界面にＳＳＮＳを導入した構成に係るものを、それぞれ示す。（ａ）で、従来のナノ構造体に係るＱＤ３０−１及び薄膜層を挿入したナノ構造体に係るＱＤ３０−２（例えば、ＩｎＧａＡｓ等）の表面原子間力顕微鏡像に示されるように、通常のナノ構造体に係るＱＤ３０−１では、大きな粒上の巨大ドット構造６０が観測される。この大きな構造はＱＤデバイス開発時に結晶欠陥としてデバイス性能を低下させる可能性が高い。

これに対して同図（ｂ）で、ＳＳＮＳ５０を用いた場合のＱＤ３０−２の表面原子力間顕微鏡像として示されるように、ＳＳＮＳ５０はサブナノメートルの薄膜として、ＱＤ３０−２とＱＷ２０の界面にサンドイッチすることで、同図に示すＱＤ３０−２の高品質化の実現が図れることが視覚的にも確認できる。

図３は、ＳＳＮＳ５０の有無で分けた発光強度の増加を示す図である。実線がＳＳＮＳ５０を挿入した場合、破線が従来のナノ構造体の場合である。同図に示すとおり、波長１３１０ｎｍピークはＱＤ３０−２による発光であるが、ＳＳＮＳ５０の導入により発光ピーク強度が２倍程度増加することが明らかである。ＳＳＮＳ５０がＱＤ３０−２の発光強度増強に効果的であることが理解されるが、これはＱＤ３０−２の高品質化によると考えられる。

上述したように、本願の一実施形態によれば、複数のナノ構造（ＱＤ及びＱＷ）を有する発光材料に対してＳＳＮＳ技術が図２に実証されるごとく巨大ドット構造の低減と、図３に示されるごとく発光特性改善に効果が極めて大きい。したがって、ＳＳＮＳ技術は複数のナノ構造を含む光デバイス開発に極めて有用であることは明らかである。

次に、本願の別の一実施形態に係るナノ構造体の製造方法について説明する。製造装置としてはたとえば分子線エピタキシャル装置を用いる。まずホスト材料による最下層として、原料であるたとえばＧａ及びＡｓをそれぞれ蒸発させ、半導体基板にそれぞれの分子を衝突させて堆積させると、化学結合によってＧａＡｓが表面上に生成される。分子線エピタキシャル装置を用いることで、ＧａＡｓの層が単層生成されるが、これを一定厚層分形成すると、図１（ｂ）の最下層１０が形成される（ステップ１）。

こうしてＧａＡｓの平坦な層を形成した後、次にたとえばゲスト材料に係るナノ構造としてＩｎ、Ｇａ及びＡｓを同様にあててＩｎＧａＡｓの層２０が形成される（ステップ２）。次に、ＩｎＧａＡｓの層２０上に、ステップ１と同様の方法により、サンドイッチサブナノ構造（ＳＳＮＳ）としてＧａＡｓの層５０を薄層分形成する（ステップ３）。ここで薄層とは、１分子層〜数分子層であり、たとえばＧａＡｓ層であれば１分子層厚が約２．８Å（オングストローム）あるところ、３分子層程度（約９Å）でもよい。ＳＳＮＳ層の厚は、好適には最大でも１ナノメートル前後とする。ＩｎＧａＡｓの影響力を保持できる程度の厚さとする。

次に、ゲスト材料に係るナノ構造原料としてたとえばＩｎ及びＡｓの分子をあてると、量子ドットとしてＩｎＡｓの粒３０−２が形成される（ステップ４）。このとき、仮に上記ステップ３がなかったとした場合、表面にＩｎ分子がある箇所にはＩｎＡｓが分子挙動として集まりやすいため、大きな粒が形成され、これが望まない結晶欠陥の原因を形成してしまう。しかし、上記ステップ３により薄層のＧａＡｓの層５０が存在することで、この結晶化を阻止することができ、ＩｎＡｓの粒３０−２は小さい粒として一様に散在した状態として形成されることが可能となる。

次にこうして形成された層の上に、ステップ２と同様の方法により、ゲスト材料に係るナノ構造として、ＩｎＧａＡｓの層４０を形成する（ステップ５）。

上記の製法においては、分子層の成長レート（膜厚に対して１秒あたり何分子層形成されるか）を相当に抑えるようにする。通常の成長レートでは通常の結晶成長がなされることから本願で所望するより厚い層が形成されてしまう。これに対して本願では、成長レートを抑制することにより、１分子層が丁寧に、かつ薄い膜として形成される。こうして、小さい粒が一様に散在した状態となりつつ、層厚が薄く形成されるため、ＱＤ、ＱＷのナノ構造の物性を担保しつつ、ゲスト材料の性能劣化を改善でき、表面改質を図れる。したがって、結晶欠陥のない高品質化されたデバイスが実現される。

この場合、ＳＳＮＳとしては、ＱＷ、ＱＤの組合せによって適合する材料も変わるが、たとえば上記では、ＧａＡｓに換えて、Ｉｎ組成分の低いＩｎＧａＡｓとすることもできる。或いは、ＱＷ２０としてＩｎＧａＡｓ、ＳＳＮＳ５０としてＡｌＡｓ、ＱＷ４０としてＧａＡｓＳｂをたとえば採用した場合には、ＡｌＡｓが入ることで、ＱＷ４０層中のＳｂがＱＷ２０側に移動するのを抑制することができる。つまり、Ｓｂがとどまる方向に制御できることになり、その分ドットが作製しやすくなることから、高密度のドットが形成されることとなる。

ホスト材料およびゲスト材料としては、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓにより構成されるIII―V族半導体材料、またはこのV族元素（Ａｓ）がＰ、Ｓｂ、ＮおよびＡｓＳｂＮＰの組み合わせにより構成されるIII―V族半導体材料、Ｓｉ、Ｇｅ、Ｓｎ、Ｃの単体およびその組み合わせにより構成されるＩV族半導体材料、Ｚｎ−O、Ｍｇ−O、Ｉｎ−O、Ｓｎ−O、Ｇａ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｏ、Ｔｉ−Ｏの単体およびその組み合わせにより構成される酸化物半導体材料を用いることができる。

さらに、サンドイッチサブナノ構造に係る材料としては、ＧａＡｓ、ＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓにより構成されるＩＩＩ―Ｖ族半導体材料、またはこのＶ族元素（Ａｓ）がＰ、 Ｓｂ、ＮおよびＡｓＳｂＮＰの組み合わせにより構成されるＩＩＩ―Ｖ族半導体材料、Ｓｉ、Ｇｅ、Ｓｎ、Ｃの単体およびその組み合わせにより構成されるＩＶ族半導体材料、Ｚｎ−Ｏ、Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｇａ−Ｏ、Ａｌ−Ｏ、Ｓｉ−Ｏ、Ｔｉ−Ｏの単体およびその組み合わせにより構成される酸化物半導体材料を用いることができ、さらにサンドイッチサブナノ構造の結晶格子定数がホスト材料のそれと差が3％以下と近い構造とすることが好適である。

上述した実施形態は、本発明に係る技術思想を具現化するため一例を示したにすぎないものであり、他の実施形態でも本発明に係る技術思想を適用することが可能である。例えば、本願に係る技術思想によれば、ＳＳＮＳが複数層から構成されてもよい。具体的には、例えば、ＱＷをＩｎＧａＡｓとし、その上にＧａＡｓＳｂを挿入すると、その上に生成するＱＤは高密度化が実現し得る。しかし、Ｓｂは材料の中に拡散しやすく、下層であるＩｎＧａＡｓに侵入する可能性があり、高密度となることが妨げられる。一方、ＳＳＮＳを二層構造とし、ＡｌＡｓをＧａＡｓＳｂの下層に挿入することで、ＡｌＡｓはＳｂの浸入を防ぐことができる。こうすることで、高密度化のＱＤの生成が実現する。したがって、二層構造のうち、上層のＧａＡｓＳｂはＱＤを高密度化させる機能を有し、下層のＡｌＡｓはＳｂの拡散を抑制する機能を有するため、ＳＳＮＳを複数層にする有利な効果が得られる。

さらに、ＱＷとＱＤの間に限らず、ＱＤとＱＤ或いはＱＷとＱＷとの間にＳＳＮＳを挿入することも可能である。具体的には、下層ＱＷのＩｎＧａＡｓと組成比率が異なる上層ＱＷのＩｎＧａＡｓを生成する場合、ＩｎＧａＡｓの表面ではＩｎが集まりやすくなるため、上下層のＩｎＧａＡｓで場所毎に集まりのバラツキが起こる。一方、ＳＳＮＳを間に挿入することで、このようなバラツキを防ぐことができる。こうすることで、ＱＷにおいて表面改質が実現する。

さらにまた、本発明を用いて生産される装置、方法、システムが、その２次的生産品に搭載されて商品化された場合であっても、本発明の価値は何ら減ずるものではない。

上述したように、本願に係るナノ構造体及びその製造方法は、従来のナノ構造体の所定の界面に薄膜層をサンドイッチすることで、薄膜層に係る上下層の原子材料による干渉を防ぐことができる。また、薄膜層を複数層にすることで、該薄膜層に係る上下層に与える影響（下層への侵入や高密度化等）を保持し、原子材料の表面改質を実現させることができる。したがって、デバイスの製造産業において、工程が複雑でなく廉価に高効率化が可能となり、この効果は、半導体製造産業にとどまらず、情報産業、電気器具産業等をはじめとする、半導体を用いた二次的製品を製造・使用するあらゆる産業にとって、非常に有益をもたらすものである。

本願の一実施形態に係るナノ構造体及び薄膜層であるサンドイッチサブナノ構造を説明するための状態図であり、（ａ）は従来のナノ構造体の構成方法に係るもので量子井戸（下層）と量子井戸（上層）との間に量子ドットが挟まれた構造を、（ｂ）は本願特有の構成に係り量子ドットと量子井戸（上層）に埋め込まれた量子ドットの界面にサンドイッチサブナノ構造（ＳＳＮＳ）を導入した構造を、それぞれ示す図である。 本願の一実施形態に係るナノ構造体の表面原子間力顕微鏡像を示す図であり、（ａ）は通常のナノ構造体に係るものを、（ｂ）は本願特有の量子ドットと量子井戸（上層）に埋め込まれた量子ドットの界面にＳＳＮＳを導入した構成に係るものを、それぞれ示す図である。 本願の一実施形態に係るナノ構造体においてＳＳＮＳ５０の有無で分けた発光強度の増加を示す図である。

符号の説明

１０…基板、２０…量子井戸（ＱＷ）、３０−１、３０−２…量子ドット（ＱＤ）、４０…量子井戸（ＱＷ）、５０…サンドイッチサブナノ構造（ＳＳＮＳ）、６０…巨大ドット構造

Claims (3)

1. ホスト材料内にゲスト材料として複数のナノ構造を内包させる半導体デバイスにおいて、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＡｓのいずれかである前記ゲスト材料の間に前記複数のナノ構造の干渉を防ぐためのＡｌＧａＡｓ、ＧａＡｓ、及び、ＡｌＡｓのいずれかからなるサブナノ構造がサンドイッチされることを特徴とするナノ構造体。
2. 前記サブナノ構造に係る薄膜層の層厚が略１ｎｍ以下であることを特徴とする請求項１記載のナノ構造体。
3. 半導体基板上に、ホスト材料層を形成し、前記ホスト材料層上に単数もしくは複数層のＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＡｓのいずれかであるゲスト材料による第１のナノ構造体層を形成し、前記第１のナノ構造体層の上に前記複数のナノ構造の干渉を防ぐための薄層のＡｌＧａＡｓ、ＧａＡｓ、及び、ＡｌＡｓのいずれかからなるサブナノ構造の層であるサブナノ構造層を形成し、前記サブナノ構造層上に単数もしくは複数層のＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｌＡｓ、ＩｎＡｓのいずれかであるゲスト材料による第２のナノ構造体層を形成することを特徴とするナノ構造体製造方法。

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