JP5721934B2

JP5721934B2 - 半導体装置の設計支援方法

Info

Publication number: JP5721934B2
Application number: JP2009062476A
Authority: JP
Inventors: 茂則一ノ瀬
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-03-16
Filing date: 2009-03-16
Publication date: 2015-05-20
Anticipated expiration: 2029-03-16
Also published as: JP2010218085A

Description

本発明は、タイミング検証が行われる半導体装置の設計支援方法に関する。

近年、半導体技術の進歩に伴い、大規模なＬＳＩ（Large Scale Integrated circuit）の設計又は同一機能を複数搭載するＬＳＩの設計では、階層設計手法が多く用いられるようになった。すなわち、上位階層（チップ）及び下位階層（回路ブロック）を別々に設計し、チップ上に回路ブロックを配置させて１つにすることで、小規模なＬＳＩから構成されたシステムＬＳＩが形成される。なお、回路ブロックは、論理回路を構成する複数の基本セルが配置されて構成されている。基本セルは繰り返し配置される最小単位であって、１又は複数のトランジスタを有している。

このようなシステムＬＳＩは、ＬＳＩ機能設計、フロントエンド設計及びバックエンド設計の各工程を経て設計される（例えば、特許文献１参照。）。
ＬＳＩ機能設計では、実現したいシステムをどのようにＬＳＩ化するかを定義し、定義したＬＳＩの機能をＨＤＬ（Hardware Description Language）言語により、ＲＴＬ（Register Transfer Level）で回路を記述し、当該回路が所望の動作を行うかを検証する。

フロントエンド設計では、ＬＳＩ機能設計で記述されたＲＴＬを、回路ブロックで構成されたネットリストに変換する。ネットリストに対して、作成した回路が所望の周波数並びに規定値で動作するか等のタイミング条件を満たしているかのタイミング検証等が行われる。

バックエンド設計では、フロントエンド設計の各検証で異常が見出せなかったネットリストを利用して、フロアプラン、電源配線及び回路ブロックの配置等が行われ、製造されたＬＳＩの動作・品質保証を実現するための検証が最後に行われる。

特に、近年のシステムＬＳＩの小型化を進めるために、回路ブロックを回転させた状態でチップに配置する場合がある。

特開２００５−２５１９７６号公報

しかし、回路ブロックを回転させた状態でチップに配置させた場合には、回路ブロックの回転に伴って、回路ブロックを構成する基本セルが回転し、トランジスタのゲートの向きが変わり、トランジスタの電気特性も変わってしまう。近年の微細化した半導体装置では、電気特性の変化量が大きくなり、遅延時間にずれが生じてしまってタイミング設計上の問題が発生するという問題点があった。

タイミング設計上の問題を回避するためには回路ブロックの再設計が必要となり、開発の手戻りが発生する可能性が高まり、半導体装置の製造が煩雑になる。
上記の点を鑑みて、本発明は、製造効率が向上した半導体装置の設計支援方法を提供することを目的とする。

上記目的を達成するために、タイミング検証が行われる半導体装置の設計支援方法が提供される。
この半導体装置の設計支援方法は、トランジスタの配置角度ごとに前記トランジスタのオン電流を含む電気特性を取得する工程と、前記電気特性に基づいて、前記トランジスタを有した基本セルの遅延情報を、前記基本セルの配置角度ごとに抽出する工程と、前記遅延情報に基づいて、前記基本セルを含む回路ブロックのタイミングを検証する工程と、を有する。

このような半導体装置の設計支援方法では、トランジスタの配置角度ごとに電気特性が取得されて、電気特性に基づいて、トランジスタを有した基本セルの遅延情報が、基本セルの配置角度ごとに抽出されて、遅延情報に基づいて、基本セルで構成された回路ブロックのタイミングが検証される。

上記半導体装置の設計支援方法では、製造効率が向上する。

第１の実施の形態の半導体装置の製造方法を示すフローチャートである。半導体装置の設計支援装置のハードウェア構成を示す図である。テストチップの一例を説明するための図である。基本セルの配置角度ごとの遅延時間及び消費電流を示す表である。トランジスタのしきい値電圧に対するオン電流を示すグラフである。第２の実施の形態の半導体装置の製造方法を示すフローチャートである。

以下、実施の形態について、図面を参照しながら説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の半導体装置の製造方法を示すフローチャート、図２は半導体装置の設計支援装置のハードウェア構成を示す図である。

まず、図２について説明する。
図２に示す半導体装置の設計支援を行う設計支援装置１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０７を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５及び通信インタフェース１０６が接続されている。

ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）プログラム並びにアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データの少なくとも一部が一時的に格納される。その他、ＣＰＵ１０１の処理により生成されたデータの少なくとも一部が一時的に格納される。

ＨＤＤ１０３には、ＯＳプログラム並びにアプリケーションプログラムが格納される。また、ＨＤＤ１０３には、基本セル、回路ブロック及びチップのレイアウトデータＤ１，Ｄ２，Ｄ３等の各種データが格納される。その他、テスタ１１４により取得されたデータ、並びにＣＰＵ１０１の処理過程により生成されたデータも格納される。

グラフィック処理装置１０４には、モニタ１１１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ１１１の画面に表示させる。

入力インタフェース１０５には、キーボード１１２とマウス１１３とが接続されている。入力インタフェース１０５は、キーボード１１２やマウス１１３から送られてくる信号を、バス１０７を介してＣＰＵ１０１に送信する。

通信インタフェース１０６には、試験装置であるテスタ１１４が接続されている。通信インタフェース１０６は、テスタ１１４で取得された後述するテスタチップのトランジスタの電気特性の信号を、バス１０７を介してＣＰＵ１０１に送信する。

上記構成を有する設計支援装置１００を用いることにより、例えば、図１のフローチャートのフローに従って半導体装置の製造を行う。
それでは、半導体装置の製造方法について図１のフローに沿って説明する。

まず、ＨＤＤ１０３にあらかじめ格納されるデータについて説明する。
レイアウトデータＤ１は製造対象の半導体装置の基本セルを構成するトランジスタの配置、配線及びフロアプラン等のレイアウトに関するデータが保持されている。

レイアウトデータＤ２，Ｄ３は回路ブロックを構成する基本セルと、チップを構成する回路ブロックとの配置、配線及びフロアプラン等のレイアウトに関するデータがそれぞれ保持されている。

また、レイアウトデータＤ２は、製造対象の半導体装置のネットリスト及びコンストレイント（共に図示を省略）とレイアウトデータＤ１とから生成される。また、同様に、レイアウトデータＤ３は当該ネットリスト及びコンストレイントと、レイアウトデータＤ２とから生成される。

なお、テストチップ測定データＤ４は、テスタ１１４により測定され、取得されると、ＨＤＤ１０３に格納される。
トランジスタ電気特性データＤ５ａ，Ｄ５ｂ及びライブラリＬ１についてはＣＰＵ１０１で行われる処理の過程で生成されて、ＨＤＤ１０３に格納される。

［ステップＳ１１］テスタ１１４により、あらかじめ作成されたテストチップの電圧及び電流等の電気的特性であるＤＣ特性と、動作周波数、入出力信号の遅延時間等の電気的特性であるＡＣ特性とが測定される。通信インタフェース１０６はテスタ１１４から受信した測定結果をＨＤＤ１０３に格納して、テストチップ測定データＤ４を形成する。

図３はテストチップの一例を説明するための図である。なお、図３（Ａ）は基本セル１０、図３（Ｂ）はトランジスタ１０ａ，１０ｂ及び基本セル１０で構成される回路ブロック２０がそれぞれ配置されたテストチップＴを表している。

具体例として図３に示されるテストチップＴはトランジスタ１０ａ，１０ｂ及び回路ブロック２０が配置されている。なお、回路ブロック２０は、基本セル１０が２列に配列されて構成されている。

図３（Ａ）に示される基本セル１０は、Ｐ型，Ｎ型拡散領域１１，１２及びゲート１３，１４を有するトランジスタ１０ａ，１０ｂから構成されている。Ｘは基本セル１０の原点位置であって、図３（Ａ）に示す状態が基本の位置（配置角度０度）とする。基本セル１０が原点位置Ｘを中心に回転して配置されると、トランジスタ１０ａ，１０ｂも回転し、ゲート１３，１４の向きが変わる。

図３（Ｂ）に示されるテストチップＴには、トランジスタ１０ａ，１０ｂ（ａ１，ｂ１）、及び基本セル１０を複数配列させて構成された２つの回路ブロック２０（ｃ１）が配置されている。さらに、テストチップＴには、図中時計回り方向に９０度回転した状態の、トランジスタ１０ａ，１０ｂ（ａ２，ｂ２）、及び２つの回路ブロック２０（ｃ２）が配置されている。なお、テストチップＴに配置された回路ブロック２０等が９０度分回転するに伴い、原点位置Ｘも９０度回転している。また、図３（Ｂ）に示すテストチップＴは回路ブロック２０等の配置例の１つであり、別の種類の基本セル及び回路ブロックでも構わない。また、回路ブロック２０等は別の配置角度であっても構わない。

このようにテストチップＴを用いることにより、効率的に各配置角度のＤＣ特性及びＡＣ特性の電気特性を測定して、取得することができる。測定結果が保持されたテストチップ測定データＤ４が形成される。

［ステップＳ１２］ＣＰＵ１０１により、テストチップ測定データＤ４に基づき、例えばＳＰＩＣＥを用いて、テストチップＴに配置された角度を有するトランジスタモデルが表現される。当該トランジスタモデルから、オン電流及びしきい値電圧等の電気特性が再現される。再現された電気特性から、トランジスタの配置角度の有無ごとに、回転が無い場合のトランジスタ電気特性データＤ５ａ及び回転が有る場合のトランジスタ電気特性データＤ５ｂを形成する。なお、トランジスタ電気特性データＤ５ａ，Ｄ５ｂはＨＤＤ１０３にそれぞれ格納される。

［ステップＳ１３］ＣＰＵ１０１が、レイアウトデータＤ１に従ってトランジスタがレイアウトされて構成される基本セルの配線等による遅延時間を、トランジスタ電気特性データＤ５ａ，Ｄ５ｂに基づいて、トランジスタの回転の有無ごとに算出する。なお、第１の実施の形態の基本セルは、図３に示されるように、トランジスタ１０ａ，１０ｂにより構成されている。

算出された遅延時間は、トランジスタで構成される基本セルの回転の有無ごとに抽出されて、抽出された遅延時間が遅延情報として、ライブラリＬ２ａ（回転無し）及びライブラリＬ２ｂ（回転有り）がそれぞれ形成される。なお、ライブラリＬ２ａ，Ｌ２ｂはＨＤＤ１０３にそれぞれ格納される。また、ステップＳ１３では遅延時間、又は／及び消費電流も回転の有無ごとに抽出でき、同様にライブラリＬ２ａ，Ｌ２ｂを形成することもできる。

図４は基本セルの配置角度ごとの遅延時間及び消費電流を示す表である。
具体例として図４（Ａ），（Ｂ）にそれぞれ示される配置角度が０度及び９０度の基本セルのライブラリＬ２ａ，Ｌ２ｂでは、遅延時間の最小値及び最大値が抽出される。消費電流についても同様である。

［ステップＳ１４］ＣＰＵ１０１がライブラリＬ２ａ，Ｌ２ｂを統合して、基本セルの配置角度の有無に依存する遅延時間を合成して一つの遅延情報に置き換えた（包含した）遅延情報が保持されたライブラリＬ１を作成する。

具体例として図４（Ｃ）に示されるライブラリＬ１は、図４（Ａ），（Ｂ）のライブラリＬ２ａ，Ｌ２ｂの両方を包含している。遅延時間及び消費電流の最大値及び最小値は、ライブラリＬ２ａ，Ｌ２ｂからそれぞれの最小値及び最大値が記述されている。

［ステップＳ１５］ＣＰＵ１０１がライブラリＬ１に基づき、レイアウトデータＤ２に従って基本セルがレイアウトされた回路ブロックのタイミング検証を行う。当該タイミング検証により、それぞれの回路ブロックが所望の周波数で動作するか、所望の規格値を満たしているかの検証が行われる。

［ステップＳ１６］ステップＳ１５と同様に、ＣＰＵ１０１がライブラリＬ１に基づき、レイアウトデータＤ３に従って回路ブロックでレイアウトされたチップ、チップ・回路ブロック間、及び回路ブロック同士のタイミング検証を行う。当該タイミング検証により、チップ、チップ・回路ブロック間、及び回路ブロック同士が所望の周波数で動作するか、所望の規格値を満たしているかの検証が行われる。

なお、ステップＳ１６では、回路ブロックの配置状況（回転）が確定しているのであれば、配置角度に応じて、ライブラリＬ２ａ，Ｌ２ｂをそれぞれ利用してタイミング検証を行うようにしても同様の結果が得られる。

上記ステップＳ１５及びステップＳ１６では効率よく回路ブロック及びチップ等のタイミング検証を行うことができる。そして、行われたタイミング検証の結果、動作状況に問題が無く、規定値を満足するものであれば、レイアウトデータＤ１，Ｄ２，Ｄ３及びネットリスト等に従って設計されるＬＳＩの製造が開始される。

このようにして得られたライブラリＬ１，Ｌ２ａ，Ｌ２ｂについて以下にグラフを参照して説明する。
図５はトランジスタのしきい値電圧に対するオン電流を示すグラフである。

なお、横軸Ｖｔｈはしきい値電圧、縦軸Ｉｏｎはオン電流をそれぞれ表している。つまり、しきい値電圧が減少し、オン電流が増加するほどトランジスタの動作速度が速くなる。一方、しきい値電圧が増加し、オン電流が減少するほどトランジスタの動作速度は遅くなる。

○（白丸）同士を結んだ実線のグラフは、トランジスタが、配置角度（回転）が無いように配置されている場合のしきい値電圧に対するオン電流を表している。このような特性のトランジスタを有する基本セルの遅延時間等がライブラリＬ２ａに保持されている。

●（黒丸）同士を結んだ実線のグラフは、トランジスタが、配置角度（回転）を有するように配置されている場合のしきい値電圧に対するオン電流を表している。このような特性のトランジスタを有する基本セルの遅延時間等がライブラリＬ２ｂに保持されている。

上記２種のグラフによれば、回転の有無によりしきい値電圧に対するオン電流に誤差が生じることが分かる。したがって、様々な配置角度の回路ブロックのタイミング検証を行う際に、回転の有無ごとに遅延時間に関する遅延情報を保持するライブラリＬ２ａ，Ｌ２ｂのいずれか一方を用いると、いずれの検証結果にも誤差が生じる。

一方、○（左側）と●（右側）とを結んだ破線のグラフは、回転が無い場合及び有る場合を含むトランジスタのしきい値電圧に対するオン電流を表している。この場合、上記の２種のグラフを合わせた範囲にほぼ合致する。ライブラリＬ２ａ，Ｌ２ｂを統合したライブラリＬ１はこのような特性のトランジスタを有する基本セルに対応されるようになる。

このようにライブラリＬ１は、基本セルの配置角度ごとの遅延時間に関する遅延情報が保持されている。ステップＳ１５及びステップＳ１６のライブラリＬ１を利用したタイミング検証では、レイアウトデータＤ２，Ｄ３でレイアウトされる回路ブロック、チップに回転して配置されたものがあっても、検証結果の誤差を無くすことが可能となる。

このため、検証結果に応じて、回路ブロックを再配置して、再びタイミング検証を行う必要がなくなり、製造工程の煩雑さが低減される。また、ＬＳＩの面積効率化を考慮した基本セルの様々な配置状態に対して適正にタイミング検証を行うことができ、製造効率が向上する。

次に、第２の実施の形態について説明する。
なお、第２の実施の形態においても、図２で示した設計支援装置１００で半導体装置の製造が行われ、図３で示したテストチップＴ及び図４（Ｃ）で用いられたライブラリＬ１がそれぞれ用いられる。

以下、ＣＰＵ１０１で行われる処理について図６のフローに沿って説明する。
図６は第２の実施の形態の半導体装置の製造方法を示すフローチャートである。なお、第１の実施の形態と同様の処理が行われるステップについては詳細な説明を省略する。

ＨＤＤ１０３に、第１の実施の形態と同様に、レイアウトデータＤ１，Ｄ２，Ｄ３があらかじめ格納されている。また、テスタ１１４に測定されたテストチップ測定データＤ４及びＣＰＵ１０１の処理過程で生成されたライブラリＬ１はＨＤＤ１０３にそれぞれ格納される。

それでは、ＣＰＵ１０１で行われる処理について図６のフローに沿って説明する。
［ステップＳ１１］テスタ１１４により測定されたテストチップＴのＤＣ特性及びＡＣ特性の測定結果をＨＤＤ１０３に格納する。

なお、具体的なテストチップＴの詳細については、第１の実施の形態で参照した図３と同様である。
［ステップＳ２２］ＣＰＵ１０１が、テストチップ測定データＤ４に基づき、例えばＳＰＩＣＥを用いて、テストチップＴに配置された角度を有するトランジスタモデルが表現される。当該トランジスタモデルから、オン電流及びしきい値電圧等の電気特性がそれぞれ再現される。再現された配置角度ごとの電気特性から構成されるトランジスタ電気特性データＤ５を作成する。なお、作成されたトランジスタ電気特性データＤ５はＨＤＤ１０３に格納される。

［ステップＳ２３］ＣＰＵ１０１が、レイアウトデータＤ１に従ってトランジスタがレイアウトされる基本セルの配線等による信号の遅延時間を、トランジスタ電気特性データＤ５に基づいて算出する。算出された遅延時間はトランジスタで構成される基本セルの配置角度ごとに抽出されて、配置角度に依存する遅延時間を合成して一つの遅延時間に置き換えた遅延時間が、遅延情報として保持されるライブラリＬ１が形成される。なお、ライブラリＬ１はＨＤＤ１０３に格納される。また、ステップＳ２３では遅延時間、又は／及び消費電流も抽出でき、同様にライブラリＬ１を形成することもできる。

具体例として図４（Ｃ）に示されるライブラリＬ１では、配置角度が０度及び９０度の基本セルについて、両配置角度の場合にそれぞれ得られた遅延時間の最小値及び最大値が抽出されて記述されている。同様にして消費電流についても最小値及び最大値が抽出されて記述されている。

［ステップＳ１５］ＣＰＵ１０１が、ライブラリＬ１に基づき、レイアウトデータＤ２に従って基本セルがレイアウトされた回路ブロック内のタイミング検証を行う。当該タイミング検証により、それぞれの回路ブロックが所望の周波数で動作するか、所望の規格値を満たしているかの検証が行われる。

［ステップＳ１６］ステップＳ１５と同様に、ＣＰＵ１０１が、ライブラリＬ１に基づき、レイアウトデータＤ３に従って回路ブロックがレイアウトされたチップのタイミング検証を行う。具体的には、チップ、チップ及び回路ブロック間、並びに回路ブロック同士のタイミング検証を行う。当該タイミング検証により、チップ等が所望の周波数で動作するか、所望の規格値を満たしているかの検証が行われる。

上記ステップＳ１５及びステップＳ１６で行われたタイミング検証の結果、動作状況に問題が無く、規定値を満足するものであれば、レイアウトデータＤ１，Ｄ２，Ｄ３及びネットリスト等に従って設計されるＬＳＩの製造が開始される。

なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置１００が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、例えば、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記録装置としては、例えば、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクとしては、例えば、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。光磁気記録媒体としては、例えば、ＭＯ（Magneto-Optical disk）等が挙げられる。

プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

設計支援プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。

１０基本セル
１０ａ，１０ｂトランジスタ
１１Ｐ型活性化領域
１２Ｎ型活性化領域
１３，１４ゲート
２０回路ブロック
１００設計支援装置
１０１ＣＰＵ
１０２ＲＡＭ
１０３ＨＤＤ
１０４グラフィック処理装置
１０５入力インタフェース
１０６通信インタフェース
１０７バス
１１１モニタ
１１２キーボード
１１３マウス
１１４テスタ
Ｘ原点位置
Ｔテストチップ
Ｄ１レイアウトデータ（基本セル）
Ｄ２レイアウトデータ（回路ブロック）
Ｄ３レイアウトデータ（チップ）
Ｄ４テストチップ測定データ
Ｄ５トランジスタ電気特性データ
Ｄ５ａトランジスタ電気特性データ（回転無し）
Ｄ５ｂトランジスタ電気特性データ（回転有り）
Ｌ１ライブラリ（回転両方含有）
Ｌ２ａライブラリ（回転無し）
Ｌ２ｂライブラリ（回転有り）

Claims

設計支援装置が、複数の異なる配置角度で配置されたトランジスタをチップに配置したテストチップを用いて試験装置が測定した、前記トランジスタの配置角度ごとの前記トランジスタのオン電流を含む電気特性を取得する工程と、
前記設計支援装置が、前記電気特性に基づいて、前記トランジスタを有した基本セルの遅延情報を、前記基本セルの配置角度ごとに抽出する工程と、
前記設計支援装置が、前記遅延情報に基づいて、前記基本セルを含む回路ブロックのタイミングを検証する工程と、を有し、
前記電気特性を取得する工程で、前記設計支援装置が、前記トランジスタについて、第１の配置角度の場合及び第２の配置角度の場合の第１電気特性及び第２電気特性をそれぞれ取得し、
前記遅延情報を抽出する工程で、前記設計支援装置が、前記第１電気特性及び前記第２電気特性に基づいて、前記基本セルについて、前記第１の配置角度の場合及び前記第２の配置角度の場合の、最大遅延時間と最小遅延時間を含む第１遅延情報及び第２遅延情報をそれぞれ取得し、
前記回路ブロックのタイミングを検証する工程で、前記設計支援装置が、前記第１遅延情報及び前記第２遅延情報に含まれる前記最大遅延時間のうち大きい方を選択し、前記第１遅延情報及び前記第２遅延情報に含まれる前記最小遅延時間のうち、小さい方を選択することで前記第１遅延情報及び前記第２遅延情報を統合して前記遅延情報を取得する、
ことを特徴とする半導体装置の設計支援方法。
前記遅延情報に基づいて、前記設計支援装置が、前記回路ブロックを含むチップのタイミングを検証する工程をさらに有することを特徴とする請求項１記載の半導体装置の設計支援方法。