JP5743407B2

JP5743407B2 - トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置

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Publication number: JP5743407B2
Application number: JP2010006862A
Authority: JP
Inventors: 久恵清水; 安部　勝美; 勝美安部; 林　享; 享林
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Priority date: 2010-01-15
Filing date: 2010-01-15
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Description

本発明は、トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置に関する。本発明の駆動方法及び該方法で駆動されるトランジスタを含む表示装置は、特に発光素子と発光素子に電流を供給するための駆動回路で構成される画素をマトリックス状に備えた発光表示装置とその駆動方法に好適である。発光素子としては、例えば有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ、以下ＥＬという）素子が好適である。

近年、有機ＥＬ素子を発光素子として用いる有機ＥＬディスプレイの研究開発が進められている。この有機ＥＬディスプレイでは、有機ＥＬ素子の寿命を延ばすために、また高品質な画質を実現するために、各画素に駆動回路を備えたアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ、以下ＡＭという）型有機ＥＬディスプレイが一般的である。この駆動回路は、ガラス或いはプラスチック等の基板上に形成される薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと略すこともある。）で構成される。

有機ＥＬディスプレイにおいて、主に基板と駆動回路部分をバックプレーンと呼ぶ。有機ＥＬディスプレイ用バックプレーンの薄膜トランジスタのチャネル材料としては、非晶質シリコン（ａｍｏｒｐｈｏｕｓ−Ｓｉ、以下ａ−Ｓｉと略す）や多結晶シリコン（ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ−Ｓｉ、以下ｐ−Ｓｉと略す）等が検討されている。その他に、最近新たにアモルファス酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下ＡＯＳと略す）が提案されている。ＡＯＳ材料としては、例えばインジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）の酸化物（ａｍｏｒｐｈｏｕｓ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下ａ−ＩＧＺＯと略す）がある。また、亜鉛とインジウムの酸化物（ａｍｏｒｐｈｏｕｓ−Ｚｎ−Ｉｎ−Ｏ、以下ａ−ＺＩＯと略す）がある。ＡＯＳ−ＴＦＴは、ａ−ＳｉＴＦＴの１０倍以上の移動度を備え、また非晶質性に起因する高い均一性を示すため、ディスプレイ用バックプレーンの薄膜トランジスタとして有望である。ＡＯＳをチャネル層とする薄膜トランジスタは、例えば非特許文献１、非特許文献２に記載されている。

Ｎｏｍｕｒａｅｔ．ａｌ．，Ｎａｔｕｒｅ，ｖｏｌ．４３２，ｐｐ．４８８−４９２，２００４Ｙａｂｕｔａｅｔ．ａｌ．，ＡＰＬ，８９，１１２１２３，２００６

ＡＭ型有機ＥＬディスプレイで高品質な表示を実現するための課題として、（１）有機ＥＬ素子の電圧−輝度特性の経時変化、（２）駆動回路の構成要素である薄膜トランジスタの特性ばらつき、（３）電気的ストレスによる薄膜トランジスタの特性変化、等がある。

駆動回路にＡＯＳ−ＴＦＴを用いる場合、ＡＯＳ−ＴＦＴの均一性が高いこと、ＡＯＳ−ＴＦＴから有機ＥＬ素子に供給する電流を制御する駆動回路を採用すること、から上記２つの課題（１）、（２）は改善できる。

しかしながら、ＡＯＳ−ＴＦＴには、電気的ストレスによる特性変化、主に閾値電圧の変化が見られ、上記課題（３）が残されている。

そこで、本発明は、電気的ストレスによる閾値電圧の変化を抑える薄膜トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置を提供することを目的とする。

上記課題を解決するために、本発明は、
基板に、第一の導電層、第一の絶縁層、半導体層、第二の絶縁層、第二の導電層をこの順に積層してなり、
前記第一の絶縁層は、前記半導体層および前記第一の導電層と接し、
前記第二の絶縁層は、前記半導体層および前記第二の導電層と接し、
前記半導体層は、ソース電極及びドレイン電極に接続されており、
前記第一の導電層はゲート電極であるトランジスタの駆動方法であって、
前記第二の絶縁層が、前記半導体層側から順に、シリコン酸化膜とシリコン窒化膜とを含んでおり、前記シリコン酸化膜は、前記シリコン窒化膜並びに前記ソース電極およびドレイン電極の形成前に形成される、前記半導体層のチャネル領域を覆うチャネル保護層であり、
前記第二の導電層に、
ＶＢＧ≦ＶＯＮ１×Ｃ１／（Ｃ１＋Ｃ２）
Ｃ１：前記第一の絶縁層の単位面積当たりの容量
Ｃ２：前記第二の絶縁層の単位面積当たりの容量
ＶＯＮ１：ソース電圧を基準電圧とし、かつ前記第二の導電層にかかる電圧を０Ｖにしたときのトランジスタの伝達特性におけるドレイン電流の立ち上がり電圧
を満たす電圧ＶＢＧを印加することを特徴とするトランジスタの駆動方法を提供するものである。

また、本発明は、
基板に、第一の導電層、第一の絶縁層、半導体層、第二の絶縁層、第二の導電層をこの順に積層してなり、
前記第一の絶縁層は、前記半導体層および前記第一の導電層と接し、
前記第二の絶縁層は、前記半導体層および前記第二の導電層と接し、
前記半導体層は、ソース電極及びドレイン電極に接続されており、
前記第一の導電層はゲート電極であるトランジスタの駆動方法であって、
前記第二の絶縁層が、前記半導体層側から順に、シリコン酸化膜とシリコン窒化膜とを含んでおり、前記シリコン酸化膜は、前記シリコン窒化膜並びに前記ソース電極およびドレイン電極の形成前に形成される、前記半導体層のチャネル領域を覆うチャネル保護層であり、
前記第二の導電層に、
ＶＢＧ≦ＶＴ１×Ｃ１／（Ｃ１＋Ｃ２）
Ｃ１：前記第一の絶縁層の単位面積当たりの容量
Ｃ２：前記第二の絶縁層の単位面積当たりの容量
ＶＴ１：トランジスタのフラットバンド電圧
を満たす電圧ＶＢＧを印加することを特徴とするトランジスタの駆動方法を提供するものである。

本発明によれば、電気的ストレスによる薄膜トランジスタの閾値電圧の変化を抑制することができる。また、電気的ストレスによる薄膜トランジスタの閾値電圧の変化が抑制されることにより、該薄膜トランジスタを含む装置の性能を長時間維持することが可能となる。さらに、薄膜トランジスタの閾値電圧の変化を補償する手段を省くことが可能となり、装置をより低コストで提供することが可能となる。

本発明の薄膜トランジスタを備えた表示装置の断面図である。本発明に用いる薄膜トランジスタの構成を示す断面図である。本発明の一実施形態のとしての薄膜トランジスタの断面図である。従来例と本発明の実施形態における薄膜トランジスタの断面図である。バックゲート電圧とドレイン−ソース間電圧の変化量の関係である。バックゲート電圧と閾値電圧の関係である。実施例１の測定用等価回路である。実施例１と従来例の薄膜トランジスタの伝達特性を示すグラフである。実施例１の有機ＥＬディスプレイの１画素あたりの等価回路である。実施例２と従来例の薄膜トランジスタの伝達特性を示すグラフである。実施例２の有機ＥＬディスプレイの１画素あたりの等価回路である。

本発明者らは、ＡＯＳ−ＴＦＴの特性を詳細に評価することにより以下の知見を得た。

一般にＡＯＳ−ＴＦＴは通電中に電気特性が経時変化する、具体的には通電中の電気的ストレスにより閾値電圧が変化するという性質を有し、これがＡＯＳ−ＴＦＴを実用化する際の解決すべき大きな課題の一つになっている。

この課題に対し、ＡＯＳ−ＴＦＴにおいてソース、ドレイン及びゲート電極の三端子に加え、第４の端子としてバックゲート電極を追加し、該バックゲート電極に、ある範囲の電圧を印加することで電気的ストレスによる閾値電圧の変化を抑制できることを発見した。本発明では、ＡＯＳ−ＴＦＴはソース電極及びドレイン電極に接続された半導体層と、第一の絶縁層（以下、絶縁層１と言う）と、第二の絶縁層（以下、絶縁層２と言う）と、第一の導電層（以下、導電層１と言う）と、第二の導電層（以下、導電層２と言う）と、を有している。また、半導体層は絶縁層１と絶縁層２とに挟まれ、絶縁層１は、半導体層と接する面とは反対側の面で導電層１と接し、絶縁層２は、半導体層と接する面とは反対側の面で導電層２と接し、導電層１はゲート電極である。さらに、導電層２はバックゲート電極であり、導電層２に、後述する範囲の電圧を印加することで電気的ストレスによる閾値電圧の変化を抑制できる。なお、バックゲート電極とは、バックチャネルを制御するための電極であり、上述のように半導体層を介してゲート電極とは反対側に設ける。バックチャネルとは、半導体層中の、ゲート電極とは反対側の領域のことである。

〔閾値電圧の変化の要因〕
電気的ストレスによる薄膜トランジスタの閾値電圧の変化の要因は次のように考えられる。

ａ−ＳｉやＡＯＳ等のアモルファス材料を半導体層（チャネル層）に用いる薄膜トランジスタの閾値電圧の変化は、一般にトラップ準位にキャリアが捕獲されたために生じる結果と考えられている。そして、トラップ準位の中でも、特に一度キャリアが捕獲されると脱離が困難な深い準位が、薄膜トランジスタの閾値電圧の変化を引き起こすと考えられる。

キャリアがトラップ準位へ捕獲されるためには、トラップ準位が存在し、その近傍にキャリアが存在する必要がある。従って、キャリアのトラップ準位への捕獲量はトラップ準位密度とキャリア密度の積と相関する。このことから、キャリアの捕獲量はトラップ準位密度の低減、又はキャリア密度の低減によって抑制することができると考えられる。

本発明者らは、半導体層のゲート電極側に比べ、バックゲート電極側のトラップ準位密度が高いことに着目し、半導体層のバックゲート電極側のキャリア密度を低減することで、薄膜トランジスタの閾値電圧の変化量を抑制することを発案した。

〔閾値電圧の変化の要因となるキャリア密度の低減〕
前記トラップ準位は薄膜トランジスタの製造工程で生じ、薄膜トランジスタの作製完了時に既に存在する場合と、薄膜トランジスタの駆動中に熱、電場や電流等により生じる場合とが考えられる。このため、トラップ準位密度は半導体層の構造、デバイス構造、製造工程等にも依存する。例えば、半導体層に不純物が多い場合には、薄膜トランジスタの作製完了時にトラップ準位密度が高くなる、或いは薄膜トランジスタの駆動中に新たなトラップができやすい、と考えられる。その他、半導体層上に別の層を成膜する際、或いはエッチング工程を施す際に半導体層へダメージを与える場合も同様に、作製完了時にトラップ準位密度が高くなる、或いは駆動中に新たなトラップができやすい、と考えられる。

図３のように基板上に、下から順に導電層１、絶縁層１、半導体層、絶縁層２、導電層２と積層した場合、半導体層中では導電層１側の領域に比べ、導電層２側の領域の方が絶縁層２形成時のダメージによりトラップ準位密度が高いと考えられる。この場合、薄膜トランジスタの閾値電圧の変化を抑制するためには、トラップ準位密度が高い領域、即ち半導体層のバックゲート電極側（導電層１をゲート電極としたとき、バックゲート電極となる導電層２の側）の領域のキャリア密度を低減することが有効である。

〔フラットバンド電圧〕
半導体層のバックゲート電極側の領域のキャリア密度を低減するためには、バックゲート電極に印加する電圧（バックゲート電圧）でキャリア密度を制御することが有効な手段の一つである。有効なバックゲート電圧を検討するため、ここで薄膜トランジスタのフラットバンド電圧の概念を導入する。

図４において、トランジスタ１は導電層２が存在せず導電層１をゲート電極とする従来の三端子の薄膜トランジスタ、トランジスタ２は導電層１をゲート電極、導電層２をバックゲート電極とする四端子の薄膜トランジスタの構造図を示す。なお、ソース及びドレイン電極は省略してある。

トランジスタ１において、σを半導体層固有の電気伝導度、Ｗ、Ｌをそれぞれ薄膜トランジスタのチャネル幅、チャネル長、ｔｓを半導体層の厚さ、ＶＤをドレイン電圧としたとき、
ＩＦＢ＝ｔｓ×Ｗ×σ×ＶＤ／Ｌ・・・・・・（１）
で表される電流をフラットバンド電流と定義すると、
フラットバンド電圧ＶＦＢ０は、
ＶＦＢ０＝（フラットバンド電流ＩＦＢを流すのに必要なゲート電圧）・・・（２）
と定義できる。

トランジスタ１では、導電層１に印加された電圧と半導体層中の電圧との差によって半導体層中に誘起されるキャリアの密度が、半導体層のドレイン−ソース間に流れるドレイン電流を決定する。トランジスタ１のゲート電極である導電層１にフラットバンド電圧ＶＦＢ０を印加した場合、半導体層の単膜固有のキャリア以外に新たなキャリアが誘起されず、フラットバンド電流ＩＦＢと一致するドレイン電流が流れる。

一方、トランジスタ２では、導電層１及び２に印加された電圧と半導体層中の電圧との差によって半導体層中に誘起されるキャリアの密度が、半導体層のドレイン−ソース間に流れるドレイン電流を決定する。トランジスタ２のバックゲート電極である導電層２にフラットバンド電圧ＶＦＢ０を印加した場合、バックゲート電極による半導体層中へのキャリアの誘起はなく、半導体層の単膜固有のキャリア密度となっている。この時、ドレイン電流は導電層１に印加された電圧と半導体層中の電圧との差によって誘起されるキャリアの数により決まる。従って、トランジスタ２のバックゲート電極にフラットバンド電圧ＶＦＢ０を印加した場合の伝達特性（ＩＤＳ−ＶＧＳ特性）は、トランジスタ１の伝達特性と同じになる。なお、ＩＤＳはドレイン−ソース間電流、ＶＧＳはゲート−ソース間電圧である。また、この時、トランジスタ１とトランジスタ２の半導体層中のキャリア密度は一致するので、トランジスタ１及び２の電気的ストレスによる閾値電圧の変化量も等しくなると考えられる。

〔電気的ストレス〕
電気的ストレスの印加を考えるに際して、薄膜トランジスタのドレイン−ソース間に一定の電流を流し続ける「定電流ストレス」と、薄膜トランジスタの各電極端子に一定の電圧を印加し続ける「定電圧ストレス」を分けて説明する。

〔定電流ストレスを印加する場合〕
図５（ａ）は、図４のトランジスタ２において観測された、バックゲート電圧ＶＢＧと、電気的ストレスによる閾値電圧の変化に相当するドレイン−ソース間電圧の変化量ΔＶＤＳとの関係である。図５（ａ）中の「〇」は、バックゲート電極が存在しない図４のトランジスタ１についてのゲート電圧とドレイン−ソース間電圧の変化量ΔＶＤＳの関係である。ソース電圧を基準電圧として、ゲート電圧をＶＧ、ドレイン電圧をＶＤとする。図５（ａ）は電気的ストレスとして、ＶＧ＝ＶＤ＝０Ｖにおいてドレイン−ソース間電流ＩＤＳ＝４μＡの一定電流を３１６２秒流し続けることにより、定電流ストレスを印加したデータである。図５（ａ）によると、トランジスタ２のバックゲート電極に、上記式（２）で定義したフラットバンド電圧ＶＦＢ０より低い電圧を印加することで、トランジスタ２はトランジスタ１より閾値電圧の変化量を低減できることがわかる。これは、トランジスタ２のバックゲート電極にフラットバンド電圧ＶＦＢ０より低い電圧を印加すると、半導体層のバックゲート電極（絶縁層２）側の領域ではトランジスタ１における半導体層の絶縁層２側の領域よりもキャリア密度が低くなるためと考えられる。

つまり、図５（ａ）の測定結果から、トランジスタ２において、
ＶＢＧ≦ＶＦＢ０・・・・・・（３）
なるバックゲート電圧ＶＢＧを印加して薄膜トランジスタを駆動すると、トランジスタ２はトランジスタ１より電気的ストレスによる閾値電圧の変化量を抑制することができる。

しかしながら、定電流ストレスでも、電流値が大きい場合にはさらに検討が必要である。電流が大きいと、今度は半導体層中のゲート電極側の領域におけるキャリア密度の影響が無視できなくなるからである。

電気的ストレスとして、ＶＧ＝ＶＤ＝０Ｖにおいてドレイン−ソース間電流を前記条件の１０倍のＩＤＳ＝４０μＡとした場合を考える。この電流を得るために必要なゲート電圧を、トランジスタ１の場合にＶＧ＿１、トランジスタ２の場合にＶＧ＿２とする。トランジスタ２では上記式（３）を満たすバックゲート電圧ＶＢＧが印加されるため、トランジスタ１と同じＩＤＳを流すのに必要なゲート電圧は増加し、
ＶＧ＿２＞ＶＧ＿１
となる。このため、半導体層中のゲート電極側の領域におけるキャリア密度を比較すると、トランジスタ２のキャリア密度はトランジスタ１より高くなり、電気的ストレスによる閾値電圧の変化は増加する。

つまり、一定電流を印加する電気的ストレスの場合は、バックチャネルを制御するバックゲート電圧ＶＢＧを印加することにより、
半導体層中のバックゲート電極側の領域で閾値電圧の変化を低減する効果と、
半導体層中のゲート電極側の領域で閾値電圧の変化を増加する効果と、が相反し、ある電圧で逆転することになる。即ち、閾値電圧の変化量はあるバックゲート電圧ＶＢＧで極小値を持つ。

図５（ｂ）は、ドレイン−ソース間に一定電流４０μＡを流す電気的ストレスを与えた場合の測定結果である。図５（ｂ）において、横軸はバックゲート電圧ＶＢＧ、縦軸は各バックゲート電圧ＶＢＧにおける閾値電圧の変化に相当するドレイン−ソース間電圧の変化量ΔＶＤＳを表す。図５（ｂ）より、バックゲート電圧ＶＢＧを減ずると、ある値まではΔＶＤＳが小さくなるが、さらにバックゲート電圧ＶＢＧを減ずると、逆に増加に転じることがわかる。つまり、大きな電流の定電流ストレスを印加する場合の閾値電圧の変化の抑制には、バックゲート電圧ＶＢＧに上記式（３）を満たす電圧で適切な範囲の電圧を選択することが好ましい。なお、前記適切な範囲の電圧は定電流ストレスの電流値に依存する。

以上述べたように、電気的ストレスによる閾値電圧の変化の抑制には、半導体層中のトラップ準位密度が高い領域の側を、バックゲート電極とし、バックゲート電極に、キャリア密度を低減するような電圧を印加することが有効である。

〔定電圧ストレスを印加する場合〕
ソース、ドレイン及びゲート電極に一定の電圧を印加する「定電圧ストレス」の場合には、ドレイン電圧が高いほど半導体層中のバックゲート電極側の領域ではバックゲート−ドレイン間で逆バイアスが印加されるため、キャリア密度を低減することができる。このため、閾値電圧の変化の抑制には、上記式（３）より広い範囲のバックゲート電圧ＶＢＧの値が有効である。

図６は、ＶＤ＝ＶＧ＝２０Ｖを３１６２秒印加し続けた場合の、バックゲート電圧ＶＢＧと閾値電圧の変化量との関係である。図６によると、閾値電圧の変化の抑制に有効なバックゲート電圧ＶＢＧの値は、上記式（３）よりさらに広い範囲
ＶＢＧ＜ＶＦＢ０＋Ｖα ・・・・・・（４）
となる。

ここで、上記式（４）のＶαは次のように定まる。

四端子の薄膜トランジスタにおいて解析した飽和領域における電圧分布は、チャネル長をＬ、閾値電圧をＶＴとすると、
Ｖ（ｘ）＝（ＶＧ−ＶＴ）［１−｛１−（ｘ／Ｌ）｝^1/(γ+2)］と表される。ここで、γは０以上のパラメータであり、薄膜トランジスタの理想的な特性からのずれを示す。理想的な特性はγ＝０である。また、ｘは電流方向のチャネル内位置を示し、ソース端でｘ＝０、ドレイン端でｘ＝Ｌとなる。これをｘ＝０からｘ＝Ｌまで積分しＬで割ると、Ｖａｖｅ＝∫（Ｖ（ｘ）／Ｌ）ｄｘ＝（ＶＧ−ＶＴ）／（３＋γ）なる平均電圧が得られる。図６の実測例では、ＶＧ＝（ＶＤ＝）２０Ｖ、ＶＴ＝０であり、γを０と仮定すると、Ｖａｖｅ＝６Ｖである。ドレイン電圧の影響でフラットバンド電圧ＶＦＢ０が６Ｖシフトすると見なせば、図６の定電圧ストレスの結果と矛盾しない。即ち、ドレイン−ソース間の電圧分布Ｖ（ｘ）の平均値Ｖａｖｅが上記式（４）中のＶαに相当することになり、定電圧ストレスの場合、閾値電圧の変化の抑制に効果があるバックゲート電圧ＶＢＧの範囲は、
ＶＢＧ＜ＶＦＢ０＋Ｖａｖｅ
である。

次に、フラットバンド電圧ＶＦＢ０を具体的に導く方法について述べる。

〔三端子の薄膜トランジスタのフラットバンド電圧の求め方〕
四端子の薄膜トランジスタにおいて、そのうちのバックゲート電極がない三端子の薄膜トランジスタのフラットバンド電圧ＶＦＢ０に相当する電圧を導く方法について説明する。ここで、四端子の薄膜トランジスタのゲート電極とバックゲート電極に対するフラットバンド電圧ＶＦＢ０が一致する、と仮定する。この仮定は、固定電荷等の影響がほとんどない理想的な場合に成立する。この時、三端子の薄膜トランジスタにゲート電圧Ｖｇ’を印加した場合にドレイン−ソース間に流れるドレイン電流と等しい電流を、四端子の薄膜トランジスタのドレインーソース間に流すためのゲート電圧Ｖｇとバックゲート電圧ＶＢＧの関係は、
Ｖｇ＝ＶＦＢ０＋ψｓ−Ｑｓｃ／Ｃ１−（Ｃ２／Ｃ１）×（ＶＢＧ−ＶＦＢ０）
＝Ｖｇ’−（Ｃ２／Ｃ１）×（ＶＢＧ−ＶＦＢ０）・・・・・・（５）
となる。なお、Ｑｓｃ：半導体層内部の単位面積当たりのキャリア密度、ψｓ：ゲート絶縁層−半導体層界面のポテンシャル、Ｃ１：絶縁層１の単位面積当たりの容量値、Ｃ２：絶縁層１の単位面積当たりの容量値である。

ゲート電圧Ｖｇがバックゲート電圧ＶＢＧに対し、（Ｃ２／Ｃ１）×ＶＢＧという依存性を持つことは、実際に測定で確認されている。また、バックゲート電圧ＶＢＧに対し伝達特性が並行移動することから、フラットバンド電圧ＶＦＢ０も同様に上記の依存性を満たすと考えられる。フラットバンド電圧ＶＦＢ０では、Ｑｓｃ＝０、ψｓ＝０であるため、
Ｖｇ＝ＶＦＢ０−（Ｃ２／Ｃ１）×（ＶＢＧ−ＶＦＢ０）・・・・・・（６）
となる。上記式（６）からフラットバンド電圧ＶＦＢ０を導くために、バックゲート電圧ＶＢＧ＝０Ｖの時のフラットバンド電圧をＶＴ１と定義する。但し、ＶＴ１については半導体層単膜の導電性が高い場合と低い場合を区別して考える必要がある。これは、半導体層単膜の導電性が低い場合、薄膜トランジスタの伝達特性において、測定からは上記式（１）で定義したフラットバンド電流ＩＦＢに相当する電流値が得られない場合があるためである。例えば、オフ電流が大きく、ドレイン電流の最小値がＩＦＢ以上になる場合や、ＩＦＢが測定器の測定精度よりも小さい場合等が相当する。このような場合には、伝達特性においてドレイン電流が急峻に立ち上がるゲート−ソース間電圧（立ち上がり電圧）、ＶＯＮ１がほぼフラットバンド電圧ＶＴ１に相当することを利用する。

つまり、上記式（６）から導かれるフラットバンド電圧ＶＦＢ０を
ａ−Ｓｉ：Ｈのように半導体層単膜の導電性が低い場合（ＩＦＢ＜１０^-12Ａ、ＶＤ＝０．１Ｖ）には、ＶＢＧ＝０Ｖの時の伝達特性におけるドレイン電流の立ち上がり電圧ＶＯＮ１で表し、
ＡＯＳのように導電性が高い場合（ＩＦＢ＞１０^-12Ａ、ＶＤ＝０．１Ｖ）には、ＶＢＧ＝０Ｖの時のフラットバンド電圧ＶＴ１で表せば良い。

〔半導体層単膜の導電性が低い場合（ＩＦＢ＜１０^-12Ａ、ＶＤ＝０．１Ｖ）〕
ＶＢＧ＝０Ｖの時の伝達特性におけるドレイン電流の立ち上がり電圧は、上記式（６）より、
ＶＯＮ１＝ＶＦＢ０−（Ｃ２／Ｃ１）×（０−ＶＦＢ０）
である。この式より、
ＶＦＢ０＝ＶＯＮ１×Ｃ１／（Ｃ１＋Ｃ２）・・・・・・（７）
が導かれる。

〔半導体層単膜の導電性が高い場合（ＩＦＢ＞１０^-12Ａ、ＶＤ＝０．１Ｖ）〕
ＶＢＧ＝０Ｖの時のフラットバンド電圧ＶＴ１は、上記式（６）より、
ＶＴ１＝ＶＦＢ０−（Ｃ２／Ｃ１）×（０−ＶＦＢ０）
である。この式より、
ＶＦＢ０＝ＶＴ１×Ｃ１／（Ｃ１＋Ｃ２）・・・・・・（８）
が導かれる。

〔電気的ストレスによる閾値電圧の変化を抑制する駆動条件〕
以上の考察と測定結果より、電気的ストレスに対して、薄膜トランジスタの閾値電圧の変化量を低減するためには、四端子の薄膜トランジスタにおいて、バックゲート電極に、次のような範囲のバックゲート電圧ＶＢＧを印加すれば本発明の効果が得られる。

半導体層単膜の導電性が低い（ＩＦＢ＜１０^-12Ａ、ＶＤ＝０．１Ｖ）場合には、
上記式（３）、上記式（７）、及びＶＢＧ＝０Ｖの時の伝達特性におけるドレイン電流の立ち上がり電圧ＶＯＮ１より、
ＶＢＧ≦ＶＯＮ１×Ｃ１／（Ｃ１＋Ｃ２）・・・・・・（９）
なる範囲のバックゲート電圧ＶＢＧを印加すれば良い。

半導体層単膜の導電性が高い（ＩＦＢ＞１０^-12Ａ、ＶＤ＝０．１Ｖ）場合には、
上記式（３）、上記式（８）、及びＶＢＧ＝０Ｖの時のフラットバンド電圧ＶＴ１より、
ＶＢＧ≦ＶＴ１×Ｃ１／（Ｃ１＋Ｃ２）・・・・・・（１０）
なる範囲のバックゲート電圧ＶＢＧを印加すれば良い。

次に、本発明の実施形態として、駆動回路がａ−ＩＧＺＯ（ＩｎとＧａとＺｎを含有する非晶質酸化物半導体）をチャネル層の材料に用いたＡＯＳ−ＴＦＴを含み、有機ＥＬ素子が発光素子である発光表示装置、即ち有機ＥＬディスプレイについて説明する。なお、本発明における非晶質とは、Ｘ線回折において明確な結晶回折ピークが見られないものをいう。

本発明の実施形態の有機ＥＬディスプレイは、有機ＥＬ素子と、有機ＥＬ素子を駆動する駆動回路とを有する画素を複数備える。駆動回路内には、少なくともデータ信号を供給するスイッチ用ａ−ＩＧＺＯＴＦＴと有機ＥＬ素子に供給する電流を制御する駆動用ａ−ＩＧＺＯＴＦＴがある。これらのａ−ＩＧＺＯＴＦＴのうち、少なくとも電流を制御する駆動トランジスタは、ゲート、ドレイン及びソース電極に加え、バックゲート電極を有する四端子の薄膜トランジスタであり、そのバックゲート電極に上記式（１０）を満たす電圧が印加されている。さらに、スイッチトランジスタ等の画素内の他のトランジスタも四端子構造を有し、バックチャネルを制御する電極に電圧が印加されていても良い。また、バックチャネルを制御する電極はトランジスタの遮光機能を兼ねる場合がある。

上記では、ａ−ＩＧＺＯＴＦＴを含む有機ＥＬディスプレイを例として挙げたが、本発明はａ−ＩＧＺＯ以外のＡＯＳを半導体とする発光表示装置や、有機ＥＬ素子以外の発光素子、例えば無機ＥＬ素子を用いた発光表示装置にも適用できる。さらに、液晶ディスプレイのような光の透過率或いは反射率を制御する表示装置にも適用することができる。

また、本発明は薄膜トランジスタを有する回路に広く用いることができる。即ち、表示装置以外のマトリックス駆動型デバイスとして、例えば感圧素子を用いた圧力センサ、感光素子を用いた光センサ、メモリアレイ等にも適用することができ、同様な効果が得られる。

本発明の実施例を以下に説明する。

（実施例１）
本実施例に使用する薄膜トランジスタ（ａ−ＩＧＺＯをチャネル層とする薄膜トランジスタ）の作製方法を、図２を用いて説明する。

図２は、チャネル保護層１４が１層で形成されるボトムゲート型コプラナー構造の酸化物半導体ＴＦＴの作製例である。

まず、ガラス基板１０（コーニング社製１７３７）上に、ゲート電極１１（導電層１）を形成するための電極層をＲＦスパッタ法により成膜した。電極材料にはＭｏを用い、膜厚は１００ｎｍとした。その後、フォトリソグラフィー法を用いて電極をパターニングし、ゲート電極１１とした。

次に、プラズマＣＶＤ法を用いてゲート絶縁層１２（絶縁層１）として膜厚２００ｎｍのシリコン窒化膜を成膜した。該シリコン酸化膜はプラズマＣＶＤ装置を用いて基板温度は３４０℃で形成した。原料ガスとしてＳｉＨ₄ガスとＮ₂Ｏガスを用い、ガス流量比＝１：２５、投入ＲＦパワーは０．９Ｗとした。シリコン窒化膜成膜時の雰囲気は全圧１７３Ｐａとした。

続いて、酸化物半導体層１３として膜厚３０ｎｍのアモルファスＩＧＺＯを成膜した。該酸化物半導体層はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットは４インチ径のＩｎＧａＺｎＯ₄組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量はＡｒ：Ｏ₂＝８０：２０とした。その後、フォトリソグラフィー法を用いて酸化物半導体層１３をパターニング形成した。

その上に、スパッタ法によりチャネル保護層１４として膜厚１００ｎｍのシリコン酸化膜を成膜した。該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で形成した。ターゲットは３インチ径のＳｉＯ₂を用い、投入ＲＦパワーは５００Ｗとした。シリコン酸化膜成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量はＡｒ：Ｏ₂＝９０：１０とした。

さらにプラズマＣＶＤ法により層間絶縁層１５として膜厚３００ｎｍのシリコン窒化膜を成膜した。このプラズマＣＶＤ法によるシリコン窒化膜の成膜時の基板温度は２５０℃とした。プロセスガスとしてはＳｉＨ₄、ＮＨ₃、Ｎ₂を用いた。ガス流量比はＳｉＨ₄：ＮＨ₃：Ｎ₂＝１：２．５：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ²、１５０Ｐａとした。また、層間絶縁層１５の形成と同時にチャネル保護層１４の無い領域の酸化物半導体層１３がドレイン１３ａとソース１３ｂとなった。その後、フォトリソグラフィー法とエッチング法により層間絶縁層１５にコンタクトホールを形成した。本実施例では、チャネル保護層１４及び層間絶縁層１５が絶縁層２である。

次に、ドレイン配線１６、ソース配線１７及び遮光層１８（導電層２）の形成するための電極層をＲＦスパッタにより成膜した。電極材料にはＭｏを用い、膜厚は１００ｎｍとした。その後、フォトリソグラフィー法によりドレイン配線１６及びソース配線１７をパターニング形成した。

最後に、加熱炉で大気中２００℃、０．５時間のアニール処理を行い、ドライエッチング等によるダメージを除去した。

以上により、図２の断面図に示すようなａ−ＩＧＺＯＴＦＴを形成することができる。

なお、図２の薄膜トランジスタの作製と同時に、遮光層１８を形成していない従来の薄膜トランジスタを合わせて作製した。

次に、上述の作製方法にて得られるａ−ＩＧＺＯＴＦＴについて、電気的ストレス印加中の等価回路を図７に、電気的ストレス印加前後の伝達特性（ＩＤＳ−ＶＧＳ特性）を図８に示す。

図７（ａ）及び図８（ａ）は遮光層１８を形成していない従来の三端子の薄膜トランジスタ、図７（ｂ）及び図８（ｂ）は遮光層１８を形成した四端子の薄膜トランジスタについてである。

電気的ストレスを与える際は、ソース電圧を基準電圧として、ドレイン及びゲート電極の端子を短絡したノードに２０Ｖを印加し、さらに遮光層を有する薄膜トランジスタについては、バックゲート電極にあたる遮光層１８の電圧を１Ｖに固定した。上記式（８）にあてはめると上述したプロセスにおいては、Ｃ１＝Ｃ２なのでＶＦＢ０＝１／２・ＶＴ１となる。本実施例では遮光層１８に印加する電圧ＶＢＧとして、ＶＢＧ≦１／２・ＶＴ１を満たす電圧である１Ｖを採用した。

図８（ａ）及び（ｂ）を比較すると、
ΔＶｔｈ＿１＞ΔＶｔｈ＿２
であり、電気的ストレス印加前後の伝達特性におけるゲート−ソース間電圧の変化量は、遮光層１８に１Ｖ印加した場合の方が、従来の遮光層１８がない場合に比べ、低減されていることがわかる。

続いて、図１を用いて有機ＥＬ素子を発光素子とする表示装置を作製する。

まず、図２の酸化物半導体ＴＦＴ上に、プラズマＣＶＤ法によりシリコン窒化膜の絶縁層１２８を形成する。その後、絶縁層１２８にフォトリソグラフィー法を用いてコンタクトホールを形成する。そして、ソース配線１２７に絶縁層１２８を介して電極１３０を形成する。電極１３０にはスパッタ法により形成したＩＴＯを用いる。次に、電極１３０上に正孔輸送層１３１ａ、発光層１３１ｂを蒸着法により形成する。正孔輸送層１３１ａ、発光層１３１ｂにはそれぞれα−ＮＰＤ、Ａｌｑ₃を用いる。さらに発光層１３１ｂ上に電極１３２を蒸着法により形成する。電極材料にはＭｇＡｇを用いる。このようにして、有機ＥＬ素子を発光素子とする表示装置（図１）を作製した。

作製した有機ＥＬデバイスの１画素あたりの等価回路の一例を図９に示す。

３つの薄膜トランジスタのバックゲート電極にあたる遮光層１８は、バックゲート電圧ＶＢＧに接続されている。バックゲート電圧ＶＢＧとしては、上記式（９）又は上記式（１０）を満たす電圧を与える。

以上の接続を行った画素回路を有する、本実施例の有機ＥＬディスプレイにおいて、ａ−ＩＧＺＯＴＦＴを、電気的ストレスによる薄膜トランジスタの閾値電圧の変化量が所定の値以下となる領域で動作させることが可能となる。この結果、電気的ストレスに起因する画質の低下を抑えることが可能となった。

（実施例２）
実施例２については、実施例１のａ−ＩＧＺＯＴＦＴの作製方法において、酸化物半導体層１３の成膜時のガス流量比をＡｒ：Ｏ₂＝９８：２と変更したことを除いては、実施例１と同様である。また、遮光層１８のない薄膜トランジスタも同時に作製した。

上述の作製方法にて得られるａ−ＩＧＺＯＴＦＴについて、電気的ストレス印加前後の伝達特性（ＩＤＳ−ＶＧＳ特性）を図１０に示す。

図１０（ａ）は遮光層１８を形成していない従来の三端子の薄膜トランジスタ、図１０（ｂ）は遮光層１８を形成した四端子の薄膜トランジスタについてである。

電気的ストレスを与える際は、ソース電圧を基準電圧として、ドレイン及びゲート電極の端子を短絡したノードに２０Ｖを印加し、さらに遮光層を有する薄膜トランジスタについては、バックゲート電極にあたる遮光層１８の電圧を０Ｖに固定した。

図１０（ａ）及び（ｂ）を比較すると、
ΔＶｔｈ＿３＞ΔＶｔｈ＿４
であり、電気的ストレス印加前後の伝達特性におけるゲート−ソース間電圧の変化量は、遮光層１８に０Ｖ印加した場合の方が、従来の遮光層がない場合に比べ、低減されていることがわかる。

さらに実施例１と同様に有機ＥＬディスプレイを作製した。

作製した有機ＥＬデバイスの１画素あたりの等価回路を図１１に示す。

３つの薄膜トランジスタのバックゲート電極にあたる遮光層１８は、０Ｖ（ＧＮＤ）に接続されている。このため、実施例１よりは配線数が減少し、開口率を向上できる。

以上の接続を行った画素回路を有する、本実施例の有機ＥＬディスプレイにおいて、ａ−ＩＧＺＯＴＦＴを、電気的ストレスによる薄膜トランジスタの閾値電圧の変化量が所定の値以下となる領域で動作させることが可能となる。この結果、実施例２においても、電気的ストレスに起因する画質の低下を抑えることが可能となった。

本発明は、発光素子の駆動回路がＡＯＳをチャネル層とするＡＯＳ−ＴＦＴを有する発光装置に適用される。また、発光表示装置以外のマトリックス駆動型デバイス、例えば感圧素子を用いた圧力センサアレイや、感光素子を用いた光センサアレイ、メモリアレイ等にも適用することができる。

１１：ゲート電極、１２：ゲート絶縁層、１３：酸化物半導体層、１４：チャネル保護層、１５：層間絶縁層、１６：ドレイン配線、１７：ソース配線、１８：遮光層

Claims

基板に、第一の導電層、第一の絶縁層、半導体層、第二の絶縁層、第二の導電層をこの順に積層してなり、
前記第一の絶縁層は、前記半導体層および前記第一の導電層と接し、
前記第二の絶縁層は、前記半導体層および前記第二の導電層と接し、
前記半導体層は、ソース電極及びドレイン電極に接続されており、
前記第一の導電層はゲート電極であるトランジスタの駆動方法であって、
前記第二の絶縁層が、前記半導体層側から順に、シリコン酸化膜とシリコン窒化膜とを含んでおり、前記シリコン酸化膜は、前記シリコン窒化膜並びに前記ソース電極およびドレイン電極の形成前に形成される、前記半導体層のチャネル領域を覆うチャネル保護層であり、
前記第二の導電層に、
ＶＢＧ≦ＶＯＮ１×Ｃ１／（Ｃ１＋Ｃ２）
Ｃ１：前記第一の絶縁層の単位面積当たりの容量
Ｃ２：前記第二の絶縁層の単位面積当たりの容量
ＶＯＮ１：ソース電圧を基準電圧とし、かつ前記第二の導電層にかかる電圧を０Ｖにしたときのトランジスタの伝達特性におけるドレイン電流の立ち上がり電圧
を満たす電圧ＶＢＧを印加することを特徴とするトランジスタの駆動方法。
基板に、第一の導電層、第一の絶縁層、半導体層、第二の絶縁層、第二の導電層をこの順に積層してなり、
前記第一の絶縁層は、前記半導体層および前記第一の導電層と接し、
前記第二の絶縁層は、前記半導体層および前記第二の導電層と接し、
前記半導体層は、ソース電極及びドレイン電極に接続されており、
前記第一の導電層はゲート電極であるトランジスタの駆動方法であって、
前記第二の絶縁層が、前記半導体層側から順に、シリコン酸化膜とシリコン窒化膜とを含んでおり、前記シリコン酸化膜は、前記シリコン窒化膜並びに前記ソース電極およびドレイン電極の形成前に形成される、前記半導体層のチャネル領域を覆うチャネル保護層であり、
前記第二の導電層に、
ＶＢＧ≦ＶＴ１×Ｃ１／（Ｃ１＋Ｃ２）
Ｃ１：前記第一の絶縁層の単位面積当たりの容量
Ｃ２：前記第二の絶縁層の単位面積当たりの容量
ＶＴ１：トランジスタのフラットバンド電圧
を満たす電圧ＶＢＧを印加することを特徴とするトランジスタの駆動方法。
前記トランジスタは、チャネル層として非晶質酸化物半導体を用いていることを特徴とする請求項１又は２に記載のトランジスタの駆動方法。
前記第一の絶縁層が、シリコン窒化膜であることを特徴とする請求項１乃至３のいずれか１項に記載のトランジスタの駆動方法。
請求項１乃至４のいずれか１項に記載の駆動方法で駆動されるトランジスタを含むことを特徴とする表示装置。