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JP5775321B2 - 半導体装置及びその製造方法、電源装置 - Google Patents
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JP5775321B2 - 半導体装置及びその製造方法、電源装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法、電源装置に関する。
窒化物半導体デバイスは、高い飽和電子速度やワイドバンドギャップなどの特徴を有する。この特徴を利用して高耐圧・高出力デバイスの開発が活発に行われている。
このような高耐圧・高出力デバイスに用いられる窒化物半導体デバイスとしては、電界効果トランジスタ、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。
例えば、ＧａＮ電子走行層上にＡｌＧａＮ電子供給層を積層したＨＥＭＴ構造を有するＧａＮ−ＨＥＭＴがある。ＧａＮ−ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じ、これにより、ピエゾ分極が生じる。そして、ピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガス（２ＤＥＧ：Dimensional electron gas）が得られる。このため、ＧａＮ−ＨＥＭＴによって高耐圧・高出力デバイスを実現することができる。
また、このような高濃度の２ＤＥＧが得られるＧａＮ−ＨＥＭＴにおいて、ノーマリオフを実現するための技術がある。
例えば、ゲート電極直下の電子供給層をエッチングすることで、ノーマリオフを実現する技術がある。以下、これを第１の技術という。
また、キャリア注入を意図的に行なうという点で接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）とは全く異なった原理により動作するものにおいて、ゲート電極直下のみにｐ型導電性を有する半導体層を設けることで、ノーマリオフを実現する技術がある。以下、これを第２の技術という。さらに、ゲート電極直下にｐ型導電性を有する領域を持ち、それ以外が高抵抗領域になっている窒化物半導体層を設け、高抵抗領域上に水素バリア膜又は水素拡散膜を設けたものもある。以下、これを第３の技術という。
特開２００８−９８４３４号公報 特開２００９−７６８４５号公報 特開２００７−１９３０９号公報
しかしながら、上述の第１の技術では、チャネル領域の近傍にエッチングによるダメージが加わるため、チャネル領域の抵抗やリーク電流が増加してしまう。
また、上述の第２の技術では、ゲート電極直下以外の領域に形成されるｐ型導電性を有する半導体層をエッチングなどによって除去しなければならない。このため、チャネル領域の近傍にダメージが加わるため、チャネル領域の抵抗が増加してしまう。
また、上述の第３の技術では、チャネル領域の低抵抗化を図るのは難しい。
そこで、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現したい。
本半導体装置及び電源装置は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するｐ型窒化物半導体層と、ｐ型窒化物半導体層の不活性領域上に設けられたｎ型窒化物半導体層と、ｐ型窒化物半導体層の活性化領域の上方に設けられたゲート電極とを備えることを要件とする。
本半導体装置の製造方法は、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、窒化物半導体積層構造の上方にｐ型窒化物半導体層を形成し、ｐ型窒化物半導体層上にｎ型窒化物半導体層を形成し、ｎ型窒化物半導体層の一部を除去し、熱処理を行なってｐ型窒化物半導体層の一部に活性化領域を形成し、ｐ型窒化物半導体層の活性化領域の上方にゲート電極を形成することを要件とする。
したがって、本半導体装置及びその製造方法、電源装置によれば、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現することができるという利点がある。
第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図である。 （Ａ）は、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴのバンド構造図であり、（Ｂ）は、ゲート電極の直下のＡｌＧａＮ層上にｐ−ＧａＮ層（ｐ型導電性を有するＧａＮ層）を設けた場合のバンド構造図であり、（Ｃ）は、ゲート電極の直下の領域以外の領域、即ち、チャネル領域の上方にｉ−ＧａＮが存在する場合のバンド構造図である。 第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）のバンド構造図である。 （Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 （Ａ）〜（Ｄ）は、第１実施形態にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための模式的断面図である。 第１実施形態の変形例にかかる半導体装置（ＧａＮ−ＨＥＭＴ）の構成を示す模式的断面図である。 第２実施形態にかかる半導体装置（半導体パッケージ）の構成を示す模式的平面図である。 第２実施形態にかかる電源装置に含まれるＰＦＣ回路の構成を示す模式図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置及びその製造方法について、図１〜図５を参照しながら説明する。
本実施形態にかかる半導体装置は、化合物半導体装置であり、特に、窒化物半導体材料を用いた高耐圧・高出力デバイスである。なお、これを窒化物半導体デバイスともいう。
また、本半導体装置は、窒化物半導体材料を用いた電界効果トランジスタを備える。本実施形態では、接合型電界効果トランジスタを備える。なお、これを窒化物半導体電界効果トランジスタともいう。
具体的には、本半導体装置は、ＧａＮ系半導体材料を用い、ノーマリオフ動作するＧａＮ−ＨＥＭＴを備える。なお、これをＧａＮ系デバイスともいう。
本半導体装置は、図１に示すように、半絶縁性ＳｉＣ基板１上に、核形成層２、ｉ−ＧａＮ電子走行層３、ｉ−ＡｌＧａＮスペーサ層４、ｎ−ＡｌＧａＮ電子供給層５を積層させた窒化物半導体積層構造を備える。
なお、窒化物半導体積層構造を、化合物半導体積層構造、ＧａＮ−ＨＥＭＴ構造、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造、あるいは、ＧａＮ−ＨＥＭＴ結晶ともいう。また、電子走行層をキャリア走行層ともいう。また、電子供給層をキャリア供給層ともいう。
特に、本半導体装置では、上述の窒化物半導体積層構造の上方に、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７が設けられている。
ここでは、ｐ−ＧａＮ層６は、例えばＭｇなどのｐ型不純物を添加したＧａＮ層であり、ｐ型不純物が活性化している活性化領域１０と、活性化領域１０以外の領域、即ち、ｐ型不純物が水素混入によって不活性な状態になっている不活性領域１０Ａとを有する。つまり、ｐ−ＧａＮ層６は、ｐ型不純物が部分的に活性化されている。このため、ｐ−ＧａＮ層６の活性化領域１０は、固定電荷を有する領域であり、不活性領域１０Ａは、固定電荷を有しない領域である。つまり、ｐ−ＧａＮ層６の活性化領域１０は、ｐ型導電性を示す領域であり、不活性領域１０Ａは、ｐ型導電性を示さない領域である。なお、ｐ−ＧａＮ層６を、ｐ型窒化物半導体層ともいう。また、ｐ−ＧａＮ層６の不活性領域１０Ａは、導電性を示さず、バンド構造上、アンドープのＧａＮ層と同等のエネルギレベルになるため、ｉ−ＧａＮ層ともいう。
また、ｎ−ＧａＮ層７は、ｎ型不純物を添加したＧａＮ層であり、ｐ−ＧａＮ層６の不活性領域１０Ａ上に設けられている。一方、ｎ−ＧａＮ層７は、ｐ−ＧａＮ層６の活性化領域１０上には設けられていない。つまり、ｎ−ＧａＮ層７は、ｐ−ＧａＮ層６の不活性領域１０Ａを覆っており、ｐ−ＧａＮ層６の活性化領域１０は覆っていない。なお、ｎ−ＧａＮ層７を、ｎ型窒化物半導体層ともいう。
そして、上述の窒化物半導体積層構造の上方に、ソース電極１１、ドレイン電極１２及びゲート電極１３を備える。本実施形態では、ｎ−ＡｌＧａＮ電子供給層５上に、ソース電極１１及びドレイン電極１２を備える。また、ｐ−ＧａＮ層６の活性化領域１０上にゲート電極１３が設けられている。ここでは、ｐ−ＧａＮ層６の活性化領域１０とゲート電極１３とはショットキー接合されている。なお、図示していないが、表面が例えばＳｉＮ膜などのパッシベーション膜で覆われており、配線やパッド等も設けられている。
このように、本半導体装置は、窒化物半導体積層構造のチャネル領域、即ち、電子（キャリア）が走行する領域の上方にｐ−ＧａＮ層６を備え、このｐ−ＧａＮ層６の活性化領域１０上にゲート電極１３が設けられている。この場合、ゲート電極１３の下方の領域では、ｐ−ＧａＮ層６は空乏化し、ｐ−ＧａＮ層６に含まれる固定電荷（−）によって、図２（Ａ）、図２（Ｂ）に示すように、バンドが引き上げられる。これにより、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造のＧａＮ層とＡｌＧａＮ層との界面の伝導帯のエネルギレベルＥＣがフェルミレベルＥＦよりも高くなり、２ＤＥＧの発生が抑制され、ノーマリオフが実現される。なお、図２（Ａ）は、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造のＧａＮ層及びＡｌＧａＮ層のバンド構造を示しており、ＡｌＧａＮ層に発生するピエゾ分極及び自発分極によってＧａＮ層とＡｌＧａＮ層との界面に高濃度の２ＤＥＧが発生することを示している。
一方、ｐ−ＧａＮ層６の活性化領域１０以外の領域１０Ａは活性化されておらず、この活性化されていない領域１０Ａの上にｎ−ＧａＮ層７が設けられている。つまり、チャネル領域の上方のドレイン電極１２とゲート電極１３との間及びソース電極１１とゲート電極１３との間に、ｐ−ＧａＮ層６の活性化されていない領域１０Ａが設けられており、その上にｎ−ＧａＮ層７が設けられている。
これは、以下の理由による。
つまり、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造の上に、ｐ−ＧａＮ層６の活性化されていない領域１０Ａ、即ち、ｉ−ＧａＮ層が存在すると、図２（Ａ）、図２（Ｃ）に示すように、バンドが引き上げられる。このため、ドレイン電極１２とゲート電極１３との間及びソース電極１１とゲート電極１３との間のチャネル領域の抵抗が上昇してしまう。この結果、素子性能が低下することになる。そこで、ｐ−ＧａＮ層６の活性化されていない領域１０Ａ、即ち、ｉ−ＧａＮ層の上にｎ−ＧａＮ層７を設けることで、図２（Ｃ）、図３に示すように、バンドが押し下げられるようにしている。つまり、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造の上に存在するｉ−ＧａＮ層によって引き上げられたバンドが、空乏化したｎ−ＧａＮ層７に含まれる固定電荷（＋）によって、押し下げられるようにしている。これにより、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造のＧａＮ層とＡｌＧａＮ層との界面の伝導帯のエネルギレベルＥＣが、ｐ−ＧａＮ層６及びｎ−ＧａＮ層７を設けないＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造の場合［図２（Ａ）参照］と同程度になる。この結果、ドレイン電極１２とゲート電極１３との間及びソース電極１１とゲート電極１３との間のチャネル領域の低抵抗化を実現することができる。
このように、ドレイン電極１２とゲート電極１３との間及びソース電極１１とゲート電極１３との間のｐ−ＧａＮ層６の活性化されていない領域１０Ａの上にｎ−ＧａＮ層７を設けることで、チャネル領域の低抵抗化を図ることができる。つまり、ｐ−ＧａＮ層６及びｎ−ＧａＮ層７を設けることで、素子性能を低下させることなく、ノーマリオフを実現することが可能となる。
なお、後述するように、ｎ−ＧａＮ層７は、半導体装置の製造段階においては、ｐ−ＧａＮ層６に活性化領域１０を形成する際に、それ以外の領域でｐ−ＧａＮ層６から水素が脱離するのを防止する膜として機能する。つまり、ｎ−ＧａＮ層７は、水素脱離防止膜としての機能を有するとともに、チャネル領域の低抵抗化を図る機能も有する。
また、上述のように、窒化物半導体積層構造の上方に、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７を積層した場合、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７も含めて全体が窒化物半導体積層構造となる。この場合、窒化物半導体積層構造の表面がチャネル領域から遠ざかることになるため、電流コラプス現象を抑制することも可能である。
また、後述するように、ｐ−ＧａＮ層６に含まれるｐ型不純物を部分的に活性化すべく、光電気化学エッチングによってｎ−ＧａＮ層７に開口部を設ければ、チャネル領域の近傍にダメージのない高品質なデバイスを実現することが可能である。なお、ドライエッチングによってｎ−ＧａＮ層７に開口部を設ける場合には、ｐ−ＧａＮ層６にダメージが入るおそれがあるが、チャネル領域から離れているため、デバイス特性に与える影響は少なく、チャネル領域の低抵抗化を図ることは可能である。
また、上述のように、本実施形態では、窒化物半導体積層構造の上方に設けるｐ型窒化物半導体層とｎ型窒化物半導体層をいずれもＧａＮ層６、７とし、同一の窒化物半導体材料を含むものとしている。このため、結晶欠陥が少なく、高品質のデバイスを実現できる。
次に、本実施形態にかかる半導体装置の製造方法について、図４、図５を参照しながら説明する。
まず、図４（Ａ）に示すように、半絶縁性ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法などによって、核形成層２、ｉ−ＧａＮ電子走行層３、ｉ−ＡｌＧａＮスペーサ層４、ｎ−ＡｌＧａＮ電子供給層５、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７を順次積層させて窒化物半導体積層構造を形成する。
つまり、半絶縁性ＳｉＣ基板１上に、核形成層２、ｉ−ＧａＮ電子走行層３、ｉ−ＡｌＧａＮスペーサ層４、ｎ−ＡｌＧａＮ電子供給層５を含む窒化物半導体積層構造（ＧａＮ−ＨＥＭＴ結晶）を形成する。続いて、この窒化物半導体積層構造上にｐ−ＧａＮ層６を形成し、このｐ−ＧａＮ層６上にｎ−ＧａＮ層７を形成する。このように、窒化物半導体積層構造、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７を連続して形成する。また、ここでは、窒化物半導体積層構造上に形成するｐ型窒化物半導体層とｎ型窒化物半導体層をいずれもＧａＮ層６、７とし、同一の窒化物半導体材料を含むものとしているため、結晶欠陥が少なく、高品質のデバイスを実現できる。
ここで、ｉ−ＧａＮ電子走行層３は、その厚さが例えば約３μｍ程度である。また、ｉ−ＡｌＧａＮスペーサ層４は、その厚さが例えば約５ｎｍ程度である。また、ｎ−ＡｌＧａＮ電子供給層５は、その厚さが例えば約３０ｎｍ程度であり、ｎ型不純物として例えばＳｉを用い、そのドーピング濃度は例えば約５×１０１８ｃｍ−３程度である。また、ｐ−ＧａＮ層６は、その厚さが例えば約２０ｎｍ程度であり、ｐ型不純物として例えばＭｇを用い、そのドーピング濃度は例えば約２×１０１９ｃｍ−３程度である。また、ｎ−ＧａＮ層７は、その厚さが例えば約１０ｎｍ程度であり、ｎ型不純物として例えばＳｉを用い、そのドーピング濃度は例えば約５×１０１８ｃｍ−３程度である。
次に、ウェハ全面、即ち、ｎ−ＧａＮ層７の表面上に、例えばスパッタ法によって、ＳｉＯ２膜８を形成する。その後、例えばフォトリソグラフィ技術を用いて、ゲート電極形成予定領域の下方に位置する領域に開口部を有するレジストマスク（図示せず）を形成し、このレジストマスクを用いて、図４（Ｂ）に示すように、ＳｉＯ２膜８のゲート電極形成予定領域の下方に位置する領域を除去する。これにより、ｎ−ＧａＮ層７上に、ゲート電極形成予定領域の下方に位置する領域に開口部を有するＳｉＯ２膜８が形成される。この時、同時にウェハ全面に形成されているＳｉＯ２膜８の端部の一部も除去する（図示せず）。
次に、ＳｉＯ２膜８をマスクとして用いて、ｎ−ＧａＮ層７の一部を除去する。つまり、ｎ−ＧａＮ層７のゲート電極形成予定領域の下方に位置する領域を除去する。これにより、ゲート電極形成予定領域の下方に位置する領域に開口部を有するｎ−ＧａＮ層７が形成される。
本実施形態では、ウェハの端部で露出しているｎ−ＧａＮ層７に電極を接続し、紫外線を照射しながら、水酸化カリウム（ＫＯＨ）水溶液に浸漬し、光電気化学（ＰＥＣ；Photoelectrochemical）エッチングによって、ｎ−ＧａＮ層７のみを選択的に除去する。この場合、ＧａＮのバンドギャップに相当する波長よりも短い紫外線を照射する。これにより、ＧａＮ中に電子−正孔対が生成され、電子はバイアス印加によって引き抜かれ、残った正孔がＧａＮの表面側に移動する。そして、ＫＯＨ水溶液のＯＨ−イオンとの反応でＧａＮ表面の酸化・溶解を繰り返しながらＧａＮがエッチングされる。これにより、ｐ−ＧａＮ層６にダメージを与えることなく、ｎ−ＧａＮ層７のみを選択的に除去することができ、チャネル領域の近傍にダメージのない高品質なノーマリオフ型デバイス（ノーマリオフ型ＧａＮ−ＨＥＭＴ）を実現することが可能である。
なお、ここでは、光電気化学エッチングによってｎ−ＧａＮ層７を除去しているが、これに限られるものではなく、例えばドライエッチングによってｎ−ＧａＮ層７を除去しても良い。この場合、ｐ−ＧａＮ層６にダメージが入るおそれがあるが、チャネル領域から離れているため、デバイス特性に与える影響は小さく、チャネル領域の低抵抗化を図ることは可能である。
次に、ウェハ全面、即ち、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域の表面、ｎ−ＧａＮ層７の側面及びＳｉＯ２膜８の表面上に、例えばスパッタ法によって、図４（Ｃ）に示すように、ＳｉＯ２膜（保護膜）９を形成する。つまり、表面全体をＳｉＯ２膜９でカバーする。
このように、後述の活性化領域１０を形成するための熱処理の前に、ｐ−ＧａＮ層６及びｎ−ＧａＮ層７の表面を、保護膜としてのＳｉＯ２膜９で覆うことで、熱処理時にＧａＮから窒素が脱離（蒸気化）してしまうのを防止することができる。このため、保護膜としてのＳｉＯ２膜９を、窒素脱離防止膜ともいう。なお、ＳｉＯ２膜９は、水素を通すため、水素脱離防止膜としては機能しない。
次に、熱処理を行なって、ｐ−ＧａＮ層６の一部、即ち、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域のｐ型不純物（ここではＭｇ）を活性化させることで、ｐ−ＧａＮ層６の一部に活性化領域１０を形成する。なお、この熱処理を不純物活性化処理ともいう。
例えば、窒素雰囲気中にて約６００℃から約１０００℃の間、例えば７５０℃程度で熱処理を行なって、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域のｐ型不純物を活性化させ、ｐ−ＧａＮ層６に活性化領域１０を形成する。
上述のように、ｐ−ＧａＮ層６上に形成されたｎ−ＧａＮ層７は、ゲート電極形成予定領域の下方に位置する領域に開口部を有する。つまり、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域はｎ−ＧａＮ層７で覆われておらず、それ以外の領域はｎ−ＧａＮ層７で覆われている。なお、ｐ−ＧａＮ層６は、形成時の水素混入によって、ｐ型不純物（ここではＭｇ）は不活性な状態になっている。
この状態で熱処理を行なうと、ｎ−ＧａＮ層７で覆われている領域、即ち、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域以外の領域では、ｎ−ＧａＮ層７によってｐ−ＧａＮ層６からの水素の脱離が阻害される。このため、ｎ−ＧａＮ層７で覆われている領域では、ｐ−ＧａＮ層６に添加されているｐ型不純物は活性化せず、不活性の状態のままとなる。一方、ｎ−ＧａＮ層７で覆われていない領域、即ち、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域では、ｐ−ＧａＮ層６から水素が脱離し、ｐ−ＧａＮ層６に添加されているｐ型不純物は活性化する。このように、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域以外の領域をｎ−ＧａＮ層７で覆うことで、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域に添加されているｐ型不純物のみを選択的に活性化させることができる。つまり、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域以外の領域をｎ−ＧａＮ層７で覆うことで、ｐ−ＧａＮ層６のゲート電極形成予定領域の下方に位置する領域のみを活性化領域１０とし、それ以外の領域を不活性領域１０Ａとすることができる。この場合、ｎ−ＧａＮ層７は、ｐ−ＧａＮ層６からの水素の脱離を防止する膜、あるいは、ｐ−ＧａＮ層６の活性化を防止する膜として機能する。このため、ｎ−ＧａＮ層７を、水素脱離防止膜あるいは活性化防止膜ともいう。
このようにして熱処理を行なった後、例えばウェットエッチングによって、図５（Ａ）に示すように、ＳｉＯ２膜８、９を除去する。
次に、図示していないが、例えばフォトリソグラフィ技術を用いて、素子間分離領域に開口部を有するレジストマスクを形成し、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチング又はイオン注入法によって、素子間分離を行なう。
次に、例えばフォトリソグラフィ技術を用いて、ソース電極形成予定領域及びドレイン電極形成予定領域のそれぞれに開口部を有するレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いて、例えば塩素系ガスを用いたドライエッチングによって、図５（Ｂ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域のｐ−ＧａＮ層６、ｎ−ＧａＮ層７を除去する。
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、図５（Ｃ）に示すように、ソース電極形成予定領域及びドレイン電極形成予定領域にソース電極１１及びドレイン電極１２を形成する。つまり、ｎ−ＡｌＧａＮ電子供給層５上に、Ｔａ、Ａｌを順に積層させてＴａ／Ａｌからなるソース電極１１及びドレイン電極１２を形成する。この場合、Ｔａの厚さは例えば約２０ｎｍとし、Ａｌの厚さは例えば約２００ｎｍとすれば良い。そして、例えば窒素雰囲気中にて約４００℃から約１０００℃の間、例えば５５０℃で熱処理を行ない、オーミック特性を確立する。
次に、例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて、図５（Ｄ）に示すように、ゲート電極形成予定領域にゲート電極１３を形成する。つまり、ｐ−ＧａＮ層６の活性化領域１０上に、Ｎｉ、Ａｕを順に積層させてＮｉ／Ａｌからなるゲート電極１３を形成する。この場合、Ｎｉの厚さは例えば約３０ｎｍとし、Ａｕの厚さは例えば約４００ｎｍとすれば良い。このように、ｐ−ＧａＮ層６の活性化領域１０にショットキー接合するゲート電極１３を形成する。このようにして、ｐ−ＧａＮ層６の活性化領域１０上にゲート電極１３を形成することで、ノーマリオフを実現することができる。
その後、図示していないが、表面を例えばＳｉＮ膜などのパッシベーション膜で覆い、配線やパッド等を形成して、半導体装置（ＧａＮ−ＨＥＭＴ）が完成する。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、チャネル領域の低抵抗化を図りながら、ノーマリオフを実現することができるという利点がある。
なお、上述の実施形態では、窒化物半導体積層構造の上方に、ｐ−ＧａＮ層６、ｎ−ＧａＮ層７を設けているが、これに限られるものではなく、窒化物半導体積層構造の上方に、ｐ型窒化物半導体層、ｎ型窒化物半導体層を設ければ良い。ここで、ｐ型窒化物半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むものであれば良く、ｎ型窒化物半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むものであれば良い。例えば、ｐ型窒化物半導体層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮなどの窒化物半導体材料を含むものであれば良い。また、ｎ型窒化物半導体層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮなどの窒化物半導体材料を含むものであれば良い。但し、ｐ型窒化物半導体層とｎ型窒化物半導体層を、同一の窒化物半導体材料を含むものとすることで、結晶欠陥を少なくすることができ、例えば抵抗や電流コラプスを抑え、高品質のデバイスを実現できることになる。
また、上述の実施形態では、ゲート電極１３を、ｐ−ＧａＮ層６の活性化領域１０上に設けられているが、これに限られるものではなく、ゲート電極１３は活性化領域１０の上方に設けられていれば良い。つまり、上述の実施形態では、ゲート電極１３がｐ−ＧａＮ層６の活性化領域１０にショットキー接合している接合型電界効果トランジスタを例に挙げて説明しているが、これに限られるものではない。例えば図６に示すように、ゲート電極１３とｐ−ＧａＮ層６の活性化領域１０との間にゲート絶縁膜１４を備えるＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタとして構成することもできる。なお、図６では、上述の実施形態のもの（図１参照）と同一のものには同一の符号を付している。
この場合、上述の実施形態にかかる半導体装置の製造方法において、ソース電極１１及びドレイン電極１２を形成し、オーミック特性を確立するための熱処理を行なった後、ゲート電極１３を形成する前に、ゲート絶縁膜１４を形成すれば良い。
例えば、ウェハ全面、即ち、ｐ−ＧａＮ層６の活性化領域１０の表面、ｎ−ＧａＮ層７の表面並びにソース電極１１及びドレイン電極１２の表面上に、ゲート絶縁膜１４を形成し、このゲート絶縁膜１４上に、上述の実施形態と同様に、ゲート電極１３を形成すれば良い。
ここで、ゲート絶縁膜１４の厚さは約２ｎｍから約２００ｎｍの間、例えば約１０ｎｍとすれば良い。また、ゲート絶縁膜１４は、例えばＡＬＤ法、プラズマＣＶＤ法、スパッタ法などを用いて形成することができる。また、ゲート絶縁膜１４の材料としては、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物又は酸窒化物を用いることができる。例えばＡｌＯ膜とすれば良い。
また、窒化物半導体積層構造は、上述の実施形態のものに限られるものではなく、キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造であれば、他の窒化物半導体積層構造であっても良い。例えば、窒化物半導体を用いた電界効果トランジスタなどの電界効果トランジスタを構成しうる窒化物半導体積層構造であれば良い。また、例えば、窒化物半導体積層構造の材料は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むものであれば良い。なお、窒化物半導体積層構造を半導体エピタキシャル構造ともいう。
また、上述の実施形態では、ＳｉＣ基板を用いているが、これに限られるものではなく、例えば、サファイア基板、Ｓｉ基板、ＧａＮ基板などの半導体基板等の他の基板を用いても良い。また、上述の実施形態では、半絶縁性の基板を用いているが、これに限られるものではなく、例えば、ｎ型導電性やｐ型導電性の基板を用いても良い。
また、例えば、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造は、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造の具体例に限られるものではなく、他の層構造であっても良い。例えば、上述の実施形態のソース電極、ドレイン電極及びゲート電極の層構造は、単層であっても良いし、多層であっても良い。また、上述の実施形態のソース電極、ドレイン電極及びゲート電極の形成方法についても、一例にすぎず、他のいかなる方法によって形成しても良い。
また、例えば、上述の実施形態では、ソース電極及びドレイン電極のオーミック特性を得るために熱処理を行なっているが、これに限られるものではなく、熱処理を行なわなくてもオーミック特性が得られるのであれば、ソース電極及びドレイン電極のオーミック特性を得るための熱処理は行なわなくても良い。また、上述の実施形態では、ゲート電極に熱処理を施していないが、ゲート電極に熱処理を施しても良い。
［第２実施形態］
次に、第２実施形態にかかる半導体装置及びその製造方法、電源装置について、図７、図８を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態及び変形例のいずれかの半導体装置（ＧａＮ−ＨＥＭＴ）を半導体チップとして備える半導体パッケージである。なお、半導体チップをＨＥＭＴチップともいう。
以下、ディスクリートパッケージを例に挙げて説明する。
本半導体装置は、図７に示すように、上述の第１実施形態及び変形例のいずれかの半導体チップ１４を搭載するステージ３０と、ゲートリード１７と、ソースリード１９と、ドレインリード１８と、ボンディングワイヤ１６（ここではＡｌワイヤ）と、封止樹脂２０とを備える。なお、封止樹脂をモールド樹脂ともいう。
そして、ステージ３０上に搭載された半導体チップ１４のゲートパッド３１、ソースパッド３２及びドレインパッド３３は、それぞれ、ゲートリード１７、ソースリード１９及びドレインリード１８に、Ａｌワイヤ１６によって接続されており、これらが樹脂封止されている。
ここでは、半導体チップ１４の基板裏面がダイアタッチ剤１５（ここでははんだ）によって固定されたステージ３０は、ドレインリード１８と電気的に接続されている。なお、これに限られるものではなく、ステージ３０がソースリード１９と電気的に接続されるようにしても良い。
次に、本実施形態にかかる半導体装置（ディスクリートパッケージ）の製造方法について説明する。
まず、上述の第１実施形態及び変形例のいずれかの半導体チップ１４（ＧａＮ−ＨＥＭＴ）を、例えばダイアタッチ剤１５（ここでははんだ）を用いてリードフレームのステージ３０上に固定する。
次に、例えばＡｌワイヤ１６を用いたボンディングによって、半導体チップ１４のゲートパッド３１をゲートリード１７に接続し、ドレインパッド３３をドレインリード１８に接続し、ソースパッド３２をソースリード１９に接続する。
その後、例えばトランスファーモールド法によって樹脂封止を行なった後、リードフレームを切り離す。
このようにして、半導体装置（ディスクリートパッケージ）を作製することができる。
なお、ここでは、半導体チップ１４の各パッド３１〜３３を、ワイヤボンディングのためのボンディングパッドとして用いたディスクリートパッケージを例に挙げて説明しているが、これに限られるものではなく、他の半導体パッケージであっても良い。例えば、半導体チップの各パッドを、例えばフリップチップボンディングなどのワイヤレスボンディングのためのボンディングパッドとして用いた半導体パッケージであっても良い。また、ウエハレベルパッケージであっても良い。また、ディスクリートパッケージ以外の半導体パッケージであっても良い。
次に、上述のＧａＮ−ＨＥＭＴを含む半導体パッケージを備える電源装置について、図８を参照しながら説明する。
以下、サーバに用いられる電源装置に備えられるＰＦＣ（power factor correction）回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ（図１参照）を用いる場合を例に挙げて説明する。
本ＰＦＣ回路は、図８に示すように、ダイオードブリッジ２６と、チョークコイル２２と、第１コンデンサ２４と、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ２１と、ダイオード２３と、第２コンデンサ２５とを備える。
ここでは、本ＰＦＣ回路は、回路基板上に、ダイオードブリッジ２６、チョークコイル２２、第１コンデンサ２４、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ２１、ダイオード２３、及び、第２コンデンサ２５が実装されて構成されている。
本実施形態では、上述の半導体パッケージのドレインリード１８、ソースリード１９及びゲートリード１７が、それぞれ、回路基板のドレインリード挿入部、ソースリード挿入部及びゲートリード挿入部に挿入され、例えばはんだなどによって固定されている。このようにして、回路基板に形成されたＰＦＣ回路に、上述の半導体パッケージに含まれるＧａＮ−ＨＥＭＴ２１が接続されている。
そして、本ＰＦＣ回路では、ＧａＮ−ＨＥＭＴ２１のドレイン電極Ｄに、チョークコイル２２の一方の端子及びダイオード２３のアノード端子が接続されている。また、チョークコイル２２の他方の端子には第１コンデンサ２４の一方の端子が接続され、ダイオード２３のカソード端子には第２コンデンサ２５の一方の端子が接続されている。そして、第１コンデンサ２４の他方の端子、ＧａＮ−ＨＥＭＴ２１のソース電極Ｓ及び第２コンデンサ２５の他方の端子が接地されている。また、第１コンデンサ２４の両端子には、ダイオードブリッジ２６の一対の端子が接続されており、ダイオードブリッジ２６の他の一対の端子は、交流（ＡＣ）電圧が入力される入力端子に接続されている。また、第２コンデンサ２５の両端子は、直流（ＤＣ）電圧が出力される出力端子に接続されている。また、ＧａＮ−ＨＥＭＴ２１のゲート電極Ｇには、図示しないゲートドライバが接続されている。そして、本ＰＦＣ回路では、ゲートドライバによってＧａＮ−ＨＥＭＴ２１を駆動することで、入力端子から入力されたＡＣ電圧を、ＤＣ電圧に変換して、出力端子から出力するようになっている。
したがって、本実施形態にかかる電源装置によれば、信頼性の向上させることができるという利点がある。つまり、上述の第１実施形態及び変形例のいずれかの半導体チップ５６を備えるため、信頼性の高い電源装置を構築することができるという利点がある。
なお、ここでは、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバに用いられる電源装置に備えられるＰＦＣ回路に用いる場合を例に挙げて説明しているが、これに限られるものではない。例えば、上述の半導体装置（ＧａＮ−ＨＥＭＴ又はＧａＮ−ＨＥＭＴを含む半導体パッケージ）を、サーバ以外のコンピュータなどの電子機器（電子装置）に用いても良い。また、上述の半導体装置（半導体パッケージ）を、電源装置に備えられる他の回路（例えばＤＣ−ＤＣコンバータなど）に用いても良い。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
前記窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するｐ型窒化物半導体層と、
前記ｐ型窒化物半導体層の前記不活性領域上に設けられたｎ型窒化物半導体層と、
前記ｐ型窒化物半導体層の前記活性化領域の上方に設けられたゲート電極とを備えることを特徴とする半導体装置。
（付記２）
前記活性化領域は、固定電荷を有する領域であり、
前記不活性領域は、固定電荷を有しない領域であることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層は、同一の窒化物半導体材料を含むことを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記ｐ型窒化物半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含み、
前記ｎ型窒化物半導体層は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むことを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記ｐ型窒化物半導体層は、ｐ型ＧａＮ層であり、
前記ｎ型窒化物半導体層は、ｎ型ＧａＮ層であることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
前記ｐ型窒化物半導体層の前記活性化領域と前記ゲート電極とがショットキー接合されていることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記７）
前記ｐ型窒化物半導体層の前記活性化領域と前記ゲート電極との間にゲート絶縁膜を備えることを特徴とする、付記１〜５のいずれか１項に記載の半導体装置。
（付記８）
前記窒化物半導体積層構造は、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むことを特徴とする、付記１〜７のいずれか１項に記載の半導体装置。
（付記９）
付記１〜８のいずれか１項に記載の構成を備える半導体チップを搭載するステージと、
前記半導体チップのゲートパッドに接続されたゲートリードと、
前記半導体チップのソースパッドに接続されたソースリードと、
前記半導体チップのドレインパッドに接続されたドレインリードと、
封止樹脂とを備えることを特徴とする半導体装置。
（付記１０）
付記１〜９のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
（付記１１）
キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、
前記窒化物半導体積層構造の上方にｐ型窒化物半導体層を形成し、
前記ｐ型窒化物半導体層上にｎ型窒化物半導体層を形成し、
前記ｎ型窒化物半導体層の一部を除去し、
熱処理を行なって前記ｐ型窒化物半導体層の一部に活性化領域を形成し、
前記ｐ型窒化物半導体層の前記活性化領域の上方にゲート電極を形成することを特徴とする半導体装置の製造方法。
（付記１２）
前記ｎ型窒化物半導体層の一部を除去する工程において、光電気化学エッチングによって前記ｎ型窒化物半導体層の一部を除去することを特徴とする、付記１１に記載の半導体装置の製造方法。
（付記１３）
前記活性化領域を形成する前に、前記ｐ型窒化物半導体層及び前記ｎ型窒化物半導体層の表面を覆う保護膜を形成し、
前記活性化領域を形成した後に、前記保護膜を除去することを特徴とする、付記１１又は１２に記載の半導体装置の製造方法。
（付記１４）
前記窒化物半導体積層構造、前記ｐ型窒化物半導体層、前記ｎ型窒化物半導体層を連続して形成することを特徴とする、付記１１〜１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記ｎ型窒化物半導体層を形成する工程において、前記ｐ型窒化物半導体層と同一の窒化物半導体材料を用いて前記ｎ型窒化物半導体材料を形成することを特徴とする、付記１１〜１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記ｐ型窒化物半導体層を形成する工程において、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むｐ型窒化物半導体層を形成し、
前記ｎ型窒化物半導体層を形成する工程において、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含むｎ型窒化物半導体層を形成することを特徴とする、付記１１〜１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）
前記ｐ型窒化物半導体層を形成する工程において、ｐ型ＧａＮ層を形成し、
前記ｎ型窒化物半導体層を形成する工程において、ｎ型ＧａＮ層を形成することを特徴とする、付記１１〜１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記ゲート電極を形成する工程において、前記ｐ型窒化物半導体層の前記活性化領域にショットキー接合するゲート電極を形成することを特徴とする、付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）
前記活性化領域を形成した後、前記ゲート電極を形成する前に、ゲート絶縁膜を形成することを特徴とする、付記１１〜１７のいずれか１項に記載の半導体装置の製造方法。
（付記２０）
前記窒化物半導体積層構造を形成する工程において、ＧａＮ、ＡｌＮ、ＩｎＮ結晶又はこれらの混晶を含む窒化物半導体積層構造を形成することを特徴とする、付記１１〜１９のいずれか１項に記載の半導体装置の製造方法。
１ 半絶縁性ＳｉＣ基板
２ 核形成層
３ ｉ−ＧａＮ電子走行層
４ ｉ−ＡｌＧａＮスペーサ層
５ ｎ−ＡｌＧａＮ電子供給層
６ ｐ−ＧａＮ層（ｐ型窒化物半導体層）
７ ｎ−ＧａＮ層（ｎ型窒化物半導体層）
８ ＳｉＯ２膜
９ ＳｉＯ２膜（保護膜）
１０ 活性化領域
１０Ａ 不活性領域
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
１４ 半導体チップ
１５ ダイアタッチ剤
１６ ワイヤ
１７ ゲートリード
１８ ドレインリード
１９ ソースリード
２０ 封止樹脂
２１ ＧａＮ−ＨＥＭＴ
２２ チョークコイル
２３ ダイオード
２４ 第１コンデンサ
２５ 第２コンデンサ
２６ ダイオードブリッジ
３０ ステージ
３１ ゲートパッド
３２ ソースパッド
３３ ドレインパッド

Claims (7)

  1. キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造と、
    前記窒化物半導体積層構造の上方に設けられ、活性化領域と不活性領域とを有するｐ型窒化物半導体層と、
    前記ｐ型窒化物半導体層の前記不活性領域上に設けられたｎ型窒化物半導体層と、
    前記ｐ型窒化物半導体層の前記活性化領域の上方に設けられたゲート電極とを備えることを特徴とする半導体装置。
  2. 前記ｐ型窒化物半導体層と前記ｎ型窒化物半導体層は、同一の窒化物半導体材料を含むことを特徴とする、請求項１に記載の半導体装置。
  3. 前記ｐ型窒化物半導体層の前記活性化領域と前記ゲート電極とがショットキー接合されていることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記ｐ型窒化物半導体層の前記活性化領域と前記ゲート電極との間にゲート絶縁膜を備えることを特徴とする、請求項１又は２に記載の半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置を備えることを特徴とする電源装置。
  6. キャリア走行層及びキャリア供給層を含む窒化物半導体積層構造を形成し、
    前記窒化物半導体積層構造の上方にｐ型窒化物半導体層を形成し、
    前記ｐ型窒化物半導体層上にｎ型窒化物半導体層を形成し、
    前記ｎ型窒化物半導体層の一部を除去し、
    熱処理を行なって前記ｐ型窒化物半導体層の一部に活性化領域を形成し、
    前記ｐ型窒化物半導体層の前記活性化領域の上方にゲート電極を形成することを特徴とする半導体装置の製造方法。
  7. 前記ｎ型窒化物半導体層の一部を除去する工程において、光電気化学エッチングによって前記ｎ型窒化物半導体層の一部を除去することを特徴とする、請求項６に記載の半導体装置の製造方法。
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