JP5792759B2 - スイッチ素子を有するメモリシステム - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、分離した電荷蓄積層を有する半導体装置およびその製造方法に関する。

データの書き換えが可能で、電源をＯＦＦしても記憶データを保持し続ける半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートもしくは絶縁膜を有している。この電荷蓄積層に電荷を蓄積させることによりデータを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとしてＯＮＯ（Oxide Nitride Oxide）膜中の電荷蓄積層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造のフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型構造のフラッシュメモリの１つとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例１）が開示されている。

図１に従来例１に係るフラッシュメモリの断面図を示す。図１を参照に、半導体基板１０上にトンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。半導体基板１０内に、ソースおよびドレインを兼ねるビットライン１８が延伸して設けられている。ビットライン１８間のトップ絶縁膜１６上に、ゲート電極２４が設けられている。ビットライン１８間の間隔Ｌがチャネル長である。

ビットライン１８（ＢＬ１）とビットライン１８（ＢＬ２）とを、ソースとドレインとで入れ替えて動作させることにより、電荷蓄積領域Ｃ１と電荷蓄積領域Ｃ２とに電荷を蓄積することができる。これにより、１トランジスタに２ビットのデータを記憶することが可能となる。

例えば、特許文献２および特許文献３には、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の側壁の一部もしくはゲート電極の側壁の一部およびゲート絶縁膜の一部を除去し、この除去した領域に電荷蓄積層を形成することで、分離した電荷蓄積層を形成する製造方法が開示されている。

米国特許第６０１１７２５号明細書 特開２００５−１０８９１５号公報 特開２００４−３４３０１４号公報

近年、メモリセルの高集積化、微細化の要求が大きくなっている。メモリセルの高集積化、微細化が進み、チャネル長が短くなると、電荷蓄積領域Ｃ１およびＣ２が互いに接近し合う。これにより、ＣＢＤ（Complementary bit disturb）と呼ばれる、電荷蓄積領域に蓄積した電荷が互いに干渉し合う現象の影響が大きくなり、互いの電荷の切り分け（つまり、データの読み分け）が難しくなる。

例えば、図２に示すような構造を採用して、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制することにより、ＣＢＤの影響を抑える方法が提案されている。図２を 参照に、ビットライン１８間の半導体基板１０上であり、ゲート電極２４の中央下にゲート絶縁膜２２が設けられている。ゲート絶縁膜２２の両側に電荷蓄積層１４が分離して設けられている。このように、ゲート絶縁膜２２を挟んで電荷蓄積層１４を分離して設けることで、電荷蓄積領域に蓄積した電荷のチャネル方向での移動を抑制でき、ＣＢＤの影響を抑えることができる。

また、チャネル長が短くなると、チャネル中央部の電荷蓄積層へ電荷が蓄積され易くなり、連続読み書き時の信頼性の低下を招く。しかしながら、図２に示す構造では、チャネル中央部にゲート絶縁膜２２が設けられているため、チャネル中央部に電荷が蓄積することを抑制できる。これにより、連続読み書き時の信頼性の低下も同時に防ぐことが可能となる。

ここで、分離した電荷蓄積層１４を形成する製造方法の一例を図３（ａ）から図３（ｃ）を用い説明する。なお、簡略化のため、トンネル絶縁膜１２およびトップ絶縁膜１６については、図示および説明を省略する。図３（ａ）を参照に、半導体基板１０上にゲート絶縁膜２２を介してゲート電極２４を形成する。図３（ｂ）を参照に、ゲート電極２４の中央下にゲート絶縁膜２２が残存するよう、ゲート絶縁膜２２を両側面からエッチングする。図３（ｃ）を参照に、ゲート絶縁膜２２をエッチングした領域に電荷蓄積層１４を形成する。これにより、ゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。

しかしながら、図３（ｂ）に示すような、ゲート絶縁膜２２を両側面からエッチングする際に、図４に示すように、ゲート絶縁膜２２の幅が狭くなることで、ゲート電極２４が倒れてしまう場合がある。

本発明は、上記課題に鑑みなされたものであり、ゲート電極の中央下にゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することが可能な半導体装置とその製造方法を提供することを目的とする。

本発明は、半導体基板内に延伸するように設けられたビットラインと、前記ビットライン間の前記半導体基板上方に設けられたゲート電極と、前記ゲート電極の 中央下であって前記半導体基板上に設けられたゲート絶縁膜と、前記ビットライン幅方向で前記ゲート絶縁膜を挟むように、前記ゲート電極下であって前記半導体基板上に設けられた電荷蓄積層と、前記ビットライン延伸方向の前記ゲート電極間であって前記半導体基板上に設けられた第１絶縁膜と、を具備し、前記ビットライン幅方向での前記第１絶縁膜の幅は、前記ゲート絶縁膜の幅より広いことを特徴とする半導体装置である。本発明によれば、ビットライン幅方向での幅が広い第１絶縁膜と幅が細いゲート絶縁膜とが、ビットラインの延伸方向で交互に並ぶように形成されている。このため、ゲート電極の中央下に、ビットライン幅方向の幅が細いゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することができる。また、ビットライン幅方向でゲート絶縁膜を挟むように、電荷蓄積層が分離して設けられている。このため、ＣＢＤの影響を抑制することができる。

上記構成において、前記第１絶縁膜は、前記ビットライン延伸方向の前記ゲート電極間であって前記半導体基板に設けられた溝部に埋め込まれている構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。

上記構成において、前記第１絶縁膜の側面に設けられた保護膜を具備し、前記保護膜の材料は前記ゲート絶縁膜の材料および前記第１絶縁膜の材料と異なる構成とすることができる。この構成によれば、ゲート絶縁膜より広い幅の第１絶縁膜を容易に形成することができる。

上記構成において、前記ゲート絶縁膜および前記第１絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜である構成とすることができる。

上記構成において、前記第１絶縁膜の上面は、前記ゲート絶縁膜の上面より前記半導体基板の表面から離れて設けられている構成とすることができる。この構成によれば、ゲート電極の倒れ込みをより抑制することができる。

上記構成において、前記ゲート電極に電気的に接続して前記ゲート電極上に設けられ、前記ビットラインに交差して延伸するワードラインを具備する構成とする ことができる。また、上記構成において、前記電荷蓄積層はポリシリコン膜および窒化シリコン膜のいずれか一方である構成とすることができる。

本発明は、半導体基板上に第２絶縁膜を形成する工程と、ビットラインおよびゲート電極が形成されるべき領域以外の領域の前記半導体基板上に形成された前記第２絶縁膜を除去して、前記第２絶縁膜に第１開口部を形成する工程と、前記第１開口部に第１絶縁膜を形成する工程と、前記第２絶縁膜上に導電層を形成する工程と、前記ビットラインが形成されるべき領域の前記半導体基板上に形成された前記導電層および前記第２絶縁膜を除去して第２開口部を形成し、前記第２開 口部間に前記導電層からなる前記ゲート電極を形成する工程と、前記第２開口部から前記ゲート電極下に形成された前記第２絶縁膜を除去して、前記ゲート電極の中央下に前記第２絶縁膜からなるゲート絶縁膜を形成する工程と、前記ゲート電極下に形成された前記第２絶縁膜を除去した領域に電荷蓄積層を形成する工程 と、前記半導体基板内に前記第２開口部により規定される前記ビットラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。本発明によれば、ビットライン幅方向での幅が広い第１絶縁膜と幅が細いゲート絶縁膜とが、ビットラインの延伸方向で交互に並ぶように形成することができる。このため、ゲート電極の中央下に、前記ビットライン幅方向の幅が細いゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することができる。また、ビットライン幅方向でゲート絶縁膜を挟むように、電荷蓄積層を分離して形成することができる。このため、ＣＢＤの影響を抑制することができる。

上記構成において、前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、前記第１絶縁膜を形成する工程は、前記溝部に前記第１絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、ゲート電極周囲の半導体基板を流れるフリンジ電流を抑制することができる。

上記構成において、前記第１絶縁膜の材料は、前記ゲート電極下に形成された前記第２絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第２絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、ビットライン幅方向でのゲート絶縁膜の幅より広い幅の第１絶縁膜を容易に形成することができる。

上記構成において、前記第１絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、前記保護膜の材料は、前記ゲート電極下に形成された前記第２絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第２絶縁膜より除去され難い材料である構成とすることができる。この構成によれば、ビットライン幅方向でのゲート絶縁膜の幅より広い幅の第１絶縁膜を容易に形成することができる。

上記構成において、前記第１絶縁膜を形成する工程の後、前記導電層を形成する工程の前に、前記第１絶縁膜の側面のうち露出した部分に前記保護膜を形成する工程を有する構成とすることができる。この構成によれば、ビットライン幅方向でのゲート絶縁膜の幅より広い幅の第１絶縁膜をより容易に形成することができる。

上記構成において、前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜である構成とすることができる。

上記構成において、前記第１開口部を形成する工程は、前記第２絶縁膜上に形成されたマスク層を用いて前記第２絶縁膜を除去することにより、前記第１開口部を形成する工程であり、前記第１開口部を形成する工程の後、前記第１絶縁膜を形成する工程の前に、前記マスク層の幅を細める工程を有する構成とすることができる、

上記構成において、前記第１絶縁膜を形成する工程は、前記第１絶縁膜の上面が前記第２絶縁膜の上面より前記半導体基板の表面から離れるように、前記第１絶縁膜を形成する工程を含む構成とすることができる。この構成によれば、ゲート電極の倒れ込みをより抑制することができる。

上記構成において、前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第２絶縁膜をエッチングすることにより、前記ゲート絶縁膜を形成する工程である構成とすることができる。この構成によれば、ゲート電極の中央下にゲート絶縁膜を容易に形成することができる。

上記構成において、前記ゲート電極上に前記ゲート電極に電気的に接続して、前記ビットラインに交差して延伸するワードラインを形成する工程を有する構成とすることができる。また、上記構成において、前記電荷蓄積層はポリシリコン膜および窒化シリコン膜のいずれか一方である構成とすることができる。

本発明によれば、ビットライン幅方向での幅が広い第１絶縁膜と幅が細いゲート絶縁膜とが、ビットラインの延伸方向で交互に並ぶように形成することができる。これにより、ゲート電極の中央下に、前記ビットライン幅方向の幅が細いゲート絶縁膜を形成する際に、ゲート電極の倒れ込みを抑制することができる。

図１は従来例１に係るフラッシュメモリの断面図である。 図２は電荷の干渉を抑制する方法を説明するための断面図である。 図３は分離した電荷蓄積層の製造方法の一例を説明するための断面図である。 図４は分離した電荷蓄積層を製造する際に生じる課題を説明するための断面図である。 図５は実施例１に係るフラッシュメモリの上面図である。 図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。 図７（ａ）から図７（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その１）であり、図７（ａ）は図５のＡ−Ａ間に相当する断面図、図７（ｂ）は図５のＢ−Ｂ間に相当する断面図、図７（ｃ）は図５のＣ−Ｃ間に相当する断面図である。 図８（ａ）から図８（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その２）であり、図８（ａ）は図５のＡ−Ａ間に相当する断面図、図８（ｂ）は図５のＢ−Ｂ間に相当する断面図、図８（ｃ）は図５のＣ−Ｃ間に相当する断面図である。 図９（ａ）から図９（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その３）であり、図９（ａ）は図５のＡ−Ａ間に相当する断面図、図９（ｂ）は図５のＢ−Ｂ間に相当する断面図、図９（ｃ）は図５のＣ−Ｃ間に相当する断面図である。 図１０（ａ）から図１０（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その４）であり、図１０（ａ）は図５のＡ−Ａ間に相当する断面図、図１０（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１０（ｃ）は図５のＣ−Ｃ間に相当する断面図である。 図１１（ａ）から図１１（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す図（その５）であり、図１１（ａ）は図５のＡ−Ａ間に相当する断面図、図１１（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１１（ｃ）は図５のＣ−Ｃ間に相当する断面図である。 図１２（ａ）から図１２（ｄ）は実施例１に係るフラッシュメモリの製造方法を示す図（その６）であり、図１２（ａ）は図５のＡ−Ａ間に相当する断面 図、図１２（ｂ）は図５のＢ−Ｂ間に相当する断面図、図１２（ｃ）は図５のＣ−Ｃ間に相当する断面図であり、図１２（ｄ）は図５のＤ−Ｄ間に相当する断面 図である。 図１３（ａ）から図１３（ｄ）は実施例２に係るフラッシュメモリの製造方法を示す図（その１）であり、図１３（ａ）および図１３（ｂ）は図５のＡ−Ａ間に相当する断面図、図１３（ｃ）および図１３（ｄ）は図５のＢ−Ｂ間に相当する断面図である。 図１４（ａ）から図１４（ｄ）は実施例２に係るフラッシュメモリの製造方法を示す図（その２）であり、図１４（ａ）および図１４（ｂ）は図５のＡ−Ａ間に相当する断面図、図１４（ｃ）および図１４（ｄ）は図５のＢ−Ｂ間に相当する断面図である。 図１５（ａ）から図１５（ｄ）は実施例２に係るフラッシュメモリの製造方法を示す図（その３）であり、図１５（ａ）および図１５（ｂ）は図５のＡ−Ａ間に相当する断面図、図１５（ｃ）および図１５（ｄ）は図５のＢ−Ｂ間に相当する断面図である。 図１６（ａ）から図１６（ｄ）は実施例３に係るフラッシュメモリの製造方法を示す図（その１）であり、図１６（ａ）および図１６（ｂ）は図５のＡ−Ａ間に相当する断面図、図１６（ｃ）および図１６（ｄ）は図５のＢ−Ｂ間に相当する断面図である。 図１７（ａ）から図１７（ｄ）は実施例３に係るフラッシュメモリの製造方法を示す図（その２）であり、図１７（ａ）および図１７（ｂ）は図５のＡ−Ａ間に相当する断面図、図１７（ｃ）および図１７（ｄ）は図５のＢ−Ｂ間に相当する断面図である。

以下、図面を参照に本発明の実施例を説明する。

図５は実施例１に係るフラッシュメモリの上面図である。図６（ａ）は図５のＡ−Ａ間の断面図であり、図６（ｂ）は図５のＢ−Ｂ間の断面図であり、図６（ｃ）は図５のＣ−Ｃ間の断面図であり、図６（ｄ）は図５のＤ−Ｄ間の断面図である。なお、図５において、第１酸化シリコン膜３４や層間絶縁膜３６等を透過してビットライン１８等を図示している。

図５および図６（ｂ）を参照に、Ｐ型シリコン基板である半導体基板１０内に延伸するようにＮ型拡散領域であるビットライン１８が設けられている。ビットライン１８間の半導体基板１０上に、酸化シリコン膜からなるゲート絶縁膜２２が設けられており、ビットライン１８の幅方向でゲート絶縁膜２２を挟むように、トンネル絶縁膜１２、電荷蓄積層１４、トップ絶縁膜１６が順次設けられている。トンネル絶縁膜１２およびトップ絶縁膜１６は酸化シリコン膜からなり、電荷蓄積層１４はポリシリコン膜からなる。これにより、半導体基板１０上にＯＰＯ（Oxide Poly-Silicon Oxide）膜２６が構成されている。ゲート絶縁膜２２およびＯＰＯ膜２６上に、ポリシリコン膜からなるゲート電極２４が設けられている。ゲート電極２４の側面には第２酸化シリコン膜３９が設けられている。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸する、ポリシリコン膜からなるワードライン２０が設けられている。図６（ｂ）および図６（ｃ）を参照に、ゲート絶縁膜２２はゲート電極２４の中央下の半導体基板１０上に設けられている。

図５、図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ビットライン１８延伸方向のゲート電極２４間の半導体基板１０に溝部（不図示）が設けられている。つまり、ビットライン１８間で、ゲート電極２４周囲の半導体基板１０に溝部が設けられている。溝部に埋め込まれるように酸化シリコン膜からなる第１絶縁膜３０が設けられている。第１絶縁膜３０の側面および底面に、ゲート絶縁膜２２および第１絶縁膜３０と異なる材料である窒化シリコン膜からなる保護膜３２が設けられている。図６（ａ）および図６（ｂ）を参照に、ビットライン１８幅方向での第１絶縁膜３０の幅は、ゲート絶縁膜２２の幅より広く形成されている。図６（ｃ）を参照に、第１絶縁膜３０の上面はゲート絶縁膜２２の上面より半導体基板１０表面から離れて設けられている。つまり、第１絶縁膜３０の上面はゲート絶縁膜２２の上面より突出している。また、第１絶縁膜３０の上面とゲート電極２４の上面とは同一面に設けられている。

図６（ａ）および図６（ｂ）を参照に、ビットライン１８上に第１酸化シリコン膜３４が設けられている。図６（ａ）、図６（ｃ）および図６（ｄ）を参照に、ワードライン２０間に酸化シリコン膜からなる層間絶縁膜３６が設けられている。

次に、図７（ａ）から図１２（ｄ）を用い、実施例１に係るフラッシュメモリの製造方法を説明する。なお、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）は図５のＡ−Ａ間に相当する断面図である。図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）および図１２（ｂ）は図５のＢ−Ｂ間に相当する断面図である。図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）および図１２（ｃ）は図５のＣ−Ｃ間に相当する断面図である。図１２（ｄ）は図５のＤ−Ｄ間に相当する断面図である。

図７（ａ）から図７（ｃ）を参照に、Ｐ型シリコン基板である半導体基板１０上に、熱酸化法を用いて、酸化シリコン膜からなる第２絶縁膜３７を形成する。第２絶縁膜３７上に、ＣＶＤ（化学気相成長）法を用いて、窒化シリコン膜からなるマスク層３８を形成する。マスク層３８は、ビットライン１８およびゲート電極２４が形成されるべき領域以外の領域に開口部を有している。マスク層３８をマスクに第２絶縁膜３７および半導体基板１０の一部を、ＲＩＥ（反応性イオンエッチング）法を用いてエッチングする。これにより、ビットライン１８およびゲート電極２４が形成されるべき領域以外の領域に形成された第２絶縁膜３７に第１開口部４０が形成され、第１開口部４０の下方の半導体基板１０内に溝部２８が形成される。その後、ＣＶＤ法を用いて、窒化シリコン膜を全面堆積し、第１開口部４０の側面と溝部２８の内面とに窒化シリコン膜からなる保護膜３２を形成する。

図８（ａ）から図８（ｃ）を参照に、第１開口部４０および溝部２８に埋め込まれるように、高密度プラズマＣＶＤ法を用いて、酸化シリコン膜からなる第１絶縁膜３０を形成する。第１絶縁膜３０は、第１絶縁膜３０の上面が第２絶縁膜３７の上面より半導体基板１０表面から離れるように形成する。つまり、第１絶縁膜３０の上面が第２絶縁膜３７の上面より突出するように形成する。その後、マスク層３８およびマスク層３８の側面等に形成された保護膜３２を除去する。これにより、第１開口部４０および溝部２８に埋め込まれた部分の第１絶縁膜３０の側面は保護膜３２で覆われる。

図９（ａ）から図９（ｃ）を参照に、第１絶縁膜３０および第２絶縁膜３７上に、ＣＶＤ法を用いて、ポリシリコン膜からなる導電層４２を形成する。ビットライン１８が形成されるべき領域の半導体基板１０上に形成された導電層４２および第２絶縁膜３７をＲＩＥ法を用いてエッチングする。これにより、導電層４２および第２絶縁膜３７を貫通する第２開口部４４が形成される。第２開口部４４間に形成された導電層４２のうち、第２絶縁膜３７上に形成された導電層４２はゲート電極２４となる。チャネル長に相当するゲート電極２４の長さは９０ｎｍ程である。

図１０（ａ）から図１０（ｃ）を参照に、ゲート電極２４の中央下に第２絶縁膜３７が残存するよう、フッ酸によるウエットエッチング法を用いて、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去する。これにより、ゲート電極２４の両端下に、第２絶縁膜３７が除去された領域であり、ゲート電極２４の側面から３０ｎｍ程の奥行きを有するアンダーカット部３５が形成される。ゲート電極２４の中央下には、第２絶縁膜３７からなり幅３０ｎｍ程のゲート絶縁膜２２が形成される。また、第１絶縁膜３０は保護膜３２で覆われているためエッチングされない。

図１１（ａ）から図１１（ｃ）を参照に、アンダーカット部３５内に、熱酸化法を用いて、酸化シリコン膜からなるトンネル絶縁膜１２とトップ絶縁膜１６とを形成する。この時、ゲート電極２４および導電層４２の側面や上面も酸化され、第２酸化シリコン膜３９が形成される。その後、ＬＰ−ＣＶＤ（減圧化学気相成長）法を用いて、ゲート電極２４および第１絶縁膜３０を覆うように半導体基板１０上にポリシリコン膜を形成する。ＬＰ−ＣＶＤ法は回り込み特性に優れているため、トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部３５内にもポリシリコン膜が形成される。その後、熱酸化法を用いて、ポリシリコン膜を酸化させて第２酸化シリコン膜３９とする。トンネル絶縁膜１２とトップ絶縁膜１６との間のアンダーカット部３５内に形成されたポリシリコン膜は、奥まった領域にあり酸化が進み難いため、ポリシリコン膜のまま残存し、電荷蓄積層１４となる。第２開口部４４の半導体基板１０上に形成された第２酸化シリコン膜３９を除去する。第２開口部４４から半導体基板１０内に砒素イオンを注入する。これにより、半導体基板１０内を延伸し、第２開口部４４で規定されるＮ型拡散領域であるビットライン１８が形成される。

図１２（ａ）から図１２（ｄ）を参照に、第２開口部４４に埋め込まれるように、高密度プラズマＣＶＤ法を用いて、第１酸化シリコン膜３４を形成する。その後、第１絶縁膜３０の上面が露出するように、ＣＭＰ（化学機械研磨）法を用いて、第１絶縁膜３０上に形成された導電層４２等を研磨する。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸する、ポリシリコン膜からなるワードライン２０を形成する。ワードライン２０間に酸化シリコン膜からなる層間絶縁膜３６を形成する。以上により、実施例１に係るフラッシュメモリが完成する。

実施例１によれば、図７（ａ）から図７（ｃ）に示すように、半導体基板１０上に第２絶縁膜３７を形成し、ビットライン１８とゲート電極２４と形成されるべき領域以外の領域の半導体基板１０上に形成された第２絶縁膜３７を除去して第１開口部４０を形成する。図８（ａ）から図８（ｃ）に示すように、第１開口部４０に第１絶縁膜３０を形成する。図９（ａ）から図９（ｃ）に示すように、第２絶縁膜３７上に導電層４２を形成する。ビットライン１８が形成されるべき領域の半導体基板１０上に形成された導電層４２および第２絶縁膜３７を除去して第２開口部４４を形成し、第２開口部４４間に導電層４２からなるゲート電極２４を形成する。図１０（ａ）から図１０（ｃ）に示すように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去して、ゲート電極２４の中央下に第２絶縁膜３７からなるゲート絶縁膜２２を形成する。この製造方法により、ビットライン１８幅方向での幅が広い第１絶縁膜３０と幅が細いゲート絶縁膜２２とが、ビットライン１８の延伸方向で交互に並んで形成される。このため、ゲート電極２４の中央下に幅の細いゲート絶縁膜２２を形成した場合でも、ゲート絶縁膜２２の隣に幅の広い第１絶縁膜３０が形成されていることで、ゲート絶縁膜２２上に形成されたゲート電極２４の倒れ込みを抑制することができる。

また、図８（ａ）から図８（ｃ）に示すように、第１開口部４０および溝部２８に形成する第１絶縁膜３０は、第１絶縁膜３０の上面が第２絶縁膜３７の上面より半導体基板１０表面から離れるように形成する場合が好ましい。つまり、図６（ｃ）に示すように、第１絶縁膜３０の上面はゲート絶縁膜２２の上面より半導体基板１０表面から離れて設けられている場合が好ましい。この場合は、ゲート絶縁膜２２上に形成されたゲート電極２４は、第１絶縁膜３０に挟まれるように形成される。これにより、ゲート絶縁膜２２の幅が細い場合でも、ゲート絶縁膜２２上に形成されたゲート電極２４の倒れ込みをより抑制することができる。

また、図１０（ａ）から図１０（ｃ）に示すように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去して、ゲート電極２４の両端下にアンダーカット部３５を形成し、ゲート電極２４の中央下にゲート絶縁膜２２を形成する。図１１（ａ）から図１１（ｃ）に示すように、ゲート電極２４の両端下に形成されたアンダーカット部３５に電荷蓄積層１４を形成する。これにより、ゲート絶縁膜２２を挟んで分離した電荷蓄積層１４を形成することができる。このため、ＣＢＤの影響を抑制することができる。

さらに、図７（ａ）から図７（ｃ）に示すように、ビットライン１８とゲート電極２４とが形成されるべき領域以外の領域の半導体基板１０に溝部２８を形成する。つまり、第１開口部４０の下方の半導体基板１０に溝部２８を形成する。図８（ａ）から図８（ｃ）を参照に、第１絶縁膜３０を溝部２８に埋め込むように形成する。これにより、ビットライン１８とゲート電極２４とが形成されるべき領域以外の領域の半導体基板１０内に第１絶縁膜３０が形成される。言い換えると、ビットライン１８延伸方向のゲート電極２４間の半導体基板１０内に第１絶縁膜３０が形成される。つまり、ビットライン１８間でゲート電極２４周囲の半導体基板１０内に第１絶縁膜３０が形成される。このため、ゲート電極２４周囲の半導体基板１０を流れるフリンジ電流を抑制することができる。フリンジ電流は、データを読み出す場合等において、誤動作を引き起こす原因となる。したがって、フリンジ電流を抑制することで、データの読み出し特性等を向上させることができる。

さらに、図７（ａ）から図７（ｃ）に示すように、第１開口部４０の側面に保護膜３２を形成し、その後、図８（ａ）から図８（ｃ）に示すように、第１開口部４０に第１絶縁膜３０を形成する。これにより、第１絶縁膜３０の側面に保護膜３２が形成される。第１絶縁膜３０および第２絶縁膜３７の材料は酸化シリコン膜からなり、保護膜３２の材料は窒化シリコン膜からなる。このため、図１０（ａ）から図１０（ｃ）に示すように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去してゲート絶縁膜２２を形成する際に、保護膜３２は第２絶縁膜３７より除去され難い。よって、ゲート絶縁膜２２を形成する際に、保護膜３２で覆われた第１絶縁膜３０はそのまま残存させることができる。したがって、ゲート絶縁膜２２の幅より広い幅を有する第１絶縁膜３０を容易に形成することができる。このことから、保護膜３２の材料は、ゲート電極２４下に形成された第２絶縁膜３７を除去してゲート絶縁膜２２を形成する際に、第２絶縁膜３７より除去され難い材料である場合が好ましい。

また、第１絶縁膜３０の材料が、ゲート電極２４下に形成された第２絶縁膜を除去してゲート絶縁膜２２を形成する際に、第２絶縁膜３７より除去され難い材料である場合でもよい。この場合は、第１絶縁膜３０の側面に保護膜３２を形成しなくても、ゲート絶縁膜２２の幅より広い幅を有する第１絶縁膜３０を容易に形成することができる。このため、製造工程の短縮、簡略化を図ることができる。

さらに、図１０（ａ）から図１０（ｃ）に示すように、ゲート電極２４下に形成された第２絶縁膜３７を除去して、ゲート電極２４の中央下にゲート絶縁膜２２を形成する工程は、フッ酸によるウエットエッチング等の等方性エッチングを用いて、第２絶縁膜３７を除去する場合が好ましい。この場合は、第２絶縁膜３７は両側面側から同様に除去されていくため、ゲート電極２４の中央下に第２絶縁膜３７からなるゲート絶縁膜２２を容易に形成することができる。

さらに、図１２（ａ）から図１２（ｄ）に示すように、ゲート電極２４上に、ゲート電極２４に電気的に接続して、ビットライン１８に交差して延伸するワードライン２０を形成する場合を例に示したがこれに限られない。例えば、ワードライン２０を形成せず、ゲート電極２４上に層間絶縁膜等を介して配線層をビットライン１８に交差して延伸するように形成し、配線層とゲート電極２４とを層間絶縁膜等に形成したプラグ金属等で電気的に接続する場合でもよい。また、ゲート電極２４の代わりに、ダミー膜をゲート電極２４が形成されるべき領域に形成し、ワードライン２０を形成する前に、ダミー膜を除去して、その後、ダミー膜を除去した領域に埋め込まれるように、ゲートを兼ねるワードライン２０を形成する場合でもよい。

さらに、図１０（ａ）から図１０（ｃ）に示すように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去する際、第１絶縁膜３０は保護膜３２で覆われているため除去され難く、第１絶縁膜３０の両端下にアンダーカット部３５は形成され難い。つまり、第１絶縁膜３０の両端下に電荷蓄積層１４は形成され難い。このため、ゲート電極２４の両端下に形成された電荷蓄積層１４のうち、ビットライン１８延伸方向で隣接する電荷蓄積層１４は互いに分離して形成される。これにより、電荷蓄積層１４がポリシリコン膜からなる場合でも、ゲート電極２４下に局所的に電荷を蓄積させることができる。また、電荷蓄積層１４はポリシリコン膜からなる場合に限られずに、例えば窒化シリコン膜からなる場合等、電荷を蓄積することができる材料であれば、その他の材料からなる場合でもよい。

実施例２は第２絶縁膜３７に第１開口部４０を形成した後、第１開口部４０に第１絶縁膜３０を形成する前に、マスク層３８の幅を細める工程を有する場合の例である。図１３（ａ）から図１５（ｄ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１５（ａ）および図１５（ｂ）は図５のＡ−Ａ間に相当する断面図である。図１３（ｃ）、図１３（ｄ）、図１４（ｃ）、図１４（ｄ）、図１５（ｃ）および図１５（ｄ）は図５のＢ−Ｂ間に相当する断面図である。

図１３（ａ）および図１３（ｃ）を参照に、半導体基板１０上に第２絶縁膜３７を形成する。第２絶縁膜３７上に、ビットライン１８およびゲート電極２４が形成されるべき領域以外の領域に開口部を有するマスク層３８を形成する。マスク層３８をマスクに第２絶縁膜３７および半導体基板１０をエッチングする。これにより、第２絶縁膜３７に第１開口部４０が形成され、半導体基板１０内に溝部２８が形成される。マスク層３８にエッチバックを実施し、マスク層３８の幅を細くした後、保護膜３２を全面堆積する。

図１３（ｂ）および図１３（ｄ）を参照に、第１開口部４０および溝部２８に埋め込まれるように第１絶縁膜３０を形成する。マスク層３８の幅が、実施例１に比べて細いため、第１絶縁膜３０の上部の幅Ｔ１は実施例１に比べて広くなる。その後、マスク層３８等を除去する。

図１４（ａ）および図１４（ｃ）を参照に、第１絶縁膜３０および第２絶縁膜３７上に導電層４２を形成する。ビットライン１８が形成されるべき領域の半導体基板１０上に形成された導電層４２および第２絶縁膜３７をエッチングして第２開口部４４を形成する。第１絶縁膜３０の上部の幅Ｔ１は実施例１に比べて広いため、第２開口部４４を形成した後の、第１絶縁膜３０の上部の側面に形成されている導電層４２の幅Ｔ２は実施例１に比べて細くなる。第２開口部４４間に形成された導電層４２のうち、第２絶縁膜３７上に形成された導電層４２はゲート電極２４となる。

図１４（ｂ）および図１４（ｄ）を参照に、ゲート電極２４の中央下に第２絶縁膜３７が残存するよう、第２開口部４４からゲート電極２４下の第２絶縁膜３７を除去する。これにより、ゲート電極２４の両端下に第２絶縁膜３７が除去された領域であるアンダーカット部３５が形成され、ゲート電極２４の中央下に第２絶縁膜３７からなるゲート絶縁膜２２が形成される。

図１５（ａ）および図１５（ｃ）を参照に、アンダーカット部３５内に、熱酸化法を用いてトンネル絶縁膜１２とトップ絶縁膜１６とを形成する。この時、ゲート電極２４および導電層４２も酸化され、ゲート電極２４および導電層４２の表面に第２酸化シリコン膜３９が形成される。トンネル絶縁膜１２とトップ絶縁膜１６との間に電荷蓄積層１４を形成する。第２開口部４４で規定されるビットライン１８を半導体基板１０内に延伸するように形成する。

図１５（ｂ）および図１５（ｄ）を参照に、第２開口部４４に埋め込まれるように第１酸化シリコン膜３４を形成する。その後、第１絶縁膜３０の上面が露出するように、第１絶縁膜３０上に形成された導電層４２等を研磨する。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸するワードライン２０を形成する。ワードライン２０間に層間絶縁膜３６を形成する。以上により、実施例２に係るフラッシュメモリが完成する。

実施例１では、例えば、図９（ａ）から図９（ｃ）に示す、第２開口部４４を形成する工程において、第２開口部４４の位置ズレを考慮して、導電層４２の幅が広くなるように形成する場合がある。つまり、第１絶縁膜３０の側面に形成される導電層４２の幅が広くなる場合がある。この場合は、図１１（ａ）から図１１（ｃ）に示す、導電層４２の側面や上面が酸化される時に、第１絶縁膜３０側面に形成された導電層４２は完全に酸化されずに、一部が導電層４２のまま残存することがある。この場合でも、図１２（ａ）から図１２（ｄ）に示す、ワードライン２０を形成する工程で、ワードライン２０をパターニングする際のエッチングを長く行うことで、第１絶縁膜３０の側面に形成された導電層４２を取り除くことができ、ビットライン１８延伸方向でゲート電極２４が繋がることを防ぐことができる。実施例２によれば、図１３（ａ）および図１３（ｃ）に示すように、第１開口部４０を形成した後にマスク層３８の幅を細めることで、図１３（ｂ）および図１３（ｄ）に示すように、第１絶縁膜３０の上部の幅Ｔ１を広くすることができる。よって、図１４（ａ）および図１４（ｃ）に示すように、第２開口部４４を形成した後の、第１絶縁膜３０の上部の側面に形成された導電層４２の幅Ｔ２を細くすることができる。このため、図１５（ａ）および図１５（ｃ）に示すように、熱酸化法を用いて、トンネル絶縁膜１２およびトップ絶縁膜１６を形成する時に、第１絶縁膜３０の側面に形成された導電層４２は酸化されつくされ易く、第１絶縁膜３０の側面に導電層４２が残存することを抑制できる。

実施例３は、第１絶縁膜３０を形成した後、導電層４２を形成する前に、第１絶縁膜３０の側面のうち露出した部分に保護膜を形成する工程を有する場合の例である。図１６（ａ）から図１７（ｄ）を用い、実施例３に係るフラッシュメモリの製造方法を説明する。図１６（ａ）、図１６（ｂ）、図１７（ａ）および図１７（ｂ）は図５のＡ−Ａ間に相当する断面図である。図１６（ｃ）、図１６（ｄ）、図１７（ｃ）および図１７（ｄ）は図５のＢ−Ｂ間に相当する断面図である。

図１６（ａ）および図１６（ｃ）を参照に、半導体基板１０上に第２絶縁膜３７を形成する。第２絶縁膜３７上に、ビットライン１８およびゲート電極２４が形成されるべき領域以外の領域に開口部を有するマスク層（不図示）を形成する。マスク層をマスクに第２絶縁膜３７および半導体基板１０をエッチングする。これにより、第２絶縁膜３７に第１開口部（不図示）が形成され、半導体基板１０に溝部（不図示）が形成される。第１開口部の側面と溝部の内面に保護膜３２ａを形成する。第１開口部および溝部に埋め込まれるように第１絶縁膜３０を形成する。マスク層を除去する。その後、マスク層に接していた部分であり、第１絶縁膜３０の側面が露出している部分に保護膜３２ｂを形成する。保護膜３２ｂは、窒化シリコン膜を全面デポした後、窒化シリコン膜をエッチバックすることで形成できる。

図１６（ｂ）および図１６（ｄ）を参照に、第１絶縁膜３０および第２絶縁膜３７上に導電層４２を形成する。ビットライン１８が形成されるべき領域の半導体基板１０上に形成された導電層４２および第２絶縁膜３７をエッチングして、第２開口部４４を形成する。第２開口部４４間に形成された導電層４２のうち、第２絶縁膜３７上に形成された導電層４２はゲート電極２４となる。第１絶縁膜３０の側面に形成された保護膜３２ｂにより、第１絶縁膜３０の側方に形成された導電層４２の幅Ｔ２は細くなる。ゲート電極２４の中央下で第２絶縁膜３７が残存するように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去する。これにより、ゲート電極２４の両端下に第２絶縁膜３７が除去された領域であるアンダーカット部３５が形成され、ゲート電極２４の中央下に第２絶縁膜３７からなるゲート絶縁膜２２が形成される。

図１７（ａ）および図１７（ｃ）を参照に、アンダーカット部３５内に、熱酸化法を用いてトンネル絶縁膜１２とトップ絶縁膜１６とを形成する。この時、ゲート電極２４および導電層４２も酸化され、ゲート電極２４および導電層４２の表面に第２酸化シリコン膜３９が形成される。トンネル絶縁膜１２とトップ絶縁膜１６との間に電荷蓄積層１４を形成する。第２開口部４４で規定されるビットライン１８を半導体基板１０内に延伸するように形成する。

図１７（ｂ）および図１７（ｄ）を参照に、第２開口部４４に埋め込まれるように第１酸化シリコン膜３４を形成する。その後、第１絶縁膜３０の上面が露出するように、第１絶縁膜３０上に形成された導電層４２等を研磨する。ゲート電極２４上に、ゲート電極２４に電気的に接続し、ビットライン１８に交差して延伸するワードライン２０を形成する。ワードライン２０間に層間絶縁膜３６を形成する。以上により、実施例３に係るフラッシュメモリが完成する。

実施例３によれば、図１６（ａ）および図１６（ｃ）に示すように、第１絶縁膜３０を形成した後、導電層４２を形成する前に、第１絶縁膜３０の側面のうち露出した部分に保護膜３２ｂを形成する。これにより、第１絶縁膜３０の側面は、保護膜３２ａおよび保護膜３２ｂにより完全に覆われる。このため、図１６（ｂ）および図１６（ｄ）に示すように、第２開口部４４からゲート電極２４下に形成された第２絶縁膜３７を除去する際に、第１絶縁膜３０が除去されることをより抑制することができる。したがって、ゲート絶縁膜２２の幅より広い幅の第１絶縁膜３０をより容易に形成することができる。

また、図１６（ｂ）および図１６（ｄ）に示すように、第１絶縁膜３０の側方に形成される導電層４２の幅Ｔ２は細い。このため、図１７（ａ）および図１７（ｃ）に示すように、第１絶縁膜３０の側方に形成された導電層４２は酸化されつくされ易くなる。これにより、実施例２と同じように、第１絶縁膜３０の側方に導電層４２が残存することを抑制できる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 半導体基板
１２ トンネル絶縁膜
１４ 電荷蓄積層
１６ トップ絶縁膜
１８ ビットライン
２０ ワードライン
２２ ゲート絶縁膜
２４ ゲート電極
２６ ＯＰＯ膜
２８ 溝部
３０ 第１絶縁膜
３２ 保護膜
３２ａ 保護膜
３２ｂ 保護膜
３４ 第１酸化シリコン膜
３５ アンダーカット部
３６ 層間絶縁膜
３７ 第２絶縁膜
３８ マスク層
３９ 第２酸化シリコン膜
４０ 第１開口部
４２ 導電層
４４ 第２開口部

Claims (10)

1. 半導体基板上に第２絶縁膜を形成する工程と、
   ビットラインおよびゲート電極が形成されるべき領域以外の領域の前記半導体基板上に形成された前記第２絶縁膜を除去して、前記第２絶縁膜に第１開口部を形成する工程と、
   前記第１開口部に第１絶縁膜を形成する工程と、
   前記第２絶縁膜上に導電層を形成する工程と、
   前記ビットラインが形成されるべき領域の前記半導体基板上に形成された前記導電層および前記第２絶縁膜を除去して第２開口部を形成し、前記第２開口部間に前記導電層からなる前記ゲート電極を形成する工程と、
   前記第２開口部から前記ゲート電極下に形成された前記第２絶縁膜を除去して、前記ゲート電極の中央下に前記第２絶縁膜からなるゲート絶縁膜を形成する工程と、
   前記ゲート電極下に形成された前記第２絶縁膜を除去した領域に電荷蓄積層を形成する工程と、
   前記半導体基板内に前記第２開口部により規定される前記ビットラインを形成する工程と、
   前記ビットラインに沿って延在し且つ前記ビットラインの幅と同じ幅を有する部分を含む絶縁層を前記ビットライン上に形成する工程と、
   を有し、
   前記第１絶縁膜を形成する工程は、前記第１絶縁膜の上面が、前記半導体基板の表面を基準にしたときに前記第２絶縁膜の上面より高くなるように、前記第１絶縁膜を形成する工程を含む、
   ことを特徴とする半導体装置の製造方法。
2. 前記第１開口部の下方の前記半導体基板に溝部を形成する工程を有し、
   前記第１絶縁膜を形成する工程は、前記溝部に前記第１絶縁膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１絶縁膜の材料は、前記ゲート電極下に形成された前記第２絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第２絶縁膜より除去され難い材料であることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記第１絶縁膜を形成する工程の前に、前記第１開口部の側面に保護膜を形成する工程を有し、
   前記保護膜の材料は、前記ゲート電極下に形成された前記第２絶縁膜を除去して前記ゲート絶縁膜を形成する際、前記第２絶縁膜より除去され難い材料であることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
5. 前記第１絶縁膜を形成する工程の後、前記導電層を形成する工程の前に、前記第１絶縁膜の側面のうち露出した部分に前記保護膜を形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜であり、前記保護膜は窒化シリコン膜であることを特徴とする請求項４または５記載の半導体装置の製造方法。
7. 前記第１開口部を形成する工程は、前記第２絶縁膜上に形成されたマスク層を用いて前記第２絶縁膜を除去することにより、前記第１開口部を形成する工程であり、
   前記第１開口部を形成する工程の後、前記第１絶縁膜を形成する工程の前に、前記マスク層の幅を細める工程を有することを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
8. 前記ゲート絶縁膜を形成する工程は、等方性エッチングを用いて前記第２絶縁膜をエッチングすることにより、前記ゲート絶縁膜を形成する工程であることを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
9. 前記ゲート電極上に前記ゲート電極に電気的に接続して、前記ビットラインに交差して延伸するワードラインを形成する工程を有することを特徴とする請求項１から８のいずれか一項記載の半導体装置の製造方法。
10. 前記電荷蓄積層はポリシリコン膜および窒化シリコン膜のいずれか一方であることを特徴とする請求項１から９のいずれか一項記載の半導体装置の製造方法。

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