JP5801889B2

JP5801889B2 - 裏面コンタクトがビアファースト構造体又はビアミドル構造体で接続された超小型電子素子

Info

Publication number: JP5801889B2
Application number: JP2013521757A
Authority: JP
Inventors: オガネシアン，ヴァーゲ; ハーバ，ベルガセム; モハメッド，イリヤス; ミッチェル，クレイグ; サヴァリア，ピーユーシュ
Original assignee: テッセラ，インコーポレイテッド
Priority date: 2010-07-23
Filing date: 2010-10-13
Publication date: 2015-10-28
Anticipated expiration: 2030-10-13
Also published as: KR20130088850A; JP2013533638A; WO2012011928A1; CN103109349B; EP2596520A1; KR101597341B1; TW201205758A; EP2596520B1; TWI502712B; EP2596520A4; CN103109349A; US8796135B2; BR112013001769A2; US20120018863A1

Description

本発明は、超小型電子デバイスのパッケージング、特に半導体デバイスのパッケージングに関する。

［関連出願の相互参照］
本出願は、２０１０年７月２３日に出願された米国特許出願第１２／８４２，６５１号の利益を主張し、その特許出願の開示は引用することにより本明細書の一部をなすものとする。

超小型電子デバイスは、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素のような半導体材料の薄いスラブを一般的に備えている。半導体チップは、一般的に、個々の予めパッケージされたユニットとして提供される。幾つかのユニット設計では、半導体チップは基板又はチップキャリアに実装され、それらの基板又はチップキャリアは更にプリント回路基板のような回路パネル上に実装される。

半導体チップの第１の片面（例えば前面）には能動回路が作製される。能動回路との電気的接続を容易にするために、チップには同じ面上にボンドパッドが設けられる。ボンドパッドは通常、ダイのエッジの周囲に、又は多くのメモリデバイスの場合にはダイの中央に、規則的なアレイとして配置される。ボンドパッドは一般的に、約０．５ミクロン（μｍ）厚の銅又はアルミニウムのような導電性金属から形成される。ボンドパッドは、単一層又は複数層の金属を含むことができる。ボンドパッドのサイズはデバイスのタイプによって異なるが、通常は一辺が数十から数百ミクロンである。

シリコン貫通電極（ＴＳＶ）を用いて、ボンドパッドが配置される半導体チップの表面と、表面とは反対側の半導体チップの裏面との間の電気的接続を提供することができる。従来のＴＳＶホールは、能動回路を含むように使用することができる第１の面の部分を低減する可能性がある。このように、能動回路に使用することができる第１の面の利用可能な空間が低減することにより、各半導体チップを製造するために必要なシリコンの量が増大する可能性があり、それにより、各チップのコストが増大する可能性がある。

チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により更に強くなってきている。ほんの一例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスを、高解像度ディスプレイ及び関連する画像処理チップと一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもののようなデータサーバなどにあるような他の用途においても生じる。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。

半導体ビア形成及び相互接続において進歩がもたらされたにもかかわらず、チップ表面とチップ裏面との間を接続するプロセスを強化するように、またこのようなプロセスからもたらすことができる構造体に対して更なる改善を行うことができる。

超小型電子ユニットが、単結晶形態の半導体領域を有する超小型電子素子、例えば集積回路チップを備える。この半導体領域は、第１の方向に延在する表面と、該表面に隣接する能動回路素子と、前記表面から離れている裏面と、該裏面に向かって延在している導電性ビアとを有する。導電性ビアは、無機誘電体層によって前記半導体領域から絶縁することができる。開口部が、前記裏面から部分的に前記半導体領域の厚さ方向に延在することができ、該開口部及び前記導電性ビアは前記第１の方向においてそれぞれの幅を有する。前記開口部の幅は、該開口部が前記導電性ビアと接する場所における該導電性ビアの幅より大きくすることができる。裏面コンタクトを、前記導電性ビアに電気的に接続し、外部回路素子、例えば別の同様の超小型電子ユニット、超小型電子パッケージ、又は回路パネル等と電気的に接続するために前記裏面において露出させることができる

一実施の形態では、ポリマ誘電体を前記開口部内に設けることができ、導電性相互接続が前記裏面コンタクト及び前記導電性ビアと電気的に接続されかつ少なくとも前記開口部内に延在し、前記ポリマ誘電体は、前記導電性相互接続を前記半導体領域から分離する。特定の実施の形態では、前記導電性相互接続は前記開口部の輪郭に沿う。

一実施の形態では、導電性相互接続は、第１の方向において導電性ビアと裏面コンタクトとの間に延在し、第１の方向は少なくとも実質的に垂直であり、垂直は、表面と裏面との間の超小型電子素子の厚さの方向である。一実施の形態では、前記ポリマ誘電体は前記第１の方向に延在する穴を備えることができる、該穴に隣接する前記開口部の表面は、前記表面に向かって第２の方向に延在し、前記第２の方向は、前記第１の方向に対して鋭角に延在することができる。

特定の実施の形態では、導電性ビアは金属を含み、それを、例えば、タングステン、銅、ニッケル、チタン又はアルミニウムのうちの１つ又は複数とすることができる。一実施の形態では、記導電性ビアの少なくとも一部は多結晶半導体を含む。特定の実施の形態では、前記導電性ビアの前記幅は１０ミクロン以下である。

表面のコンタクトが、前記超小型電子素子を外部回路素子に電気的に相互接続する、前記超小型電子素子の前記表面において露出することができる。前記表面は前記第１の方向に対して横切る第２の方向に延在することができ、前記導電性ビアは前記表面に電気的に接続することができる。一実施の形態では、前記導電性ビアの少なくとも１つの端部は、前記第１の方向又は前記第２の方向のうちの少なくとも一方において前記表面コンタクトの端部を越えて配置することができる。

超小型電子素子内の前記開口部は前記裏面から延在する第１の開口部を備えることができ、該第１の開口部は前記第１の方向において第１の幅を有し、第２の開口部は前記第１の開口部から前記表面に向かって延在する。前記第２の開口部は、前記第１の開口部及び前記第２の開口部が接する場所において前記第１の幅より小さい第２の幅を有することができる。前記導電性ビアは前記第２の開口部内で露出することができ、前記裏面コンタクトは、前記第１の開口部及び前記第２の開口部を介して前記導電性ビアに電気的に接続することができる。

一実施の形態では、前記第２の幅は前記導電性ビアの前記幅より大きくすることができる。前記第２の開口部は、前記表面に向かう方向において小さくなるように先細りにすることができる。前記第１の開口部は、前記第２の開口部に向かう方向において小さくなるように先細りにすることができる。

一実施の形態では、複数の前記導電性ビアは、前記開口部内に露出することができ、複数の前記裏面コンタクトは、前記開口部を介して前記導電性ビアに電気的に接続されている。

超小型電子素子は、前記導電性ビアに電気的に接続され前記裏面コンタクトに向かって前記開口部の少なくとも一面に沿って延在する複数の導電性トレースを備えることができる。

一実施の形態では、前記複数の裏面コンタクトは前記半導体領域内で前記開口部の上に重なることができ、前記超小型電子素子は、前記導電ビアから前記裏面コンタクトまで延在する複数の導電性相互接続を更に備えることができる。

特定の実施の形態では、垂直方向は、前記表面と前記裏面との間の前記超小型電子素子の厚さの方向とすることができ、前記導電性相互接続は、前記導電性ビアと前記裏面コンタクトとの間を前記垂直方向に延在することができる。

特定の実施の形態では、１つ又は複数の他の電子コンポーネントを、上述した実施の形態のうちの１つ又は複数に記載したような超小型電子ユニットに電気的に接続することができる。

システムがハウジングを更に備えることができ、前記構造体及び前記他の電子コンポーネントを前記ハウジングに取り付けることができる。

本発明の実施の形態によれば、超小型電子ユニットを製造する方法が提供される。こうした実施の形態では、超小型電子素子は、単結晶形態の、表面と表面から離れている裏面とを有する、半導体領域を備えることができる。表面に隣接して能動回路素子を配置することができ、犠牲材料を含む領域が、裏面に向かって延在することができる。処理は、犠牲材料の少なくとも一部を、裏面から延在しその領域を露出させる開口部（opening）を介して施される処理により除去することを含むことができる。犠牲材料は、例えば多結晶半導体又はタングステンを含むことができる。

処理は、除去された犠牲材料を少なくとも部分的に置き換わる導電領域を形成することを含むことができる。一実施の形態では、処理は、導電領域に電気的に接続され、かつ回路素子と電気的に接続するために裏面において露出している、裏面コンタクトを形成することを含むことができる。

一実施の形態では、前記開口部を形成するステップは、前記裏面から前記表面に向かって延在する第１の開口部を形成することを更に含むことができる。前記第１の開口部内に第１の層を形成することができる。次いで、前記第１の層の開口部を通して前記半導体領域の材料を除去して、前記第１の開口部から前記表面に向かって延在する第２の開口部を形成することができる。

一実施の形態では、第１の層を形成するステップは、少なくとも第１の開口部の内面の上にポリマを電気化学的に堆積させることにより、第１の開口部の内側を覆う誘電体層を形成することを含むことができる。

一例では、フォトリソグラフィを使用して、第１の層における開口部の範囲及び位置を画定することができる。特定の場合では、レーザを使用して、第１の層における開口部の範囲及び位置を画定することができる。

本方法は、第１の層を除去し、その後、第１の開口部及び第２の開口部の内面に誘電体層を形成することを更に含むことができる。そして、裏面コンタクトを含む導電性構造体を形成することができ、導電性構造体は、誘電体層によって半導体領域から絶縁されている。

特定の実施の形態では、前記除去するステップは、前記第１の開口部及び前記第２の開口部を通して施される処理により、前記犠牲材料の前記少なくとも一部を除去する。前記超小型電子素子は、前記半導体領域から前記犠牲材料領域を分離する誘電体領域を更に備えることができる。前記犠牲材料は、多結晶半導体を含ことができる。前記除去するステップは、前記多結晶半導体の少なくとも一部を除去することができ、前記導電性コンタクトを形成するステップは、少なくとも前記開口部内に前記導電性ビアから離れる方向に延在する導電性相互接続を形成することを含むことができる。前記裏面コンタクトは前記導電性相互接続と電気的に接続することができる。

特定の実施の形態では、前記誘電体領域は無機誘電材料を含むことができ、前記誘電体層を形成する前記ステップは、前記開口部の少なくとも内面にポリマ材料を堆積させることを含むことができる。前記除去するステップは、前記誘電体領域に対して前記多結晶半導体材料を選択的に除去することができる。

特定の実施の形態では、前記ポリマ材料を電気化学的に堆積することができる。

特定の実施の形態では、前記裏面コンタクトを形成するステップは、前記第２の開口部の少なくとも内面に誘電体層を形成することと、次いで、少なくとも前記第２の開口部を導電材料で充填することとを含む。

一例では、前記裏面コンタクトを形成するステップは、前記第２の開口部内に第２の誘電体層を形成することと、次いで、前記第２の誘電体層の表面に金属層を堆積させることとを含むことができ、前記金属層は少なくとも前記第２の開口部の輪郭に沿う。

本発明の一実施の形態によれば、超小型電子素子を製造する方法が提供される。超小型電子素子は、単結晶形態の半導体領域を備えることができ、それは、第１の方向に延在する表面と、表面に隣接する能動回路素子と、表面において露出している表面導電性コンタクトと、表面から離れている裏面とを有している。金属を含む導電性ビアが、裏面に向かって延在することができる。一例では、導電性ビアは、表面の方向において表面導電性コンタクトの端部を越えてずれている端部を有することができる。

本方法は、半導体領域に、裏面から延在して導電性ビアを露出させる開口部を形成することを含むことができる。導電性ビアに電気的に接続され、かつ回路素子との電気的接続のために裏面において露出される裏面コンタクトを形成することができる。

一実施の形態では、開口部を形成するステップは、裏面から表面に向かって延在している第１の開口部を形成するステップを含むことができる。開口部の内側を、第１の層で覆うことができ、その後、半導体領域の材料を、第１の層の開口部を介して除去することができる。このように、第１の開口部から表面に向かって延在する第２の開口部を形成することができる。

一例では、前記裏面コンタクトを形成する前に、前記開口部の少なくとも内面にポリマ材料を堆積させて誘電体層を形成することができる。特定の例では、前記ポリマ材料を電気化学的に堆積させることができる。

一実施の形態では、前記第１の層を形成するステップは、少なくとも前記第１の開口部の内面にポリマを電気化学的に堆積させることによって、前記第１の開口部の内側を覆う誘電体層を形成することを含むことができる。

一例では、フォトリソグラフィを用いて、前記第１の層における前記開口部の範囲及び位置を画定することができる。代替的に、レーザを用いて、前記第１の層における前記開口部の範囲及び位置を画定することができる。

一実施の形態は、前記第１の層を除去することを提供する。次いで、前記第１の開口部及び前記第２の開口部の内面に誘電体層を形成することができる。次いで、前記裏面コンタクトを含む導電性構造体を形成することができ、前記導電性構造体は前記誘電体層によって前記半導体領域から絶縁される。

特定の実施の形態では、裏面コンタクトを形成するステップは、少なくとも第２の開口部の内面に誘電体層を形成することを含むことができる。そして、第２の開口部、場合によっては同様に第１の開口部を、導電材料で充填することができる。

一実施の形態では、裏面コンタクトを形成するステップは、第２の開口部内に第２の誘電体層を形成することを含むことができる。第２の誘電体層の表面に金属層を堆積させることができる。特定の実施の形態では、金属層は、少なくとも第２の開口部の輪郭に沿うことができ、又は代替的に、第２の開口部を充填するか、又はポストもしくは開口部の輪郭に沿わない他の構造体として提供することができる。

本発明の更なる態様は、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを、他の電子デバイスと併せて提供する。例えば、このシステムを、携帯型ハウジングであり得る単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムより小型とすることができる。

本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における図１の段階に続く一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における更なる一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による積層された超小型電子アセンブリを製造する方法における一段階を示す断面図である。本発明の実施形態による積層された超小型電子アセンブリの構造及び相互接続を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。本発明の実施形態による積層された超小型電子アセンブリを製造する方法における一段階を示す断面図である。本発明の実施形態による超小型電子ユニットの構造を示す断面図である。図１８に示す本発明の実施形態の変形形態による超小型電子ユニットの構造を示す断面図である。本発明の実施形態による超小型電子ユニットの図１９の断面図に対応する上から見た平面図である。本発明の実施形態による図２０に示する超小型電子ユニットの変形形態の図１９の断面図に対応する上から見た平面図である。図１８に示す本発明の実施形態の変形形態による超小型電子ユニットの構造を示す断面図である。図１８に示す本発明の実施形態の変形形態による超小型電子ユニットの構造を示す断面図である。図１８に示す本発明の実施形態の変形形態による超小型電子ユニットの構造を示す断面図である。図１８に示す本発明の実施形態の変形形態による超小型電子ユニットの構造を示す断面図である。図１〜１８に関して示された本発明の実施形態の変形形態による超小型電子ユニットを製造する方法における一段階を示す断面図である。図１〜１８に関して示された本発明の実施形態の変形形態による超小型電子ユニットを製造する方法における別の一段階を示す断面図である。本発明の一実施形態によるシステムの概略図である。

単結晶半導体基板、例えば無傷のウェハ１００又はウェハの一部を図１に示す。ウェハ又はウェハ部１００は、複数の個々の領域１０２を有するように示されており、それら個々の領域１０２は、各領域１０２の周辺端部１０４において互いに取り付けられている。後述する処理を通じて、領域１０２は、個々の超小型電子素子、例えば集積回路チップとなることができる。特に規定されていない限り、後述するような処理は、このように互いに取り付けられた複数の領域を含むウェハ又はウェハ部（いずれも、以降「ウェハ」と呼ぶ）の上で行われる。最初に、ウェハ１００は、数百ミクロンの厚さ１０６である。ウェハは、シリコン又は化合物半導体材料、例えば、ガリウムヒ素（ＧａＡｓ）等のＩＩＩ−Ｖ族半導体化合物又はＩＩ−ＶＩ族半導体化合物から本質的になることができる。

ここで、「ビアファースト（via first）」の流れについて、図２（以下参照）を参照して説明する。図２に示すように、ウェハにおいて、主面であるウェハの表面１１２からトレンチ１０８、１１０が形成され、トレンチは、表面から離れているウェハの裏面１１４に向かって延在している。裏面は、通常、ウェハの厚さ１０６の方向において表面から隔てられているウェハの主面である。トレンチ１０８の幾つかは、比較的浅く、例えば通常、表面１１２から７０ナノメートル〜５００ナノメートルの深さまで延在している。他のトレンチ１１０は、通常、約３００ナノメートルから数ミクロン又は数１０ミクロンまでの深さまで延在している。全体として、トレンチ１１０は、トレンチ１０８より大きい深さまで延在しており、それにより、例えば、トレンチ１０８が４００ナノメートルの深さまで延在する場合、トレンチ１１０は４００ナノメートルを超える深さまで延在する。

図２にさらに示すように、ウェハを、トレンチ１０８に隔離領域１１８を形成するように、かつトレンチ１１０に誘電体層１２２を形成するように処理することができる。隔離領域１１８を、通常、トレンチ１０８に、酸化物、例えば二酸化ケイ素等の無機誘電体材料で充填することによって形成することができる。トレンチ１１０に酸化物等の無機誘電体層を堆積させることによって、誘電体層１２２を提供することができる。特定の例では、無機誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はそれらのうちの１つ若しくは複数の組み合わせを含むことができる。

図３は、トレンチ１１０の内側に多結晶半導体材料１２０の領域が形成される更なる処理を示す。一例では、多結晶半導体材料は、以降「ポリシリコン」又は「ポリ」と呼ぶ多結晶シリコンである。ポリが単に犠牲層として機能する特定の例では、ポリを、真性半導体材料又は低濃度ドープ半導体材料として提供することができる。別の例では、特に、ポリが最終的な導電性構造体の一部を形成する場合、ポリは、特にリン又はヒ素等のｎ型ドーパントか又はホウ素等のｐ型ドーパントによって（例えば、５×１０^１８ｃｍ^−３〜１０^２１ｃｍ^−３のドーパンド濃度で）高濃度ドープされる。ポリシリコンを、誘電体層１２２の上に堆積させることができる。誘電体材料及びポリシリコンを堆積させた後、トレンチの外側で表面１１２の上を覆う過剰なポリシリコン及び誘電体材料を除去することができる。例えば、化学機械研磨（「ＣＭＰ」）を用いて、表面１１２の上方のこのような層を除去することができ、その間、表面１１２とともに少なくとも充填されたトレンチ１１８の面を平坦化することもできる。代替的に、ポリシリコンの領域１２０を形成する代りに、この領域は、ウェハの能動回路素子を形成するために使用される後続する処理に耐えることができるタングステン又はチタン等の金属を含むことができる。

図４に示すように、更なる処理が行われて、ウェハ１００の単結晶半導体領域に、能動回路素子１２４、例えば、トランジスタ、ダイオード、他のデバイス又はそれらの組み合わせ等の半導体デバイスが形成される。隔離領域１１８、及び、能動回路素子１２４の半導体領域の、これに隣接するウェハ１００の部分と比較したドーパントタイプの相違により、能動回路素子を互いに電気的に隔離することができる。能動回路素子は、通常、トレンチ１１０の内側を覆う誘電体層１２２によって、ウェハの高濃度ドープされたポリシリコン領域１２０から分離される。処理は、通常、隔離領域１１８及びポリシリコン領域１２０を形成した後か又は形成したときに同時に、能動回路素子を形成する。これに鑑みて、ポリシリコン領域１２０は、ドーパントを能動回路素子の様々な半導体領域内に押し込むために使用されるような、能動回路素子を形成するために使用される、通常は６００℃を超え、場合によっては１４００℃程度の高い処理温度に耐える必要がある。

能動回路素子を形成した後、単結晶ウェハ１００の表面１１２の上部に、誘電体層１３２が形成される。誘電体層を通って延在し、ポリシリコン領域１２０及び能動回路素子１２４それぞれと電気的に接触する、コンタクトビア１２６、１２８が形成される。コンタクトビアは、多結晶半導体材料、金属、金属の合金、例えばシリサイド、金属の導電性化合物、又はそれらの組み合わせを含むことができる。特定の実施形態では、コンタクトビア１２６、１２８は、耐火金属、例えばタングステン、チタン又はそれらの組み合わせを含むことができる。これらの金属を、物理気相成長（「ＰＶＤ」）、スパッタリングによって、又は化学気相成長（「ＣＶＤ」）によって堆積させることができる。ポリシリコンのように、タングステン及びチタンもまた、後続する高温処理に対して耐性がある。

図４は、能動回路素子をポリシリコン領域１２０に電気的に接触させる金属線１３０を更に示す。例示する目的で、コンタクトビア１２６をコンタクトビア１２８に接続する金属線１３０が示されている。しかしながら、金属線は、コンタクトビア１２６、１２８を直接接続する必要はない。例えば、ポリシリコン領域１２０を能動回路素子１２４に接続する金属線を、より高位の誘電体層（図示せず）に配置されたより高レベルの金属層に設けることができ、この誘電体層は、コンタクトビア１２６、１２８が形成される誘電体層１３２より主面１１２から離れている。

更なる誘電体層１３４が、誘電体層１３２と、誘電体層１３２、１３４の間に配置した１つ又は複数の誘電体層（図示せず）との上に重なり、そこに、金属配線１３６及びビア１３７の追加の層を設けることができる。これらの金属配線１３６及びビア１３７を、配線１３０及びビア１２６を通して、ポリシリコン領域１２０のうちの１つ又は複数を対応する表面コンタクト１３８と電気的に接触させることができる。導電性コンタクト１３８、例えば金属パッド、ポスト又はポスト及びパッドの組み合わせを、上述した処理の後にウェハ１４０の露出した表面１４１において露出させることができる。コンタクト１３８を、ポリシリコン領域のうちの幾つか又は全てと、例えば、より高レベルの誘電体層（図示せず）及び誘電体層１３４内で金属線１３０からコンタクト１３８まで延在することができるビア及び金属線（図示せず）の組み合わせによって電気的に接続することができる。導電性コンタクト１３８は、ウェハの横方向１４２に延在している横寸法１４４を有しており、横寸法１４４は、同じ方向１４２におけるポリシリコン領域の対応する横寸法１４６より大きい。図４に示すように、導電性コンタクト１３８を、ポリシリコン領域１２０に位置合わせする必要はない。さらに、ポリシリコン領域１２０の周辺端部１４８を、コンタクトの最も近い周辺端部１３９を越えて配置することができる。さらに、ウェハの特定のコンタクト１３８は、ウェハのいかなるポリシリコン領域１２０の主面１４９にも重ならず、部分的にさえも重ならない可能性がある。

図５は、さらに後述するように、裏面導電性コンタクトを形成する更なる処理の前に、ウェハ１４０の厚さを低減することができる処理の後続する段階を示す。一例では、裏面１１４から研削又はラップ仕上げすることにより、ウェハ１４０の厚さを低減することができる。一実施形態では、研削又はラップ仕上げの後のウェハ１４０の最終的な厚さは、数１０ミクロンから１００〜２００ミクロンまで低減する。特定の実施形態では、最終的な厚さを１０ミクロン未満とすることができる。任意選択的に、研削プロセス又はラップ仕上げプロセス中、ウェハ１４０の露出した表面１５０（すなわち、コンタクト１３８が露出する面）を、チャック（図示せず）に固定するか、又はウェハ１４０を支持するように接着剤等によりキャリア基板１５２に取り付けることができる。

そして、図６に示すように、ウェハ１４０の裏面１１４から表面１５０に向かって延在する開口部１５４を形成することができる。開口部１５４を、幾つかの方法のうちのいずれか１つ又は組み合わせによって形成することができる。開口部を、裏面とポリシリコン領域１２０との間の単結晶半導体材料の少なくとも一部とともに、ポリシリコン領域の内側を覆う誘電体層１２２の一部を除去することによって形成することができる。特定の例では、開口部１５４を、レーザアブレーション、機械的フライス加工、エッチングにより、又は研磨粒子の流れをウェハの裏面１１４に向けることによって形成することができる。一実施形態では、開口部１５４を、本願と同一の譲受人が所有する同時係属の米国特許出願第１２／８４２，６１２号において、これについて記載されている技法のうちの１つ又は複数によって形成することができる。この出願の開示内容は、引用することにより本明細書の一部をなすものとする。

通常、ウェハ１４０の横方向１４２における開口部の幅１５６は、同じ横方向におけるポリシリコン領域１２０の幅１５８より大きい。幅１５６は、通常、表面１５０及び裏面１１４が延在している平面に対して平行な第１の方向及び第２の方向における開口部１５４の小さい寸法である。

図７は、図６に示すアセンブリの代替的な図を提供し、図７では、ポリシリコン領域１２０、能動回路素子１２４、及び少なくとも幾分かのポリシリコン領域１２０を露出させる裏面からの開口部１５４をより多く見えるようにするために、特徴が図６よりわずかに誇張されている。また図７に示すように、誘電体層１２２の一部は、ポリシリコン領域を、能動回路素子１２４が形成されている隣接する領域から分離する。

その後、図８に示すように、裏面１１４上及び開口部１５４内に誘電体層１６０を形成することができる。誘電体層１６０は、組成を無機又はポリマとすることができる種々のタイプの誘電材料のうちのいずれかを含むことができる。特定の実施形態では、誘電体層１６０は、ポリマ材料を含む。様々な方法を用いて、誘電体層１６０を形成することができる。一例では、ウェハ１００の裏面１１４に、流動性誘電材料が施され、その後、流動性材料は、「スピンコーティング」操作中、ウェハの裏面にわたってより均一に分散され、その後、加熱を含むことができる乾燥サイクルが続く。別の例では、ウェハ１００の裏面１１４に、誘電材料の熱可塑性フィルムを施すことができ、その後、ウェハ及び蓋要素を含むアセンブリが加熱され、フィルムが下方に流れて開口部１５４に入る。別の例では、蒸着を用いて誘電体層を形成することができる。

さらに別の例では、ウェハ１００を誘電体堆積浴内に浸漬してコンフォーマル誘電体コーティング又は層１６０を形成することができる。電気泳動堆積法又は電解堆積法等の電気化学堆積法を用いてコンフォーマル誘電体コーティングを形成することができ、それにより、コンフォーマル誘電体コーティングは、アセンブリの露出した導電性面及び半導性面のみに堆積する。堆積中、半導体デバイスウェハは所望の電位で保持され、浴を異なる望ましい電位で保持するために、浴内に電極が浸漬される。そして、限定されないが裏面１１４、及び開口部１５４の壁１５５に沿う等、導電性又は半導性であるデバイスウェハの露出面に、及び犠牲材料、例えばポリシリコン若しくはタングステン等の領域の表面等に、電気化学的に堆積したコンフォーマル誘電体コーティング１６０を形成するために十分な時間、アセンブリは、適切な条件下で浴内に保持される。電気泳動堆積は、それによってコーティングされるべき表面と浴との間に十分に強力な電場が維持される限り発生する。電解堆積は、強力な電場がすでに存在しなくなった後でさえも継続させることができる。電気泳動的に堆積したコーティングは、その堆積物のパラメータ、例えば電圧、濃度等によって決まる所定の厚さに達した後に堆積を停止するという点で自己限定的である。電気泳動堆積は、アセンブリの導電性及び／又は半導性外面に連続的かつ均一な厚さのコンフォーマルコーティングを形成する。さらに、電気泳動堆積コーティングは、通常、その誘電（非導電）特性のために、存在する可能性がある既存の誘電体層の上に生じない。言い換えれば、電気泳動堆積法の特性は、その誘電特性が与えられると、誘電材料の層に十分な厚さがある場合、導体の上に重なる誘電体材料の層の上に生じないということである。通常、電気泳動堆積は、約１０ミクロンを超え数１０ミクロンまでの厚さの誘電体層の上では発生しない。

一実施形態では、コンフォーマル誘電体層１６０を、陰極エポキシ堆積前駆体から形成することができる。代替的に、ポリウレタン又はアクリル堆積前駆体を使用することができる。以下の表１に、種々の電気泳動コーティング前駆体組成及び供給業者を列挙する。

その後、図９に示すように、ポリマ層１６０に開口部１６４が形成されて、各開口部内からポリシリコン領域が露出する。一実施形態では、フォトリソグラフィを使用して、ポリマ層１６０における開口部１６４の範囲及び位置を画定することができる。別の実施形態では、レーザを使用して、開口部１６４の範囲及び位置を画定することができる。この時点で、各ポリシリコン領域１２０（図８）内のポリシリコンを、その中のポリシリコンをウェハ１４０の他の材料、すなわち誘電体層、例えば各ポリシリコン領域を包囲する酸化物層１２２等の無機誘電体に対して選択的にエッチングすること等により、除去することができる。ポリシリコンエッチングを、層１６２等の他の誘電材料、例えば単結晶半導体領域１００の主表面１１２とウェハの露出した表面１５０との間に堆積した酸化物又は他の材料に対して、選択的に行うこともできる。領域１２０における材料が、例えばタングステン等、多結晶半導体以外の材料である場合、タングステンを、誘電体層の開口部１６４を通して施されるエッチング又は他の処理により除去することができる。

その後、図１０に示すように、一実施形態では、金属１６６層を、開口部に、かつポリシリコン領域によって以前に占有されている場所に形成することができる。一例では、金属を、メッキプロセス等により、開口部内にかつウェハ１４０の裏面１１４上に堆積させることができ、その後、裏面１１４の上に重なる過剰な金属を除去することができる。実例として、金属層に、銅、ニッケル、アルミニウム又はそれらの組み合わせ等の金属を金属層内に含めることができる。金属、金属合金又は導電金属化合物の１つ又は複数の他の層を、誘電体層との接着のために触媒材料、シード層として、又は金属層と隣接する誘電体層との間のイオンの移動を回避するのに使用するため等、バリア金属層として設けることができる。幾つかの場合では、タングステン、チタン又は両方が、これらの追加の金属層のうちの幾つかの役割を果たすことができる。誘電体層１２２がそこからポリシリコンを除去した後に依然として適所にある状態で、ポリシリコン領域から除去された材料に取って代わる金属を、「導電性ビア」２２０と呼ぶことができる。ウェハの裏面１１４の平面の方向１４２における各導電性ビアの幅１６７は、実例として１０ミクロン未満である。

次いで、後続するメッキプロセスを用いて、図１１に示すように、ウェハの裏面１１４において露出している裏面コンタクト１６８、例えば導電性パッドを形成することができる。代替的に、開口部内に金属層１６６を形成するプロセス中、裏面の上に金属層が形成される場合、金属層を、裏面コンタクト１６８を形成するようにパターニングするか又は増強することができる。少なくとも開口部１５４内で導電性ビア２２０から離れる方向に延在し、コンタクト１６８に接続されている金属層１６６の部分を、「導電性相互接続」とみなすことができる。特に図１１Ａに示すように、各開口部１５４は、裏面１１４において露出している裏面コンタクト１６８に電気的に接続される単一金属層１６６を含むことができる。しかしながら、図１９、図２０及び図２１に関して後述するように、他の構成も可能である。

また図１２に示すように、任意選択的に、表面コンタクト１３８、例えばウェハの導電性金属パッドと接触して、そこに金属をメッキすること等により、再配線層（ＲＤＬ）１７０を形成することができる。任意選択的に、裏面コンタクト１６８と実質的に垂直に位置合わせされる（すなわち、垂直方向１７２に）ボンドパッド拡張部、トレース又は追加の導電性パッドを形成するように、ＲＤＬを形成することができる。こうした場合、１つのウェハ１４０Ａの表面導電性コンタクト１３８を別のウェハ１４０Ｂの裏面コンタクト１６８と電気的に接続することによって、マルチウェハアセンブリ１８０を形成することができる。一例では、コンタクト１３８、１６８を、ＲＤＬ１７０を介して、少なくともＲＤＬと裏面コンタクト１６８との間のボンディング層１７４に接合することができ、ボンディング層１７４は、ボンドメタル、例えば錫、はんだ、導電ペースト、異方性導電性接着剤又は他の導電性接合材料を含む。代替的に、他の例では、コンタクト１３８、１６８を、熱圧着法、拡散接着法又は他の技法等、別の接合技法によって互いに電気的に接続することができる。

図１４は、マルチウェハアセンブリ１８０（図１３）を、その中の超小型電子素子、例えば集積回路チップのダイシングレーンに沿って切断することにより、各ウェハ１４０Ａ、１４０Ｂ（図１３）の切断部分であるユニット１８４Ａ、１８４Ｂを含む積層された超小型電子ユニット１８２を形成することができる更なる段階を示している。この時点で、超小型電子ユニット１８２を、回路パネル１８６に、又は露出した表面コンタクト１３８又はＲＤＬ層１７０及びボンドメタル１８８を介して他の回路素子に、電気的に接合することができる。代替的に、超小型電子ユニット１８２を、ユニット１８４Ａの裏面コンタクト１６８及びそれらの間のボンドメタルによって、回路パネルに同様に接合することができる。

図１５に示すように、図８及び図９に対して上述したプロセスの変形形態では、フォトレジスト層又は他の材料等の材料の犠牲層１９０が、開口部１５４内及び裏面１１４上に施される。そして、犠牲層１９０に開口部が形成され、それがポリシリコン領域を露出させる。そして、例えば、他の材料、例えばエッチング液に露出している犠牲層１９０及び誘電体層１２２に対して選択的であるように、ポリシリコンをエッチングする等により、ポリシリコン領域の一部又はポリシリコン材料を、犠牲層１９０の開口部を通して完全に除去することができる。

その後、図１６に示すように、犠牲層１９０を、開口部１５４及び半導体層領域１４０の裏面１１４から除去することができ、その後、半導体領域１００の露出面の上に重なるように誘電体層１９２（図１７）を形成することができる。そして、処理は、図１０に関して上述したように金属層１６６の形成で再開する。

図１８は、上述した実施形態（図６〜図１１）の変形形態を示し、そこでは、裏面から延在している開口部は段状開口部であり、第１の開口部２０４が裏面１１４から表面に向かって延在し、次いで、第２の開口部２０６が、犠牲領域２２０を露出させるように第１の開口部内から表面に向かって延在している。一実施形態では、開口部の幾つかの態様と開口部に付随する誘電性構造体又は導電性構造体の態様を、２００８年２月２６日に出願された米国特許出願第１２／０７２，５０８号及び２０１０年５月２１日に出願された米国特許出願第１２／７８４，８４１号に記載されているようなものとすることができ、これらの出願の開示内容は、引用することにより本明細書の一部をなすものとする。一実施形態では、裏面１１４等における第１の開口部の最大幅２５８は、第２の開口部の最大幅２６０より大きい。さらに、最大幅２６０を、導電性ビアの最大幅２６２より大きくすることができ、それは、図１０に関して上に示し説明したように、領域２２０における除去されたポリシリコン材料を金属と置き換えた後にもたらされる。図１８に示すように、第１の開口部２０４を、第２の開口部２０６に向かう方向でもある表面に向かう方向に小さくなるように先細りにすることができる。第２の開口部２０６を、表面に向かう方向に小さくなるように先細りにすることも可能である。図１８にさらに示すように、第１の開口部の内側を覆う誘電体層２６４を、第２の開口部の内側を覆う誘電体層２６６と同じ層とすることも異なる層とすることもできる。実例として、はんだマスク２７０は、裏面１１４の一部の上に重なることができ、裏面コンタクト１６８は、はんだマスクの開口部２７２内に露出している。

図１９は、上述した実施形態（図６〜図１１）の別の変形形態を示し、そこでは、導電性相互接続２７４は、誘電体層２６４に沿ってかつ裏面１１４の上に延在しており、裏面１１４では、裏面コンタクト２６８と電気的に接続する。一実施形態では、裏面コンタクト２６８を、例えば、開口部２５４内の誘電体層２６４の露出面２７６、２７８の上にかつ裏面１１４の上に同時に形成される同じ金属層又は金属層のセットの一部として、導電性相互接続２７４と一体的に形成することができる。図１９に示すように、導電性相互接続は、開口部の第１の壁２５４Ａに沿って延在するが、開口部の第２の壁２５４Ｂに沿って延在していない。一実施形態では、導電性相互接続は、それが上に位置する開口部２５４の壁２５４Ａの輪郭に沿うことができる。一実施形態では、導電性相互接続２７４を、第１の開口部内に延在している唯一の導電性素子とすることができ、それは、そこに露出している単一の導電性ビアから、例えば第２の開口部２５６を通して延在することができる。

代替的に、図２０に示すように、導電性相互接続２７４及び他の導電性相互接続２７４を、相対的に大きい開口部２５４の内面の上に重なる複数の導電性トレースとして設けることができ、相対的に大きい開口部２５４には、複数の導電性ビア２２０が、直接、又はビアと第１の開口部との間の対応する第２の開口部を介して露出している。さらに、ウェハの超小型電子素子１０２は、内部に２つ以上の第１の開口部を有することができる。例えば、複数の導電性相互接続３７４（図２０）が、裏面から表面に向かって延在する別の第１の開口部３５４の１つ又は複数の内面に沿って延在することができ、導電性相互接続３７４は、裏面の上に重なる裏面コンタクト３６８と電気的に接続されている。図２０に示すように、導電性相互接続２７４は、導電性ビアと裏面コンタクトとの間の開口部の傾斜した壁を上がる方向に延在することができる。代替的に、相互接続２７４Ａ、２７４Ｂ等、導電性相互接続のうちの１つ又は複数は、部分的に傾斜した壁を上がり部分的に傾斜した壁に沿う方向である方向に延在することができる。１つの特定の実施形態では、導電性相互接続を、導電性素子、例えばトレースが本願と同一の譲受人が所有する米国特許出願第１２／８４２，６６９号に記載されているように形成されるような方法で形成することができ、その出願の開示内容は、引用することにより本明細書の一部をなすものとする。別の変形形態では、単一の開口部４５４（図２１）を設けることができ、そこから、導電性相互接続４７４が複数の方向に延在する。一例では、集積回路チップを、複数の導電性ビア４２０を有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップとすることができ、そこに、導電性相互接続４７４を、直接、又は例えば第２の開口部によって間接的に接続することができる。図２１に示すように、導電性相互接続４７４のうちの幾つかは、導電性ビア４２０から第１の方向４３０に延在することができ、他の導電性相互接続４７４は、導電性ビア４２０から第２の方向４３２に延在することができる。

図２２は、開口部５５４を充填する誘電材料の領域５９０の上に重なる導電性パッドとして設けられる、特定の変形形態を示す。この場合、裏面コンタクト５６８を、誘電体領域５９０を通って延在している穴（aperture）５９２を通って延在する金属ポストを介して、導電性ビアと接続することができる。１つの例示的な実施形態では、誘電体層５５８、導電性ビア５２０、及び第２の開口部内の金属層５５６を形成した後、第１の開口部を充填することにより、ポリマ材料の誘電体領域５９０が形成される。その後、レーザアブレーション、機械的フライス加工又は他の技法等により、誘電体領域に穴を形成することができる。そして、穴に金属層を形成することによりポスト５６６を形成することができる。

特定の実施形態では、穴は壁５７０を有することができ、それは、垂直方向５１０に、すなわち単結晶半導体領域１００の表面１１２に対して垂直の方向に延在している。こうした場合、そこに形成されたポスト５６６は、導電性ビア５２０と導電性コンタクト５６８が設けられる表面５９３との間を垂直方向５１０に延在する。こうした壁５７０は、開口部５５４の壁５５２とは異なる方向に、かつそれに対して鋭角５１２で延在している。別の実施形態では、穴の壁５７０は、垂直方向に延在しなくてもよく、しかしながら、開口部５５４の壁５５２が延在する方向に対して鋭角５１２に延在する。

一実施形態では、ポスト５６６を、中心開口部を有する中空管状構造体とすることができ、別の実施形態では、ポストを中実である、すなわち内部に開口部がないものとすることができる。ポストを形成した後、ポストの頂上に、裏面コンタクトとして導電性パッドを形成することができる。別の実施形態では、導電性パッドを省略することができる。こうした場合、ポストの露出端は、誘電体領域の表面５９３の上方に延在することができ、その露出端を表面５９３と同一平面上にすることができ、又は表面５９２の幾分か下方に凹状とすることができる。

図２３は、図１９に示す実施形態の変形形態を示し、そこでは、金属層を形成する前にポリシリコン領域６２０が除去されていない。むしろ、ポリシリコン領域６２０は、金属層６６８がそれと接触して形成されるときに適所に残され、金属層６６８は、誘電体層６６４の壁に沿って延在しかつ裏面コンタクト６７０と電気的に接続されている、導電性相互接続の少なくとも一部を形成する。上記実施形態（図１９）におけるように、裏面の上か又は第１の開口部内の誘電体層の上に重なる導電性相互接続の部分６７２を、裏面コンタクト６７０と一体的に形成することができる。上に示し説明した（図２０〜図２１）ものに類似する特定の実施形態では、複数の導電性相互接続は、それぞれのポリシリコン領域６２０に接続された複数の金属層６６８から、開口部の１つ又は複数の内面に沿って延在することができる。

特定の実施形態では、導電性相互接続を形成した後、開口部６５４に誘電体材料６８０を充填することができる。このように、誘電体材料６８０は、構造体の機械的強度を強化するのに役立つことができ、開口部６５４内のそれぞれの導電性相互接続間の絶縁を提供することもできる。

図２４に示すように、実施形態（図２２）の変形形態では、領域７２０からポリシリコンを除去した後、そこに、ポリシリコンの一部が依然として残る可能性がある。１つの場合では、残っているポリシリコンは、単結晶半導体領域１００の表面１１２に隣接する領域７２０の一部を充填することができる。そして、その上に形成された金属層７６８は、最初に形成された誘電体層７７０の壁内に含まれる体積内のポリシリコンと接触する。このように、表面１１２から最初のビアの残っているポリシリコン部分７２０を介して、かつ最初のポリシリコン部分を包囲している壁内に含まれる金属部分７２４を介して延在する、導電性構造体が設けられる。

図２５は、図１９に対して上に示し説明した実施形態の更なる変形形態を示し、そこでは、第２の開口部８５６内の金属層８６８が、半導体領域１００の第２の開口部の表面８７０の輪郭に沿う。特に示すように、金属層８６８は、第２の開口部８５６内の誘電体層８７２の内面を、少なくとも実質的に覆うことができ、かつ完全に覆うことができる。

図２６及び図２７を参照して、ここで、「ビアミドル（ｖｉａｍｉｄｄｌｅ）」製造プロセスを実施するために必要な更なる変形形態について説明する。ビアミドル製造プロセスは、能動回路素子９２４（図２６）を形成するために使用される高温処理が、導電性ビア９２０（図２７）を形成する前に行われるという点で、上述したビアファースト製造プロセスと異なっている。上述した実施形態におけるように、ビア９２０は、能動回路素子９２４が延在する深さＤ２の下の深さＤ１まで延在する。この実施形態の導電性ビア９２０は、通常、少なくとも能動回路素子９２４を形成するために使用される高温処理が完了した後に形成される。しかしながら、導電性ビア９２０を、ウェハの配線素子、例えば誘電体領域９３４内のウェハの１つ又は複数のメタライゼーションレベル内の配線を接続する金属配線９３６及びビア９３７を形成する前に、かつ、ウェハ９４０の外面９４２において露出している導電性コンタクト９３８、例えば導電性パッドを形成する前に形成することができる。ビア９２０が高温処理に耐える必要がないため、ビア９２０を、最終的な金属で形成することができる。一例では、ビア９２０は、ニッケル、銅又はアルミニウム等の金属を含むことができる。特定の実施形態では、ビア９２０をメッキによって形成することができる。別の例では、ビアは、タングステン又はチタンを含むことができ、例えばＰＶＤプロセス若しくはＣＶＤプロセス、又はそれらに組み合わせによって形成することができる。

図２７に示すように、導電性ビアは、誘電体層９３２の主面９３１の高さＨ１から、単結晶半導体領域１００の主表面９１２の上方に延在し、ビアは、通常は能動回路素子９２４が延在する深さＤ２の下方である深さＤ１まで延在している。

既存のビア中間構造体（図２７）を有するウェハ９４０を用いて、ここで、図５、図６、図７及び図８に対して上述したように処理を行うことができる。図９に関して、ここでは、誘電体層１６０に孔１６４を形成することができる。しかしながら、ビアミドルプロセスでは導電性ビア９２０が、電気抵抗がより高いポリシリコン等の犠牲材料の代りに金属から形成されるため、ビア９２０内の金属を除去する必要がない。したがって、ポリシリコン領域からポリシリコンを除去するステップが省略され、代りに、その後、構造体は金属被覆されて、図１０及び図１１に関して上に示し説明したように、導電性ビアに接続された導電性相互接続及び裏面コンタクトを形成する。図１２に関して上述したように表面ＲＤＬを形成するように処理を行うこともできる。処理を、図１３及び１４に関して、図１５〜図１７、図１８、図１９及び図２０、図１９及び図２１、図２２又は図２５に関して上述した特定の変形形態に従って行うことも可能である。特定の場合では、ビアミドル開始構造体の導電性ビア９２０内の金属を、銅、ニッケル若しくはアルミニウム又はそれらの組み合わせとすることができる。

特定の実施形態では、引用することにより本明細書の一部をなすものとする本明細書と同日に出願された以下の特許出願は、本明細書における開示に関連し、後述する構造及びプロセスに適用することができる、更なる詳細、プロセス及び構造を開示している。

ビア及びビア導電体は、同時係属の本願と同一の譲受人に譲渡された米国特許出願第１２／８４２，５８７号、同第１２／８４２，６１２号、同第１２／８４２，６６９号、同第１２／８４２，６９２号及び同第１２／８４２，７１７号に、かつ米国特許出願公開第２００８０２４６１３６号により詳細に開示されているもの等のプロセスによって形成することができ、それらの開示内容は、引用することにより本明細書の一部をなすものとする。

上述した構造体は、並外れた３次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組み合わせを、上述したような構造体に含めることができる。すなわち、（ｉ）プロセッサ及びプロセッサと使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の異なるタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム９００は、他の電子コンポーネント９０８及び９１０とともに上述したような構造体９０６を含む。説明した例では、コンポーネント９０８は半導体チップであり、コンポーネント９１０が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図２８には２つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体９０６を、例えば、図１４又は図１８〜図２７のいずれかに関連して上述したような超小型電子ユニット１８４Ａ又は積層された超小型電子アセンブリ１８２か、又は図１４を参照して説明したような複数のチップを組み込んだ構造体１８４Ａとすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体９０６並びにコンポーネント９０８及び９１０は、破線で概略的に示す共通ハウジング９０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル９０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体９０４を含み、それらのうちの１つのみを図２８に示す。しかしながら、これは単に例示的なものであり、電気的接続をもたらすあらゆる適当な構造を使用することができる。ハウジング９０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面９１０は、ハウジングの表面において露出している。構造体９０６が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ９１１又は他の光学デバイスもまた提供することができる。この場合もまた、図２８に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体としてみなされるシステムを含む他のシステムを作製することができる。

上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、特許請求の範囲によって規定される本発明を限定するものではなく例示するものとして受け取られるべきである。

（実施形態例）
［請求項１］
単結晶形態の半導体領域を備え、第１の方向に延在する表面と、該表面に隣接する能動回路素子と、前記表面から離れている裏面と、該裏面に向かって延在しかつ無機誘電体層によって前記半導体領域から絶縁されている導電性ビアと、前記裏面から部分的に前記半導体領域の厚さ方向に延在する開口部とを有し、該開口部及び前記導電性ビアは前記第１の方向においてそれぞれの幅を有し、前記開口部の幅は、該開口部が前記導電性ビアと接する場所における該導電性ビアの幅より大きい、超小型電子素子と、
前記導電性ビアに電気的に接続され、外部回路素子と電気的に接続するために前記裏面において露出している裏面コンタクトと、
を具備する、超小型電子ユニット。
［請求項２］
前記開口部内のポリマ誘電体と、前記裏面コンタクト及び前記導電性ビアと電気的に接続されかつ少なくとも前記開口部内に延在する導電性相互接続とを更に具備し、前記ポリマ誘電体が、前記導電性相互接続を前記半導体領域から分離する、請求項１に記載の超小型電子ユニット。
［請求項３］
前記導電性相互接続が前記開口部の輪郭に沿う、請求項２に記載の超小型電子ユニット。
［請求項４］
垂直方向が、前記表面と前記裏面との間の前記超小型電子素子の厚さの方向であり、前記導電性相互接続が、前記導電性ビアと前記裏面コンタクトとの間を第１の方向に延在し、前記第１の方向が少なくとも実質的に垂直である、請求項２に記載の超小型電子ユニット。
［請求項５］
前記ポリマ誘電体が前記第１の方向に延在する穴を含み、該穴に隣接する前記開口部の表面が、前記表面に向かって第２の方向に延在し、前記第２の方向が、前記第１の方向に対して鋭角に延在する、請求項４に記載の超小型電子ユニット。
［請求項６］
前記導電性ビアが金属を含む、請求項１に記載の超小型電子ユニット。
［請求項７］
前記金属が、タングステン、銅、ニッケル、チタン又はアルミニウムのうちの少なくとも１つを含む、請求項１に記載の超小型電子ユニット。
［請求項８］
前記導電性ビアの少なくとも一部が多結晶半導体を含む、請求項１に記載の超小型電子ユニット。
［請求項９］
前記超小型電子素子を外部回路素子に電気的に相互接続する、前記超小型電子素子の前記表面において露出している表面コンタクトを更に具備し、前記表面が前記第１の方向に対して横切る第２の方向に延在し、前記導電性ビアは前記表面に電気的に接続され、前記導電性ビアの少なくとも１つの端部が、前記第１の方向又は前記第２の方向のうちの少なくとも一方において前記表面コンタクトの端部を越えて配置されている、請求項１に記載の超小型電子ユニット。
［請求項１０］
前記導電性ビアの前記幅が１０ミクロン以下である、請求項１に記載の超小型電子ユニット。
［請求項１１］
前記開口部が前記裏面から延在する第１の開口部を含み、該第１の開口部が前記第１の方向において第１の幅を有し、第２の開口部が前記第１の開口部から前記表面に向かって延在し、前記第２の開口部が、前記第１の開口部及び前記第２の開口部が接する場所において前記第１の幅より小さい第２の幅を有し、前記導電性ビアが前記第２の開口部内で露出し、前記裏面コンタクトが、前記第１の開口部及び前記第２の開口部を介して前記導電性ビアに電気的に接続されている、請求項１に記載の超小型電子ユニット。
［請求項１２］
前記第２の幅が前記導電性ビアの前記幅より大きい、請求項１１に記載の超小型電子ユニット。
［請求項１３］
前記第２の開口部が、前記表面に向かう方向において小さくなるように先細りにされている、請求項１１に記載の超小型電子ユニット。
［請求項１４］
前記第１の開口部が、前記第２の開口部に向かう方向において小さくなるように先細りにされている、請求項１１に記載の超小型電子ユニット。
［請求項１５］
前記超小型電子素子が、前記開口部内に露出している複数の前記導電性ビアを含み、複数の前記裏面コンタクトが、前記開口部を介して前記導電性ビアに電気的に接続されている、請求項１に記載の超小型電子ユニット。
［請求項１６］
前記導電性ビアに電気的に接続され、前記裏面コンタクトに向かって前記開口部の少なくとも一面に沿って延在する複数の導電性トレースを更に具備する、請求項１５に記載の超小型電子ユニット。
［請求項１７］
前記複数の裏面コンタクトが前記開口部の上に重なり、前記超小型電子素子が、前記導電ビアから前記裏面コンタクトまで延在する複数の導電性相互接続を更に備える、請求項１５に記載の超小型電子ユニット。
［請求項１８］
垂直方向が、前記表面と前記裏面との間の前記超小型電子素子の厚さの方向であり、前記導電性相互接続が、前記導電性ビアと前記裏面コンタクトとの間を前記垂直方向に延在している、請求項１７に記載の超小型電子ユニット。
［請求項１９］
請求項１に記載の構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントとを具備するシステム。
［請求項２０］
ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントが前記ハウジングに取り付けられる、請求項１９に記載のシステム。
［請求項２１］
超小型電子ユニットを製造する方法であって、
表面と、該表面に隣接する能動回路素子と、前記表面から離れている裏面と、該裏面に向かって延在する犠牲材料を含む領域とを有する単結晶形態の半導体領域を備えた超小型電子素子を準備するステップと、
前記裏面から延在し前記領域を露出させる開口部を通して施される処理により、前記犠牲材料の少なくとも一部を除去するステップと、
前記除去された犠牲材料に少なくとも部分的に置き換わる導電性領域を形成するステップと、
前記導電性領域に電気的に接続され、かつ回路素子との電気的接続のために前記裏面において露出している裏面コンタクトを形成するステップと、
を含む、超小型電子ユニットを製造する方法。
［請求項２２］
前記犠牲材料は、多結晶半導体又はタングステンのうちの少なくとも一方を含む、請求項２１に記載の方法。
［請求項２３］
前記開口部を形成するステップが、前記裏面から前記表面に向かって延在する第１の開口部を形成するステップと、前記第１の開口部内に第１の層を形成するステップと、次いで、前記第１の層の開口部を通して前記半導体領域の材料を除去して、前記第１の開口部から前記表面に向かって延在する第２の開口部を形成するステップとを更に含む、請求項２１に記載の方法。
［請求項２４］
前記除去するステップが、前記第１の開口部及び前記第２の開口部を通して施される処理により、前記犠牲材料の前記少なくとも一部を除去する、請求項２３に記載の方法。
［請求項２５］
前記超小型電子素子が、前記半導体領域から前記犠牲材料領域を分離する誘電体領域を更に備え、前記犠牲材料が、多結晶半導体を含み、前記除去するステップは、前記多結晶半導体の少なくとも一部を除去し、前記導電性コンタクトを形成するステップが、少なくとも前記開口部内に前記導電性ビアから離れる方向に延在する導電性相互接続を形成するステップを含み、前記裏面コンタクトが前記導電性相互接続と電気的に接続される、請求項２１に記載の方法。
［請求項２６］
前記誘電体領域が無機誘電材料を含み、前記誘電体層を形成するステップが、前記開口部の少なくとも内面にポリマ材料を堆積させるステップを含む、請求項２５に記載の方法。
［請求項２７］
前記除去するステップが、前記誘電体領域に対して前記多結晶半導体材料を選択的に除去する、請求項２３に記載の方法。
［請求項２８］
前記ポリマ材料を電気化学的に堆積させる、請求項２６に記載の方法。
［請求項２９］
前記第１の層を形成するステップが、少なくとも前記第１の開口部の内面にポリマを電気化学的に堆積させることによって、前記第１の開口部の内側を覆う誘電体層を形成するステップを含む、請求項２３に記載の方法。
［請求項３０］
フォトリソグラフィを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項２３に記載の方法。
［請求項３１］
レーザを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項２３に記載の方法。
［請求項３２］
前記第１の層を除去するステップと、次いで、前記第１の開口部及び前記第２の開口部の内面に誘電体層を形成するステップと、次いで、前記裏面コンタクトを含む導電性構造体を形成するステップとを更に含み、前記導電性構造体が前記誘電体層によって前記半導体領域から絶縁される、請求項２３に記載の方法。
［請求項３３］
前記裏面コンタクトを形成するステップが、前記第２の開口部の少なくとも内面に誘電体層を形成するステップと、次いで、少なくとも前記第２の開口部を導電材料で充填するステップとを含む、請求項２３に記載の超小型電子ユニットを製造する方法。
［請求項３４］
前記裏面コンタクトを形成するステップが、前記第２の開口部内に第２の誘電体層を形成するステップと、次いで、前記第２の誘電体層の表面に金属層を堆積させるステップとを含み、前記金属層が少なくとも前記第２の開口部の輪郭に沿う、請求項２３に記載の超小型電子ユニットを製造する方法。
［請求項３５］
超小型電子ユニットを製造する方法であって、
第１の方向に延在する表面と、該表面に隣接する能動回路素子と、前記表面において露出している表面導電性コンタクトと、前記表面から離れている裏面と、該裏面に向かって延在している金属を含む導電性ビアとを有する単結晶形態の半導体領域を備えた超小型電子素子を準備するステップであって、該導電性ビアが、前記表面の方向において前記表面導電性コンタクトの端部を越えてずれている端部を有するステップと、
前記裏面から延在し、前記導電性ビアを露出させる開口部を形成するステップと、
前記導電性ビアに電気的に接続され、かつ回路素子との電気的接続のために前記裏面において露出している裏面コンタクトを形成するステップと、
を含む、超小型電子ユニットを製造する方法。
［請求項３６］
前記開口部を形成するステップが、前記裏面から前記表面に向かって延在する第１の開口部を形成するステップと、前記第１の開口部内に第１の層を形成するステップと、次いで、前記第１の層の開口部を通して前記半導体領域の材料を除去して、前記第１の開口部から前記表面に向かって延在する第２の開口部を形成するステップとを更に含む、請求項３５に記載の方法。
［請求項３７］
前記裏面コンタクトを形成する前に、前記開口部の少なくとも内面にポリマ材料を堆積させて、誘電体層を形成するステップを更に含む、請求項３５に記載の方法。
［請求項３８］
前記ポリマ材料を電気化学的に堆積させる、請求項３７に記載の方法。
［請求項３９］
前記第１の層を形成するステップが、少なくとも前記第１の開口部の内面にポリマを電気化学的に堆積させることによって、前記第１の開口部の内側を覆う誘電体層を形成するステップを含む、請求項３６に記載の方法。
［請求項４０］
フォトリソグラフィを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項３６に記載の方法。
［請求項４１］
レーザを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項３６に記載の方法。
［請求項４２］
前記第１の層を除去するステップと、次いで、前記第１の開口部及び前記第２の開口部の内面に誘電体層を形成するステップと、次いで、前記裏面コンタクトを含む導電性構造体を形成するステップとを更に含み、前記導電性構造体が前記誘電体層によって前記半導体領域から絶縁される、請求項３６に記載の方法。
［請求項４３］
前記裏面コンタクトを形成するステップが、前記第２の開口部の少なくとも内面に誘電体層を形成するステップと、次いで、少なくとも前記第２の開口部を導電材料で充填するステップとを含む、請求項３６に記載の超小型電子ユニットを製造する方法。
［請求項４４］
前記裏面コンタクトを形成するステップが、前記第２の開口部内に第２の誘電体層を形成するステップと、次いで、前記第２の誘電体層の表面に金属層を堆積させるステップとを含み、前記金属層が少なくとも前記第２の開口部の輪郭に沿う、請求項３６に記載の超小型電子ユニットを製造する方法。

Claims

超小型電子ユニットを製造する方法であって、
単結晶形態の半導体領域を備える超小型電子素子を準備するステップであって、前記超小型電子素子が、表面と、該表面からから離れている裏面と、該表面において露出している表面コンタクトと、単結晶半導体領域表面に隣接する能動回路素子と、前記裏面に向かって延在し、前記単結晶半導体領域から絶縁されている、トレンチに配置された多結晶半導体材料の領域と、完全に前記超小型電子素子の前記表面と前記裏面との間に配置されたビアとを有し、前記表面コンタクトが、前記多結晶半導体材料の領域と前記ビアを介して電気的に接続されるステップと、
前記裏面から部分的に前記単結晶半導体領域の厚さ方向に延在し前記多結晶半導体材料の領域を露出させる開口部を形成するステップと、
前記開口部を通して前記多結晶半導体材料の少なくとも一部を除去するステップと、
前記除去された多結晶半導体材料に少なくとも部分的に置き換わる導電性領域を形成するステップと、
前記導電性領域に電気的に接続され、かつ回路素子との電気的接続のために前記裏面において露出している裏面コンタクトを形成するステップと
を含む超小型電子ユニットを製造する方法。
前記開口部を形成するステップが、前記裏面から前記表面に向かって延在する第１の開口部を形成するステップと、前記第１の開口部内に第１の層を形成するステップと、次いで、前記第１の層の開口部を通して前記多結晶半導体領域の材料を除去して、前記第１の開口部から前記表面に向かって延在する第２の開口部を形成するステップとを含み、前記除去するステップが、前記第１の開口部及び前記第２の開口部を通して施される処理によって行われる、請求項１に記載の方法。
前記超小型電子素子が、前記単結晶半導体領域から前記多結晶半導体材料の領域を分離する誘電体領域をさらに含み、前記裏面コンタクトを形成するステップが、少なくとも前記開口部内に前記導電性領域から離れる方向に延在する導電性相互接続を形成するステップを含み、前記裏面コンタクトが前記導電性相互接続と電気的に接続される、請求項１に記載の方法。
前記誘電体領域が無機誘電材料を含み、前記第１の層を形成するステップが、前記開口部の少なくとも内面にポリマ材料を堆積させるステップを含む、請求項３に記載の方法。
前記除去するステップが、前記誘電体領域に対して前記多結晶半導体材料を選択的に除去する、請求項３に記載の方法。
前記ポリマ材料を電気化学的に堆積させる、請求項４に記載の方法。
前記第１の層を形成するステップが、少なくとも前記第１の開口部の内面にポリマを電気化学的に堆積させることによって、前記第１の開口部の内側を覆う誘電体層を形成するステップを含む、請求項２に記載の方法。
フォトリソグラフィを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項２に記載の方法。
レーザーを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項２に記載の方法。
前記第１の層を除去するステップと、次いで、前記第１の開口部及び前記第２の開口部の内面に誘電体層を形成するステップと、次いで、前記裏面コンタクトを含む導電性構造体を形成するステップとを更に含み、前記導電性構造体が前記誘電体層によって前記単結晶半導体領域から絶縁される、請求項２に記載の方法。
前記裏面コンタクトを形成するステップが、前記第２の開口部の少なくとも内面に誘電体層を形成するステップと、次いで、少なくとも前記第２の開口部を導電材料で充填するステップとを含む、請求項２に記載の超小型電子ユニットを製造する方法。
前記裏面コンタクトを形成するステップが、前記第２の開口部内に第２の誘電体層を形成するステップと、次いで、前記第２の誘電体層の表面に金属層を堆積させるステップとを含み、前記金属層が少なくとも前記第２の開口部の輪郭に沿う、請求項２に記載の超小型電子ユニットを製造する方法。
超小型電子ユニットを製造する方法であって、
単結晶形態の半導体領域を備える超小型電子素子を準備するステップであって、前記超小型電子素子が、表面と、該表面からから離れている裏面と、該表面において露出している表面コンタクトと、単結晶半導体領域表面に隣接する能動回路素子と、前記裏面に向かって延在する、トレンチに配置されたタングステン材料の領域であって、前記タングステン材料の領域が前記半導体領域から誘電体材料によって絶縁されているタングステン材料の領域と、完全に前記超小型電子素子の前記表面と前記裏面との間に配置されたビアとを有し、前記表面コンタクトが、前記タングステン材料の領域と前記ビアを介して電気的に接続されるステップと、
前記裏面から部分的に前記単結晶半導体領域の厚さ方向に延在し前記タングステン材料の領域を露出させる開口部を形成するステップと、
前記開口部を通して前記タングステン材料の領域の少なくとも一部を前記誘電体材料に対して選択的に除去するステップと、
前記除去されたタングステン材料に少なくとも部分的に置き換わる導電性領域を形成するステップと、
前記導電性領域に電気的に接続され、かつ回路素子との電気的接続のために前記裏面において露出している裏面コンタクトを形成するステップと
を含む超小型電子ユニットを製造する方法。
前記開口部を形成するステップが、前記裏面から前記表面に向かって延在する第１の開口部を形成するステップと、前記第１の開口部内に第１の層を形成するステップと、次いで、前記第１の層の開口部を通して前記タングステン領域の材料を除去して、前記第１の開口部から前記表面に向かって延在する第２の開口部を形成するステップとを含み、前記除去するステップが、前記第１の開口部及び前記第２の開口部を通して行われる、請求項１３に記載の方法。
前記超小型電子素子が、前記半導体領域から前記タングステン材料の領域を分離する誘電体領域をさらに含み、前記裏面コンタクトを形成するステップが、少なくとも前記開口部内に前記導電性領域から離れる方向に延在する導電性相互接続を形成するステップを含み、前記裏面コンタクトが前記導電性相互接続と電気的に接続される、請求項１３に記載の方法。
前記誘電体領域が無機誘電材料を含み、前記第１の層を形成するステップが、前記開口部の少なくとも内面にポリマ材料を堆積させるステップを含む、請求項１５に記載の方法。
前記除去するステップが、前記誘電体領域に対して前記タングステン材料を選択的に除去する、請求項１４に記載の方法。
前記ポリマ材料を電気化学的に堆積させる、請求項１６に記載の方法。
前記第１の層を形成するステップが、少なくとも前記第１の開口部の内面にポリマを電気化学的に堆積させることによって、前記第１の開口部の内側を覆う誘電体層を形成するステップを含む、請求項１４に記載の方法。
フォトリソグラフィを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項１４に記載の方法。
レーザーを用いて、前記第１の層における前記開口部の範囲及び位置を画定するステップを更に含む、請求項１４に記載の方法。
前記第１の層を除去するステップと、次いで、前記第１の開口部及び前記第２の開口部の内面に誘電体層を形成するステップと、次いで、前記裏面コンタクトを含む導電性構造体を形成するステップとを更に含み、前記導電性構造体が前記誘電体層によって前記半導体領域から絶縁される、請求項１４に記載の方法。
前記裏面コンタクトを形成するステップが、前記第２の開口部の少なくとも内面に誘電体層を形成するステップと、次いで、少なくとも前記第２の開口部を導電材料で充填するステップとを含む、請求項１４に記載の超小型電子ユニットを製造する方法。
前記裏面コンタクトを形成するステップが、前記第２の開口部内に第２の誘電体層を形成するステップと、次いで、前記第２の誘電体層の表面に金属層を堆積させるステップとを含み、前記金属層が少なくとも前記第２の開口部の輪郭に沿う、請求項１４に記載の超小型電子ユニットを製造する方法。