JP5809442B2

JP5809442B2 - 表示装置

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Publication number: JP5809442B2
Application number: JP2011109278A
Authority: JP
Inventors: 敦司梅崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-05-20
Filing date: 2011-05-16
Publication date: 2015-11-10
Anticipated expiration: 2031-05-16
Also published as: JP2012003251A; US20110285755A1; US8698852B2

Description

開示する発明の技術分野は、液晶表示装置又は電気泳動表示装置等の表示装置、及びその駆動方法に関する。

近年、電子書籍等の表示装置の開発が活発に進められている。特に、メモリ性を有する表示素子を用いて、画像を表示する技術は、消費電力の削減に大きく貢献するため、活発に開発が進められている。

特許文献１には、アクティブマトリクス型の電気泳動表示装置が開示されている。特許文献１の表示装置は、画像を形成する期間と、画像を保持する期間と、を有する。画像を形成する期間では、複数の画素のそれぞれに信号を入力し、複数の画素のそれぞれにおいて表示素子の階調を制御することにより、画像を形成する。画素に信号を入力するタイミングの制御は、走査線に信号を入力することにより、画素が有するトランジスタのオンとオフとを制御することにより行われる。また、画像を保持する期間では、複数の画素のそれぞれにコモン電圧を入力し、表示素子の電界を取り去ることによって、画像を形成する期間において形成した画像を保持する。また、複数の画素のそれぞれにコモン電圧を入力した後は、再び画像を形成するまでは、画素が有するトランジスタは、オフのままである。

特開２００４−１０２０５５号公報

しかしながら、従来の技術では、画像を保持する期間において、画素が有するトランジスタをオフにするために走査線に入力する信号は、画像を形成する期間と同じ信号であった。そのため、画像を保持する期間において、トランジスタには大きな電圧が印加され続け、トランジスタが劣化するといった問題があった。また、画像を保持する期間において、トランジスタのオフ電流によって、表示素子に印加される電圧が変化していた。そのため、表示素子に電界が生じてしまい、表示素子の階調が変化していた。よって、長時間画像を保持できないといった問題があった。

上記課題を鑑み、本発明の一態様は、画像を保持する期間において、トランジスタに印加される電圧を小さくすることを課題の一とする。また、本発明の一態様は、トランジスタの劣化を抑制することを課題の一とする。また、トランジスタのオフ電流を小さくすることを課題の一とする。また、画像を保持することができる時間を長くすることを課題の一とする。また、これらの課題のいずれか一を解決する表示装置を提供することを課題の一とする。なお、本発明の一態様は、上記課題の少なくとも一を課題とする。

本発明の一態様は、画素電極とコモン電極とに挟持された表示素子と、第１の端子がソース信号線と電気的に接続され、第２の端子が画素電極と電気的に接続され、ゲートがゲート信号線と電気的に接続されるトランジスタと、を有する表示装置の駆動方法であって、第１の期間と第２の期間と第３の期間とを有する表示装置の駆動方法である。第１の期間は、ゲート信号線に第１の電位を与えトランジスタをオンにし、第１の信号を画素電極にソース信号線を介して入力する期間と、ゲート信号線に第２の電位を与えトランジスタをオフにする期間と、を有する。第２の期間は、ゲート信号線に第１の電位を与えトランジスタをオンにし、第２の信号を画素電極にソース信号線を介して入力する期間と、ゲート信号線に第２の電位を与えトランジスタをオフにする期間と、を有する。第３の期間は、ゲート信号線に第３の電位を与えトランジスタをオフにする期間を有する。そして、第３の電位と第２の信号の電位との電位差の絶対値を、第２の電位と第２の信号の電位との電位差の絶対値よりも小さくする。

本発明の一態様は、画素電極とコモン電極とに挟持された表示素子と、第１の端子がソース信号線と電気的に接続され、第２の端子が画素電極と電気的に接続され、ゲートがゲート信号線と電気的に接続されるトランジスタと、を有する表示装置の駆動方法であって、第１の期間と第２の期間と第３の期間とを有する表示装置の駆動方法である。第１の期間は、ゲート信号線に第１の電位を与えトランジスタをオンにし、第１の信号を画素電極にソース信号線を介して入力する期間と、ゲート信号線に第２の電位を与えトランジスタをオフにする期間と、を有する。第２の期間は、ゲート信号線に第１の電位を与えトランジスタをオンにし、第２の信号を画素電極にソース信号線を介して入力する期間と、ゲート信号線に第２の電位を与えトランジスタをオフにする期間と、を有する。第３の期間は、ゲート信号線に第３の電位を与えトランジスタをオフにする期間を有する。そして、第３の電位を、第２の電位よりも高く、且つ第１の電位よりも低い電位とする。

本発明の一態様である表示装置の駆動方法において、第１の信号は、コモン電極の電位よりも高い第４の電位と、コモン電極の電位よりも低い第５の電位と、第４の電位よりも低く、第５の電位よりも高い第６の電位との３値でもよい。

本発明の一態様である表示装置の駆動方法において、第２の信号は、表示素子の階調を保持する機能を有する信号でもよい。

本発明の一態様である表示装置の駆動方法において、トランジスタは、酸化物半導体を用いたトランジスタでもよい。

本発明の一態様は、画素電極とコモン電極とに挟持された表示素子と、第１の端子がソース信号線と電気的に接続され、第２の端子が画素電極と電気的に接続され、ゲートがゲート信号線と電気的に接続されるトランジスタと、を有する画素と、ゲートドライバ回路と、ソースドライバ回路と、を有する表示装置である。ゲートドライバ回路は、第１の期間及び第２の期間において、ゲート信号線に第１の電位と第２の電位とを選択的に与え、且つ第３の期間において、ゲート信号線に第３の電位を与える機能を有する。ソースドライバ回路は、第１の期間において、ソース信号線に第１の信号を出力し、且つ第２の期間において、ソース信号線に第２の信号を出力する機能を有する。第１の電位は、トランジスタをオフにするための電位である。第２の電位は、トランジスタをオンにするための電位である。第３の電位は、トランジスタをオフにするための電位である。そして、第３の電位と第２の信号の電位との電位差の絶対値は、第２の電位と第２の信号の電位との電位差の絶対値よりも、小さくしてもよい。

本発明の一態様は、画素電極とコモン電極とに挟持された表示素子と、第１の端子がソース信号線と電気的に接続され、第２の端子が画素電極と電気的に接続され、ゲートがゲート信号線と電気的に接続されるトランジスタと、を有する画素と、ゲートドライバ回路と、ソースドライバ回路と、を有する表示装置である。ゲートドライバ回路は、第１の期間及び第２の期間において、ゲート信号線に第１の電位と第２の電位とを選択的に与え、且つ第３の期間において、ゲート信号線に第３の電位を与える機能を有する。ソースドライバ回路は、第１の期間において、ソース信号線に第１の信号を出力し、且つ第２の期間において、ソース信号線に第２の信号を出力する機能を有する。第１の電位は、トランジスタをオフにするための電位である。第２の電位は、トランジスタをオンにするための電位である。第３の電位は、トランジスタをオフにするための電位である。そして、第３の電位を第２の電位よりも高く、第１の電位よりも低い電位とする。

本発明の一態様である表示装置において、第１の信号は、コモン電極の電位よりも高い第４の電位と、コモン電極の電位よりも低い第５の電位と、第４の電位よりも低く、第５の電位よりも高い第６の電位との３値でもよい。

本発明の一態様である表示装置において、第２の信号は、表示素子の階調を保持する機能を有する信号でもよい。

本発明の一態様である表示装置において、トランジスタは、酸化物半導体を用いたトランジスタでもよい。

本発明の一態様は、画像を保持する期間において、トランジスタに印加する電圧を小さくすることができる。また、本発明の一態様は、トランジスタの劣化を抑制することができる。また、本発明の一態様は、トランジスタのオフ電流を小さくすることができる。また、本発明の一態様は、画像を保持する時間を長くすることができる。

本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の表示装置を説明するための図。本発明の一態様の電子機器を説明するための図。本発明の一態様の電子機器を説明するための図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

なお、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、開示する発明の一態様である表示装置及びその駆動方法について説明する。

まず、本実施の形態の表示装置の構成例について、図１を参照して説明する。図１に示す表示装置は、表示部１０（画素部ともいう）と、走査線駆動回路１１及び信号線駆動回路１２等の駆動回路とを有する。表示部１０には、複数の画素１００がマトリクス状に配列される。

表示部１０には、ｎ（ｎは自然数）本のゲート信号線１１１（ゲート信号線１１１＿１乃至ゲート信号線１１１＿ｎと示す）が走査線駆動回路１１からＸ方向に延伸して設けられる。さらに、表示部１０には、ｍ（ｍは自然数）本のソース信号線１１２（ソース信号線１１２＿１乃至ソース信号線１１２＿ｍと示す）が信号線駆動回路１２からＹ方向に延伸して設けられる。そして、ｎ本のゲート信号線１１１とｍ本のソース信号線１１２との交差領域には、各々、画素１００が設けられる。すなわち、複数の画素１００は、ｎ行×ｍ列のマトリクス状に配列される。なお、ゲート信号線１１１は、走査線駆動回路１１の出力信号（例えばゲート信号）を伝達する機能を有する配線であり、配線又は信号線ともいう。また、ソース信号線１１２は、信号線駆動回路１２の出力信号（例えば映像信号）を伝達する機能を有する配線であり、配線又は信号線ともいう。

走査線駆動回路１１は、各行を選択するタイミングを制御する機能を有する回路であり、駆動回路又はゲートドライバ回路ともいう。各行を選択するタイミングの制御は、走査線駆動回路１１がｎ本のゲート信号線１１１のそれぞれにゲート信号（走査信号ともいう）を出力することにより行われる。

信号線駆動回路１２は、各行が選択される毎に、ｍ本のソース信号線１１２のそれぞれに信号を出力する機能を有する回路であり、駆動回路又はソースドライバ回路ともいう。

なお、表示部１０には、画素１００の構成に応じて、ゲート信号線１１１及びソース信号線１１２の他にも様々な配線を設けてもよい。表示部１０に設けることが可能な配線としては、容量線、電源線、信号線及び／又はゲート信号線１１１とは異なるゲート信号線などがある。

なお、表示部１０には、ダミー画素及びダミー配線（例えばダミーのゲート信号線、ダミーのソース信号線など）を設けてもよい。ダミー画素及びダミー配線を設ける場合は、複数の画素１００がマトリクス状に配列される部分の周辺にダミー画素及びダミー配線を設けるとよい。こうすれば、表示不良を低減することができる。

なお、複数の画素１００と、駆動回路又はその一部とを同じ基板に形成してもよい。特に、走査線駆動回路１１は、信号線駆動回路１２と比較して駆動周波数が低いため、複数の画素１００と同じ基板に形成することが容易である。こうすれば、外部回路（複数の画素１００とは異なる基板に形成される回路）の数を減らすことができるため、製造コストの削減を図ることができる。また、複数の画素１００が形成される基板と、外部回路が形成される基板との接続点数が減るので、歩留まりの向上及び／又は信頼性の向上を図ることができる。

次に、本実施の形態の表示装置が有する画素１００の回路構成の例について、図２（Ａ）を参照して説明する。図２（Ａ）に示す画素１００は、トランジスタ１０１と、表示素子１０２と、容量素子１０３とを有する。表示素子１０２は、コモン電極１２１と画素電極１２２（電極ともいう）とに挟持されている。トランジスタ１０１の第１の端子（ソース電極とドレイン電極との一方）は、ソース信号線１１２と電気的に接続される。トランジスタ１０１の第２の端子（ソース電極とドレイン電極との他方）は、画素電極１２２と電気的に接続される。トランジスタ１０１のゲートは、ゲート信号線１１１と電気的に接続される。容量素子１０３の第１の電極は、容量線１１３と電気的に接続される。容量素子１０３の第２の電極は、画素電極１２２と電気的に接続される。

容量線１１３は、全ての画素１００の容量素子１０３の第１の電極と電気的に接続されている。容量線１１３は、所定の電圧が供給される配線であり、配線又は電源線ともいう。容量線１１３に供給される電圧は、コモン電極１２１に供給される電圧と同じ電圧、又はコモン電極１２１に供給される電圧と同じ値の電圧であることが好適である。こうすれば、表示装置に供給する電源電圧の種類を少なくすることができる。なお、容量線１１３とコモン電極１２１とは電気的に接続されていてもよい。

コモン電極１２１は、全ての画素１００の表示素子１０２において共通の電極であり、電極、対向電極、共通電極又は陰極ともいう。コモン電極１２１の電位の制御は、コモン電極１２１に所定の電圧（コモン電圧ともいう）が供給されることにより行われる。

なお、コモン電極１２１に供給する電圧を変動させてもよい。こうすれば、映像信号の振幅電圧を小さくすることができるので、消費電力の削減を図ることができる。特に、メモリ性を有する表示素子は、ＴＮ液晶などの一般的な表示素子と比較して駆動電圧が大きいため、トランジスタに印加される電圧が大きくなり、トランジスタの劣化が大きくなってしまう。これに対し、前述したように、コモン電極１２１に供給する電圧を変動させ、映像信号の振幅電圧を小さくすることにより、トランジスタに印加される電圧を小さくすることができる。その結果、トランジスタの劣化を抑制することができる。

なお、コモン電極１２１に供給される電圧を変動させる場合は、容量線１１３に供給される電圧も同時に変動させてもよい。つまり、コモン電極１２１と容量線１１３とを同じ又はおおむね同じ電位としてもよい。こうすれば、コモン電極１２１に供給される電圧が変動しても、同時に画素電極１２２の電位も変動するので、表示素子１０２に印加される電圧を保つことができる。その結果、表示素子１０２の階調を維持することができる。

トランジスタ１０１は、ソース信号線１１２と画素電極１２２との導通状態を制御する機能を有するスイッチであり、選択用トランジスタともいう。トランジスタ１０１は、Ｎチャネル型トランジスタでもよいし、Ｐチャネル型トランジスタでもよい。また、トランジスタ１０１としては、非晶質シリコン、微結晶シリコン、多結晶シリコン若しくは酸化物半導体を有するトランジスタ、又は有機トランジスタなど、様々なトランジスタを用いることができる。特に、トランジスタ１０１として、非晶質シリコン、微結晶シリコン又は酸化物半導体を有するトランジスタを用いる場合、多結晶シリコンを有するトランジスタを用いた場合と比較して、製造工程の削減を図ることができる。したがって、製造コストの削減、歩留まりの向上及び／又は信頼性の向上を図ることができる。また、トランジスタ１０１として、酸化物半導体を有するトランジスタを用いる場合、トランジスタ１０１のオフ電流を小さくすることができる。その結果、容量素子１０３を省略又は縮小することができる。また、トランジスタ１０１として、酸化物半導体を有するトランジスタを用いる場合、トランジスタ１０１の耐圧の向上を図ることができる。特に、表示素子１０２として電気泳動素子等のメモリ性を有する表示素子を用いる場合、表示素子１０２の駆動電圧が大きくなるため、トランジスタ１０１の耐圧の向上は、大きな利点となる。

容量素子１０３は、画素電極１２２の電位を一定に保つ機能を有する容量素子であり、保持容量ともいう。具体的には、容量素子１０３は、容量線１１３と画素電極１２２との電位差、又はこの電位差に応じた電荷を保存する。画素１００に容量素子１０３を設けることにより、画素電極１２２の電位を一定に保つことができ、表示品位の向上を図ることができる。あるいは、画像を保持することが可能な時間を長くすることができる。あるいは、容量線１１３の電位を変動させて、画素電極１２２の電位を制御することができる。

なお、容量素子１０３の第１の電極を別の行（例えば１つ前の行）のゲート信号線１１１と接続してもよい。こうすれば、容量線１１３を省略することができ、開口率の向上を図ることができる。

なお、画素電極１２２の電位を一定に保つことができれば、容量素子１０３及び容量線１１３を省略してもよい。こうすれば、開口率の向上を図ることができる。

表示素子１０２は、メモリ性を有する表示素子である。表示素子１０２としては、マイクロカプセル型電気泳動方式を用いた表示素子（電気泳動素子又はマイクロカプセル型電気泳動素子ともいう）、マイクロカップ型電気泳動方式を用いた表示素子（電気泳動素子又はマイクロカップ型電気泳動素子ともいう）、水平移動型電気泳動方式を用いた表示素子、垂直移動型電気泳動方式を用いた表示素子、ツイストボール方式を用いた表示素子、粉体移動方式を用いた表示素子、電子粉流体方式を用いた表示素子、コレステリック液晶素子、カイラルネマチック液晶、反強誘電性液晶、高分子分散型液晶、帯電トナー、エレクトロウェッティング方式を用いた表示素子、エレクトロクロミズム方式を用いた表示素子、エレクトロデポジション方式を用いた表示素子などがある。

次に、表示素子１０２としてマイクロカプセル型電気泳動素子を用いた場合の画素１００の断面構造の例について、図２（Ｂ）を参照して説明する。表示素子１０２は、コモン電極１２１と画素電極１２２との間に、複数のマイクロカプセル１２３が配置された構成である。複数のマイクロカプセル１２３のそれぞれは、樹脂１２４により固定される。樹脂１２４は、バインダとしての機能を有し、透光性を有する。ただし、コモン電極１２１と画素電極１２２と複数のマイクロカプセル１２３とによって形成される空間には、空気又は不活性ガスなどの気体を充填してもよい。この場合、コモン電極１２１と画素電極１２２の一方又は双方に、粘着剤又は接着剤等を含む層を形成して、複数のマイクロカプセル１２３を固定するとよい。

複数のマイクロカプセル１２３のそれぞれは、膜１２５と、正と負の一方に帯電した白色粒子１２６と、正と負の他方に帯電した黒色粒子１２７と、透光性を有する分散液１２８と、を有する。白色粒子１２６と黒色粒子１２７と分散液１２８とは、膜１２５の中に封入される。なお、カラー表示を行うために、膜１２５に封入される粒子を、青、緑又は赤などに着色してもよい。あるいは、分散液１２８を、青、緑又は赤などに着色しても、カラー表示を行うことができる。あるいは、膜１２５に封入される粒子と、分散液１２８との双方を、青、緑又は赤などに着色しても、カラー表示を行うことができる。なお、膜１２５の中には、１種類の粒子又は３種類以上の粒子を封入してもよい。

上記のような表示素子１０２では、コモン電極１２１と画素電極１２２との間に電位差が生じると、白色粒子１２６及び黒色粒子１２７が移動する。この粒子の移動を利用して、表示素子１０２の階調を制御する。例えば、コモン電極１２１側から見た場合、コモン電極１２１の付近に白色粒子１２６が移動すると、表示素子１０２の階調は高く（例えば白）なる。逆に、コモン電極１２１の付近に黒色粒子１２７が移動すると、表示素子１０２の階調は低く（例えば黒）なる。

一方で、コモン電極１２１と画素電極１２２とが同じ電位若しくはおおむね同じ電位、又はコモン電極１２１と画素電極１２２との電位差の絶対値が表示素子１０２の閾値電圧の絶対値以下になると、白色粒子１２６と黒色粒子１２７の移動は止まる。これを利用して、表示素子１０２の階調を維持することができる。例えば、コモン電極１２１側から見た場合、コモン電極１２１の付近に白色粒子１２６が集まっている状態のときに、白色粒子１２６と黒色粒子１２７の移動を止めることにより、表示素子１０２を高い階調に維持することができる。逆に、コモン電極１２１の付近に黒色粒子１２７が集まっている状態のときに、白色粒子１２６と黒色粒子１２７の移動を止めることにより、表示素子１０２を低い階調に維持することができる。

次に、本実施の形態の表示装置の駆動方法について、図３を参照して説明する。図３は、本実施の形態の表示装置のタイミングチャートの例を示す。本実施の形態の表示装置は、期間Ｔａと期間Ｔｂと期間Ｔｃとの３つの期間に分けて説明することができる。

なお、便宜上、図３では、トランジスタ１０１はＮチャネル型トランジスタとして説明する。また、便宜上、図３では、コモン電極１２１の電位は一定であり、その電位をＶｃｏｍと示す。

期間Ｔａは、表示部１０に画像の表示又は形成（画像の書き換え、画像の更新ともいう）を行う期間である。画像の表示又は形成は、複数の画素１００のそれぞれに画像情報に応じた映像信号（第１の信号ともいう）を入力し、表示素子１０２の階調を制御することにより行われる。

期間Ｔａにおいて、走査線駆動回路１１は、１行目からｎ行目までを１行ずつ順番に選択する。期間Ｔａでは、走査線駆動回路１１は、選択する行のゲート信号線１１１に電位ＶＧＨ（第１の電位ともいう）を与えることにより、選択する行のゲート信号線１１１の電位を電位ＶＧＨに設定する。また、走査線駆動回路１１は、選択しない行のゲート信号線１１１に電位ＶＧＬ１（第２の電位ともいう）を与えることにより、選択しない行のゲート信号線１１１の電位を電位ＶＧＬ１に設定する。電位ＶＧＨは、映像信号の最大値よりも高い電位であり、電位ＶＧＬ１は、映像信号の最小値よりも低い電位である。よって、選択された行の画素１００のそれぞれにおいて、トランジスタ１０１がオンになり、ソース信号線１１２と画素電極１２２とが導通状態になる。また、選択されない行の画素１００のそれぞれにおいて、トランジスタ１０１がオフになり、ソース信号線１１２と画素電極１２２とが非導通状態になる。そして、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに映像信号を出力している。そのため、選択された行の画素１００のそれぞれにおいて、映像信号がソース信号線１１２を介して画素１００に入力される。そして、容量素子１０３には映像信号に応じた電圧が保持され、表示素子１０２には映像信号に応じた電圧が印加される。その結果、表示素子１０２の階調は、映像信号に応じて変化する。以上のようにして、１行目からｎ行目までを選択することにより、複数の画素１００のそれぞれに映像信号を入力することができる。そして、複数の画素１００のそれぞれにおいて、表示素子１０２の階調を映像信号に応じて制御することができる。その結果、表示部１０に映像信号に応じた画像を表示又は形成することができる。

期間Ｔｂは、期間Ｔａにおいて表示部１０に表示又は形成した画像の保持を行う期間である。画像の保持は、複数の画素１００のそれぞれに保持信号（第２の信号ともいう）を入力し、表示素子１０２の階調を保持することにより行われる。保持信号は、表示素子１０２の階調を保持するための信号である。よって、例えば、表示素子１０２に保持信号に応じた電圧が印加されると、表示素子１０２において、粒子の移動が止まり、表示素子１０２の階調が保持される。また、保持信号は、一定の電位であり、コモン電極１２１の電位と同じ電位又はおおむね同じ電位である。

期間Ｔｂにおいて、走査線駆動回路１１は、１行目からｎ行目までを１行ずつ順番に選択する。期間Ｔｂでは、走査線駆動回路１１は、選択する行のゲート信号線１１１に電位ＶＧＨを与え、選択しない行のゲート信号線１１１に電位ＶＧＬ１を与える。よって、選択された行の画素１００のそれぞれにおいて、トランジスタ１０１がオンになり、ソース信号線１１２と画素電極１２２とが導通状態になる。また、選択されない行の画素１００のそれぞれにおいて、トランジスタ１０１がオフになり、ソース信号線１１２と画素電極１２２とが非導通状態になる。そして、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに保持信号を出力している。そのため、選択された行の画素１００のそれぞれにおいて、ソース信号線１１２を介して画素１００に保持信号が入力される。そして、容量素子１０３には保持信号に応じた電圧が保持され、表示素子１０２には保持信号に応じた電圧が印加される。その結果、表示素子１０２の階調は、期間Ｔａにおいて設定された階調に保持される。あるいは、表示素子１０２の階調の変化が止まる。以上のようにして、１行目からｎ行目までを選択することにより、複数の画素１００のそれぞれに保持信号を入力することができる。そして、複数の画素１００のそれぞれにおいて、表示素子１０２の階調を保持することができる。その結果、期間Ｔａにおいて表示部１０に表示又は形成した画像を保持することができる。

期間Ｔｃは、期間Ｔｂと同様に、期間Ｔａにおいて表示部１０に表示又は形成した画像を保持するための期間である。ただし、期間Ｔｃでは、期間Ｔｂにおいて複数の画素１００のそれぞれに入力された保持信号が保持されているので、複数の画素１００のそれぞれに信号の入力は行わない。つまり、期間Ｔｃでは、走査線駆動回路１１は、１行目乃至ｎ行目を非選択とし、行の選択を行わない。また、期間Ｔｃでは、複数の画素１００のそれぞれにおいて、トランジスタ１０１に印加される電圧を小さくして、トランジスタ１０１の劣化を抑制する。

期間Ｔｃにおいて、走査線駆動回路１１は、１行目乃至ｎ行目を非選択とする。期間Ｔｃでは、走査線駆動回路１１は、１行目乃至ｎ行目のゲート信号線１１１に電位ＶＧＬ２（第３の電位ともいう）を与える。電位ＶＧＬ２は、保持信号と等しい電位又はおおむね等しい電位である。また、期間Ｔｃでは、複数の画素１００のそれぞれに、保持信号が保持されている。よって、複数の画素１００のそれぞれにおいて、トランジスタ１０１はオフになり、ソース信号線１１２と画素電極１２２とは非導通状態になる。そのため、複数の画素１００のそれぞれにおいて、信号は入力されず、期間Ｔｂにおいて入力された保持信号を保持したままになる。その結果、表示素子１０２の階調は、期間Ｔｂにおいて保持した階調のままになる。よって、期間Ｔｂにおいて保持した画像、つまり期間Ｔａにおいて表示部１０に表示又は形成した画像を保持することができる。また、トランジスタ１０１のゲートと第２の端子との間の電位差の絶対値は、ゲート信号線１１１に電位ＶＧＬ１が与えられる場合と比較して小さくなる。よって、トランジスタ１０１の劣化を抑制することができる。

ここで、本実施の形態の表示装置の駆動方法について詳細に説明するために、ｉ（ｉは１乃至ｎのいずれか一）行目に注目して説明する。

期間Ｔａにおいて、走査線駆動回路１１は、ｉ行目のゲート信号線１１１（ｉ本目のゲート信号線１１１ともいう）に電位ＶＧＨを与え、ｉ行目を選択する。よって、ｉ行目の画素１００のそれぞれにおいて、トランジスタ１０１がオンになり、ソース信号線１１２と画素電極１２２とが導通状態になる。このとき、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに、ｉ行目の画素１００に対応する映像信号を出力している。そのため、ｉ行目の画素１００のそれぞれにおいて、ソース信号線１１２を介して映像信号が入力される。そして、容量素子１０３には映像信号に応じた電圧が保持され、表示素子１０２には映像信号に応じた電圧が印加される。その結果、表示素子１０２の階調は、映像信号に応じて変化する。その後、走査線駆動回路１１は、ｉ行目のゲート信号線１１１に電位ＶＧＬ１を与え、ｉ行目の選択を終了する。よって、ｉ行目の画素１００のそれぞれにおいて、トランジスタ１０１がオフになり、ソース信号線１１２と画素電極１２２とが非導通状態になる。ただし、ｉ行目の画素１００のそれぞれには、映像信号が保持されている。そのため、再びｉ行目が選択されるまでは、ｉ行目の画素１００のそれぞれにおいて、表示素子１０２には映像信号に応じた電圧が印加され続ける。つまり、期間Ｔｂにおいてｉ行目が選択されるまでは、ｉ行目の画素１００のそれぞれにおいて、表示素子１０２には映像信号に応じた電圧が印加され続ける。

期間Ｔｂにおいて、走査線駆動回路１１は、ｉ行目のゲート信号線１１１に電位ＶＧＨを与え、ｉ行目を選択する。よって、ｉ行目の画素１００のそれぞれにおいて、トランジスタ１０１がオンになり、ソース信号線１１２と画素電極１２２とが導通状態になる。このとき、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに、保持信号を出力している。そのため、ｉ行目の画素１００のそれぞれにおいて、ソース信号線１１２を介して保持信号が入力される。そして、容量素子１０３には保持信号に応じた電圧が保持され、表示素子１０２には保持信号に応じた電圧が印加される。その結果、表示素子１０２の階調は、期間Ｔａにおいて設定された階調に保持される。あるいは、表示素子１０２の階調の変化が止まる。その後、走査線駆動回路１１は、ｉ行目のゲート信号線１１１に電位ＶＧＬ１を与え、ｉ行目の選択を終了する。よって、ｉ行目の画素１００のそれぞれにおいて、トランジスタ１０１がオフになり、ソース信号線１１２と画素電極１２２とが非導通状態になる。ただし、ｉ行目の画素１００のそれぞれには、保持信号が保持されている。そのため、再びｉ行目が選択されるまでは、ｉ行目の画素１００のそれぞれにおいて、表示素子１０２には保持信号に応じた電圧が印加され続ける。つまり、表示素子１０２の階調は保持され続ける。

期間Ｔｃにおいて、走査線駆動回路１１は、ｉ行目のゲート信号線１１１に電位ＶＧＬ２を与え、ｉ行目を非選択のままにする。よって、ｉ行目の画素１００のそれぞれにおいて、トランジスタ１０１がオフになり、ソース信号線１１２と画素電極１２２とが非導通状態になる。ただし、ｉ行目の画素１００のそれぞれには、期間Ｔｂにおいて入力された保持信号が保持されている。そのため、ｉ行目の画素１００のそれぞれにおいて、表示素子１０２の階調は、期間Ｔｂにおいて保持した階調のままになる。また、トランジスタ１０１のゲートと第２の端子との間の電位差の絶対値は、ゲート信号線１１１に電位ＶＧＬ１が与えられる場合と比較して小さくなる。よって、トランジスタ１０１の劣化を抑制することができる。

以上のように、本実施の形態の表示装置は、期間Ｔａにおいて表示又は形成した画像を保持し続けることができる。

また、本実施の形態の表示装置は、期間Ｔｃにおいて、トランジスタ１０１のゲートと第２の端子との間の電位差の絶対値を小さくすることができる。そのため、閾値電圧のシフトや移動度の変化等のトランジスタ１０１の劣化を抑制することができる。特に、期間Ｔｃは、画像を保持するための時間であり、数秒〜数時間、さらには数秒〜数日に及ぶことがある。よって、期間Ｔｃにおいて、トランジスタ１０１のゲートと第２の端子との間に大きい電圧が印加され続けると、トランジスタ１０１の劣化は深刻なものとなる。したがって、本実施の形態の表示装置のように、期間Ｔｃにおいて、トランジスタ１０１のゲートと第２の端子との間の電位差の絶対値を小さくすることができることは、トランジスタ１０１の劣化を抑制するために好適である。

また、図３に示すタイミングチャートでは、走査線駆動回路１１は、期間Ｔａ及び期間Ｔｂにおいては、電位ＶＧＨと電位ＶＧＬ１とを選択的に出力する。また、期間Ｔｃにおいては、電位ＶＧＬ２を出力する。つまり、走査線駆動回路１１が３つの電位（ＶＧＨ、ＶＧＬ１、ＶＧＬ２）を選択的に出力する期間は、存在しない。よって、走査線駆動回路１１として、デジタル回路を用いることができる。その結果、走査線駆動回路１１の回路を簡単にすることができる。あるいは、走査線駆動回路１１を構成するトランジスタの数を減らし、レイアウト面積の縮小を図ることができる。

ここで、本実施の形態の表示装置のメリットを説明するために、比較例として、一般的な表示装置において、画像を保持する場合の駆動方法について簡単に説明する。比較例の表示装置では、表示素子として、メモリ性を有していない表示素子、又はメモリ性が極めて小さい表示素子が用いられる。そのため、画像を保持するためには、各画素において、表示素子に電界をかけ続けるか、電流を供給し続けることによって、表示素子の階調を保持しなければならない。したがって、画像を保持する期間において、画素電極の電位は、各画素によって異なっている。

上記の比較例の表示装置に対して、本実施の形態の表示装置では、各画素において画素電極１２２の電位を所定の電位（保持信号に応じた電位）にすることにより、画像を保持する。つまり、複数の画素１００のそれぞれにおいて、画素電極１２２の電位は互いに同じ電位又はおおむね同じ電位となる。そのため、走査線駆動回路１１は、トランジスタ１０１のゲートと第２の端子との間の電位差が小さくなるような電位をゲート信号線１１１に与えることができる。また、各画素において、トランジスタ１０１のオフ電流が最小となるように、トランジスタ１０１のゲートと第２の端子との間の電位差を設定することができる。よって、画像を保持することができる時間を長くすることができる。

なお、本実施の形態の表示装置では、画素１００が有するトランジスタ１０１の劣化を抑制することができる。よって、本実施の形態の表示装置を構成するトランジスタとして、非晶質シリコン、微結晶シリコン又は酸化物半導体を用いることが好適である。これら材料を用いてトランジスタを構成することにより、表示装置の製造工程の削減、製造コストの削減、歩留まりの向上、大型化などを図ることができる。

なお、トランジスタ１０１がＰチャネル型トランジスタである場合、電位ＶＧＨを映像信号の最小値よりも低くし、電位ＶＧＬ１を映像信号の最大値よりも高くするとよい。こうすれば、選択期間においてトランジスタ１０１がオンになり、非選択期間においてトランジスタ１０１がオフになる。

なお、保持信号の電位は、コモン電極１２１の電位と同じ電位又はおおむね同じ電位に限定されない。保持信号の電位は、表示素子１０２の階調を保持できる電位とすればよい。よって、保持信号の電位は、コモン電極１２１との電位差の絶対値が表示素子１０２の閾値電圧（Ｖｔｈ１０２と示す）の絶対値以下となるような電位であればよい。つまり、保持信号の電位は、電位（Ｖｃｏｍ−｜Ｖｔｈ１０２｜）以上、電位（Ｖｃｏｍ＋｜Ｖｔｈ１０２｜）以下であればよい。

なお、電位ＶＧＬ２は、保持信号と同じ電位又はおおむね同じ電位に限定されない。電位ＶＧＬ２は、電位ＶＧＬ１よりも高く、電位ＶＧＨよりも低い電位であればよい。この場合でも、期間Ｔｃにおいて、走査線駆動回路１１がｎ本のゲート信号線１１１のそれぞれに電位ＶＧＬ１を与える場合と比較して、トランジスタ１０１のゲートと第２の端子との間の電位差の絶対値を小さくすることができるので、トランジスタ１０１の劣化を抑制することができる。

なお、トランジスタ１０１がオフになるときに、画素電極１２２の電位は、フィードスルー又はチャージインジェクションなどの影響により、保持信号の電位から低下することがある。よって、トランジスタ１０１のゲートと第２の端子との電位差を０［Ｖ］に近づけるために、電位ＶＧＬ２は、保持信号よりも低い電位としてもよい。

なお、走査線駆動回路１１は、１行目乃至ｎ行目を任意の順番で選択してもよい。この場合、走査線駆動回路１１は、デコーダ回路を有するとよい。また、走査線駆動回路１１は、２つ以上（例えば２又は３）の行を同時に選択してもよい。こうすれば、画素１００を選択する回数を減らすことができ、消費電力の削減を図ることができる。また、走査線駆動回路１１は、１行乃至ｎ行の一部の行のみを選択してもよい。いわゆる、パーシャル駆動（部分駆動ともいう）である。こうすれば、走査線駆動回路１１が選択する行の数が減るので、消費電力の削減を図ることができる。

なお、信号線駆動回路１２は、ｍ本のソース信号線のそれぞれに信号を同時に出力してもよい。こうすれば、画素１００に信号を入力する期間を長くすることができる。よって、画素電極１２２の電位を正確に又は細かく制御することができる。あるいは、１ゲート選択期間を短くすることができるので、フレーム周波数の向上を図ることができる。また、表示部１０に配列する画素１００の数を増やすことができる。あるいは、ソース信号線１１２の負荷を大きくすることができるので、表示部１０を大きくすることができる。また、信号線駆動回路１２は、ｍ本のソース信号線１１２に、１本ずつ又は複数本ずつ信号を出力してもよい。この場合、信号線駆動回路１２は、デマルチプレクサ回路を有するとよい。こうすれば、表示部１０が形成される基板と、外部回路が形成される基板との接続点数を少なくすることができる。その結果、歩留まりの向上、コストの削減及び／又は信頼性の向上などを図ることができる。また、信号線駆動回路１２は、映像信号については、ｍ本のソース信号線１１２に、１本ずつ又は複数本ずつに出力し、保持信号については、ｍ本のソース信号線１１２のそれぞれに同時に出力してもよい。

ここで、上述した駆動方法とは異なる本実施の形態の駆動方法について説明する。

まず、期間Ｔｂにおいて、走査線駆動回路１１は、選択が終了した行のゲート信号線１１１に電位ＶＧＬ２を与えてもよい（図４参照）。すなわち、走査線駆動回路１１は、期間Ｔｂにおいて、電位ＶＧＬ１と電位ＶＧＨと電位ＶＧＬ２とを順番にゲート信号線１１１に与えてもよい。こうすれば、期間Ｔｂの動作を終え、期間Ｔｃの動作を開始するときに、ゲート信号線１１１の電位の変動により、表示素子１０２に印加される電圧が変動することを防止することができる。よって、画像の保持時間を長くすることができる。あるいは、表示品位の向上を図ることができる。

また、期間Ｔｂにおいて、走査線駆動回路１１は、選択する行のゲート信号線１１１に電位ＶＧＨよりも低い電位を与えてもよい（図５参照）。具体的には、電位ＶＧＬ２よりも高く、電位ＶＧＨよりも低い電位である。あるいは、保持信号の電位よりも高く、電位ＶＧＨよりも低い電位である。期間Ｔｂでは、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに保持信号を出力する。よって、走査線駆動回路１１がゲート信号線１１１に電位ＶＧＬ２よりも高く、電位ＶＧＨよりも低い電位を与えても、トランジスタ１０１はオンになる。こうすれば、期間Ｔｂにおいて、ゲート信号の振幅電圧を小さくすることができるので、消費電力の削減を図ることができる。

また、期間Ｔｃにおいて、走査線駆動回路１１は、ｎ本のゲート信号線１１１のそれぞれに電位ＶＧＬ２を与えた後、電位又は信号の出力を止めてもよい。つまり、ｎ本のゲート信号線１１１のそれぞれを浮遊状態にしてもよい。この場合、走査線駆動回路１１への電圧の供給を遮断するとよい。あるいは、走査線駆動回路１１において、ｎ本のゲート信号線１１１と電気的に接続されるスイッチの全てをオフにするとよい。こうすれば、消費電力の削減を図ることができる。

また、期間Ｔｃにおいて、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに、保持信号を出力してもよい。あるいは、コモン電位を出力してもよい。こうすれば、ソース信号線１１２と画素電極１２２とが同電位となるため、画素電極１２２の電位の変動を防止することができる。その結果、表示素子１０２の階調を保持できる時間を長くすることができる。

また、期間Ｔｃにおいて、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに、信号を出力しなくてもよい。つまり、ｍ本のソース信号線１１２のそれぞれを浮遊状態にしてもよい。この場合、信号線駆動回路１２への電圧の供給を遮断するとよい。あるいは、信号線駆動回路１２において、ｍ本のソース信号線１１２と電気的に接続されるスイッチの全てをオフにするとよい。こうすれば、消費電力を削減することができる。

また、期間Ｔａにおいて、信号線駆動回路１２は、１ゲート選択期間において、ｍ本のソース信号線１１２のそれぞれに初期化信号（例えば保持信号又はコモン電極１２１と同じ電位）を出力した後に、ｍ本のソース信号線１１２に、同時に、又は、１本ずつ若しくは複数本ずつ順番に、映像信号を出力してもよい。こうすれば、表示素子１０２に同じ電圧が印加され続けることを防止することができるため、残像の低減を図ることができる。

また、期間Ｔａにおいて、走査線駆動回路１１は、１行目からｎ行目までを２回以上１行ずつ選択してもよい。図６は、期間Ｔａにおいて、走査線駆動回路１１が１行目からｎ行目までをＭ（Ｍは自然数）回走査する場合のタイミングチャートを示す。図６に示すタイミングチャートは、期間Ｔａは、複数のサブ期間Ｔ（サブ期間Ｔ１乃至サブ期間ＴＭと示す）に分割される。そして、各サブ期間Ｔにおいて、走査線駆動回路１１は、１行目からｎ行目までを１行ずつ順番に選択する。

それでは、図６に示す本実施の形態の表示装置の駆動方法について詳細に説明する。なお、便宜上、映像信号は、コモン電極１２１の電位よりも高い電位（電位ＶＨと示す）と、コモン電極１２１と同じ電位又はおおむね同じ電位と、コモン電極１２１の電位よりも低い電位（電位ＶＬと示す）との３つの電位を有するものとして説明する。つまり、信号線駆動回路１２は、ｍ本のソース信号線１１２のそれぞれに、ＶＨとＶＬとＶｃｏｍとの３つの電位のいずれか一の電位を選択的に与える。なお、便宜上、表示素子１０２に正の電圧が印加されると、表示素子１０２の階調は黒色（第１の階調ともいう）に近づくものとして説明する。また、表示素子１０２に負の電圧が印加されると、表示素子１０２の階調は白色（第２の階調ともいう）に近づくものとして説明する。

表示素子１０２の階調の制御は、期間Ｔａが有する複数のサブ期間Ｔのそれぞれにおいて、画素電極１２２の電位を制御し、表示素子１０２に印加する電圧を制御することにより行われる。例えば、画素１００に電位ＶＨの映像信号が入力されると、画素電極１２２とコモン電極１２１との電位差はＶＨ−Ｖｃｏｍとなり、表示素子１０２には正の電圧（第１の電圧ともいう）が印加される。また、画素１００に電位ＶＬの映像信号が入力されると、画素電極１２２とコモン電極１２１との電位差はＶＬ−Ｖｃｏｍとなり、表示素子１０２には負の電圧（第２の電圧ともいう）が印加される。また、画素１００に電位Ｖｃｏｍの信号が入力されると、画素電極１２２とコモン電極１２１とは同じ電位となり、表示素子１０２には０［Ｖ］（第３の電圧ともいう）が印加される。以上のように、複数のサブ期間Ｔのそれぞれにおいて、画素１００に映像信号を入力し、表示素子１０２に印加する電圧を制御することにより、表示素子１０２に、正の電圧（ＶＨ−Ｖｃｏｍ）と負の電圧（ＶＬ−Ｖｃｏｍ）と０［Ｖ］とを様々な順番で印加することができる。また、表示素子１０２に正の電圧を印加する時間、負の電圧を印加する時間、及び０［Ｖ］を印加する時間を制御することができる。したがって、少ない種類の映像信号によって、表示素子１０２の階調を細かく制御することができる。

なお、図６に示すタイミングチャートにおいて、表示素子１０２の階調が第１の階調に近いほど、画素１００に電位ＶＨの映像信号が入力されるサブ期間Ｔの数は多くなる。すなわち、表示素子１０２の階調が第１の階調に近いほど、期間Ｔａにおいて、表示素子１０２に正の電圧を印加する時間が長くなる。よって、第１の表示素子と第２の表示素子とがあり、第１の表示素子のほうが第２の表示素子よりも第１の階調に近い場合、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、電位ＶＨの映像信号が入力されるサブ期間Ｔの数は多くなるといえる。あるいは、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、期間Ｔａにおいて、表示素子１０２に正の電圧が印加される時間が長くなるといえる。

なお、図６に示すタイミングチャートにおいて、表示素子１０２の階調が第２の階調に近いほど、画素１００に電位ＶＬの映像信号が入力されるサブ期間Ｔの数は多くなる。すなわち、表示素子１０２の階調が第２の階調に近いほど、期間Ｔａにおいて、表示素子１０２に負の電圧を印加する時間が長くなる。よって、第１の表示素子と第２の表示素子とがあり、第１の表示素子のほうが第２の表示素子よりも第２の階調に近い場合、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、電位ＶＬの映像信号が入力されるサブ期間Ｔの数は多くなるといえる。あるいは、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、期間Ｔａにおいて、表示素子１０２に負の電圧が印加される時間が長くなるといえる。

なお、図６に示すタイミングチャートにおいて、表示素子１０２の階調が第１の階調に近いほど、画素１００に電位ＶＨの映像信号が入力されるサブ期間Ｔの数から、電位ＶＬの映像信号が入力されるサブ期間Ｔの数を引いた数は多くなる。すなわち、表示素子１０２の階調が第１の階調に近いほど、期間Ｔａにおいて、表示素子１０２に正の電圧を印加する時間から、負の電圧を印加する時間を引いた時間が長くなる。よって、第１の表示素子と第２の表示素子とがあり、第１の表示素子のほうが第２の表示素子よりも第１の階調に近い場合、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、電位ＶＨの映像信号が入力されるサブ期間Ｔの数から、電位ＶＬの映像信号が入力されるサブ期間Ｔの数を引いた数は多くなるといえる。あるいは、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、期間Ｔａにおいて、表示素子１０２に正の電圧を印加する時間から、負の電圧を印加する時間を引いた時間は長くなるといえる。

なお、図６に示すタイミングチャートにおいて、表示素子１０２の階調が第２の階調に近いほど、画素１００に電位ＶＬの映像信号が入力されるサブ期間Ｔの数から、電位ＶＨの映像信号が入力されるサブ期間Ｔの数を引いた数は多くなる。すなわち、表示素子１０２の階調が第２の階調に近いほど、期間Ｔａにおいて、表示素子１０２に負の電圧を印加する時間から、正の電圧を印加する時間を引いた時間が長くなる。よって、第１の表示素子と第２の表示素子とがあり、第１の表示素子のほうが第２の表示素子よりも第２の階調に近い場合、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、電位ＶＬの映像信号が入力されるサブ期間Ｔの数から、電位ＶＨの映像信号が入力されるサブ期間Ｔの数を引いた数は多くなるといえる。あるいは、第１の表示素子を含む第１の画素のほうが、第２の表示素子を含む第２の画素よりも、期間Ｔａにおいて、表示素子１０２に負の電圧を印加する時間から、正の電圧を印加する時間を引いた時間は長くなるといえる。

なお、図６に示すタイミングチャートにおいて、画素１００に入力する映像信号の電位（電位ＶＨ、電位ＶＬ、電位Ｖｃｏｍ）の組み合わせは、表示素子１０２が次に表示する階調だけでなく、表示素子１０２が既に表示している階調に依存することがある。したがって、表示素子１０２が次に表示する階調が同じ場合でも、表示素子１０２が既に表示している階調が異なっているとき、期間Ｔａの複数のサブ期間Ｔのそれぞれにおいて画素１００に入力される映像信号の組み合わせは異なることがある。これは、表示素子１０２がメモリ性を有していることに起因する。具体的には、表示素子１０２が次に表示する階調が同じであっても、表示素子１０２が既に表示している階調を表示するための期間Ｔａにおいて、表示素子１０２に正の電圧が印加される時間が長いほど、又は表示素子１０２に正の電圧が印加される時間から負の電圧が印加される時間を引いた時間が長いほど、又は複数のサブ期間Ｔにおいて、画素１００に電位ＶＨの映像信号が入力されるサブ期間Ｔの数が多いほど、又は複数のサブ期間Ｔにおいて、画素１００に電位ＶＨの映像信号が入力されるサブ期間Ｔの数から、電位ＶＬの映像信号が入力されるサブ期間Ｔの数を引いた数が多いほど、表示素子１０２が次に表示する階調を表示するための期間Ｔａにおいて、表示素子１０２に負の電圧が印加される時間を長くするとよい。あるいは、複数のサブ期間Ｔにおいて、画素１００に電位ＶＬの映像信号が入力されるサブ期間Ｔの数を多くするとよい。以上のことにより、残像の低減を図ることができる。

なお、図６に示すタイミングチャートにおいて、複数のサブ期間Ｔを互いに同じ又はおおむね同じ長さに設定することにより、信号線駆動回路の構成を単純にすることができる。ただし、複数のサブ期間Ｔのうち、少なくとも２つの期間は、互いに異なる長さであってもよい。特に、複数のサブ期間Ｔの長さに重み付けを行うとよい。例えば、期間Ｔの数が４つである場合、１番目の期間Ｔの長さを時間ｈとすると、２番目の期間Ｔの長さを時間ｈ×２とする。３番目の期間Ｔの長さを時間ｈ×４とする。４番目の期間Ｔの長さを時間ｈ×８とする。このように、複数のサブ期間Ｔの長さに重み付けを行うことにより、画素１００を選択する回数を減らすことができるため、消費電力の削減を図ることができる。また、表示素子１０２に各電圧を印加する時間を細かく制御することができる。

本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、開示する発明の一態様である表示装置が有する走査線駆動回路について説明する。

本実施の形態の走査線駆動回路について、図７を参照して説明する。図７に示す走査線駆動回路は、シフトレジスタ回路２０１と、レベルシフト部２０２と、バッファ部２０３と、セレクタ回路２０４と、を有する。レベルシフト部２０２は、ｎ個のレベルシフタ回路２０５（レベルシフタ回路２０５＿１乃至レベルシフタ回路２０５＿ｎと示す）を有する。バッファ部２０３は、ｎ個のバッファ回路２０６（バッファ回路２０６＿１乃至バッファ回路２０６＿ｎと示す）を有する。

シフトレジスタ回路２０１には、その構成及び駆動方法に応じて、様々な信号及び電圧が供給される。図７では、シフトレジスタ回路２０１には、スタートパルスＧＳＰ、クロック信号ＧＣＫ及び反転クロック信号ＧＣＫＢなどの制御信号が入力される。なお、シフトレジスタ回路２０１に供給される電源電圧については省略している。シフトレジスタ回路２０１は、各行（各段ともいう）において、制御信号に応じて出力信号を生成し、その出力信号をレベルシフト部２０２とバッファ部２０３とを順に介して、ｎ本のゲート信号線１１１のそれぞれに出力する。なお、レベルシフト部２０２とバッファ部２０３とを介して出力されるシフトレジスタ回路２０１の出力信号が、ゲート信号に相当する。

レベルシフト部２０２は、配線２１１（電源線ともいう）と配線２１２（電源線ともいう）と電気的に接続される。レベルシフト部２０２は、シフトレジスタ回路２０１の出力信号のハイレベルの電位を配線２１１の電位に応じて変化させ、ロウレベルの電位を配線２１２の電位に応じて変化させる。配線２１１には、電位ＶＧＨが与えられている。また、配線２１２には、セレクタ回路２０４によって、電位ＶＧＬ１と電位ＶＧＬ２とが選択的に与えられる。なお、期間Ｔａ及び期間Ｔｂにおいては、配線２１２に電位ＶＧＬ１が与えられる。よって、期間Ｔａ及び期間Ｔｂにおいて、レベルシフト部２０２は、シフトレジスタ回路２０１の出力信号を、ハイレベルの電位が電位ＶＧＨであり、且つロウレベルの電位が電位ＶＧＬ１である信号に変換する。また、期間Ｔｃにおいては、配線２１２に電位ＶＧＬ２が与えられる。よって、期間Ｔｃにおいて、レベルシフト部２０２は、シフトレジスタ回路２０１の出力信号を、ハイレベルの電位が電位ＶＧＨであり、且つロウレベルの電位が電位ＶＧＬ２である信号に変換する。そして、レベルシフト部２０２によって電位が変化されたシフトレジスタ回路２０１の出力信号は、バッファ部２０３を介して、ｎ本のゲート信号線１１１にそれぞれ出力される。

なお、シフトレジスタ回路２０１の代わりに、デコーダ回路を用いてもよい。こうすれば、各行を任意の順番で選択することができる。あるいは、パーシャル駆動を簡単に実現することができる。

次に、レベルシフタ回路２０５について、図８（Ａ）を参照して説明する。図８（Ａ）は、シフトレジスタ回路２０１の出力信号のロウレベルの電位を配線２１２に与えられる電位（電位ＶＧＬ１又は電位ＶＧＬ２）と同じ電位又はおおむね同じ電位にする場合のレベルシフタ回路２０５の構成例である。図８（Ａ）に示すレベルシフタ回路２０５は、トランジスタ２２１、トランジスタ２２２、トランジスタ２２３、トランジスタ２２４、及びインバータ回路２２５を有する。トランジスタ２２１及びトランジスタ２２３は、Ｐチャネル型トランジスタであり、トランジスタ２２２及びトランジスタ２２４はＮチャネル型トランジスタである。トランジスタ２２１の第１の端子は、配線２１１と電気的に接続される。トランジスタ２２１の第２の端子は、トランジスタ２２４のゲートと電気的に接続される。トランジスタ２２１のゲートは、インバータ回路２２５を介してトランジスタ２２３のゲートと電気的に接続される。トランジスタ２２２の第１の端子は、配線２１２と電気的に接続される。トランジスタ２２２の第２の端子は、トランジスタ２２４のゲートと電気的に接続される。トランジスタ２２３の第１の端子は、配線２１１と電気的に接続される。トランジスタ２２３の第２の端子は、トランジスタ２２２のゲートと電気的に接続される。トランジスタ２２４の第１の端子は、配線２１２と電気的に接続される。トランジスタ２２４の第２の端子は、トランジスタ２２２のゲートと電気的に接続される。また、トランジスタ２２１のゲートは、シフトレジスタ回路２０１の出力端子と電気的に接続されてもよい。また、トランジスタ２２３の第２の端子は、バッファ回路２０６の入力端子と電気的に接続されてもよい。

次に、セレクタ回路２０４について、図８（Ｂ）を参照して説明する。図８（Ｂ）に示すセレクタ回路２０４は、トランジスタ２３１とトランジスタ２３２とインバータ回路２３３とを有する。トランジスタ２３１の第１の端子は、電位ＶＧＬ１が与えられる配線と電気的に接続される。トランジスタ２３１の第２の端子は、配線２１２と電気的に接続される。トランジスタ２３１のゲートは、インバータ回路２３３を介してトランジスタ２３２のゲートと電気的に接続される。トランジスタ２３２の第１の端子は、電位ＶＧＬ２が与えられる配線と電気的に接続される。トランジスタ２３２の第２の端子は、配線２１２と電気的に接続される。なお、トランジスタ２３１の第１の端子と電気的に接続される配線には、配線２１２に電位ＶＧＬ１と電位ＶＧＬ２とのどちらを与えるかを選択する機能を有する制御信号が入力されている。この制御信号は、デジタル信号であり、期間Ｔｂから期間Ｔｃに切り替わるタイミングと、期間Ｔｃから期間Ｔａに切り替わるタイミングとにおいて、反転する。なお、トランジスタ２３１は、電位ＶＧＬ１が与えられる配線と配線２１２との導通状態を制御する機能を有するスイッチである。また、トランジスタ２３２は、電位ＶＧＬ２が与えられる配線と配線２１２との導通状態を制御する機能を有するスイッチである。よって、トランジスタ２３１及びトランジスタ２３２としては、ＣＭＯＳ型のスイッチを用いてもよい。また、配線２１２には大きい電流が流れることがあるので、トランジスタ２３１及びトランジスタ２３２としては、バイポーラトランジスタを用いることが好適である。なお、トランジスタ２３１の第１の端子には電位ＶＧＬ１が与えられ、トランジスタ２３２の第１の端子には電位ＶＧＬ２が与えられるため、トランジスタ２３１及びトランジスタ２３２は、Ｎチャネル型又はＰＮＰ型であることが好適である。

本実施の形態の走査線駆動回路は、配線２１２に与える電位を選択することにより、ゲート信号のロウレベルの電位を、電位ＶＧＬ１とするか電位ＶＧＬ２とするかを選択することができる。よって、開示する発明の一態様である表示装置に、本実施の形態の走査線駆動回路を用いることによって、回路を複雑にすることなく、実施の形態１で述べた駆動方法を実現することができる。

（実施の形態３）
本実施の形態では、開示する発明の一態様である表示装置を構成するトランジスタについて例示する。ただし、開示する発明の一態様である表示装置を構成するトランジスタの構造は特に限定されず、例えばゲート電極がゲート絶縁層を介して半導体層の下側に配置されるボトムゲート構造、又はゲート電極がゲート絶縁層を介して半導体層の上側に配置されるトップゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。図９（Ａ）乃至（Ｄ）にトランジスタの断面構造の一例を以下に示す。

なお、図９（Ａ）乃至（Ｄ）に示すトランジスタは、半導体層として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、トランジスタのオン状態において高い電界効果移動度（最大値で５ｃｍ^２／Ｖｓｅｃ以上、好ましくは最大値で１０ｃｍ^２／Ｖｓｅｃ〜１５０ｃｍ^２／Ｖｓｅｃ）と、トランジスタのオフ状態において低い単位チャネル幅あたりのオフ電流（例えば単位チャネル幅あたりのオフ電流が１ａＡ／μｍ未満、さらに好ましくは１０ｚＡ／μｍ未満、且つ、８５℃にて１００ｚＡ／μｍ未満）が得られることである。

図９（Ａ）に示すトランジスタ４１０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。

トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁膜４０７が設けられている。絶縁膜４０７上にはさらに保護絶縁層４０９が形成されている。

図９（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり、逆スタガ型トランジスタともいう。

トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。また、トランジスタ４２０を覆い、保護絶縁層４０９が形成されている。

図９（Ｃ）に示すトランジスタ４３０はボトムゲート型のトランジスタであり、絶縁表面を有する基板４００上に、ゲート電極層４０１、ゲート絶縁層４０２、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。また、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁膜４０７が設けられている。絶縁膜４０７上にはさらに保護絶縁層４０９が形成されている。

トランジスタ４３０においては、ゲート絶縁層４０２は基板４００及びゲート電極層４０１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。

図９（Ｄ）に示すトランジスタ４４０は、トップゲート構造のトランジスタの一つである。トランジスタ４４０は、絶縁表面を有する基板４００上に、絶縁層４３７、酸化物半導体層４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁層４０２、及びゲート電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれぞれ配線層４３６ａ、配線層４３６ｂが接して設けられている。

本実施の形態では、上述のとおり、半導体層として酸化物半導体層４０３を用いる。酸化物半導体層４０３に用いる酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体層４０３を用いたトランジスタ４１０、４２０、４３０、４４０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって画素において、映像信号等の電気信号を保持するための容量素子を小さく設計することができる。よって、画素の開口率の向上を図ることができるため、その分の低消費電力化を図るといった効果を奏する。

また、酸化物半導体層４０３を用いたトランジスタ４１０、４２０、４３０、４４０は、オフ電流を少なくすることができる。よって、画素においては映像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって１フレーム期間の周期を長くすることができ、静止画表示期間でのリフレッシュ動作の頻度を少なくすることができるため、より消費電力を抑制する効果を高くできる。また、上記トランジスタは、同一基板上に駆動回路部及び画素部に作り分けて作製することができるため、表示装置の部品点数を削減することができる。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。

ボトムゲート構造のトランジスタ４１０、４２０、４３０において、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。

ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。

ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ_ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層して、合計膜厚２００ｎｍのゲート絶縁層とする。

ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。

ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を用いることができる。

また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これらと同じ層で形成される配線層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

酸化物半導体層の上方に設けられる絶縁膜４０７、絶縁膜４２７、下方に設けられる絶縁層４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。

また、酸化物半導体層の上方に設けられる保護絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。

また、トランジスタ起因の表面凹凸を低減するために、保護絶縁層４０９上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

このように、本実施の形態を用いて作製した酸化物半導体層を含むトランジスタは、オフ電流を少なくすることができる。よって、画素においては映像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって１フレーム期間の周期を長くすることができ、静止画表示期間でのリフレッシュ動作の頻度を少なくすることができるため、より消費電力を抑制する効果を高くできる。また、酸化物半導体層は、レーザ照射等の処理を経ることなく作製でき、大面積基板へのトランジスタの形成を可能にすることができるため、好適である。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、開示する発明の一態様である表示装置にタッチパネル機能を付加した構成について、図１０（Ａ）、（Ｂ）を用いて説明する。

図１０（Ａ）は、本実施の形態の表示装置の概略図である。図１０（Ａ）には、上記実施の形態の表示装置である表示パネル１５０１にタッチパネルユニット１５０２を重畳して設け、筐体１５０３（ケース）にて合着させる構成について示している。タッチパネルユニット１５０２は、抵抗膜方式、表面型静電容量方式、投影型静電容量方式等を適宜用いることができる。

図１０（Ａ）に示すように、表示パネル１５０１とタッチパネルユニット１５０２とを別々に作製し重畳することにより、タッチパネル機能を付加した表示装置の作製に係るコストの削減を図ることができる。

図１０（Ａ）とは異なるタッチパネル機能を付加した表示装置の構成について、図１０（Ｂ）に示す。図１０（Ｂ）に示す表示装置１５０４は、複数設けられる画素１５０５に光センサ１５０６、表示素子１５０７（例えば電気泳動素子、液晶素子など）を有する。そのため、図１０（Ａ）とは異なり、タッチパネルユニット１５０２を重畳して作製する必要がなく、表示装置の薄型化を図ることができる。なお、画素１５０５とともにゲート線側駆動回路１５０８、信号線側駆動回路１５０９、光センサ用駆動回路１５１０を画素１５０５と同じ基板上に作製することで、表示装置の小型化を図ることができる。なお光センサ１５０６は、アモルファスシリコン等で形成し、酸化物半導体を用いたトランジスタと重畳して形成する構成としてもよい。

本実施の形態により、タッチパネルの機能を付加した表示装置において、酸化物半導体膜を用いたトランジスタを用いることで、静止画の表示の際の、画像の保持特性を向上させることができる。そしてリフレッシュレートを低減して静止画表示を行う際、階調が変化することによる画質の劣化を小さくすることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。

図１１（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有する。図１１（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能、等を有する。なお、図１１（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有する。

図１１（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有する。図１１（Ｂ）に示すデジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得した情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示する機能、等を有する。なお、図１１（Ｂ）に示すデジタルカメラが有する機能はこれに限定されず、様々な機能を有する。

図１１（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有する。図１１（Ｃ）に示すテレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有する。なお、図１１（Ｃ）に示すテレビ受像機が有する機能はこれに限定されず、様々な機能を有する。

図１１（Ｄ）は、電子計算機（パーソナルコンピュータ）用途のモニター（ＰＣモニターともいう）であり、筐体９６３０、表示部９６３１等を有する。図１１（Ｄ）に示すモニターは、ウインドウ型表示部９６５３が表示部９６３１にある例について示している。なお、説明のために表示部９６３１にウインドウ型表示部９６５３を示したが、他のシンボル、例えばアイコン、画像等であってもよい。パーソナルコンピュータ用途のモニターでは、入力時にのみ画像信号が書き換えられる場合が多く、上記実施の形態における表示装置の駆動方法を適用する際に好適である。なお、図１１（Ｄ）に示すモニターが有する機能はこれに限定されず、様々な機能を有する。

図１２（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有する。図１２（Ａ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信又は受信を行う機能、等を有する。なお、図１２（Ａ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有する。

次に、図１２（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８等を有する。図１２（Ｂ）に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有する。なお、図１２（Ｂ）に示した携帯電話が有する機能はこれに限定されず、様々な機能を有する。

次に、図１２（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３２等を有する。図１２（Ｃ）に示した電子ペーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有する。なお、図１２（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、様々な機能を有する。別の電子ペーパーの構成について図１２（Ｄ）に示す。図１２（Ｄ）に示す電子ペーパーは、図１２（Ｃ）の電子ペーパーに太陽電池９６５１、及びバッテリー９６５２を付加した構成について示している。表示部９６３１として反射型の表示装置を用いる場合、比較的明るい状況下での使用が予想され、太陽電池９６５１による発電、及びバッテリー９６５２での充電を効率よく行うことができ、好適である。なおバッテリー９６５２としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

本実施の形態において述べた電子機器は、実施の形態１の表示装置を有するため、表示品位の向上を図ることができる。

１０表示部
１１走査線駆動回路
１２信号線駆動回路
１００画素
１０１トランジスタ
１０２表示素子
１０３容量素子
１１１ゲート信号線
１１２ソース信号線
１１３容量線
１２１コモン電極
１２２画素電極
１２３マイクロカプセル
１２４樹脂
１２５膜
１２６白色粒子
１２７黒色粒子
１２８分散液
２０１シフトレジスタ回路
２０２レベルシフト部
２０３バッファ部
２０４セレクタ回路
２０５レベルシフタ回路
２０６バッファ回路
２１１配線
２１２配線
２２１トランジスタ
２２２トランジスタ
２２３トランジスタ
２２４トランジスタ
２２５インバータ回路
２３１トランジスタ
２３２トランジスタ
２３３インバータ回路
４００基板
４０１ゲート電極層
４０２ゲート絶縁層
４０３酸化物半導体層
４０７絶縁膜
４０９保護絶縁層
４１０トランジスタ
４２０トランジスタ
４２７絶縁層
４３０トランジスタ
４３７絶縁層
４４０トランジスタ
１５０１表示パネル
１５０２タッチパネルユニット
１５０３筐体
１５０４表示装置
１５０５画素
１５０６光センサ
１５０７表示素子
１５０８ゲート線側駆動回路
１５０９信号線側駆動回路
１５１０光センサ用駆動回路
４０５ａソース電極層
４０５ｂドレイン電極層
４３６ａ配線層
４３６ｂ配線層
９６３０筐体
９６３１表示部
９６３２操作キー
９６３３スピーカ
９６３５操作キー
９６３６接続端子
９６３８マイクロフォン
９６５１太陽電池
９６５２バッテリー
９６５３ウインドウ型表示部
９６７２記録媒体読込部
９６７６シャッターボタン
９６７７受像部
９６８０外部接続ポート
９６８１ポインティングデバイス

Claims

画素を有し、
前記画素は、表示素子と、トランジスタと、を有し、
前記トランジスタのゲートは、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続される表示装置であって、
第１の期間と、第２の期間と、第３の期間と、を有し、
前記第１の期間は、第４の期間と、第５の期間と、を有し、
前記第２の期間は、第６の期間と、第７の期間と、を有し、
前記第４の期間において、前記第１の配線に第１の電位が与えられ、
前記第４の期間において、前記トランジスタはオンであり、
前記第４の期間において、前記第２の配線に第１の信号が入力され、
前記第５の期間において、前記第１の配線に第２の電位が与えられ、
前記第５の期間において、前記トランジスタはオフであり、
前記第６の期間において、前記第１の配線に第４の電位が与えられ、
前記第６の期間において、前記トランジスタはオンであり、
前記第６の期間において、前記第２の配線に第２の信号が入力され、
前記第７の期間において、前記第１の配線に前記第２の電位が与えられ、
前記第７の期間において、前記トランジスタはオフであり、
前記第３の期間において、前記第１の配線に第３の電位が与えられ、
前記第３の期間において、前記トランジスタはオフであり、
前記第３の電位と前記第２の信号の電位との電位差の絶対値は、前記第２の電位と前記第２の信号の電位との絶対値よりも小さく、
前記第４の電位は、前記第３の電位よりも高く、且つ前記第１の電位よりも低いことを特徴とする表示装置。
画素を有し、
前記画素は、表示素子と、トランジスタと、を有し、
前記トランジスタのゲートは、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続される表示装置であって、
第１の期間と、第２の期間と、第３の期間と、を有し、
前記第１の期間は、第４の期間と、第５の期間と、を有し、
前記第２の期間は、第６の期間と、第７の期間と、を有し、
前記第４の期間において、前記第１の配線に第１の電位が与えられ、
前記第４の期間において、前記トランジスタはオンであり、
前記第４の期間において、前記第２の配線に第１の信号が入力され、
前記第５の期間において、前記第１の配線に第２の電位が与えられ、
前記第５の期間において、前記トランジスタはオフであり、
前記第６の期間において、前記第１の配線に第４の電位が与えられ、
前記第６の期間において、前記トランジスタはオンであり、
前記第６の期間において、前記第２の配線に第２の信号が入力され、
前記第７の期間において、前記第１の配線に前記第２の電位が与えられ、
前記第７の期間において、前記トランジスタはオフであり、
前記第３の期間において、前記第１の配線に第３の電位が与えられ、
前記第３の期間において、前記トランジスタはオフであり、
前記第３の電位は、前記第２の電位よりも高く、且つ前記第１の電位よりも低く、
前記第４の電位は、前記第３の電位よりも高く、且つ前記第１の電位よりも低いことを特徴とする表示装置。
画素を有し、
前記画素は、表示素子と、トランジスタと、を有し、
前記トランジスタのゲートは、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続される表示装置であって、
第１の期間と、第２の期間と、第３の期間と、を有し、
前記第１の期間は、第４の期間と、第５の期間と、を有し、
前記第２の期間は、第６の期間と、第７の期間と、を有し、
前記第４の期間において、前記第１の配線に第１の電位が与えられ、
前記第４の期間において、前記トランジスタはオンであり、
前記第４の期間において、前記第２の配線に第１の信号が入力され、
前記第５の期間において、前記第１の配線に第２の電位が与えられ、
前記第５の期間において、前記トランジスタはオフであり、
前記第６の期間において、前記第１の配線に前記第１の電位が与えられ、
前記第６の期間において、前記トランジスタはオンであり、
前記第６の期間において、前記第２の配線に第２の信号が入力され、
前記第７の期間において、前記第１の配線に第３の電位が与えられ、
前記第７の期間において、前記トランジスタはオフであり、
前記第３の期間において、前記第１の配線に前記第３の電位が与えられ、
前記第３の期間において、前記トランジスタはオフであり、
前記第３の電位と前記第２の信号の電位との電位差の絶対値は、前記第２の電位と前記第２の信号の電位との絶対値よりも小さく、
前記第７の期間は、前記第６の期間の直後であることを特徴とする表示装置。
画素を有し、
前記画素は、表示素子と、トランジスタと、を有し、
前記トランジスタのゲートは、第１の配線と電気的に接続され、
前記トランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記トランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続される表示装置であって、
第１の期間と、第２の期間と、第３の期間と、を有し、
前記第１の期間は、第４の期間と、第５の期間と、を有し、
前記第２の期間は、第６の期間と、第７の期間と、を有し、
前記第４の期間において、前記第１の配線に第１の電位が与えられ、
前記第４の期間において、前記トランジスタはオンであり、
前記第４の期間において、前記第２の配線に第１の信号が入力され、
前記第５の期間において、前記第１の配線に第２の電位が与えられ、
前記第５の期間において、前記トランジスタはオフであり、
前記第６の期間において、前記第１の配線に前記第１の電位が与えられ、
前記第６の期間において、前記トランジスタはオンであり、
前記第６の期間において、前記第２の配線に第２の信号が入力され、
前記第７の期間において、前記第１の配線に第３の電位が与えられ、
前記第７の期間において、前記トランジスタはオフであり、
前記第３の期間において、前記第１の配線に前記第３の電位が与えられ、
前記第３の期間において、前記トランジスタはオフであり、
前記第３の電位は、前記第２の電位よりも高く、且つ前記第１の電位よりも低く、
前記第７の期間は、前記第６の期間の直後であることを特徴とする表示装置。
請求項１乃至請求項４のいずれか一項において、
前記トランジスタは、酸化物半導体にチャネル形成領域を有することを特徴とする表示装置。